JP2002245104A - 論理縮小機能を備えたマッピング装置、マッピング方法、及びそのプログラム。 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 少ない記憶容量で、かつ、高速に、組み合わ
せ回路をセレクタベースセルにマッピングすることを実
現する。 【解決手段】 セレクタベース回路生成手段は、マッピ
ング対象である組み合わせ回路からセレクタベース回路
を生成し、制御手段は、セレクタベース回路生成手段で
生成されたセレクタベース回路をセレクタベース回路記
憶手段に記憶・管理する。そして、セレクタベース変形
手段はセレクタベース回路記憶手段からのセレクタベー
ス回路内のセレクタ間で合成できるセレクタを検索し、
この検索結果に基づいて、セレクタを合成し、論理縮小
を行う。更に、マッピング・セル化手段では、セレクタ
合成後のセレクタベース回路を任意の３入力論理が表現
できる一種類のセレクタベースセルにマッピングする。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、テクノロジに特有
なセレクタベースセルで構成された回路にマッピングす
るマッピング装置、マッピング方法、及びそのプログラ
ムに関し、特に、組み合わせ回路をセレクタベース回路
に変換し、この変換したセレクタベース回路をセレクタ
ベースセルにマッピングするマッピング装置、マッピン
グ方法、及びそのプログラムに関する。

【０００２】

【従来技術】マッピング装置におけるマッピング方法と
して、次のようなものがある。

【０００３】回路中のゲートを全てＮＡＮＤゲート（ゲ
ート論理を複数のＮＡＮＤゲートの接続により構成され
る回路）に変換し、更にマッピングする際に使用される
テクノロジ固有のセルも、ＮＡＮＤゲートに変換する。
そして、前記回路中のゲートをＮＡＮＤゲートに変換し
た際のＮＡＮＤゲート間における接続の形状と、前記テ
クノロジ固有のセルをＮＡＮＤゲートに変換した際のＮ
ＡＮＤゲート間における接続の形状とを比較し、比較結
果より同一形状の前記回路中のＮＡＮＤゲートを前記テ
クノロジ固有のセルに置き換える。この技術を用いた論
文としては、「文献：Ｋ．Ｋｅｕｔｚｅｒ，‘‘ＤＡＧ
ＯＮ： Ｔｅｃｈｎｏｌｏｇｙ ｂｉｎｄｉｎｇ ａｎ
ｄ ｌｏｃａｌ ｏｐｔｉｍｉｚａｔｉｏｎ ｂｙ Ｄ
ＡＧ ｍａｔｃｈｉｎｇ’’，ＡＣＭ／ＩＥＥＥ Ｄｅ
ｓｉｇｎ ＡｕｔｏｍａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ
１９８７」がある。

【０００４】又、マッピング装置における他のマッピン
グ方法として、次のようなものもある。

【０００５】回路中において、４入力１出力（入力は４
入力以下でもよい）となる部分回路を全て検索し、検索
された部分回路をルックアップテーブルと呼ばれるメモ
リベースのセルに置き換える方法である。この技術を用
いた論文としては、「文献：‘‘ＦｌｏｗＭａｐ：Ａｎ
Ｏｐｔｉｍａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｍａｐｐｉ
ｎｇ Ａｌｇｏｒｉｔｈｍ ｆｏｒ Ｄｅｌａｙ Ｏｐ
ｔｉｍｉｚａｔｉｏｎｉｎ Ｌｏｏｋｕｐ−Ｔａｂｌｅ
Ｂａｓｅｄ ＦＰＧＡ Ｄｅｓｉｇｎｓ’’，ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅ
ｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ １９９４」がある。

【０００６】

【発明が解決しようとする課題】しかしながら、前者の
マッピング装置におけるマッピング方法は、セル数が多
くなると、比較処理に多くの時間を要してしまう欠点が
あった。

【０００７】又、後者のマッピング装置におけるマッピ
ング方法には、マッピング結果がマッピング対象となる
回路のゲート接続などの状態に大きく依存してしまう欠
点があった。

【０００８】従って、本発明が解決しようとする課題
は、生成するセレクタベースセルの数を削減し、マッピ
ング対象となる回路のゲート接続などの状態に依存する
ことなく、高速にマッピング処理を行う技術を提供する
ことにある。

【０００９】

【課題を解決するための手段】前記の課題は、組み合わ
せ回路をセレクタベース回路に論理変換する論理縮小機
能を備えたマッピング装置であって、組み合わせ回路か
らセレクタ以外のゲートを抽出し、前記抽出されたゲー
トをセレクタに変換することにより、組み合わせ回路を
セレクタベース回路に変換する手段と、前記変換された
セレクタベース回路が記憶される記憶手段と、前記記憶
手段からセレクタベース回路を読み出し、前記読み出さ
れたセレクタベース回路内のセレクタ間で合成できるセ
レクタを検索し、前記検索されたセレクタを合成して論
理縮小を行う論理縮小手段と、前記記憶手段に記憶され
ているセレクタベース回路の前記検索されたセレクタ
を、前記論理縮小されたセレクタに置換する手段と、前
記記憶手段に記憶されている置換後のセレクタベース回
路を読み出し、この読み出したセレクタベース回路をセ
レクタベースセルにマッピングするマッピング手段とを
有することを特徴とする論理縮小機能を備えたマッピン
グ装置によって解決される。

【００１０】又、前記の課題は、組み合わせ回路をセレ
クタベース回路に論理合成する論理縮小機能を備えたマ
ッピング装置であって、組み合わせ回路からセレクタ以
外のゲートを抽出し、前記抽出されたゲートをセレクタ
に変換することにより、組み合わせ回路をセレクタベー
ス回路に変換する手段と、前記セレクタベース回路内の
セレクタ間で合成できるセレクタを検索し、前記検索さ
れたセレクタを合成して論理縮小を行う論理縮小手段
と、前記論理縮小されたセレクタベース回路をセレクタ
ベースセルにマッピングするマッピング手段とを有する
ことを特徴とする論理縮小機能を備えたマッピング装置
によって解決される。

【００１１】特に、前記論理縮小手段は、セレクタベー
ス回路内のセレクタ間でセレクタを合成する際、所定の
セレクタのセレクト線に接続されているセレクタのセレ
クト線と、前記所定のセレクタのデータ線に接続されて
いるセレクタのセレクト線とが同じセレクト線であるか
否かを判断し、前記セレクト線が同じセレクト線である
場合、前記所定のセレクタと前記セレクタの入力側に接
続されているセレクタとを合成する手段であることを特
徴とする。

【００１２】又、前記セレクタベースセルは、任意の３
入力論理が表現できる一種類のセレクタベースセルであ
ることを特徴とする。

【００１３】前記の課題は、組み合わせ回路をセレクタ
ベース回路に論理合成する論理縮小機能を備えたマッピ
ング方法であって、組み合わせ回路からセレクタ以外の
ゲートを選択し、前記選択されたゲートをセレクタに変
換することにより、組み合わせ回路をセレクタベース回
路に変換するステップと、前記変換されたセレクタベー
ス回路を記憶するステップと、前記記憶されているセレ
クタベース回路内のセレクタ間で合成できるセレクタを
検索し、前記検索されたセレクタを合成して論理縮小す
るステップと、前記記憶されているセレクタベース回路
の前記検索されたセレクタを、前記論理縮小されたセレ
クタに置換するステップと、前記記憶されている置換後
のセレクタベース回路をセレクタベースセルにマッピン
グするステップとを有することを特徴とする論理縮小機
能を備えたマッピング方法によって解決される。

【００１４】又、前記の課題は、組み合わせ回路をセレ
クタベース回路に論理合成する論理縮小機能を備えたマ
ッピング方法であって、組み合わせ回路からセレクタ以
外のゲートを選択し、前記選択されたゲートをセレクタ
に変換することにより、組み合わせ回路をセレクタベー
ス回路に変換するステップと、前記変換されたセレクタ
ベース回路内のセレクタ間で合成できるセレクタを検索
し、前記検索されたセレクタを合成して論理縮小するス
テップと、前記論理縮小後のセレクタベース回路をセレ
クタベースセルにマッピングするステップとを有するこ
とを特徴とする論理縮小機能を備えたマッピング方法に
よって解決される。

【００１５】特に、前記セレクタベースセルは、任意の
３入力論理が表現できる一種類のセレクタベースセルで
あることを特徴とする。

【００１６】又、前記論理縮小するステップは、セレク
タベース回路内のセレクタ間でセレクタを合成する際、
所定のセレクタのセレクト線に接続されるセレクタのセ
レクト線と、前記所定のセレクタのデータ線に接続され
ているセレクタのセレクト線とが同じセレクト線である
か否かを判断し、前記セレクト線が同じセレクト線であ
る場合、前記所定のセレクタと前記セレクタの入力側に
接続されているセレクタとを合成することを特徴とす
る。

【００１７】前記の課題は、組み合わせ回路をセレクタ
ベース回路に論理合成する論理縮小機能を備えたマッピ
ング装置を構成する情報処理装置に、組み合わせ回路か
らセレクタ以外のゲートを選択し、前記選択されたゲー
トをセレクタに変換することにより、組み合わせ回路を
セレクタベース回路に変換する処理と、前記変換された
セレクタベース回路を記憶する処理と、前記記憶されて
いるセレクタベース回路内のセレクタ間で合成できるセ
レクタを検索し、前記検索されたセレクタを合成して論
理縮小する処理と、前記記憶されているセレクタベース
回路の前記検索されたセレクタを、前記論理縮小された
セレクタに置換する処理と、前記記憶されている置換後
のセレクタベース回路をセレクタベースセルにマッピン
グする処理とを実行させるためのプログラムによって解
決される。

【００１８】又、前記の課題は、組み合わせ回路をセレ
クタベース回路に論理合成する論理縮小機能を備えたマ
ッピング装置を構成する情報処理装置に、組み合わせ回
路からセレクタ以外のゲートを選択し、前記選択された
ゲートをセレクタに変換することにより、組み合わせ回
路をセレクタベース回路に変換する処理と、前記変換さ
れたセレクタベース回路内のセレクタ間で合成できるセ
レクタを検索し、前記検索されたセレクタを合成して論
理縮小する処理と、前記論理縮小されたベース回路をセ
レクタベースセルにマッピングする処理とを実行させる
ためのプログラムによって解決される。

【００１９】特に、前記セレクタベースセルは、任意の
３入力論理が表現できる一種類のセレクタベースセルで
あることを特徴とする。

【００２０】又、前記論理縮小する処理は、セレクタベ
ース回路内のセレクタ間でセレクタを合成する際、所定
のセレクタのセレクト線に接続されているセレクタのセ
レクト線と、前記所定のセレクタのデータ線に接続され
ているセレクタのセレクト線とが同じセレクト線である
か否かを判断し、前記セレクト線が同じセレクト信号で
ある場合、前記所定のセレクタと前記セレクタの入力側
に接続されているセレクタとを合成することを特徴とす
る。

【００２１】

【発明の実施の形態】第１の実施の形態について説明す
る。

【００２２】図１はＡＮＤゲートをセレクタに変換する
方法を説明するための図である。図２はＯＲゲートをセ
レクタに変換する方法を説明するための図である。図３
はＮＡＮＤゲートをセレクタに変換する方法を説明する
ための図である。図４はＮＯＲゲートをセレクタに変換
する方法を説明するための図である。図５はＥＸＯＲゲ
ートをセレクタに変換する方法を説明するための図であ
る。図６はセレクタの合成について説明するための図で
ある。図７から図１０は本実施の形態を説明するための
図である。

【００２３】尚、組み合わせ回路とは、インバータ、Ａ
ＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＥＸＯＲ、セレクタな
どの論理ゲートで構成される回路をいい、ＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＮＯＲ、ＥＸＯＲは全て２入力、セレク
タは２ｔｏｌのセレクタ（データ入力線２本、セレクト
線１本、データ出力線１本のセレクタ）とする。

【００２４】マッピング対象である組み合わせ回路のデ
ータ（組み合わせ回路のデータを、単に、組み合わせ回
路ともいう）がマッピング装置入力されると、この組み
合わせ回路を記憶し、記憶した組み合わせ回路のゲート
論理要素及び配線接続要素のうちゲート論理要素である
ＡＮＤ論理、ＯＲ論理などの全てのゲート論理をセレク
タ論理に変換する。以下、各ゲートをセレクタに変換す
る方法について図１から図５を参照しながら説明する。

【００２５】（Ａ） ＡＮＤゲートをセレクタに変換す
る方法について説明する。

【００２６】例えば、図１に示すが如く、使用するセレ
クタ１００は、（ａ）セレクト線１０１に０の信号が入
力されたとき、データ線１０２を選択し、（ｂ）セレク
ト線１０１に１の信号が入力されたとき、データ線１０
３を選択するものとした場合、ＡＮＤゲート９０をセレ
クタに変換するには、（１） セレクタ１００を生成
し、（２） ＡＮＤゲート９０の入力の一つを選択（図
１中、ＡＮＤゲート９０の入力信号線はＡ）し、この選
択した信号線Ａをセレクタ１００のセレクト線１０１に
接続し、（３） （２）で選択した信号線Ａに０の信号
が入力された場合、ＡＮＤゲート９０の出力論理を求め
（図１中、ＡＮＤゲート９０の出力論理は０）、この出
力論理におけるデータ線を、セレクタ１００のセレクト
線１０１に０の信号が入力された場合に選択されるデー
タ線１０２へ接続し、（４） （２）で選択した信号線
Ａに１の信号が入力された場合、ＡＮＤゲート９０の出
力論理を求め（図１中、ＡＮＤゲート９０の出力論理は
Ｂ）、この出力論理におけるデータ線を、セレクタ１０
０のセレクト線１０１に１の信号が入力された場合に選
択されるデータ線１０３へ接続することによって行われ
る。

【００２７】ここで、上述の変換方法の正当性は、セレ
クタ論理式である のＸに定数０を、ＹにＢを代入することで、 となり、ＡとＢとのＡＮＤになることからもわかる。
尚、Ｘは、セレクト線Ａに０の信号が入力された場合に
選択される信号線、Ｙは、セレクト信号Ａに１の信号が
入力された場合に選択される信号線である。

【００２８】（Ｂ） ＯＲゲートをセレクタに変換する
方法について説明する。

【００２９】例えば、図２に示すが如く、使用するセレ
クタ１０４は、図１で説明したセレクタ１００と同様の
ものとした場合、ＯＲゲート９１をセレクタに変換する
には、（１） セレクタ１０４を生成し、（２） ＯＲゲ
ート９１の入力の一つを選択（図２中、ＯＲゲート９１
の入力信号線はＡ）し、この選択した信号線Ａをセレク
タ１０４のセレクト線１０５に接続し、（３） （２）
で選択した信号線Ａに０の信号が入力された場合、ＯＲ
ゲート９１の出力論理を求め（図２中、ＯＲゲート９１
の出力論理はＢ）、この出力論理におけるデータ線を、
セレクタ１０４のセレクト線１０５に０の信号が入力さ
れた場合に選択されるデータ線１０６へ接続し、（４）
（２）で選択した信号線Ａに１の信号が入力された場
合、ＯＲゲート９１の出力論理を求め（図２中、ＯＲゲ
ート９１の出力論理は１）、この出力論理におけるデー
タ線を、セレクタ１０４のセレクト線１０５に１の信号
が入力された場合に選択されるデータ線１０７へ接続す
ることによって行われる。

【００３０】（Ｃ）ＮＡＮＤゲートをセレクタ変換する
方法について説明する。

【００３１】例えば、図３に示すが如く、使用するセレ
クタ１０８は、図１で説明したセレクタ１００と同様の
ものとした場合、ＮＡＮＤゲート９２をセレクタに変換
するには、（１） セレクタ１０８を生成し、（２） Ｎ
ＡＮＤゲート９２の入力の一つを選択（図３中、ＮＡＮ
Ｄゲート９２の入力信号線はＡ）し、この選択した信号
線Ａをセレクタ１０８のセレクト線１０９に接続し、
（３） （２）で選択した信号線Ａに０の信号が入力さ
れた場合、ＮＡＮＤゲート９２の出力論理を求め（図３
中、ＮＡＮＤゲート９２の出力論理は１）、この出力論
理におけるデータ線を、セレクタ１０８のセレクト線１
０９に０の信号が入力された場合に選択されるデータ線
１１０へ接続し、（４） （２）で選択した信号線Ａに
１の信号が入力された場合、ＮＡＮＤゲート９２の出力
論理を求め（図３中、ＮＡＮＤゲート９１の出力論理は
ＮＯＴＢ）、この出力論理におけるデータ線を、セレク
タ１０８のセレクト線１０９に１の信号が入力された場
合に選択されるデータ線１１１へ接続することによって
行われる。

【００３２】（Ｄ）ＮＯＲゲートをセレクタ変換する方
法について説明する。

【００３３】例えば、図４に示すが如く、使用するセレ
クタ１１２は、図１で説明したセレクタ１００と同様の
ものとした場合、ＮＯＲゲート９３をセレクタに変換す
るには、（１） セレクタ１１２を生成し、（２） ＮＯ
Ｒゲート９３の入力の一つを選択（図４中、ＮＯＲゲー
ト９３の入力信号線はＡ）し、この選択した信号線Ａを
セレクタ１１２のセレクト線１１３に接続し、（３）
（２）で選択した信号線Ａに０の信号が入力された場
合、ＮＯＲゲート９３の出力論理を求め（図４中、ＮＯ
Ｒゲート９３の出力論理はＮＯＴＢ）、この出力論理に
おけるデータ線を、セレクタ１１２のセレクト線１１３
に０の信号が入力された場合に選択されるデータ線１１
４へ接続し、（４） （２）で選択した信号線Ａに１の
信号が入力された場合、ＮＯＲゲート９３の出力論理を
求め（図４中、ＮＯＲゲート９３の出力論理は０）、こ
の出力論理におけるデータ線を、セレクタ１１２のセレ
クト線１１３に１の信号が入力された場合に選択される
データ線１１５へ接続することによって行われる。

【００３４】（Ｅ）ＥＸＯＲゲートをセレクタ変換する
方法について説明する。

【００３５】例えば、図５に示すが如く、使用するセレ
クタ１１６は、図１で説明したセレクタ１００と同様の
ものとした場合、ＮＯＲゲート９４をセレクタに変換す
るには、（１） セレクタ１１６を生成し、（２） ＮＯ
Ｒゲート９４の入力の一つを選択（図５中、ＥＸＯＲゲ
ート９４の入力信号線はＡ）し、この選択した信号線Ａ
をセレクタ１１６のセレクト線１１７に接続し、（３）
（２）で選択した信号線Ａに０の信号が入力された場
合、ＥＸＯＲゲート９４の出力論理を求め（図５中、Ｅ
ＸＯＲゲート９４の出力論理はＢ）、この出力論理にお
けるデータ線を、セレクタ１１６のセレクト線１１７に
０の信号が入力された場合に選択されるデータ線１１８
へ接続し、（４） （２）で選択した信号線Ａに１の信
号が入力された場合、ＥＸＯＲゲート９４の出力論理を
求め（図５中、ＥＸＯＲゲート９４の出力論理はＮＯＴ
Ｂ）、この出力論理におけるデータ線を、セレクタ１１
６のセレクト線１１７に１の信号が入力された場合に選
択されるデータ線１１９へ接続することによって行われ
る。

【００３６】そして、セレクタ論理変換を行ったセレク
タベース回路のデータ（セレクタベース回路のデータ
を、単に、セレクタベース回路ともいう）を記憶した
後、論理変換を行ったセレクタベース回路内のセレクタ
間で、あるセレクタのセレクト線に接続されているセレ
クタのセレクト線と、同じセレクタのデータ信号線に接
続されているセレクタのセレクト線とが同じセレクト線
であるか否かを判断する。

【００３７】前記セレクト線が同じセレクト線である場
合、同じセレクト線をもつセレクタ同士を合成して論理
縮小を行う。

【００３８】例えば、図６に示すが如く、（１）セレク
タ２０１，２０２のセレクト線Ａに０の信号が入力され
たとき、セレクタ２０３のセレクト線にセレクタ２０１
のデータ線Ｂが接続され、セレクタ２０３のデータ線に
セレクタ２０２のデータ線Ｄとデータ線Ｆとが接続さ
れ、（２）セレクタ２０１，２０２のセレクト線Ａに１
の信号が入力されたとき、セレクタ２０３のセレクト線
にセレクタ２０１のデータ線Ｃが接続され、セレクタ２
０３のデータ線にセレクタ２０２のデータ線Ｅとデータ
線Ｆとが接続されるとした場合、まず、セレクト線Ａに
０の信号が入力されたときと同様な働きをするセレクタ
２０４を生成し、次に、セレクト線Ａに１の信号が入力
されたときと同様な働きをするセレクタ２０５を生成す
る。更に、セレクト線Ａに０又は１の信号が入力された
場合、選択するべきセレクタを決定するセレクタ２０６
を生成する。

【００３９】そして、記憶されているセレクタベース回
路の論理縮小前のセレクタを論理縮小処理後のセレクタ
に置換する。

【００４０】次に、論理縮小を行ったセレクタベース回
路を任意の３入力論理が表現できる一種類のセレクタベ
ースセルにマッピングする。

【００４１】以下、具体的に説明する。

【００４２】まず、セレクタベースセルの構成について
説明する。

【００４３】例えば、図７に示すが如く、セレクタ３０
１は、変数ａを用いて、任意関数ｆ（ａ，ｂ．ｃ）を、 と変形する役割をもつ。ここで、ｆ（ａ，ｂ．ｃ）は３
変数ａ，ｂ，ｃを入力とする任意の論理であり、 は、２変数ｂ，ｃを入力とする任意の論理関数である。

【００４４】更に、セレクタ３０２は、変数ｂを用い
て、 を、 に変形し、セレクタ３０３は、変数ｂを用いて、 を、 と変形する役割をもつ。ここで、上記の（ａ）、（ｂ）
式中の は、それぞれ１変数ｃを入力とする任意関数であり、
０,１,ｃ,ｃのいずれかの値をとる。

【００４５】次に、セレクタベースセルを使用したマッ
ピングの方法について説明する。

【００４６】セレクタベース回路の入力側からセレクタ
ｓごとに、（１）セレクタｓ単独でセレクタベースセル
を実現できる場合、（２）セレクタｓと、セレクタｓの
いずれか一つのデータ線の入力側にあるセレクタｘとの
二つでセレクタベースセルを実現できる場合（尚、この
場合にはセレクタｓのデータ線（セレクタｘが接続され
ていない方のデータ線）に入力される信号が定数である
ことが必要である）、（３）セレクタｓと、セレクタｓ
の両データ線の入力側にあるセレクタｘ，ｙとの三つで
セレクタベースセルを実現できる場合（尚、この場合に
はセレクタｘのセレクト線とセレクタｙとのセレクト線
とが同一であることが必要である）のいずれの場合でマ
ッピングできるかを判断する（以下、この判断をカバー
リングという）。尚、本発明では、多くのセレクタを一
つのセレクタベースセルにカバーリングできるようにす
る。

【００４７】そして、（３）でセレクタベースセルを実
現できる場合、これによりセレクタベースセルを実現
し、（３）でセレクタベースセルを実現することが不可
能で、（２）でセレクタベースセルが実現可能の場合、
これによりセレクタベースセルを実現し、（３），
（２）でセレクタベースセルを実現することが不可能
で、（１）でセレクタベースセルが実現可能である場
合、これによりセレクタベースセルを実現する。

【００４８】例えば、（１）の場合を図８に示し、セレ
クタｓに相当するセレクタをセレクタ４０１とした場
合、セレクタ４０１をカバーリングすると、セレクタ群
４１１のようになる。ここで、Ｄは、 と表され、Ｅは、 で表せることから、セレクタベースセルのマッピングが
論理的に正しいことがわかる。

【００４９】（２）の場合を図９に示し、セレクタｓに
相当するセレクタをセレクタ４０２とし、セレクタｘに
相当するセレクタをセレクタ４０３とした場合、セレク
タ４０２とセレクタ４０３とをカバーリングすると、セ
レクタ群４１４のようになる。尚、セレクタ４０２のデ
ータ線には定数０が入力されているため、セレクタ４０
２はセレクタ４０４で表現できる。

【００５０】（３）の場合を図１０に示し、セレクタｓ
に相当するセレクタをセレクタ４０５とし、セレクタｘ
に相当するセレクタをセレクタ４０６、セレクタｙに相
当するセレクタをセレクタ４０７とした場合、セレクタ
４０５，４０６，４０７の３セレクタをカバーリングす
ると、セレクタ群４１５のようになる。

【００５１】更に、セレクタベース回路の入力側からセ
レクタごとのカバーリングを行った後、セレクタベース
回路の出力側から最適カバーリングを選択し、選択した
カバーリングごとにセレクタベースセルを生成する。す
なわち、セレクタベース回路の出力側から、（１）上述
のカバーリングのうち、セレクタベース回路の出力信号
線を自己の出力信号線とするセレクタを含んだカバーリ
ングを選択し、（２）選択されたカバーリングごとに、
セレクタベースセルを生成し、更に選択したカバーリン
グの入力側に接続されているセレクタを含むカバーリン
グが、存在するか否かを判断し（ただし、カバーリング
の入力側がセレクタベース回路の入力となる場合には、
カバーリングの対象として選択しない。）、（３）選択
するべきカバーリングが存在する場合、（２）に戻り、
存在しない場合には処理を終了する。

【００５２】そして、上述のように生成されたセレクタ
ベースセルをマッピング結果として出力する。

【００５３】続いて、上述の方法を実現するマッピング
装置について説明する。

【００５４】図１１はマッピング装置のブロック図であ
る。図１２は回路記憶手段５０２を説明するための図で
ある。図１３はセレクタベース回路記憶手段５０４を説
明するための図である。

【００５５】図１１に示すが如く、論理縮小機能を備え
たマッピング装置は、入力手段５０１、回路記憶手段５
０２、セレクタベース回路生成手段５０３、セレクタベ
ース回路記憶手段５０４、セレクタベース回路変形手段
５０５、マッピング・セル化手段５０６、出力手段５０
７、及び制御手段５０８とから構成されている。

【００５６】入力手段５０１は、マッピングの対象であ
る組み合わせ回路を入力するものである。ここで、組み
合わせ回路とは、インバータ、ＡＮＤ、ＯＲ、ＮＡＮ
Ｄ、ＮＯＲ、ＥＸＯＲ、セレクタなどの論理ゲートで構
成される回路をいう。

【００５７】尚、本実施の形態では、ＡＮＤ、ＯＲ、Ｎ
ＡＮＤ、ＮＯＲ、ＥＸＯＲは全て２入力、セレクタは２
ｔｏｌのセレクタ（データ入力線２本、セレクト線１
本、データ出力線１本のセレクタ）とする。

【００５８】回路記憶手段５０２は、図１２に示すが如
く、入力手段５０１からの組み合わせ回路を記憶するも
のである。

【００５９】セレクタベース回路生成手段５０３は、回
路記憶手段５０２から読み出された組み合わせ回路のゲ
ート論理要素、配線接続要素のうち、ゲート論理要素で
あるＡＮＤ論理、ＯＲ論理などの全てのゲート論理をセ
レクタ論理に変換し、セレクタベース回路を生成するも
のである。

【００６０】以下、ゲート論理からセレクタ論理への変
換について図１から図５を用いて説明する。

【００６１】（Ａ） ＡＮＤゲートをセレクタに変換す
る方法について説明する。

【００６２】例えば、図１に示すが如く、使用するセレ
クタ１００は、（ａ）セレクト線１０１に０の信号が入
力されたとき、データ線１０２を選択し、（ｂ）セレク
ト線１０１に１の信号が入力されたとき、データ線１０
３を選択するものとした場合、セレクタベース回路生成
手段５０３は、（１） セレクタ１００を生成し、
（２） ＡＮＤゲート９０の入力の一つを選択（図１
中、ＡＮＤゲート９０の入力信号線はＡ）し、この選択
した信号線Ａをセレクタ１００のセレクト線１０１に接
続し、（３） （２）で選択した信号線Ａに０の信号が
入力された場合、ＡＮＤゲート９０の出力論理を求め
（図１中、ＡＮＤゲート９０の出力論理は０）、この出
力論理におけるデータ線を、セレクタ１００のセレクト
線１０１に０の信号が入力された場合に選択されるデー
タ線１０２へ接続し、（４） （２）で選択した信号線
Ａに１の信号が入力された場合、ＡＮＤゲート９０の出
力論理を求め（図１中、ＡＮＤゲート９０の出力論理は
Ｂ）、この出力論理におけるデータ線を、セレクタ１０
０のセレクト線１０１に１の信号が入力された場合に選
択されるデータ線１０３へ接続する。

【００６３】（Ｂ） ＯＲゲートをセレクタに変換する
方法について説明する。

【００６４】例えば、図２に示すが如く、使用するセレ
クタ１０４は、図１で説明したセレクタ１００と同様の
ものとした場合、セレクタベース回路生成手段５０３
は、（１） セレクタ１０４を生成し、（２） ＯＲゲー
ト９１の入力の一つを選択（図２中、ＯＲゲート９１の
入力信号線はＡ）し、この選択した信号線Ａをセレクタ
１０４のセレクト線１０５に接続し、（３） （２）で
選択した信号線Ａに０の信号が入力された場合、ＯＲゲ
ート９１の出力論理を求め（図２中、ＯＲゲート９１の
出力論理はＢ）、この出力論理におけるデータ線を、セ
レクタ１０４のセレクト線１０５に０の信号が入力され
た場合に選択されるデータ線１０６へ接続し、（４）
（２）で選択した信号線Ａに１の信号が入力された場
合、ＯＲゲート９１の出力論理を求め（図２中、ＯＲゲ
ート９１の出力論理は１）、この出力論理におけるデー
タ線を、セレクタ１０４のセレクト線１０５に１の信号
が入力された場合に選択されるデータ線１０７へ接続す
る。

【００６５】（Ｃ）ＮＡＮＤゲートをセレクタ変換する
方法について説明する。

【００６６】例えば、図３に示すが如く、使用するセレ
クタ１０８は、図１で説明したセレクタ１００と同様の
ものとした場合、セレクタベース回路生成手段５０３
は、（１） セレクタ１０８を生成し、（２） ＮＡＮＤ
ゲート９２の入力の一つを選択（図３中、ＮＡＮＤゲー
ト９２の入力信号線はＡ）し、この選択した信号線Ａを
セレクタ１０８のセレクト線１０９に接続し、（３）
（２）で選択した信号線Ａに０の信号が入力された場
合、ＮＡＮＤゲート９２の出力論理を求め（図３中、Ｎ
ＡＮＤゲート９２の出力論理は１）、この出力論理にお
けるデータ線を、セレクタ１０８のセレクト線１０９に
０の信号が入力された場合に選択されるデータ線１１０
へ接続し、（４） （２）で選択した信号線Ａに１の信
号が入力された場合、ＮＡＮＤゲート９２の出力論理を
求め（図３中、ＮＡＮＤゲート９１の出力論理はＮＯＴ
Ｂ）、この出力論理におけるデータ線を、セレクタ１０
８のセレクト線１０９に１の信号が入力された場合に選
択されるデータ線１１１へ接続する。

【００６７】（Ｄ）ＮＯＲゲートをセレクタ変換する方
法について説明する。

【００６８】例えば、図４に示すが如く、使用するセレ
クタ１１２は、図１で説明したセレクタ１００と同様の
ものとした場合、セレクタベース回路生成手段５０３
は、（１） セレクタ１１２を生成し、（２） ＮＯＲゲ
ート９３の入力の一つを選択（図４中、ＮＯＲゲート９
３の入力信号線はＡ）し、この選択した信号線Ａをセレ
クタ１１２のセレクト線１１３に接続し、（３）
（２）で選択した信号線Ａに０の信号が入力された場
合、ＮＯＲゲート９３の出力論理を求め（図４中、ＮＯ
Ｒゲート９３の出力論理はＮＯＴＢ）、この出力論理に
おけるデータ線を、セレクタ１１２のセレクト線１１３
に０の信号が入力された場合に選択されるデータ線１１
４へ接続し、（４） （２）で選択した信号線Ａに１の
信号が入力された場合、ＮＯＲゲート９３の出力論理を
求め（図４中、ＮＯＲゲート９３の出力論理は０）、こ
の出力論理におけるデータ線を、セレクタ１１２のセレ
クト線１１３に１の信号が入力された場合に選択される
データ線１１５へ接続する。

【００６９】（Ｅ）ＥＸＯＲゲートをセレクタ変換する
方法について説明する。

【００７０】例えば、図５に示すが如く、使用するセレ
クタ１１６は、図１で説明したセレクタ１００と同様の
ものとした場合、セレクタベース回路生成手段５０３
は、（１） セレクタ１１６を生成し、（２） ＮＯＲゲ
ート９４の入力の一つを選択（図５中、ＥＸＯＲゲート
９４の入力信号線はＡ）し、この選択した信号線Ａをセ
レクタ１１６のセレクト線１１７に接続し、（３）
（２）で選択した信号線Ａに０の信号が入力された場
合、ＥＸＯＲゲート９４の出力論理を求め（図５中、Ｅ
ＸＯＲゲート９４の出力論理はＢ）、この出力論理にお
けるデータ線を、セレクタ１１６のセレクト線１１７に
０の信号が入力された場合に選択されるデータ線１１８
へ接続し、（４） （２）で選択した信号線Ａに１の信
号が入力された場合、ＥＸＯＲゲート９４の出力論理を
求め（図５中、ＥＸＯＲゲート９４の出力論理はＮＯＴ
Ｂ）、この出力論理におけるデータ線を、セレクタ１１
６のセレクト線１１７に１の信号が入力された場合に選
択されるデータ線１１９へ接続する。

【００７１】セレクタベース回路記憶手段５０４は、セ
レクタベース回路生成手段５０３で生成されてセレクタ
ベース回路と、セレクタベース回路変形手段５０５で論
理縮小されたセレクタベース回路を記憶するものであ
る。

【００７２】セレクタベース回路変形手段５０５は、セ
レクタベース回路記憶手段５０４から読み出されたセレ
クタベース回路内のセレクタ間で、あるセレクタのセレ
クト線に接続されているセレクタのセレクト線と、同じ
セレクタのデータ信号線に接続されているセレクタのセ
レクト線とが同じセレクト線であるか否かを判断し、前
記セレクト線が同じセレクト線である場合、同じセレク
ト線をもつセレクタ同士を合成して論理縮小を行うもの
である。

【００７３】例えば、図６に示すが如く、（１）セレク
タ２０１，２０２のセレクト線Ａに０の信号が入力され
たとき、セレクタ２０３のセレクト線にセレクタ２０１
のデータ線Ｂが接続され、セレクタ２０３のデータ線に
セレクタ２０２のデータ線Ｄとデータ線Ｆとが接続さ
れ、（２）セレクタ２０１，２０２のセレクト線Ａに１
の信号が入力されたとき、セレクタ２０３のセレクト線
にセレクタ２０１のデータ線Ｃが接続され、セレクタ２
０３のデータ線にセレクタ２０２のデータ線Ｅとデータ
線Ｆとが接続されるとした場合、まず、セレクト線Ａに
０の信号が入力されたときと同様な働きをするセレクタ
２０４を生成し、次に、セレクト線Ａに１の信号が入力
されたときと同様な働きをするセレクタ２０５を生成す
る。更に、セレクト線Ａに０又は１の信号が入力された
場合、選択するべきセレクタを決定するセレクタ２０６
を生成する。

【００７４】マッピング・セル化手段５０６は、論理縮
小後のセレクタベース回路をセレクタベース回路記憶手
段５０４から読み出し、この読み出したセレクタベース
回路を任意の３入力論理が表現できる一種類のセレクタ
ベースセルにマッピングするものである。

【００７５】以下、具体的に説明する。

【００７６】まず、セレクタベースセルの構成について
説明する。

【００７７】例えば、図１に示すが如く、セレクタ３０
１は、変数ａを用いて、任意関数ｆ（ａ，ｂ．ｃ）を、 と変形する。ここで、ｆ（ａ，ｂ．ｃ）は３変数ａ，
ｂ，ｃを入力とする任意の論理であり、 は、２変数ｂ，ｃを入力とする任意の論理関数である。

【００７８】更に、セレクタ３０２は、変数ｂを用い
て、 を、 に変形し、セレクタ３０３は、変数ｂを用いて、 を、 と変形する。ここで、上記の（ａ）、（ｂ）式中の は、それぞれ１変数ｃを入力とする任意関数であり、
０,１,ｃ,ｃのいずれかの値をとる。

【００７９】次に、セレクタベース回路をセレクタベー
スセルにマッピングする動作について説明する。

【００８０】マッピング・セル化手段５０６は、セレク
タベース回路の入力側からセレクタｓごとに、（１）セ
レクタｓ単独でセレクタベースセルを生成できる場合、
（２）セレクタｓと、セレクタｓのいずれかのデータ線
の入力側にあるセレクタｘとの二つでセレクタベースセ
ルを生成できる場合（尚、この場合にはセレクタｓのデ
ータ線（セレクタｘが接続されていない方のデータ線）
に入力される信号が定数であることが必要である）、
（３）セレクタｓと、セレクタｓの両データ線の入力側
にあるセレクタｘ，ｙとの三つでセレクタベースセルを
生成できる場合（尚、この場合にはセレクタｘのセレク
ト線とセレクタｙとのセレクト線とが同一であることが
必要である）のいずれの場合でセレクタベースセルを生
成できるかを判断する（以下、この判断をカバーリング
という）。

【００８１】そして、セレクタベース回路変形手段５０
５は、（３）でセレクタベースセルが生成できる場合、
これによりセレクタベースセルを生成するようにし、
（３）でセレクタベースセルが生成不可能であり、
（２）でセレクタベースセルが生成可能の場合、これに
よりセレクタベースセルを生成するようにし、（３），
（２）でセレクタベースセルが生成不可能であり、
（１）でセレクタベースセルが生成可能の場合、これに
よりセレクタベースセルを生成するようにする。例え
ば、（１）の場合を図８に示し、セレクタｓに相当する
セレクタをセレクタ４０１とした場合、セレクタ４０１
をカバーリングすると、セレクタ群４１１のようにな
る。

【００８２】（２）の場合を図９に示し、セレクタｓに
相当するセレクタをセレクタ４０２とし、セレクタｘに
相当するセレクタをセレクタ４０３とした場合、セレク
タ４０２とセレクタ４０３とをカバーリングすると、セ
レクタ群４１４のようになる。尚、セレクタ４０２のデ
ータ線には定数０が入力されているため、セレクタ４０
２はセレクタ４０４で表現できる。

【００８３】（３）の場合を図１０に示し、セレクタｓ
に相当するセレクタをセレクタ４０５とし、セレクタｘ
に相当するセレクタをセレクタ４０６、セレクタｙに相
当するセレクタをセレクタ４０７とした場合、セレクタ
４０５，４０６，４０７の３セレクタをカバーリングす
ると、セレクタ群４１５のようになる。

【００８４】更に、セレクタベース回路の入力側からセ
レクタごとのカバーリングを行った後、セレクタベース
回路の出力側から最適カバーリングを選択し、選択した
カバーリングごとにセレクタベースセルを生成する。す
なわち、セレクタベース回路の出力側から、（１）上述
のカバーリングのうち、セレクタベース回路の出力信号
線を自己の出力信号線するセレクタを含んだカバーリン
グを選択し、（２）選択されたカバーリングごとに、セ
レクタベースセルを生成し、更に選択したカバーリング
の入力側に接続されているセレクタを含むカバーリング
が、存在するか否かを判断し（ただし、カバーリングの
入力側がセレクタベース回路の入力となる場合には、カ
バーリングの対象として選択しない。）、（３）選択す
るべきカバーリングが存在する場合、更に（２）の動作
を行い、存在しない場合には処理を終了する。

【００８５】出力手段５０７は、マッピング・セル化手
段５０６によりセレクタベース回路をセレクタベースセ
ルにマッピングした結果を出力するものである。

【００８６】制御手段５０８は、入力手段５０１からの
組み合わせ回路を回路記憶手段５０２に記憶させた後、
この記憶させた組み合わせ回路内のゲートをセレクタベ
ース回路生成手段５０３でセレクタに変換させて組み合
わせ回路からセレクタベース回路を生成させる。そし
て、セレクタベース回路生成手段５０３で生成されたセ
レクタベース回路をセレクタベース回路記憶手段５０４
に記憶させ、セレクタベース回路変形手段５０５にセレ
クタベース回路記憶手段５０４に記憶されているセレク
タベース回路内のセレクタ間で合成できるセレクタを検
索させ、この検索結果より合成できるセレクタを合成し
て論理縮小を行わせる。更に、セレクタベース回路記憶
手段５０４に記憶されているセレクタベース回路の論理
縮小前のセレクタを、論理縮小後のセレクタに置き換え
させる。例えば、セレクタベース回路記憶手段５０４に
記憶されている論理縮小前のセレクタベース回路が、図
１３に示すが如く、論理縮小前のセレクタベース回路を
セレクタベース回路６０２のようにした場合、制御手段
５０８は、セレクタベース回路記憶手段５０４に記憶さ
れいるセレクタベース回路の論理縮小前のセレクタ群６
０４を、論理縮小後のセレクタ６０５に置換する。この
後。セレクタベース回路記憶手段５０４に記憶されてい
る論理縮小後のセレクタベース回路をマッピング・セル
化手段５０６でセレクタベースセルにマッピングさせ、
マッピング結果を出力手段５０７に出力させる。

【００８７】続いて、マッピング装置の動作について説
明する。

【００８８】図１４は本実施の形態の動作を説明するた
めのフローチャートである。図１５，１６，１７，１８
は本実施の形態の動作を説明するための図である。

【００８９】制御手段５０８は、入力手段５０１からマ
ッピング対象である組み合わせ回路が入力されると、こ
の組み合わせ回路を回路記憶手段５０２に記憶させる
（ＳｔｅｐＡ１）。尚、回路記憶手段５０２は、組み合
わせ回路を全Ｓｔｅｐが終了するまで保持する。

【００９０】制御手段５０８は、セレクタベース回路生
成手段５０３に回路記憶手段５０２からの組み合わせ回
路のゲート論理要素、配線接続要素の要素のうち、ゲー
ト論理要素であるＡＮＤ論理、ＯＲ論理などの全てのゲ
ート論理をセレクタ論理に変換させてセレクタベース回
路を生成する。

【００９１】例えば、図１５に示す如く、ＡＮＤゲート
をセレクタに変形する場合、セレクタベース回路生成手
段５０３は、（１）セレクタ８０２を生成し、（２）
ＡＮＤゲート８０１の入力の一つであるデータ線Ａをセ
レクタ８０２のセレクト線に接続し、（３）データ線Ａ
に０の信号が入力されたとき、セレクタ８０２のセレク
ト線に０の信号が入力された場合に選択されるデータ線
に、データ線Ｄを接続し、（４）データ線Ａに１の信号
が入力されたとき、セレクタ８０２のセレクト線に１の
信号が入力された場合に選択されるデータ線に、定数０
のデータ線を接続する。

【００９２】そして、制御手段５０８は、セレクタベー
ス回路生成手段５０３で生成したセレクタベース回路を
初期のセレクタベース回路としてセレクタベース回路記
憶手段５０４に記憶させる（ＳｔｅｐＡ２）。

【００９３】制御手段５０８は、セレクタベース回路変
形手段５０５にセレクタベース回路記憶手段５０４から
のセレクタベース回路内のセレクタ間で合成できるセレ
クタを検索させる（ＳｔｅｐＡ３）。

【００９４】セレクタベース回路内のセレクタ間で合成
できるセレクタが検索できた場合、セレクタベース回路
変形手段５０５は、セレクタの合成を行う。

【００９５】例えば、図１６に示すが如く、セレクタ９
０２のセレクト線Ｆに接続されるセレクタのセレクト線
と、セレクタ９０２のデータ入力線Ｇに接続されるセレ
クタのセレクト線とが同じセレクト線Ａである場合、セ
レクタベース回路変形手段５０５は、（１）セレクト線
Ａに０の信号が入力されたとき、セレクタ９０２のセレ
クト線にデータ線Ｄを接続し、セレクタ９０２のデータ
線に、定数０のデータ線と定数１のデータ線とを接続
し、（２）セレクト線Ａに１の信号が入力されたとき、
セレクタ９０２のセレクト線に定数０のデータ線を接続
し、セレクタ９０２のデータ線に、データ線Ｅと定数１
のデータ線とを接続する。

【００９６】これにより、セレクタ群９０１からセレク
タ９０４及びセレクタ９０５を生成し、セレクタ９０４
とセレクタ９０５との出力側に、セレクタ９０６を生成
する。すなわち、セレクタ群９０１はセレクタ群９０３
のようになる。更に、セレクタ９０４のデータ線には定
数０のデータ線と定数１のデータ線とが接続されている
ことから、セレクタ９０４の出力信号はセレクタ９１４
の出力線Ｄからの信号と同じになり、論理縮小をするこ
とができる。同様に、セレクタ９０５のセレクト線に定
数０のデータ線が接続されていることから、セレクタ９
０５の出力信号はセレクタ９１５の出力線Ｅからの信号
と同じになり、論理縮小をすることができる。この論理
縮小により、論理縮小後のセレクタ群はセレクタ群９０
７のようになる（ＳｔｅｐＡ４）。

【００９７】以後、セレクタベース回路内のセレクタ間
でセレクタが合成できるなくなるまで、セレクタの合成
を行う（ＳｔｅｐＡ３，Ａ４）。

【００９８】一方、セレクタベース回路内のセレクタ間
で合成できるセレクタが検索できない場合、セレクタベ
ース回路変形手段５０５は、セレクタベース回路のセレ
クタの変形処理を終了する。

【００９９】そして、制御手段５０８は、セレクタベー
ス回路記憶手段５０４に記憶されているセレクタベース
回路の論理縮小前のセレクタを論理縮小後のセレクタに
置換させる。例えば、図１３に示すが如く、セレクタ群
６０４をセレクタ６０５のように論理縮小した場合、セ
レクタ群６０４以外のセレクタは変更せず、セレクタ群
６０４のみをセレクタ６０１に置換する（ＳｔｅｐＡ
５）。

【０１００】マッピング・セル化手段５０６は、セレク
タベース回路記憶手段５０４からのセレクタベース回路
の入力側からカバーリングを行う。

【０１０１】例えば、図１７に示すが如く、セレクタ１
００１とセレクタ１００２とには、入力側にセレクタが
ないことから、夫々、自己のみをカバーリング１００
４、１００５する。そして、セレクタ１００３の入力側
にはセレクタ１００１とセレクタ１００２とがあり、こ
のセレクタ１００１とセレクタ１００２とは同じセレク
ト線Ｂをもつことから、セレクタ１００３とセレクタ１
００１とセレクタ１００２との三つのセレクタでカバー
リング１００６を行う（ＳｔｅｐＡ６）。

【０１０２】マッピング・セル化手段５０６は、セレク
タベース回路の入力側からセレクタごとのカバーリング
を行った後、セレクタベース回路の出力側から最適カバ
ーリングを選択し、選択したカバーリングごとにセレク
タベースセルを生成する。例えば、図１８に示すが如
く、セレクタベース回路の出力信号線（この場合、Ｈ）
を自己の出力信号線とするセレクタ１００３を含んだカ
バーリング１００６を選択し、選択したカバーリング１
００６からセレクタベースセルを生成する。そして、カ
バーリング１００６の入力側には選択するべきセレクタ
がないことから、マッピング・セル化手段５０６はセレ
クタベースセルの生成を終了する。

【０１０３】制御手段５０８は、出力手段５０７にマッ
ピング・セル化手段５０６で生成されたセレクタベース
セルをマッピング結果として出力させる（ＳｔｅｐＡ
７）。

【０１０４】尚、本実施の形態では、記憶手段として回
路記憶手段５０２とセレクタベース回路記憶手段５０４
との二種類の記憶手段をもつ構成について説明したが、
図１９に示すが如く、回路記憶手段５０２とセレクタベ
ース回路記憶手段５０４とを同一の回路記憶手段１１０
２とする構成も可能である。例えば、入力回路１１０１
で入力された回路を回路記憶手段１１０２に一時記憶
し、セレクタベース回路生成手段１１０３は、回路記憶
手段１１０２からの組み合わせ回路のゲートをセレクタ
ベース回路に変換した後、制御手段１１０８は、変換後
のセレクタベース回路を再度回路記憶手段１１０２に記
憶させる。この際、最初に記憶されていた組み合わせ回
路は消去され、新しく記憶されたセレクタベース回路だ
けが残る。

【０１０５】第２の実施の形態について説明する。

【０１０６】第１の実施の形態のセレクタベース回路マ
ッピング装置は、ディジタル信号処理プロセッサ等のコ
ンピュータ制御で実現するようにしてもよい。

【０１０７】図２０は、セレクタベース回路マッピング
装置をコンピュータで実現する場合の構成装置を模式的
に示した図である。

【０１０８】記録媒体１２１１から読み出されたプログ
ラムを実行するコンピュータ１２００において、組み合
わせ回路をセレクタベース回路に変換して論理縮小を行
い、更に論理縮小を行ったセレクタベース回路からセレ
クタベースセルを生成する処理を実行するにあたり、記
録媒体１２１１には、（ａ）組み合わせ回路からセレク
タ以外のゲートを選択し、前記選択されたゲートをセレ
クタに変換することにより、組み合わせ回路をセレクタ
ベース回路に変換する処理と、（ｂ）前記変換されたセ
レクタベース回路を記憶する処理と、（ｃ）前記記憶さ
れているセレクタベース回路内のセレクタ間で合成でき
るセレクタを検索し、前記検索されたセレクタを合成し
て論理縮小する処理と、（ｄ）前記記憶されているセレ
クタベース回路の前記検索されたセレクタを、前記論理
縮小されたセレクタに置換する処理と、（ｅ）前記記憶
されている置換後のセレクタベース回路をセレクタベー
スセルにマッピングする処理と、の前記（ａ）から
（ｅ）の処理を前記コンピュータ１２００に実行させる
ためのプログラムが記録されている。

【０１０９】記録媒体１２１１から該プログラムを記録
媒体読出装置１２１０、記録媒体読出装置インタフェー
ス１２０３を介してメモリ１２０２に読み出し実行す
る。上記プログラムは、マスクＲＯＭ等、フラッシュ等
の不揮発性メモリに格納してもよく、記録媒体は不揮発
性メモリを含むほか、ＣＤ−ＲＯＭ、ＦＤ、ＤＶＤ（Ｄ
ｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、ＭＴ
（磁気テープ）、可搬型ＨＤＤ等の媒体のほか、例えば
サーバ装置からコンピュータで該プログラムを通信媒体
伝送する場合等、プログラムを担持する有線、無線で通
信される通信媒体等も含む。

【０１１０】続いて、上述した処理の動作について説明
する。

【０１１１】図２１は本実施の形態の動作を説明するた
めのフローチャートである。

【０１１２】コンピュータ１２００は、マッピング対象
である組み合わせ回路が入力されると、この組み合わせ
回路を記憶媒体１２１１に記憶する（ＳｔｅｐＢ１）。

【０１１３】そして、コンピュータ１２００は、記憶媒
体１２１１からの組み合わせ回路のゲート論理要素、配
線接続要素の要素のうち、ゲート論理要素であるＡＮＤ
論理、ＯＲ論理などの全てのゲート論理をセレクタ論理
に変換したセレクタベース回路を生成する。

【０１１４】例えば、図１５に示す如く、ＡＮＤゲート
をセレクタに変形する場合、コンピュータ１２００は、
（１）セレクタ８０２を生成し、（２） ＡＮＤゲート
８０１の入力の一つであるデータ線Ａをセレクタ８０２
のセレクト線に接続し、（３）データ線Ａに０の信号が
入力されたとき、セレクタ８０２のセレクト線に０の信
号が入力された場合に選択されるデータ線に、データ線
Ｄを接続し、（４）データ線Ａに１の信号が入力された
とき、セレクタ８０２のセレクト線に１の信号が入力さ
れた場合に選択されるデータ線に、定数０のデータ線を
接続する。

【０１１５】更に、コンピュータ１２００は、生成した
セレクタベース回路を初期セレクタベース回路として記
憶媒体１２１１に記憶した後（ＳｔｅｐＢ２）、生成し
たセレクタベース回路内のセレクタ間で合成できるセレ
クタを検索する（ＳｔｅｐＢ３）。

【０１１６】セレクタベース回路内のセレクタ間で合成
できるセレクタが検索できた場合、セレクタの合成を行
う。

【０１１７】例えば、図１６に示すが如く、セレクタ９
０２のセレクト線Ｆに接続されるセレクタのセレクト線
と、セレクタ９０２のデータ入力線Ｇに接続されるセレ
クタのセレクト線とが同じセレクト線Ａである場合、コ
ンピュータ１２００は、（１）セレクト線Ａに０の信号
が入力されたとき、セレクタ９０２のセレクト線にデー
タ線Ｄを接続し、セレクタ９０２のデータ線に、定数０
のデータ線と定数１のデータ線とを接続し、（２）セレ
クト線Ａに１の信号が入力されたとき、セレクタ９０２
のセレクト線に定数０のデータ線を接続し、セレクタ９
０２のデータ線に、データ線Ｅと定数１のデータ線とを
接続する。

【０１１８】これにより、セレクタ群９０１からセレク
タ９０４及びセレクタ９０５を生成し、セレクタ９０４
とセレクタ９０５との出力側に、セレクタ９０６を生成
する。すなわち、セレクタ群９０１はセレクタ群９０３
のようになる。更に、セレクタ９０４のデータ線には定
数０のデータ線と定数１のデータ線とが接続されている
ことから、セレクタ９０４の出力信号はセレクタ９１４
の出力線Ｄからの信号と同じになり、論理縮小をするこ
とができる。同様に、セレクタ９０５のセレクト線に定
数０のデータ線が接続されていることから、セレクタ９
０５の出力信号はセレクタ９１５の出力線Ｅからの信号
と同じになり、論理縮小をすることができる。この論理
縮小により、論理縮小後のセレクタ群はセレクタ群９０
７のようになる（ＳｔｅｐＢ４）。

【０１１９】以後、セレクタベース回路内のセレクタ間
でセレクタが合成できるなくなるまで、セレクタの合成
を行う（ＳｔｅｐＢ３，Ｂ４）。

【０１２０】一方、セレクタベース回路内のセレクタ間
で合成できるセレクタが検索できない場合、コンピュー
タ１２００は、セレクタベース回路のセレクタの変形処
理を終了する。

【０１２１】そして、コンピュータ１２００は、記憶媒
体１２１１に記憶されているセレクタベース回路の論理
縮小前のセレクタを論理縮小後のセレクタに置換する。
例えば、図１３に示すが如く、セレクタ群６０４をセレ
クタ６０５のように論理縮小した場合、セレクタ群６０
４以外以外のセレクタは変更せず、セレクタ群６０４の
みをセレクタ６０１に置換する（ＳｔｅｐＢ５）。

【０１２２】コンピュータ１２００は、記憶媒体１２１
１からのセレクタベース回路の入力側からカバーリング
を行う。

【０１２３】例えば、図１７に示すが如く、セレクタ１
００１とセレクタ１００２とには、入力側にセレクタが
ないことから、夫々、自己のみをカバーリング１００
４、１００５する。そして、セレクタ１００３の入力側
にはセレクタ１００１とセレクタ１００２とがあり、こ
のセレクタ１００１とセレクタ１００２とは同じセレク
ト線Ｂをもつことから、セレクタ１００３とセレクタ１
００１とセレクタ１００２との三つのセレクタでカバー
リング１００６を行う（ＳｔｅｐＢ６）。

【０１２４】更に、コンピュータ１２２０は、セレクタ
ベース回路の入力側からセレクタごとのカバーリングを
行った後、セレクタベース回路の出力側から最適カバー
リングを選択し、選択したカバーリングごとにセレクタ
ベースセルを生成する。例えば、図１８に示すが如く、
セレクタベース回路の出力信号線（この場合、Ｈ）を自
己の出力信号線とするセレクタ１００３を含んだカバー
リング１００６を選択し、選択したカバーリング１００
６からセレクタベースセルを生成する。そして、カバー
リング１００６の入力側には選択するべきセレクタがな
いことから、コンピュータ１２００はセレクタベースセ
ルの生成を終了する（ＳｔｅｐＢ７）。

【０１２５】

【発明の効果】マッピング後の総セル数を削減すること
ができる。

【０１２６】その理由は、セレクタベース回路内のセレ
クタ間でセレクタの合成することで論理縮小を行うこと
ができるからである。

【０１２７】又、マッピングの処理速度が高速になる。

【０１２８】その理由は、任意の３入力論理が表現でき
る一種類のセレクタベースセルにマッピングすることで
処理を簡略化できるからである。

【図面の簡単な説明】

【図１】ＡＮＤゲートをセレクタに変換する方法を説明
するための図である。

【図２】ＯＲゲートをセレクタに変換する方法を説明す
るための図である。

【図３】ＮＡＮＤゲートをセレクタに変換する方法を説
明するための図である。

【図４】ＮＯＲゲートをセレクタに変換する方法を説明
するための図である。

【図５】ＥＸＯＲゲートをセレクタに変換する方法を説
明するための図である。

【図６】セレクタの合成について説明するための図であ
る。

【図７】本実施の形態を説明するための図である。

【図８】本実施の形態を説明するための図である。

【図９】本実施の形態を説明するための図である。

【図１０】本実施の形態を説明するための図である。

【図１１】マッピング装置のブロック図である。

【図１２】回路記憶手段５０２を説明するための図であ
る。

【図１３】セレクタベース回路記憶手段５０４を説明す
るための図である。

【図１４】本実施の形態の動作を説明するたものフロー
チャートである。

【図１５】本実施の形態の動作を説明するための図であ
る。

【図１６】本実施の形態の動作を説明するための図であ
る。

【図１７】本実施の形態の動作を説明するための図であ
る。

【図１８】本実施の形態の動作を説明するための図であ
る。

【図１９】マッピング装置のブロック図である。

【図２０】セレクタベース回路マッピング装置をコンピ
ュータで実現する場合の構成装置を模式的に示した図で
ある。

【図２１】本実施の形態の動作を説明するためのフロー
チャートである。

【符号の説明】

５０１，１１０１ 入力手段 ５０２，１１０２ 回路記憶手段 ５０３，１１０３ セレクタベース回路生成手段 ５０４ セレクタベース回路記憶手段 ５０５，１１０４ セレクタベース回路変形手段 ５０６，１１０５ マッピング・セル化手段 ５０７，１１０６ 出力手段 １２００ コンピュータ １２１１ 記録媒体

Claims (12)

【特許請求の範囲】
1. 【請求項１】 組み合わせ回路をセレクタベース回路に
   論理変換する論理縮小機能を備えたマッピング装置であ
   って、 組み合わせ回路からセレクタ以外のゲートを抽出し、前
   記抽出されたゲートをセレクタに変換することにより、
   組み合わせ回路をセレクタベース回路に変換する手段
   と、 前記変換されたセレクタベース回路が記憶される記憶手
   段と、 前記記憶手段からセレクタベース回路を読み出し、前記
   読み出されたセレクタベース回路内のセレクタ間で合成
   できるセレクタを検索し、前記検索されたセレクタを合
   成して論理縮小を行う論理縮小手段と、 前記記憶手段に記憶されているセレクタベース回路の前
   記検索されたセレクタを、前記論理縮小されたセレクタ
   に置換する手段と、 前記記憶手段に記憶されている置換後のセレクタベース
   回路を読み出し、この読み出したセレクタベース回路を
   セレクタベースセルにマッピングするマッピング手段と
   を有することを特徴とする論理縮小機能を備えたマッピ
   ング装置。
2. 【請求項２】 組み合わせ回路をセレクタベース回路に
   論理合成する論理縮小機能を備えたマッピング装置であ
   って、 組み合わせ回路からセレクタ以外のゲートを抽出し、前
   記抽出されたゲートをセレクタに変換することにより、
   組み合わせ回路をセレクタベース回路に変換する手段
   と、 前記セレクタベース回路内のセレクタ間で合成できるセ
   レクタを検索し、前記検索されたセレクタを合成して論
   理縮小を行う論理縮小手段と、 前記論理縮小されたセレクタベース回路をセレクタベー
   スセルにマッピングするマッピング手段とを有すること
   を特徴とする論理縮小機能を備えたマッピング装置。
3. 【請求項３】 前記論理縮小手段は、 セレクタベース回路内のセレクタ間でセレクタを合成す
   る際、所定のセレクタのセレクト線に接続されているセ
   レクタのセレクト線と、前記所定のセレクタのデータ線
   に接続されているセレクタのセレクト線とが同じセレク
   ト線であるか否かを判断し、前記セレクト線が同じセレ
   クト線である場合、前記所定のセレクタと前記セレクタ
   の入力側に接続されているセレクタとを合成する手段で
   あることを特徴とする請求項１又は請求項２に記載の論
   理縮小機能を備えたマッピング装置。
4. 【請求項４】 前記セレクタベースセルは、 任意の３入力論理が表現できる一種類のセレクタベース
   セルであることを特徴とする請求項１又は請求項２に記
   載の論理縮小機能を備えたマッピング装置。
5. 【請求項５】 組み合わせ回路をセレクタベース回路に
   論理合成する論理縮小機能を備えたマッピング方法であ
   って、 組み合わせ回路からセレクタ以外のゲートを選択し、前
   記選択されたゲートをセレクタに変換することにより、
   組み合わせ回路をセレクタベース回路に変換するステッ
   プと、 前記変換されたセレクタベース回路を記憶するステップ
   と、 前記記憶されているセレクタベース回路内のセレクタ間
   で合成できるセレクタを検索し、前記検索されたセレク
   タを合成して論理縮小するステップと、 前記記憶されているセレクタベース回路の前記検索され
   たセレクタを、前記論理縮小されたセレクタに置換する
   ステップと、 前記記憶されている置換後のセレクタベース回路をセレ
   クタベースセルにマッピングするステップとを有するこ
   とを特徴とする論理縮小機能を備えたマッピング方法。
6. 【請求項６】 組み合わせ回路をセレクタベース回路に
   論理合成する論理縮小機能を備えたマッピング方法であ
   って、 組み合わせ回路からセレクタ以外のゲートを選択し、前
   記選択されたゲートをセレクタに変換することにより、
   組み合わせ回路をセレクタベース回路に変換するステッ
   プと、 前記変換されたセレクタベース回路内のセレクタ間で合
   成できるセレクタを検索し、前記検索されたセレクタを
   合成して論理縮小するステップと、 前記論理縮小後のセレクタベース回路をセレクタベース
   セルにマッピングするステップとを有することを特徴と
   する論理縮小機能を備えたマッピング方法。
7. 【請求項７】 前記セレクタベースセルは、 任意の３入力論理が表現できる一種類のセレクタベース
   セルであることを特徴とする請求項５又は請求項６に記
   載の論理縮小機能を備えたマッピング方法。
8. 【請求項８】 前記論理縮小するステップは、 セレクタベース回路内のセレクタ間でセレクタを合成す
   る際、所定のセレクタのセレクト線に接続されているセ
   レクタのセレクト線と、前記所定のセレクタのデータ線
   に接続されているセレクタのセレクト線とが同じセレク
   ト線であるか否かを判断し、前記セレクト線が同じセレ
   クト線である場合、前記所定のセレクタと前記セレクタ
   の入力側に接続されているセレクタとを合成することを
   特徴とする請求５又は請求項６に記載の論理縮小機能を
   備えたマッピング方法。
9. 【請求項９】 組み合わせ回路をセレクタベース回路に
   論理合成する論理縮小機能を備えたマッピング装置を構
   成する情報処理装置に、 組み合わせ回路からセレクタ以外のゲートを選択し、前
   記選択されたゲートをセレクタに変換することにより、
   組み合わせ回路をセレクタベース回路に変換する処理
   と、 前記変換されたセレクタベース回路を記憶する処理と、 前記記憶されているセレクタベース回路内のセレクタ間
   で合成できるセレクタを検索し、前記検索されたセレク
   タを合成して論理縮小する処理と、 前記記憶されているセレクタベース回路の前記検索され
   たセレクタを、前記論理縮小されたセレクタに置換する
   処理と、 前記記憶されている置換後のセレクタベース回路をセレ
   クタベースセルにマッピングする処理とを実行させるた
   めのプログラム。
10. 【請求項１０】 組み合わせ回路をセレクタベース回路
    に論理合成する論理縮小機能を備えたマッピング装置を
    構成する情報処理装置に、 組み合わせ回路からセレクタ以外のゲートを選択し、前
    記選択されたゲートをセレクタに変換することにより、
    組み合わせ回路をセレクタベース回路に変換する処理
    と、 前記変換されたセレクタベース回路内のセレクタ間で合
    成できるセレクタを検索し、前記検索されたセレクタを
    合成して論理縮小する処理と、 前記論理縮小されたベース回路をセレクタベースセルに
    マッピングする処理とを実行させるためのプログラム。
11. 【請求項１１】 前記セレクタベースセルは、 任意の３入力論理が表現できる一種類のセレクタベース
    セルであることを特徴とする請求項９又は請求項１０に
    記載のプログラム。
12. 【請求項１２】 前記論理縮小する処理は、 セレクタベース回路内のセレクタ間でセレクタを合成す
    る際、所定のセレクタのセレクト線に接続されているセ
    レクタのセレクト線と、前記所定のセレクタのデータ線
    に接続されているセレクタのセレクト線とが同じセレク
    ト線であるか否かを判断し、前記セレクト線が同じセレ
    クト信号である場合、前記所定のセレクタと前記セレク
    タの入力側に接続されているセレクタとを合成すること
    を特徴とする請求項９又は請求項１０に記載のプログラ
    ム。