KR19990045170A - 요철상 폴리실리콘층의 형성방법 및 이 방법의 실시에 사용되는기판처리장치와 반도체 메모리디바이스 - Google Patents

요철상 폴리실리콘층의 형성방법 및 이 방법의 실시에 사용되는기판처리장치와 반도체 메모리디바이스 Download PDF

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Abstract

충분한 양의 불순물을 첨가하면서 HSG 같은 요철상 폴리실리콘층을 반도체기판의 표면에 형성하여, 축적전하량이 증가되고 또한 특성이 안정된 커패시터의 구조에 의해 메모리용량을 증가시킨다.
1×1020개/cc 이상의 높은 인농도를 갖는 제 1 아몰퍼스실리콘막(92)의 위에 1×1020개/cc 이하의 낮은 인농도를 갖는 제 2 아몰퍼스실리콘막(93)을 작성한 후, 진공 중에서 연속해서 어닐링하여 결정화시킨다. 제 1 아몰퍼스실리콘막(92) 중에서부터 진행되는 결정화가 제 2 아몰퍼스실리콘막(93)의 표면에 도달하기 전에 제 2 아몰퍼스실리콘막(93)의 표면에서 실리콘원자를 이동시켜 해당 표면에 요철을 형성한다. 얻어진 폴리실리콘층(94)은 표면에 요철이 형성되어 있으므로 커패시터의 실효적인 표면적이 커지고, 메모리용량이 증가한다. 또한, 충분한 농도의 인이 첨가되어 있기 때문에 디바이스의 특성이 안정된다.

Description

요철상 폴리실리콘층의 형성방법 및 이 방법의 실시에 사용되는 기판처리장치와 반도체 메모리디바이스
본원의 발명은, LSI(대규모집적회로)와 같은 반도체소자의 제작에 알맞게 사용되는 방법에 관한 것이다. 특히, DRAM(기억유지동작이 필요한 수시 판독/기록형 메모리)의 반도체 메모리디바이스의 커패시터부의 하부전극에 알맞게 사용되는 요철상 폴리실리콘층을 형성하는 방법 및 장치에 관한 것이다.
반도체집적회로기술은 해마다 진보를 이루어, 집적도는 4 메가비트로부터 16 메가비트, 심지어 256 메가비트로 점점 증가되고 있다. 이러한 고집적도화가 진행되는 현재, DRAM 등의 반도체 메모리디바이스의 분야에서도, 디바이스 구조에 대해 여러가지 연구가 행해지고 있다. 그 중의 하나로서, 반도체기판의 표면에 요철상 폴리실리콘층을 형성하는 기술이 있다.
도 6은, 반도체기판의 표면에 요철상 폴리실리콘층을 형성하는 종래 방법의 공정을 도시한 도면이다. 이 도 6의 각 공정의 소자의 구조는, 일본 특개평4-127519호 공보에 개시된 것과 같다.
이 도 6에 도시된 소자구조는, 동 공보에 의하면, 아래와 같은 순서로 작성된다. 우선, 도시되지 않은 n형실리콘기판의 표면에 열산화에 의해서 산화실리콘층(900)을 형성한다. 그 위에 실리콘분자선원(MBE)에 의해서 아몰퍼스실리콘막(910)을 작성한다(도 6의 (a)). 기판을 대기 중에 꺼내지 않고 진공 중에서 연속해서 어닐링하여 아몰퍼스실리콘막(910)을 다결정화시킨다(도 6의 (b) 내지 (d)).
이 때, 순수한 아몰퍼스실리콘막(910) 상에서의 실리콘원자의 표면확산속도는, 고상성장속도에 비하여 극히 빠르다. 아몰퍼스실리콘막(910)의 표면 상에 결정핵(911)이 일단 형성되면 실리콘원자가 그 결정핵에 모여, 결정이 도 6의 (c)에 912로 표시된 바와같이 버섯모양으로 성장한다. 이 결과, 도 6의 (d)에 도시된 것 같은 반구상의 요철이 표면에 형성된 폴리실리콘층(913)이 얻어진다.
상기와 같은, 표면에 요철을 갖는 폴리실리콘층(913)은, 반도체 메모리디바이스의 커패시터부의 하부전극에 알맞게 사용된다. 반도체 메모리디바이스의 고집적도화에는, 그 전하축적커패시터의 용량을 크게 할 필요가 있다. 상기 요철상 폴리실리콘층(913)을 이 커패시터의 하부전극에 사용하면, 이차원적으로는 좁은 스페이스 내에서 실효적인 표면적이 커지기 때문에, 메모리의 고집적도화에 극히 유효하다. 상기 반구상의 요철은, HSG(Hemi Spherical Grain)라고 불린다.
발명자의 연구에 의하여, 상기 HSG를 반도체 메모리디바이스의 커패시터부의 하부전극으로서 사용하는 경우에, 실용적으로는 인 등의 불순물을 많이 첨가하여 저항치를 감소시킬 필요가 있다는 것을 알 수 있었다.
불순물이 첨가된 폴리실리콘층을 커패시터의 하부전극에 사용하는 경우, 하부전극이 +측에 바이어스되어 그 커패시터가 충전되면, 하부전극의 표면에 공핍층이 형성된다. 공핍층이 형성되면, 커패시터의 유전율 ε과 전극간거리 d가 변화하기때문에, 커패시터 전체의 용량이 변화한다. 통상적으로는, d의 증가가 크게 영향을 주기 때문에, 용량이 감소되어, 커패시터의 전하축적량이 적어지게 된다.
이러한 문제 때문에, 하부전극으로서는, 예컨대 실리콘에 인을 높은 농도로 첨가하여 형성한 n형반도체같은 저항이 낮은 재료가 필요하다고 생각된다. 실리콘산화막두께로 환산하여 5∼9 nm에 상당하는 유전율을 갖는 SiN/SiO2막을 절연층으로서 사용하는 경우, 하부전극으로서는 2×1020개/cc 정도 이상의 고농도의 인을 첨가할 필요가 있다고 생각된다.
그러나, 발명자의 연구에 의하면, 이러한 고농도의 인을 첨가하면서 아몰퍼스실리콘막을 결정화시켜 HSG를 형성하는 경우, 아몰퍼스실리콘막 중에 미리 형성되어 버렸다고 추정되는 결정핵에 의해서, HSG의 형성직전에 아몰퍼스실리콘막의 심층부에서부터 결정화가 진행되어 버린다. 그 결과, 이 경우에는, HSG가 형성되지않고서 평활한 표면이 형성되어버리는 결점이 있다.
화학기상증착(CVD)장치에 의해서, 디실란(Si2H6)이나 모노실란(SiH4)같은 실란계가스의 기상분해에 의해서 아몰퍼스실리콘막을 퇴적시킨다. 이 때, 실란계가스에 포스핀같은 인화합물가스를 첨가하여, 퇴적되는 아몰퍼스실리콘막에 인을 첨가한다. 그 후, 반도체기판을 대기 중에 꺼내지 않고 진공 중에서 연속해서 어닐링하여 아몰퍼스실리콘막을 다결정화시켜, 폴리실리콘층을 형성한다.
그렇지만, 어닐링에 의하여 결정화하는 아몰퍼스실리콘막의 표면은, 도 6에 도시된 것 같은 요철을 나타내지 않고, 평활한 표면이 되어버린다. 발명자의 추정에 의하면, 이 원인은, 고농도의 인을 첨가하여 형성한 아몰퍼스실리콘막을 어닐링한 경우, 결정핵은 아몰퍼스실리콘막의 내부의 깊은 부분에서 최초에 형성되어, 깊은 부분으로부터 서서히 표면을 향하여 결정화가 진행되기 때문이라고 생각된다.
도 7은, 상기 인을 첨가하여 아몰퍼스실리콘막을 형성한 경우의 문제를 확인한 도면이다. 구체적으로는, 도 7은, 상기 방법에 의해 4×1020개/cc 정도의 인을 첨가하여 형성한 아몰퍼스실리콘막을 어닐링한 후의 HSG의 형성상황을 주사형전자현미경으로 관찰한 결과를 도시하고 있다.
도 7에 나타낸 바와 같이, 4×1020개/cc 정도의 고농도의 인을 첨가하여 형성한 아몰퍼스실리콘막을 어닐링하면, 여기저기에 평활한 표면이 관찰된다. 이것은, 상기한 바와 같이, 결정화가 심층부에서 진행되어 버렸기 때문인 것으로 추정된다.
도 7에 나타낸 바와 같이, 평활한 표면이 출현하게 되면, HSG에 의한 실효적인 표면적의 증가가 저해되어, 커패시터의 축적전하용량의 부족을 초래한다. 이 결과, 메모리 등의 반도체소자의 특성열화를 가져와, 제품결함의 원인이 된다. 평활한 표면의 출현을 억제하기위해서는, 인의 첨가량을 감소시키는 것이 효과적이지만, 인의 첨가량을 감소시키면, 상기한 바와 같이 공핍층의 증대에 의해서 커패시터의 용량이 감소되고, 역시 전하축적량의 감소로 이어지게 된다.
본원의 발명은, 이러한 문제를 해결하기위해서 이루어진 것이다. 즉, 본원의 발명은, 충분한 양의 불순물을 첨가하면서 HSG와 같은 요철상 폴리실리콘층을 반도체기판의 표면에 형성하는 방법을 제공한다. 이것에 의해서, 축적전하량이 증가되고 또한 특성이 안정된 커패시터의 구조가 얻어지는 것 같다. 또한, 이러한 구조의 커패시터를 사용하여, 메모리용량이 증가된 반도체 메모리디바이스를 제공하는 것을 목적으로 하고 있다.
도 1은 본원발명의 제 1 실시형태의 방법의 공정을 도시한 도면이다.
도 2는 도 1의 방법의 실시에 사용되는 기판처리장치의 개략적인 구성을 도시한 정면개략도이다.
도 3은 본원발명의 실시형태에 관한 반도체 메모리디바이스의 개략적인 구조를 도시한 단면도이다.
도 4는 도 3에 도시된 반도체 메모리디바이스의 커패시터부(98)의 형성공정을 도시한 개략도이다.
도 5는 도 3에 도시된 반도체 메모리디바이스의 커패시터부(98)의 다른 형성공정을 도시한 개략도이다.
도 6은 반도체기판의 표면에 요철상 폴리실리콘층을 형성하는 종래의 방법의 공정을 도시한 도면이다.
도 7은 인을 첨가하여 아몰퍼스실리콘막을 형성한 경우의 문제를 확인한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 처리챔버 2 가스도입수단
21 실란계가스 도입계 22 포스핀가스 도입계
3 서셉터 31 히터
9 반도체기판 92 제 1 a-Si막
93 제 2 a-Si막 94 폴리실리콘층
98 커패시터부
981 요철상 폴리실리콘층으로 이루어지는 하부전극
상기 과제를 해결하기 위해서, 본원의 청구항 1의 발명은, 표면에 요철이 있고 불순물이 첨가되어 있는 폴리실리콘층을 반도체기판의 표면에 형성하는 요철상 폴리실리콘층의 형성방법이다. 본 발명은, 아몰퍼스실리콘막을 작성하는 제 1 공정과 아몰퍼스실리콘막을 어닐링하는 제 2 공정을 갖는다.
제 1 공정에서는, 불순물의 첨가농도가 높은 제 1 아몰퍼스실리콘막의 위에 불순물의 첨가농도가 낮은 제 2 아몰퍼스실리콘막을 작성한다. 제 2 공정에서는, 제 1 공정에서 작성된 제 1 아몰퍼스실리콘막 및 제 2 아몰퍼스실리콘막을 어닐링하여 결정화한다. 제 2 공정에서는, 제 1 아몰퍼스실리콘막 중에서부터 진행되는 결정화가 제 2 아몰퍼스실리콘막의 표면에 도달하기 전에 제 2 아몰퍼스실리콘막의 표면에서 실리콘원자를 이동시켜 이 표면에 요철을 형성한다.
청구항 2에 기재된 발명에서는, 상기 제 1 아몰퍼스실리콘막을 작성할 때에는, 이 제 1 아몰퍼스실리콘막 중의 인의 농도를 1×1020개/cc 이상으로 하고, 상기 제 2 아몰퍼스실리콘막을 작성할 때에는, 이 제 2 아몰퍼스실리콘막 중의 인의 농도를 1×l020개/cc 이하로 한다.
청구항 3에 기재된 발명에서는, 상기 제 1 아몰퍼스실리콘막 및 제 2 아몰퍼스실리콘막은 실란계가스를 사용한 화학기상증착에 의해 작성된다. 이 화학기상증착을 행할 때에는, 실란계가스에 인화합물가스를 첨가하여 아몰퍼스실리콘막을 작성한다. 상기 제 2 아몰퍼스실리콘막을 작성할 때에는 상기 제 1 아몰퍼스실리콘막을 작성할 때와 비교하여 실란계가스에 대한 인화합물가스의 첨가비를 낮춘다.
청구항 4에 기재된 발명에서는, 상기 요철을 형성한 후, 폴리실리콘층을 대기에 노출시키지 않고 인화합물가스분위기 중에서 어닐링한다. 인화합물가스분위기 중에서의 어닐링은, 폴리실리콘층 중의 인의 농도를 증가시킨다.
청구항 5에 기재된 발명에서는, 상기 제 2 공정 후에, 형성된 폴리실리콘층의 표면을 산화시킨 후에 폴리실리콘층을 어닐링한다. 이 어닐링은, 폴리실리콘층 중의 불순물을 확산시켜 폴리실리콘층 중에 균일하게 분포시킨다.
청구항 6에 기재된 발명은, 플라즈마지원에 의한 프로세스가스의 화학기상반응으로 반도체기판의 표면에 아몰퍼스실리콘막을 작성하는 기판처리장치이다. 기판처리장치는, 배기계를 구비한 처리챔버를 갖는다. 처리챔버는, 이 처리챔버 내에 프로세스가스를 도입하는 가스도입수단, 도입된 프로세스가스에 에너지를 부여하여 플라즈마를 형성하는 수단 및 처리챔버 내에 반도체기판을 배치하기위한 기판홀더를 갖는다.
상기 가스도입수단은, 실란계가스에 인화합물가스를 첨가하여 처리챔버 내에 도입한다. 가스도입수단에 의해, 실란계가스에 대한 인화합물가스의 첨가비를, 작성되는 아몰퍼스실리콘 중의 인의 농도가 1×l020개/cc 이하가 되도록 하는 제 1 첨가비와 인의 농도가 1×1020개/cc 이상이 되도록 하는 제 2 첨가비 중에서 선택할 수 있다.
청구항 7에 기재된 발명은, 신호를 기록하기 위해 전하를 축적하는 커패시터부를 구비한 메모리셀을 갖는 반도체 메모리디바이스이다. 이 커패시터부의 전극은, 불순물의 첨가농도가 높은 제 1 아몰퍼스실리콘막의 위에 불순물의 첨가농도가 낮은 제 2 아몰퍼스실리콘막을 작성한 후, 이것을 어닐링하여 얻어지는 폴리실리콘층을 갖는다. 폴리실리콘층은, 제 1 아몰퍼스실리콘막 중에서부터 진행되는 결정화가 제 2 아몰퍼스실리콘막의 표면에 도달하기전에 제 2 아몰퍼스실리콘막의 표면에서 실리콘원자가 이동하여 생기는 요철을 갖는다.
청구항 8에 기재된 발명에서는, 상기 전극은 통모양으로 형성되어 있다. 이 전극은, 통모양의 아몰퍼스실리콘막적층체를 어닐링하여 얻어진 상기 폴리실리콘층을 갖는다. 통모양의 아몰퍼스실리콘막적층체는, 제 1 아몰퍼스실리콘막의 내면 및 외면이 제 2 아몰퍼스실리콘막으로 덮여 형성된다.
(발명의 실시 형태)
이하, 본원발명의 실시 형태에 관해서 설명한다.
도 1은, 본원발명의 제 1 실시형태의 HSG의 형상을 갖는 폴리실리콘층(94)을 형성하는 각 과정을 나타낸다. 도 1의 (a)에서, 실리콘반도체기판(9)의 표면을 산화처리하여 실리콘산화막(91)을 형성한다. 도 1의 (b)에서, 실리콘산화막(91)의 위에 인농도가 높은 아몰퍼스실리콘막(이하, 제 1 a-Si막)(92)을 CVD 법에 의해 작성한다. 도 1의 (c)에서, 제 1 a-Si막(92)의 위에 인농도가 낮은 아몰퍼스실리콘막(이하, 제 2 a-Si막)(93)을 작성한다. 그리고, 반도체기판(9)을 어닐링하여, 도 1의 (d)에 도시된 것 같은 HSG의 형상을 갖는 폴리실리콘층(94)을 형성한다.
아몰퍼스실리콘층은, 인농도가 높은 제 1 a-Si막(92)의 위에 인농도가 낮은 제 2 a-Si막(93)이 적층된 이중구조이다. 반도체기판(9)이 어닐링되면, 아몰퍼스실리콘의 결정화는 인농도가 높은 제 1 a-Si막(92)의 심층부에서부터 진행된다. 한편, 제 2 a-Si막의 표면에서는, 인농도가 낮아서 실리콘원자가 비교적 자유롭게 이동할 수 있기때문에, 표면에 결정핵이 용이하게 형성된다. 결정화가 제 1 a-Si막(92)으로부터 제 2 a-Si막(93)의 표면에까지 진행되어 버리기전에, 제 2 a-Si막(93)의 표면에는, 도 1의 (d)에 도시된 바와 같이 반구상의 오목한 부분(95)이 많이 형성된다. 반도체기판(9)의 어닐링에 의해서, HSG의 형상을 갖는 폴리실리콘층(94)이 얻어진다. 제 1 a-Si막(92) 중의 고농도의 인은, 상기 어닐링 또는 HSG 형성후의 다른 어닐링에 의해서 제 2 a-Si막(93) 중에 확산한다. 그 결과, 인이 균일하게 첨가된 폴리실리콘층(94)을 얻는 것이 가능하다.
상기 실시형태의 방법을 실시하는데 사용되는 기판처리장치의 발명의 실시형태에 대하여 설명한다. 도 2는, 도 1의 방법의 실시에 사용되는 기판처리장치의 개략적인 구성을 나타내는 정면개략도이다.
도 2에 도시된 기판처리장치는, 배기계(11, 12)와 처리챔버(1) 내에 프로세스가스를 도입하는 가스도입수단(2)을 구비한 처리챔버(1)를 갖는다. 기판처리장치는, 그 처리챔버(1) 내에 반도체기판(9)을 배치하기 위한 서셉터(susceptor; 3)및 반도체기판(9)을 가열하는 히터(4)를 갖고 있다.
이 도 2에 도시된 장치는, 처리챔버(1)의 기벽에 도시되지 않은 수냉기구가 장착되어 있는 냉벽(cold-wall)형의 CVD 장치이다. 처리챔버(1)의 내부 전체를 배기하는 제 1 배기계(11) 및 주로 히터(4)의 주변을 배기하는 제 2 배기계(12)가 설치되어 있다. 배기계(11, 12)에는 모두 터보분자펌프를 사용한 초고진공배기시스템이 채용된다.
가스도입수단(2)은, 실란계가스로서 디실란을 도입하는 디실란도입계(21) 및 인화합물가스로서 포스핀(PH3)을 도입하는 포스핀도입계(22)를 구비하고 있다. 디실란도입계(21)는, 수소가스도입계(23)를 구비하여 디실란에 캐리어가스로서 수소를 혼합하여 도입하는 경우가 있다. 각각의 계(21, 22, 23)에는, 밸브(211, 221, 231) 및 유량조정기(212, 222, 232)가 설치되어 있다.
서셉터(3)는, 처리챔버(1)의 바닥면에 고정된 대상(臺狀)의 것이고, 그 상면에 반도체기판(9)이 놓인다. 서셉터(3)의 내부에는, 승강가능한 리프트 핀(5)이 설치되어 있다. 서셉터(3)의 상면에 마련된 구멍을 통해서 리프트 핀(5)이 승강한다. 반도체기판(9)을 서셉터(3)에 놓을 때에는, 리프트 핀(5)이 상승하여 서셉터(3)의 상면으로부터 돌출하여, 반도체기판(9)이 리프트 핀(5)의 위에 실린 후에 리프트 핀(5)이 하강하고, 이로써 반도체기판(9)이 서셉터(3)의 상면에 놓인다. 서셉터(3)는, 실리콘재료로 형성되어 있고, 열전도성이 양호하게 반도체기판(9)에 접촉한다. 실리콘제 서셉터(3)는, 이러한 접촉이 있어도, 반도체기판(9)을 오손하지 않는다.
히터(4)는, 서셉터(3)의 내부에 배치되어 있다. 히터(4)는, 주로 복사가열에 의해서 반도체기판(9)을 가열한다. 히터(4)는, 통전(通電)에 의해 발열하는 카본히터이다. 히터(4)로부터의 복사열은, 서셉터(3)에 부여되고, 서셉터(3)를 경유하여 반도체기판(9)이 가열된다. 반도체기판(9)의 온도는 도시되지않은 열전대에 의해서 검출되어, 도시되지않은 히터제어부에 보내진다. 히터제어부는, 검출결과에 따라서 히터(4)를 부귀환제어(負歸還制御)하여, 반도체기판(9)의 온도가 설정된 온도가 되도록 한다.
발열한 히터(4)로부터 흡장가스가 방출됨으로써 처리챔버(1) 내의 분위기가 오손되지않도록, 제 2 배기계(12)가 히터(4)의 주변을 배기하고 있다.
서셉터(3)의 옆부분에도, 도시되지않은 수냉기구가 설치되어 있다. 이 수냉기구는, 서셉터(3)로부터의 열이 처리챔버(1)에 전해져 처리챔버(1)를 가열하지않도록 한다.
열반사판(6)은, 서셉터(3)에 놓인 반도체기판(9)의 위쪽에 평행하게 위치한다. 열반사판(6)은, 반도체기판(9)이나 서셉터(3)로부터 방출되는 복사선을 반사하여 반도체기판(9)에 되돌리는 것으로 반도체기판(9)의 가열효율을 높인다.
열반사판(6)은 반도체기판(9)의 표면에 퇴적되는 막과 같은 재질로 만들어지는데, 이로써 열반사판(6)에 부착되는 박막의 벗겨짐을 방지한다. 그 막이 실리콘인 경우, 열반사판(6)은 실리콘재로 되어있다.
실리콘수소화합물가스의 열분해에 의해 퇴적되는 실리콘막은, 반도체기판(9)의 표면뿐만 아니라, 열반사판(6)에도 부착된다. 열반사판(6)이 실리콘 이외의 전혀 다른 재질이면, 박막의 부착성이 불량하고, 내부응력에 의해서 용이하게 박리해버린다. 박리한 박막은, 분진입자라고 불리는 괴상의 분진이 되어 처리챔버(1)의 내부에서 부유한다. 분진입자가 반도체기판(9)의 표면에 부착되면, 국소적으로 막두께가 얇아지는 결함을 발생시킨다. 이러한 결함이, 반도체소자의 제품불량의 원인이 된다. 박막이 박리하지않도록, 열반사판(6)의 재료로는 작성되는 박막과 같은 실리콘을 채용하고 있다.
장치전체의 작동은, 도시되지않은 제어부에 의해서 제어된다. 제어부는, 가스도입수단(2)의 각 유량조정기(212, 222, 232)에 신호를 보내, 원하는 유량 및 혼합비로 가스를 도입한다.
상기한 바와 같이 표면에 실리콘산화막(91)이 형성된 반도체기판(9)을, 게이트밸브(13)를 통과시켜 처리챔버(1) 내에 반입한다. 반도체기판(9)을, 리프트 핀(5)의 승강에 의해서 서셉터(3) 상에 놓는다. 처리챔버(1)의 내부는, 제 1 배기계 및 제 2 배기계(11, 12)에 의해서 미리 원하는 압력까지 배기되어 있다. 서셉터(3) 상에 놓인 반도체기판(9)은, 히터(4)로부터의 열로 가열되고, 열평형에 도달하여 원하는 고온으로 유지된다.
가스도입수단(2)은, 디실란가스 또는 디실란과 수소의 혼합가스에 포스핀을 첨가한 프로세스가스를 처리챔버(1) 내에 도입한다. 배기계(11, 12)에 설치된 도시되지않은 배기속도조정기의 제어에 의해서, 처리챔버(1) 내의 프로세스가스의 압력을 원하는 압력으로 유지한다. 프로세스가스는 처리챔버(1)의 내부를 확산하여, 반도체기판(9)의 표면에 도달한다. 그리고, 반도체기판(9)의 표면의 열로 인해 실리콘수소화합물가스가 분해하여, 표면에 아몰퍼스실리콘막이 퇴적된다.
이 때, 제어부에 의해서, 가스도입수단(2)은 포스핀가스를 적절히 높은 혼합비로 첨가한다. 도 1의 (b)에 도시된 바와 같이, 실리콘산화막(91) 상에는 인농도가 높은 제 1 a-Si막(92)이 퇴적된다.
다음에, 제어부는 포스핀가스도입계(22)의 유량조정기(222)에 신호를 보내, 포스핀가스의 혼합비를 낮춘다. 이 혼합비로 프로세스가스를 처리챔버(1)에 도입하여, 아몰퍼스실리콘막의 작성을 계속한다. 이 결과, 도 1의 (c)에 도시된 바와 같이, 제 1 a-Si막(92)의 위에는, 인농도가 낮은 제 2 a-Si막(93)이 퇴적된다.
가스도입수단(2)의 작동을 멈추고 프로세스가스의 공급을 정지한 후, 어닐링공정을 행한다. 어닐링공정에서는, 프로세스가스가 공급된 채로, 반도체기판(9)을, 서셉터(3) 내의 히터(4)에 의해서 계속가열한다. 이 결과, 도 1의 (d)에 도시된 것 같은 HSG의 형상을 갖는 폴리실리콘층(94)이 얻어진다.
상기 처리챔버(1)는, 멀티챔버장치용으로 모듈화하면 알맞다. 멀티챔버장치는, 중앙에 분리챔버를 설치하여, 분리챔버 주위에 복수의 처리챔버를 설치한다. 복수의 처리챔버의 하나는, 도 2에 도시된 처리챔버(1)로 하고, 다른 처리챔버는 어닐링챔버나 산화챔버로 한다. 이러한 멀티챔버장치는, 폴리실리콘층(94)이 형성된 반도체기판(9)을 진공 중에서 어닐링챔버에 반송하여 어닐링하고 있는 동안에, 다른 반도체기판(9)에 아몰퍼스실리콘막을 작성할 수 있다. 멀티챔버장치는 반도체소자의 생산성을 향상시킨다.
폴리실리콘층(94)을 갖는 실시형태의 반도체 메모리디바이스에 관해서 설명한다.
도 3은, 본원발명의 실시형태에 관한 반도체 메모리디바이스의 개략적인 구조를 도시한 단면도이다. 본 실시형태에 관한 반도체 메모리디바이스는, 256 메가비트급의 DRAM의 메모리셀이다.
본 실시형태의 디바이스에 있어서의 메모리셀은, p형 실리콘반도체에 As를 주입하여 형성한 한 쌍의 n 채널(961, 962) 및 도시되지 않은 워드선(word line)에 이어지는 게이트전극(963)으로 이루어지는 MOS-FET부(96)를 갖는다. MOS-FET부(96)의 한쪽 채널(예컨대 드레인)(961)에는, 비트배선(97)이 접속되어 있다. MOS-FET부(96)의 다른쪽의 채널(예컨대 소스)(962)에는, 커패시터부(98)가 접속되어 있다.
이 실시형태의 디바이스는, 통상의 DRAM과 같이 작동한다. 메모리셀 어레이 중의 특정한 메모리셀의 워드선에 기록용 전압이 인가되면 비트선으로부터 신호가 입력된다. 그리고, 커패시터부(98)의 커패시터에 전하가 축적되어, 그 입력신호가 기억된다. 특정한 워드선에 판독용 전압이 인가되면, 커패시터부(98)에 축적된 전하가 MOS-FET부(96)의 다른쪽의 채널(962)에 부여되어, 기억신호를 판독하게 된다.
상기 본 실시형태의 디바이스에서는, 커패시터부(98)는, 상기 방법에 의해 작성된 폴리실리콘층을 채용하고 있다. 커패시터부(98)는, 그 요철상 폴리실리콘층인 하부전극(981), 유전율이 높은 Ta2O5재료의 절연층(982) 및 절연층(982)의 위에 적층된 폴리실리콘의 상부전극(983)을 갖는다.
도 4는, 도 3에 도시된 반도체 메모리디바이스의 커패시터부(98)의 형성공정을 나타내는 개략도이다.
실리콘산화막(991)을 에칭하여 콘택트홀을 형성한다. 그 콘택트홀안에 폴리실리콘을 채워 넣어 콘택트배선(992)을 형성한다. 콘택트배선(992)은, MOS-FET부(96)의 다른쪽의 채널(962)에 접속하도록 한다. 콘택트배선(992)을 갖는 반도체기판(9) 상에, 다시 실리콘산화막(993)을 퇴적시킨다(도 4의 (a)). 다음에, 콘택트배선(992)의 위치에 맞춰서 실리콘산화막(993)을 에칭하여 원형 홀(901)을 형성한다(도 4의 (b)).
상기 실시형태의 기판처리장치에서, 최초에 인화합물가스의 첨가량을 감소시켜 제 2 a-Si막(93)을 퇴적시킨다. 제 2 a-Si막(93)은, 1×1020개/cc 정도 이하의 농도로 인을 첨가하여, 수 10 nm 정도의 두께까지 작성한다(도 4의 (c)). 1×1020개/cc 정도 이하의 농도는, 인을 전혀 첨가하지않은 경우도 포함한다. 인화합물가스의 첨가량을 증가시켜 제 1 a-Si막(92)을 퇴적시킨다. 인농도가 증가된 제 1 a-Si막(92)을 50 nm의 두께까지 작성한다(도 4의 (d)). 다시 인화합물가스의 첨가량을 감소시켜, 1×1020개/cc 정도 이하의 낮은 인농도의 제 2 a-Si막(93)을 수 10 nm의 두께까지 작성한다(도 4의 (e)). 본 실시형태의 구성에는, 제 1 a-Si막(92)이 1×1020개/cc 보다 높은 인농도를 갖고 제 2 a-Si막(93)이 1×1020개/cc 이하의 인농도를 갖는 경우 및 제 1 a-Si막(92)이 1×1020개/cc 이상의 인농도를 갖고 제 2 a-Si막(93)이 1×1020개/cc 보다 낮은 인농도를 갖는 경우가 포함된다.
반도체기판(9)을 처리챔버(1)로부터 꺼내어, 에칭 또는 화학기계연마(Chemica1 Mechanical Polishing, CMP)에 의해서, 홀(901)의 개구보다 위쪽에 있는 제 1 a-Si막, 제 2 a-Si막(92, 93)을 제거한다(도 4의 (f)). Si/SiO2선택 에칭에서, 실리콘산화막(991)을 제거하면, 인농도가 높은 제 1 a-Si막(92)의 내면 및 외면을 인농도가 낮은 제 2 a-Si막(93)으로 덮은 원통모양의 아몰퍼스실리콘막적층체(994)가 얻어진다(도 4의 (g)).
이 반도체기판(9)을 어닐링하면, 원통모양의 아몰퍼스실리콘막적층체(994)는, HSG의 형상을 갖는 폴리실리콘층(981)이 된다(도 3). 그 후, 스퍼터링 또는 CVD에 의해서 절연층(982)을 형성한다. CVD에 의해서, 그 위에 상부전극(93)인 또다른 폴리실리콘층을 형성한다.
이렇게하여, 도 4에 도시된 공정에 의해서, 커패시터부(98)가 얻어진다.
도 5는, 도 3에 도시된 반도체 메모리디바이스의 커패시터부(98)의 별도의 형성공정을 나타내는 개략도이다.
콘택트배선(992)을 갖는 반도체기판(9)에 인농도가 높은 제 1 a-Si막(92)을 퇴적시킨다. 그 위에, 인농도를 1×1020개/cc 정도로 감소시킨 제 2 a-Si막(93)을 퇴적시킨다. 이 위에, 다시 실리콘산화막(995)을 퇴적시킨다(도 5의 (a)).
실리콘산화막(995), 제 1 a-Si막, 제 2 a-Si막(92, 93)을 포토 에칭하여 실리콘산화막(995)을 원기둥 모양으로 만든다. 실리콘산화막(995)의 하면에 제 1 a-Si막, 제 2 a-Si막(92, 93)이 적층된 원기둥이 된다(도 5의 (b)). 이 반도체기판(9)의 표면에 다시 1×1020개/cc 정도의 낮은 인농도를 갖는 제 2 a-Si막(93)을 수 10 nm의 두께까지 작성한다(도 5의 (c)). 다음에, 고인농도의 제 1 a-Si막(92)을 50 nm의 두께까지 작성한다(도 5의 (d)). 이 위에 다시 약 1×1020개/cc의 낮은 인농도를 갖는 제 2 a-Si막(93)을 수 10nm의 두께로 작성한다(도 5의 (e)).
원기둥 모양의 실리콘산화막(996)의 상면의 제 1 a-Si막, 제 2 a-Si막(92, 93) 및 홀(902)의 바닥면의 제 1 a-Si막, 제 2 a-Si막(92, 93)을 에칭에 의해서 제거한다(도 5의 (f)). 이 때, 에칭은 반도체기판(9)에 대하여 수직으로 전계를 설정하여 반도체기판(9)에 수직으로 이온을 입사시켜 행한다. 이 에칭은, 원기둥 모양의 실리콘 산화막(995)의 측면의 제 1 a-Si막, 제 2 a-Si막(92, 93)을 대부분 남긴다.
Si/SiO2선택에칭으로, 실리콘산화막(995)을 제거한다. 그 결과, 인농도가 높은 제 1 a-Si막(92)의 내면 및 외면이 인농도가 낮은 제 2 a-Si막(93)으로 덮인 원통모양의 아몰퍼스실리콘막적층체(996)가 얻어진다(도 5의 (g)). 그 후, 포토에칭공정을 거친 후, 반도체기판(9)을 어닐링하면, 도 3에 도시된 HSG의 형상을 갖는 폴리실리콘층(94)이 얻어진다. 이렇게하여, 상기한 바와 같이 커패시터부(98)를 구성할 수 있다.
상기 커패시터부(98)의 제작에 있어서, HSG의 형상을 갖는 폴리실리콘층(94)을 형성한 후, 반도체기판(9)을 대기에 노출시키지 않고 인화합물가스의 분위기 중에서 어닐링하여도 좋다. 이 인화합물가스어닐링은, 폴리실리콘층(94) 중의 인농도를 높인다. 이 인화합물가스어닐링은, 제 1 a-Si막(92)의 인농도는 그렇게 높이지 않아도 좋다. 이 인화합물가스어닐링은 제 1 a-Si막(92)으로부터 진행되는 결정화의 진행 상태를 늦춘다. 이 어닐링은, 제 2 a-Si막(93)의 표면에 결정화가 도달하기 전에 충분히 HSG를 형성할 수 있다. 인화합물가스어닐링의 조건은, 예컨대 포스핀가스를 사용하는 경우, 압력은 2 Torr, 반도체기판(9)의 온도는 550℃정도, 처리시간은 40분 정도가 좋다.
상기 폴리실리콘층(94)이 형성된 반도체기판(9)을 대기에 노출시켜 표면에 산화막을 형성한 후, 그 반도체기판(9)을 다시 750℃ 정도로 30분정도 어닐링하면, 폴리실리콘층(94) 중의 고농도영역에 있는 인이 저농도영역에 균일하게 확산한다. 이 결과, 폴리실리콘층(94) 중의 인농도의 분포를 보다 균일하게 할 수 있다.
상기 실시형태의 설명에서는, 불순물의 예로서 인이 채용되었지만, 붕소나 비소 등의 다른 불순물을 주입하는 경우에도, 본원 발명을 동일하게 실시할 수 있다. 반도체기판은 실리콘에 한하지않고, 갈륨비소 등의 화합물반도체인 경우도 있을 수 있다. 요철의 형상은, HSG에 한하지 않고, 다른 형상인 경우도 있을 수 있다. 커패시터(98)의 하부전극으로서 사용한 폴리실리콘층(94)은 원통모양이지만, 엄밀한 의미로 원통일 필요는 없고, 각통모양인 경우도 있을 수 있다. 또한, 지름이 다른 원통모양의 것을 동심상에 복수 배치한 구조가 채용되는 경우도 있다.
이상 설명한대로, HSG와 같은 요철상폴리실리콘층을 갖는 커패시터는, 그 축적전하량이 증가되어, 커패시터 특성이 안정되어 진다. 또, 이러한 구조의 커패시터를 갖는 반도체 메모리디바이스는, 메모리용량이 증가됨과 동시에 그 특성이 안정된다.

Claims (8)

  1. 표면에 요철이 있고 불순물이 첨가되어 있는 폴리실리콘층을 반도체기판의 표면에 형성하는 요철상 폴리실리콘층의 형성방법으로서, 불순물의 첨가농도가 높은 제 1 아몰퍼스실리콘막의 위에 불순물의 첨가농도가 낮은 제 2 아몰퍼스실리콘막을 작성하는 제 1 공정과, 제 1 공정 후에, 작성된 제 1 아몰퍼스실리콘막 및 제 2 아몰퍼스실리콘막을 어닐링하여 결정화시키는 제 2 공정을 포함하고, 제 2 공정에서는, 제 1 아몰퍼스실리콘막 중에서부터 진행되는 결정화가 제 2 아몰퍼스실리콘막의 표면에 도달하기 전에 제 2 아몰퍼스실리콘막의 표면에서 실리콘원자를 이동시켜 이 표면에 요철을 형성하는 것을 특징으로 하는 요철상 폴리실리콘층의 형성방법.
  2. 제 1 항에 있어서, 상기 불순물은 인이고, 상기 제 1 아몰퍼스실리콘막을 작성할 때에는, 이 제 1 아몰퍼스실리콘막 중의 인의 농도를 1×1020개/cc 이상으로 하고, 상기 제 2 아몰퍼스실리콘막을 작성할 때에는, 이 제 2 아몰퍼스실리콘막 중의 인의 농도를 1×1020개/cc 이하로 하는 것을 특징으로 하는 요철상 폴리실리콘층의 형성방법.
  3. 제 2 항에 있어서, 상기 제 1 아몰퍼스실리콘막 및 제 2 아몰퍼스실리콘막을 실란계가스를 사용한 화학기상증착에 의해 작성하고, 이 화학증착을 행할 때에는, 실란계가스에 인화합물가스를 첨가하여 아몰퍼스실리콘막을 작성함과 동시에, 상기 제 2 아몰퍼스실리콘막을 작성할 때에는 상기 제 1 아몰퍼스실리콘막을 작성할 때와 비교하여 실란계가스에 대한 인화합물가스의 첨가비를 낮추는 것을 특징으로 하는 요철상 폴리실리콘층의 형성방법.
  4. 제 3 항에 있어서, 상기 요철을 형성한 후에, 폴리실리콘층을 대기에 노출시키지 않고 연속하여 인화합물가스 분위기 중에서 어닐링하여, 폴리실리콘층 중의 인의 농도를 증가시키는 것을 특징으로 하는 요철상 폴리실리콘층의 형성방법.
  5. 제 4 항에 있어서, 상기 제 2 공정 후에, 형성된 폴리실리콘층의 표면을 산화시킨 후에 폴리실리콘층을 어닐링하여, 폴리실리콘층 중의 불순물을 확산시켜 폴리실리콘층 중에 균일하게 분포시키는 것을 특징으로 하는 요철상 폴리실리콘층의 형성방법.
  6. 배기계를 구비한 처리챔버, 처리챔버 내에 프로세스가스를 도입하는 가스도입수단 및 처리챔버 내에 반도체기판을 배치하기 위한 기판홀더를 갖고, 도입된 프로세스가스에 에너지를 부여하여 기상반응에 의해서 반도체기판의 표면에 아몰퍼스실리콘막을 작성하는 기판처리장치로서,
    상기 가스도입수단은, 실란계가스에 인화합물가스를 첨가하여 처리챔버 내에 도입하고, 실란계가스에 대한 인화합물가스의 첨가비를, 작성되는 아몰퍼스실리콘 중의 인의 농도가 1×l020개/cc 이하가 되도록 하는 제 1 첨가비와 인의 농도가 1×1020개/cc 이상이 되도록 하는 제 2 첨가비 중에서 선택할 수 있도록 구성되어 있는 것을 특징으로 하는 기판처리장치.
  7. 신호를 기록하기 위해 전하를 축적하는 커패시터부를 구비한 메모리셀을 갖는 반도체 메모리디바이스로서, 이 커패시터부의 전극은, 불순물의 첨가농도가 높은 제 1 아몰퍼스실리콘막의 위에 불순물의 첨가농도가 낮은 제 2 아몰퍼스실리콘막을 작성한 것을 어닐링하여 얻어지는 폴리실리콘층으로 구성되어 있음과 동시에, 제 1 아몰퍼스실리콘막 중에서부터 진행되는 결정화가 제 2 아몰퍼스실리콘막의 표면에 달하기 전에 제 2 아몰퍼스실리콘막의 표면에서 실리콘원자가 이동하여 생기는 요철을 갖는 것을 특징으로 하는 반도체 메모리디바이스.
  8. 제 7 항에 있어서, 상기 전극은 통모양으로 형성되어 있고, 이 전극은, 통모양의 아몰퍼스실리콘막적층체를 어닐링하여 얻어진 상기 폴리실리콘층을 갖고, 통모양의 아몰퍼스실리콘막적층체는, 제 1 아몰퍼스실리콘막의 내면 및 외면이 제 2 아몰퍼스실리콘막으로 덮여 형성되는 것을 특징으로 하는 반도체 메모리디바이스.
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