KR100370150B1 - 반도체 소자의 커패시터 형성 방법 - Google Patents

Abstract

본 발명은 SAES(Surface Area Enhanced Si) 공정시에 Si 원자들의 확장이 균일하도록 하여 일정한 커패시턴스를 확보할 수 있도록한 반도체 소자의 커패시터 형성 방법에 관한 것으로, 반도체 기판상에 셀 트랜지스터 및 셀 트랜지스터의 어느 한쪽 전극에 콘택되는 비트 라인을 형성하는 단계;상기 셀트랜지스터의 다른쪽 전극에 콘택되는 플러그를 형성하는 단계;상기 플러그에 콘택되는 도우프드 비정질 실리콘층,로우 도우프드 비정질 실리콘층을 차례로 형성하는 단계;상기 도우프드 비정질 실리콘층,로우 도우프드 비정질 실리콘층을 선택적으로 식각하여 커패시터 스토리지노드를 형성하는 단계;어닐 공정을 진행하여 스토리지 노드의 표면에 규칙적인 배열을 갖는 핵생성 중심층을 형성하는 단계;Si를 포함하는 화합물을 열분해하여 Si 원자가 스토리지 노드 표면에 증착되도록 하는 단계;상기 스토리지노드 표면에 증착된 Si 원자를 핵생성 센터로 이용하여 스토리지 노드로 부터 Si 원자가 마이그레이션되도록 하여 규칙적으로 배열되는 SAES을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 커패시터 형성 방법{Method for forming capacitor in semiconductor device}

본 발명은 반도체 소자에 관한 것으로, 특히 SAES(Surface Area Enhanced Si) 공정시에 Si 원자들의 확장이 균일하도록 하여 일정한 커패시턴스를 확보할 수 있도록한 반도체 소자의 커패시터 형성 방법에 관한 것이다.

일반적으로 반도체 소자의 커패시터의 커패시턴스를 증가시키는 방법으로 전극의 두께와 표면적을 넓히는 방법들이 이용되는데, 대표적인 것으로 SAES(Surface Area Enhanced Si)가 있다.

SAES는 Si의 원자들을 구형태로 성장시켜 표면적을 크게하는 것이다.

이하, 첨부된 도면을 참고하여 종래 기술의 SAES 방법을 이용한 커패시터 형성에 관하여 설명하면 다음과 같다.

도 1a내지 도 1c는 종래 기술의 커패시터 형성 방법을 나타낸 공정 단면도이고, 도 2a내지 도 2c는 종래 기술의 커패시터 형성시의 Si 원자의 재배열 과정을 나타낸 구성도이다.

먼저, 도 1a에서와 같이, 셀트랜지스터(도면에 도시하지 않음)등이 형성된 반도체 기판(1)상에 절연층(3)에 의해 절연되는 비트 라인(2)을 형성한다.

그리고 전면에 ILD(Inter Layer Dielectric)층(4) 및 에치 스토퍼층(6)을 형성한다.

그리고 상기 ILD층(4) 및 에치 스토퍼층(6)을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한다.

이어, 상기 스토리지 노드 콘택홀을 매립하는 플러그층(5)을 형성하고 전면에 TEOS(Tetra-Ethyl-Ortho-Silicate)층(7)을 형성한다.

그리고 상기 플러그층(5)이 노출되도록 상기 TEOS층(7)을 선택적으로 제거하여 트렌치 형성한다.

이어, 상기 트렌치를 포함하는 전면에 도우프드 비정질 실리콘층(8),로우 도우프드(Low Doped) 비정질 실리콘층(9)을 차례로 증착한다.

그리고 도 1b에서와 같이, 상기 도우프드 비정질 실리콘층(8),로우 도우프드(Low Doped) 비정질 실리콘층(9)을 선택적으로 식각하여 커패시터 스토리지노드를 형성한다.

이어, 도 1c에서와 같이, SiH₄또는 Si₂H₆를 주입한 후 500 ~ 650℃의 온도에서 열분해시켜 이를 핵생성 센터(Nucleation Center)로 이용하여 SAES 공정을 진행한다.

이와 같은 SAES 공정으로 그 표면에는 SAES층(10)이 형성되어 스토리지 노드의 표면적이 확대된다.

이와 같은 종래 기술의 SAES 공정시에 Si원자의 재배열 과정을 살펴보면 다음과 같다.

도 2a에서와 같이, 스토리지 노드의 표면에 SiH₄또는 Si₂H₆에서 열분해된 Si 원자가 증착된다.

그리고 도 2b에서와 같이, 기판(substrate) 즉, 스토리지 노드로 부터 Si 원자가 마이그레이션된다.

이어, 도 2c에서와 같이, SAES 형성 사이트가 정해지지 않아 불규칙적으로 SAES층이 형성된다.

이와 같은 종래 기술의 SAES 공정을 이용한 커패시터 제조 공정은 도우프드 농도(Doped Concentration)가 다른 두층의 비결정성 Si를 증착시킨후에 SAES층 형성 공정을 진행한다.

이는 결정성 Si를 이용하는 경우 Si 원자들의 마이그레이션이 어렵기 때문이다.

물론, 도핑 농도가 높은 경우에도 SAES층의 형성이 어렵다.

종래 기술에서 기판은 비결정성 Si이기 때문에 SAES층의 형성도 불규칙적으로 일어난다.

SAES층의 그레인 크기 역시 300 ~ 500Å로 불규칙하다.

그러나 이와 같은 종래 기술의 반도체 소자의 커패시터 형성 공정은 다음과 같은 문제가 있다.

종래 기술에 있어서는 SAES층이 형성되는 기판 즉, 스토리지노드가 비정질 실리콘(Amorphous Si)이기 때문에 SAES 형성의 핵생성 센터로 작용하는 Si 원자들이 불규칙적으로 흡착(adsorption)된후 핵생성 센터로 작용하게 된다.

따라서, 이후에 마이그레이션되는 Si 원자들은 불규칙적인 성장을 하게 되고, 성장된 그레인 크기도 차이가 난다.

이는 마이크로스코픽(microscopic)측면에서 커패시턴스의 차이를 갖는 것을 의미한다.

이와 같은 커패시턴스의 차이는 각 셀의 특성 불균일을 초래하여 소자의 신뢰성을 저하시킨다.

본 발명은 이와 같은 종래 기술의 커패시터 형성 공정의 문제를 해결하기 위한 것으로, SAES(Surface Area Enhanced Si) 공정시에 Si 원자들의 확장이 균일하도록 하여 일정한 커패시턴스를 확보할 수 있도록한 반도체 소자의 커패시터 형성 방법을 제공하는데 그 목적이 있다.

도 1a내지 도 1c는 종래 기술의 커패시터 형성 방법을 나타낸 공정 단면도

도 2a내지 도 2c는 종래 기술의 커패시터 형성시의 Si 원자의 재배열 과정을 나타낸 구성도

도 3a내지 도 3c는 본 발명에 따른 커패시터 형성 방법을 나타낸 공정 단면도

도 4a내지 도 4c는 본 발명에 따른 커패시터 형성시의 Si 원자의 재배열 과정을 나타낸 구성도

도 5a와 도 5b는 커패시터 표면 상태를 개략적으로 나타낸 구조도

도면의 주요 부분에 대한 부호의 설명

21. 반도체 기판 22. 비트 라인

23. 절연층 24. ILD층

25. 폴리 플러그층 26. 에치 스토퍼층

27. TEOS층 28. 도우프드 비정질 실리콘층

29. 로우 도우프드 비정질 실리콘층 30. 핵생성 중심층

31. SAES층

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 반도체 기판상에 셀 트랜지스터 및 셀 트랜지스터의 어느 한쪽 전극에 콘택되는 비트 라인을 형성하는 단계;상기 셀트랜지스터의 다른쪽 전극에 콘택되는 플러그를 형성하는 단계;상기 플러그에 콘택되는 도우프드 비정질 실리콘층,로우 도우프드 비정질 실리콘층을 차례로 형성하는 단계;상기 도우프드 비정질 실리콘층,로우 도우프드 비정질 실리콘층을 선택적으로 식각하여 커패시터 스토리지노드를 형성하는 단계;어닐 공정을 진행하여 스토리지 노드의 표면에 규칙적인 배열을 갖는 핵생성 중심층을 형성하는 단계;Si를 포함하는 화합물을 열분해하여 Si 원자가 스토리지 노드 표면에 증착되도록 하는 단계;상기 스토리지노드 표면에 증착된 Si 원자를 핵생성 센터로 이용하여 스토리지 노드로 부터 Si 원자가 마이그레이션되도록 하여 규칙적으로 배열되는 SAES층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 커패시터 형성 방법에 관하여 상세히 설명하면 다음과 같다.

도 3a내지 도 3c는 본 발명에 따른 커패시터 형성 방법을 나타낸 공정 단면도이고, 도 4a내지 도 4c는 본 발명에 따른 커패시터 형성시의 Si 원자의 재배열 과정을 나타낸 구성도이다.

먼저, 도 3a에서와 같이, 셀트랜지스터(도면에 도시하지 않음)등이 형성된 반도체 기판(21)상에 절연층(23)에 의해 절연되는 비트 라인(22)을 형성한다.

그리고 전면에 ILD(Inter Layer Dielectric)층(24) 및 에치 스토퍼층(26)을 형성한다.

그리고 상기 ILD층(24) 및 에치 스토퍼층(26)을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한다.

이어, 상기 스토리지 노드 콘택홀을 매립하는 폴리 플러그층(25)을 형성하고 전면에 TEOS(Tetra-Ethyl-Ortho-Silicate)층(27)을 형성한다.

그리고 상기 폴리 플러그층(25)이 노출되도록 상기 TEOS층(27)을 선택적으로 제거하여 트렌치 형성한다.

이어, 상기 트렌치를 포함하는 전면에 도우프드 비정질 실리콘층(28),로우 도우프드(Low Doped) 비정질 실리콘층(29)을 차례로 증착한다.

그리고 도 3b에서와 같이, 상기 도우프드 비정질 실리콘층(28),로우 도우프드(Low Doped) 비정질 실리콘층(29)을 선택적으로 식각하여 커패시터 스토리지노드를 형성한다.

이어, 어닐 공정을 진행하여 스토리지 노드 형성 물질을 결정화시키어 표면에 핵생성 사이트 즉, 핵생성 중심층(30)이 규칙적인 배열을 갖도록한다.

여기서, 어닐 공정은 350 ~ 700℃의 범위에서 진행한다. 이는 스토리지 노드의 표면이 열산화되지 않는 범위이다.

그리고 도 3c에서와 같이, SiH₄또는 Si₂H₆를 주입하고 500 ~ 650℃의 온도에서 열분해시켜 이를 핵생성 센터(Nucleation Center)로 이용하여 SAES 공정을 진행한다.

이와 같은 SAES 공정으로 그 표면에는 SAES층(31)이 규칙적인 배열을 갖는 핵생성 중심층(30)에 의해 규칙적으로 배열 형성되어 스토리지 노드의 표면적이 확대된다.

이와 같은 본 발명에 따른 SAES 공정시에 Si원자의 재배열 과정을 살펴보면 다음과 같다.

도 4a에서와 같이, 어닐 공정으로 표면에 규칙적인 핵생성 사이트가 생성된다. 이 상태에서 스토리지 노드의 표면에 SiH₄또는 Si₂H₆에서 열분해된 Si 원자가 증착된다.

그리고 도 4b에서와 같이, 기판(substrate) 즉, 스토리지 노드로 부터 Si 원자가 마이그레이션된다.

이어, 도 4c에서와 같이, SAES 형성 사이트가 규칙적으로 배열되어 규칙적으로 SAES층이 형성된다.

이와 같은 본 발명에 따른 SAES 공정을 이용한 커패시터 제조 공정은 도우프드 농도(Doped Concentration)가 다른 두층의 비결정성 Si를 증착시킨후에 SAES층형성 공정을 진행한다.

이는 Si 원자들의 마이그레이션을 용이하게 하기 위한 것이다.

SAES의 성장은 SiH₄또는 Si₂H₆의 열분해로 발생한 Si 원자가 표면에 흡착되어 표면의 원자들이 마이그레이션되어 이루어진다.

따라서 핵생성 센터로 작용하는 Si 원자가 어디에 어떤 배열을 갖고 흡착되느냐에 따라 SAES층의 형태가 달라진다.

본 발명에서는 SAES 공정전에 어닐 공정으로 열분해된 Si원자들이 흡착되는 핵생성 중심층의 배열을 규칙적으로 만든후에 SAES 공정을 진행하는 것이다.

SAES 공정에서 표면의 에너지를 SAES 공정시의 에너지보다 낮게하면 표면의 일부층의 Si 원자들만이 마이그레이션된다.

이와 같이 마이그레이션된 원자들은 일정한 바운더리(boundary)를 가지면서 인덱스(Index)를 나타낸다.

예를들어, Si(100)-2×1 구조일 경우 두 원자들이 열을 형성하고 이 위에 다른 원자들이 흡착될 수 있어 바운더리내에서 규칙적인 핵생성 센터가 생긴다.

이와 같은 구조를 커패시터 표면 상태를 개략적으로 나타낸 구조도인 도 5a와 도 5b에 나타내었다.

기존의 구조인 도 5a보다 본 발명에 따른 구조를 나타낸 도5b가 균일한 구조를 갖는 것을 알 수 있다.

이와 같은 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 다음과같은 효과가 있다.

Si 원자들이 규칙적으로 흡착(adsorption)된후 핵생성 센터로 작용하게 되어 이후에 마이그레이션되는 Si 원자들은 규칙적인 성장을 하게 되고, 성장된 그레인 크기도 균일하다.

이는 커패시턴스가 균일하다는 것을 의미하는 것으로 각 셀의 특성을 균일하게 하여 소자의 신뢰성을 향상시킨다.

Claims (3)

1. 반도체 기판상에 셀 트랜지스터 및 셀 트랜지스터의 어느 한쪽 전극에 콘택되는 비트 라인을 형성하는 단계;

   상기 셀트랜지스터의 다른쪽 전극에 콘택되는 플러그를 형성하는 단계;

   상기 플러그에 콘택되는 도우프드 비정질 실리콘층,로우 도우프드 비정질 실리콘층을 차례로 형성하는 단계;

   상기 도우프드 비정질 실리콘층,로우 도우프드 비정질 실리콘층을 선택적으로 식각하여 커패시터 스토리지노드를 형성하는 단계;

   어닐 공정을 진행하여 스토리지 노드의 표면에 규칙적인 배열을 갖는 핵생성 중심층을 형성하는 단계;

   Si를 포함하는 화합물을 열분해하여 Si 원자가 스토리지 노드 표면에 증착되도록 하는 단계;

   상기 스토리지노드 표면에 증착된 Si 원자를 핵생성 센터로 이용하여 스토리지 노드로 부터 Si 원자가 마이그레이션되도록 하여 규칙적으로 배열되는 SAES층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
2. 제 1 항에 있어서, Si를 함유하는 화합물로 SiH₄또는 Si₂H₆를 사용하고 500 ~ 650℃의 온도에서 열분해하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
3. 제 1 항에 있어서, 어닐 공정을 350 ~ 700℃의 온도 번위에서 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.