KR19990043880A - 에프.이.에이.의 제조방법 - Google Patents

Abstract

본 발명은 에프.이.에이.의 제조방법에 관한 것으로, 유리기판에 상부에 에미터 전극과 에미터 팁을 형성하고, 게이트 전극 상부에 증착되는 다른 절연막을 게이트 전극 하부에 형성되는 절연막보다 두껍게 형성하여, 구동전압에 따라 에미터 전극에 걸리는 전기장의 세기를 강하게 하되, 상기 다른 절연막의 평탄화식각공정시 상기 다른 절연막의 두께를 조절하여 낮은 구동전압으로 높은 전기장이 인가되도록 할 수 있으며, FEA 소자의 대면적화를 가능하게 하는 기술이다.

Description

에프.이.에이.의 제조방법

본 발명은 에프.이.에이. ( field emission array, 이하에서 FEA 라 함 ) 의 제조방법에 관한 것으로, 특히 저온에서 실리콘 팁을 형성할 수 있어 유리기판을 사용할 수 있도록 하고 그에 따른 FEA 를 대면적화할 수 있으며, 게이트전극과 포커싱 게이트 사이의 절연막을 두껍게 형성함으로써 낮은 구동전압으로 에미터 전극에 높은 전계가 절릴 수 있도록 하는 기술에 관한 것이다.

일반적으로, 전계방출소자 ( field emission display ; 이하 FED 라 칭함 ) 는, 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 500∼10 ㎸ 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED 는 CRT 의 고선명성과 액정표시장치 ( liquid crystal display; 이하 LCD 라 칭함 ) 의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히, FED 는 경박형의 제작이 가능할 뿐만 아니라, LCD 의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다. 즉, LCD 는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED 는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다. 또한 FED 는 LCD 에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED 는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 에미터와, 상기 에미터의 양측에 정렬되어 있는 게이트와, 상기 게이트와 일정간격 이격되어 있는 애노드(Anode)로 구성되어, 각각 CRT 의 캐소드, 게이트 및 애노드와 대응된다.

상기의 FED는 애노드에 전압, 예를들어 5∼10 V 정도의 전압이 인가되어 에미터의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

도시되지는 않았으나 종래기술의 실시예를 설명하면 다음과 같다.

먼저, 실리콘 기판 상부에 580 ℃ 정도의 온도에서 비정질 실리콘을 형성하고, 그 상부에 형성되는 마스크층을 이용하여 등방성식각함으로써 상측이 뾰족한 구조를 갖는 에미터 팁을 형성한다.

그 후, 60 KeV 의 에너지로 인이나 붕소를 이온주입시키고 600 ℃ 또는 950 ℃ 정도 온도의 퍼니스 ( furnace ) 에서 열처리공정을 실시하여 다결정실리콘으로 변환된 에미터 팁이 형성된 FEA를 형성한다.

그러나, 상기와 같이 실리콘 기판을 이용하는 종래기술은, 대면적화가 요구되는 FED 의 제조를 어렵게 하는 문제점이 있다.

종래기술의 다른 실시예는 상기 종래기술의 실시예에서와 같은 구조로 FEA를 형성하되, 게이트 전극 상부에 절연막과 포커싱 게이트 전극이 적층된 구조를 형성한다. 이로 인하여, 상기 소자의 동작특성을 향상시키고자 하였다.

그러나, 상기 다른 실시예에 따른 종래기술은, 소자를 구동시키기 위하여 인가하는 구동전압에 비하여 에미터 전극에 충분한 전기장을 얻을 수 없어 소자의 특성 및 효율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 저온에서 실리콘 팁을 형성할 수 있도록 함으로써 대면적화가 가능한 유리를 기판으로 사용하여 FEA 의 대면적화를 가능하게 하고, 게이트 전극 상부에 형성되는 절연막의 두께를 상기 게이트 전극 하부에 형성되는 절연막 두께보다 두껍게 형성하여 구동시 낮은 전압으로 에미터에 높은 전기장이 인가될 수 있도록 하는 에프.이.에이.의 제조방법을 제조하는데 그 목적이 있다.

도 1a 내지 도 1h 는 본 발명의 실시예에 따른 에프.이.에이.의 제조방법을 도시한 단면도.

도 2 는 본 발명의 실시예에 따라 제조된 에프.이.에이.를 도시한 단면사시도.

<도면의 주요부분에 대한 부호의 설명>

11 : 유리기판 13 : 금속배선

15 : 비정질 실리콘(-에미터 팁) 17 : 제1실리콘산화막

19 : 엑시머 레이져 21 : 다결정실리콘 에미터 팁

23 : 폴리이미드 25 : 제2실리콘산화막

27 : 게이트 금속 29 : 감광막

31 : 제3실리콘산화막 33 : 포커싱(focusing) 게이트 금속

이상의 목적을 달성하기 위해 본 발명에 따른 에프.이.에이.의 제조방법은,

유리기판에 상부에 제1금속배선을 형성하는 공정과,

상기 금속배선 상부에 비정질 실리콘으로 에미터 팁을 형성하는 공정과,

상기 비정질 실리콘 팁을 레이져로 처리하여 다결정실리콘 에미터 팁을 형성하는 공정과,

상기 다결정실리콘 에미터 팁을 노출시키는 폴리이미드를 전체표면상부에 형성하는 공정과,

전체표면상부에 절연막과 제2금속배선을 형성하는 공정과,

상기 제2금속배선 상부에 감광막을 도포하는 공정과,

상기 절연막을 노출시키는 평탄화식각공정을 실시하는 공정과,

상기 감광막을 제거하는 공정과,

상기 감광막 상부에 다른 절연막을 형성하는 공정과,

상기 다른 절연막 상부에 제3금속배선 패턴을 형성하는 공정과,

상기 제3금속배선 패턴을 마스크로하는 식각공정으로 상기 에미터 팁을 노출시키는 공정을 포함하는 것을 특징으로한다.

이상의 목적을 달성하기 위해 본 발명에 따른 에프.이.에이.의 실리콘 팁 제조방법의 원리는,

유리기판 상부에 금속배선을 형성하고, 그 상부에 비정질 실리콘으로 팁을 형성한 다음, 이를 레이져로 처리하여 다결정의 실리콘 팁을 형성하고, 그 상측에 게이트 전극을 일정간격으로 형성한 다음, 상기 게이트 전극 상부에 포커싱 게이트 전극을 형성하되, 상기 게이트 전극과 포커싱 게이트 사이의 절연막을 게이트 전극과 에미터 전극 사이의 절연막보다 두껍게 형성함으로써 낮은 구동전압으로 상기 에미터 전극에 강한 전기장이 인가되도록 하는 것으로서, 별도의 고온 열처리공정이 없어 유리기판을 사용할 수 있도록 함으로써 FEA의 대면적화를 가능한다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1g 및 도 2 는 본 발명의 실시예에 따른 필드 에미터 소자의 제조방법을 도시한 단면도이다.

먼저, 유리기판(11) 상부에 에미터 금속배선(13)과 비정질실리콘(15)을 형성하고, 그 상부에 제1실리콘산화막(17)을 증착한다. 이때, 상기 비정질 실리콘(15)은 220 ∼ 280 ℃ 정도의 온도에서 He, SiH₄및 PH₃가스를 이용하여 PECVD 방법으로 형성한다. 그리고, 상기 제1실리콘산화막(17)은 PECVD 방법으로 0.8 ∼ 1.2 ㎛ 정도의 두께 형성한다.

그리고, 상기 제1실리콘산화막(17)을 식각하되, 게이트 홀을 형성하기 위한 마스크를 이용하여 상기 제1실리콘산화막(17)을 식각함으로써 제1실리콘산화막(17)패턴을 형성한다. 이때, 상기 제1실리콘산화막(17)패턴은 1.0 ∼ 1.2 ㎛ 정도의 폭으로 형성한다. (도 1a)

그 다음, 상기 제1실리콘산화막(17)패턴을 마스크로 하여 상기 비정질실리콘(15)을 등방성 식각한다. 이때, 상기 등방성식각공정은 SH₆가스 또는 SH₆, O₂혼합가스를 이용하는 RIE 장비를 이용하여 실시한 것으로, 상기 제1실리콘산화막(17)패턴 하부에 언더컷 ( under cut ) (30)이 형성된다. (도 1b)

그리고, 상기 실리콘산화막(17)패턴을 제거한다. 이때, 상기 제1실리콘산화막(17)패턴 제거공정은 HF, HNO₃, CH₃COOH 를 이용하여 실시한다.

그 다음에, 버퍼드 ( buffered ) HF 용액을 이용하여 상기 비정질 실리콘 팁(15)를 뾰족한 형상의 원뿔형으로 형성한다. (도 1c)

그 다음에, 상기 비정질 실리콘(15)을 엑시머 레이져를 이용하여 다결정실리콘으로 변화시킴으로써 다결정실리콘 에미터 팁(21)을 형성한다. (도 1d)

그리고, 전체표면상부에 폴리이미드(23)를 형성하되, 상기 실리콘 팁(21)의 상측 일부가 노출되도록 형성한다. 그리고, 상기 폴리이미드(23)를 포함한 전체표면상부에 제2실리콘산화막(25)을 일정두께 PECVD 방법으로 형성한다.

그 다음에, 상기 제2실리콘산화막(25) 상부에 게이트 금속(27)을 형성한다. 그리고, 상기 게이트 금속(27)을 포함한 전체표면상부에 감광막(29)을 도포한다. (도 1e)

그리고, 상기 감광막(29)과 게이트 금속(27)의 돌출부를 평탄화식각하여 상기 제2실리콘산화막(25)을 노출시킨다. 그리고, 상기 평탄화식각공정시 남는 감광막(29)을 제거한다. (도 1f)

그 다음에, 상기 감광막(29)을 제거하고, 전체표면상부에 제3실리콘산화막(31)을 형성한다. 이때, 상기 제3실리콘산화막(31)은 원하는 두께이상으로 두껍게 형성한다. (도 1g)

그리고, 상기 제3실리콘산화막(31) 상부에 포커싱 게이트 전극(33)을 형성한다. 그리고, 상기 포커싱 게이트 전극(33)을 마스크로 하고 상기 게이트 전극(27)을 식각장벽으로 하는 RIE 작업으로 상기 다결정실리콘 에미터 팁(21)을 노출시킬때까지 식각한다. (도 1h)

도 2 는 상기 도 1a 내지 도 1h 의 공정으로 형성된 FEA 를 도시한 단면사시도이다.

이상에서 설명한 바와같이 본 발명에 따른 에프.이.에이.의 제조방법은, 저온에서 실리콘으로 형성된 에미터 팁을 형성할 수 있어 기판의 재질을 유리로 사용할 수 있도록 하고 그에 따른 소자의 대면적화를 가능하게 하며, 게이트 전극과 포커싱 게이트 전극 사이의 절연막 두께를 용이하게 조절할 수 있어 구동전압에 따른 전기장의 세기를 조절할 수 있는 효과가 있다.

Claims (7)

1. 유리기판에 상부에 제1금속배선을 형성하는 공정과,

   상기 금속배선 상부에 비정질 실리콘으로 에미터 팁을 형성하는 공정과,

   상기 비정질 실리콘 팁을 레이져로 처리하여 다결정실리콘 에미터 팁을 형성하는 공정과,

   상기 다결정실리콘 에미터 팁을 노출시키는 폴리이미드를 전체표면상부에 형성하는 공정과,

   전체표면상부에 절연막과 제2금속배선을 형성하는 공정과,

   상기 제2금속배선 상부에 감광막을 도포하는 공정과,

   상기 절연막을 노출시키는 평탄화식각공정을 실시하는 공정과,

   상기 감광막을 제거하는 공정과,

   상기 감광막 상부에 다른 절연막을 형성하는 공정과,

   상기 다른 절연막 상부에 제3금속배선 패턴을 형성하는 공정과,

   상기 제3금속배선 패턴을 마스크로하는 식각공정으로 상기 에미터 팁을 노출시키는 공정을 포함하는 에프.이.에이.의 제조방법.
2. 제 1 항에 있어서,

   상기 제1금속배선은 에미터 금속배선인 것을 특징으로하는 에프.이.에이.의 제조방법.
3. 제 1 항에 있어서,

   상기 절연막과 다른 절연막은 실리콘산화막으로 형성하는 것을 특징으로하는 에프.이.에이.의 제조방법.
4. 제 1 항에 있어서,

   상기 제2금속배선은 게이트 금속배선인 것을 특징으로하는 에프.이.에이.의 제조방법.
5. 제 1 항에 있어서,

   상기 에프.이.에이.의 제조방법 평탄화식각공정시 다른 절연막의 두께가 변화시켜 구동전압에 따라 에미터 전극에 걸리는 전기장을 변화시키는 것을 특징으로하는 에프.이.에이.의 제조방법.
6. 제 1 항에 있어서,

   상기 제3금속배선은 포커싱 게이트 금속배선인 것을 특징으로하는 에프.이.에이.의 제조방법.
7. 제 1 항에 있어서,

   상기 에미터 팁을 노출시키는 식각공정은 상기 제2금속배선을 식각장벽으로 하여 실시하는 것을 특징으로하는 에프.이.에이.의 제조방법.