KR19990036903A - 화상 센서 구동 방법 - Google Patents

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Abstract

어떠한 암정정도 필요없이 인터-칩 변화로부터 발생하는 FPN을 제거할 수 있는 화상 센서 구동 방법이 제공된다. 반도체 광센서 칩은 실장용 기판 상에 실장된 복수의 센서 모듈들 및 N 신호들을 수신하는 N 신호 입력 버퍼 회로, S 신호들을 수신하는 S 신호 입력 버퍼 회로, N 및 S신호 입력 버퍼 회로들로부터의 출력들 사이의 소정의 차이를 계산하는 차동 회로, 및 그 차동 회로로부터의 출력을 클램핑하기 위한 전압 클램핑 회로 - 여기서 전압 클램핑 회로는 S 및 N 신호 공통 출력 하인의 리셋 상태를 클램프함 - 중 적어도 하나가 단일 반도체 기판 상에 형성된 반도체 장치를 갖는다.

Description

화상 센서 구동 방법
본 발명은 팩시밀리, 화상 스캐너, 디지털 복사기, X-레이 화상용 장치 등에서 화상을 판독하기 위한 화상 센서(예를 들면, 선형 밀착형 화상 센서)를 구동하는 방법에 관한 것으로서, 특히 복수의 반도체 광센서 칩들이 실장 기판 상에 실장된 밀착형 화상 센서에서의 칩간 차이 또는 편차에 기인한 고정 패턴 노이즈(EPN)의 제거에 관한 것이다.
최근에, 선형 광전 변환 장치 분야에서, 복수의 반도체 광센서들이 실장된 등배율(equal-magnification, 배율 = 1) 밀착형 화상 센서가 축소 광학계를 이용한 CCD들에 부가하여 적극적으로 개발되어 왔다.
도 1a는 Journal of Television Society Vol. 47, No 9 (1993)의 1180면에 개재된, 증폭 소자를 구비한 종래의 접촉형 화상 센서의 배열을 도시하는 부분 블록도이다. 이 밀착형 화상 센서에서, 각 픽셀 내에 증폭 소자를 갖는 복수의 증폭형 반도체 광센서 칩들이 실장된다. 특히, 도 1a는 단일 센서 칩의 배치를 도시한다.
센서 모듈로부터의 출력은 아날로그 스위치(37)를 경유하여 외부로 출력된다. 도 1b는 복수의 센서 칩들이 접속된 상태를 도시한다. 특정 칩의 출력을 인에이블하기 위하여, 상기 칩의 아날로그 스위치(37)가 작동된다.
도 1a에 도시된 바와 같이, 하나의 센서 칩은 복수의 센서 소자들[광트랜지스터들(9)], 이 트랜지스터들(9), 차동 증폭기(33), 클램핑 회로(204), 및 버퍼 증폭기(36) 로부터의 출력들을 공통으로 수신하는 출력 라인(3, 4), 및 상술한 아날로그 스위치(37) 등을 포함한다.
화상 센서에서, 복수의 픽셀들에 이용하는 증폭 소자들의 변화에 기인한 고정 패턴 노이즈(FPN)가 생성되기 때문에, 이 칩에 발생된 FPN은 도 1a에 도시된 종래 기술에서의 암상태에서 광 신호(S 신호)와 노이즈 신호(N 신호) 사이의 차이를 계산(간략화를 위해, 이하에서는 "S-N 방법"이라 칭한다)함으로써 제거된다.
도 1a에 도시된 화상 센서에서 S-N 방법을 이용한 FPN 제거는 도 1a 및 2(타이밍 챠트)를 참조하여 이하에서 설명한다.
도 1a에서, 바이폴라 트랜지스터(9)는 광전 변환 소자의 센서부를 구성한다. 각각의 트랜지스터(9)는 MOS 트랜지스터(27, 28), MOS 트랜지스터(31, 32), 커패시턴스들(CTS1 및 CTN2), 및 MOS 트랜지스터(25, 26)에 접속되며, 개개의 비트들의 MOS 트랜지스터들(25, 26)은 공통 출력 라인들(3 및 4)에 접속된다. 참조 기호 CHS및 CHN은 출력 라인들(3 및 4)에 사용하는 커패시턴스들을 포함한다. 출력 라인들(3 및 4)은 전압-폴로어 증폭기들(13 및 14)을 경유하여 차동 증폭기(33)에 접속된다.
광전 변환 소자의 센서(9) 상에 빛을 조사하면, 그 광량 hν(h는 플랑크 상수이며, ν는 빛의 진동수임)에 대응하는 광 신호(즉, 전하)가 이미터-폴로어 트랜지스터의 PN 결합 상에 축적된다. 축적이 완료되면, 트랜지스터(9)는 부동 상태에 설정되며(ΦERS를 턴오프함으로써), 광 신호 홀딩 커패시턴스(CTS1)로 PN 접합 상에 축적된 전하를 전송하기 위해 ΦTS가 턴온된다. 계속해서, 리셋 펄스(ΦERS)가 센서[트랜지스터(9)]를 리셋하기 위해 턴온된다. 이 때, 커패시턴스(CTS1)로 전달된 전하는 노이즈 성분들을 포함한다. 다음으로, 노이즈 신호 홀딩 커패시턴스(CTN2)로 센서의 노이즈(N) 신호를 전달하기 위해 ΦTN이 턴온된다. 다시, 리셋 펄스(ΦBRS)가 MOS 트랜지스터(29)를 인에이블하기 위해 턴온되며, 리셋 펄스(ΦERS)는 MOS 트랜지스터(30)를 인에이블하기 위해 턴온된다. MOS 트랜지스터들(29, 30)이 ON 이기 때문에, 센서 트랜지스터(9)는 리셋되어, 다음 축적을 시작한다.
CTS1 및 CTN2 상에 축적된 전하들의 몇몇 성분들은 다음 축적동안 출력 라인 커패시턴스(CHS및 CHN)로 개별적으로 시프트된다. CTS1 및 CTN2 상에 축적되었던 처음 전하들이 2개의 커패시턴스들 사이의 운동 결과 분할되기 때문에, 이와 같은 동작을 "커패시턴스 분할"이라 부른다. 제어 타이밍 신호(ΦN)이 ON 일 때, 상기 "커패시턴스 분할"이 MOS 트랜지스터들(25 및 26)에 의해 활성화된다. "커패시턴스 분할"을 이하에서 설명한다.
홀딩 커패시턴스(CHS1 및 CHN8)를 리셋하기 위해, MOS 트랜지스터들(5 및 6)은 신호(ΦHC)에 의해 턴온된다. 이 커패시턴스들이 리셋된 후, 시프트 레지스터(도시 생략)로부터 출력된 타이밍 신호(ΦN)에 의해 MOS 트랜지스터들(25 및 26)이 턴온된다. MOS 트랜지스터(25 및 26)가 ON 일 때, 광 신호 홀딩 커패시턴스(CTS1) 및 노이즈 신호 홀딩 커패시턴스(CTN1) 내의 데이터는 공통 출력 라인들(3 및 4)에 접속된 커패시턴스들(CHS7 및 CHN)로 개별적으로 전달된다. 따라서, 출력 라인(3, 4)에 나타나는 전위는 커패시턴스들 CHS7 및 CTS1 간의 비(CHN8 및 CTN2 간의 비)에 의해 결정된다. 출력 라인(3, 4) 상의 전위는 증폭기(13, 14)를 경유하여 차동 증폭기(33)에 의해 증폭된다.
도 1a에 도시되지는 않았지만, 상술한 바와 같이, 하나의 센서 칩은 복수의 비트들에 이용하는 센서 소자들(9)을 갖는다. 다음 비트의 센서 출력을 판독하기 위하여, 커패시턴스들(CHS1 및 CHN8)은 MOS 트랜지스터들(5 및 6)을 턴온함으로써 리셋되고, 이 때 공통 커패시턴스들(CHS7 및 CHN8)로 커패시턴스들(CTS및 CTN) 상에 축적된 데이터를 판독하기 위해 그 비트에 이용하는 구동 신호(ΦN)가 인가된다.
이와 같은 시프트 동작을 반복함으로써, 비트들 각각의 센서들[트랜지스터들(9)] 상에 축적된 전하들이 커패시턴스들(CHS7 및 CHN8)로 판독된다. 커패시턴스들(CHS7 및 CHN8) 상에 유도된 전압들은 전압-폴로어 증폭기들(13 및 14)을 경유하여 차동 증폭기(33)로 입력된다.
센서 IC 내의 고정 패턴 노이즈(FPN)는 주로 픽셀들(비트들) 각각의 바이폴라 트랜지스터들(9)의 hFE등의 변화에 기인하여 발생한다. 이와 같은 변화들은 홀딩 커패시턴스들(CTS및 CTN) 상에 축적된 전하들에서 초래된다. 공통 신호 라인들(3 및 4) 상으로 홀딩 커패시턴스들(CTS및 CTN) 상에 축적된 전하들을 판독하면서, 차동 증폭기(33)에 의해 신호 라인들 사이의 레벨 차이들을 검출함으로써, S-N 방법을 이용한 FPN 제거는 각각의 픽셀들 내의 바이폴라 트랜지스터들(9)의 변화들로부터 발생하는 노이즈를 제거한다.
차동 증폭기(33)를 이용한 S-N 방법은 센서 칩 내에 발생된 FPN을 제거하는 데 효과적이다.
그러나, 복수의 광센서들이 실장된 등배 밀착형 화상 센서의 경우에는, 도 1b에 도시된 바와 같이, 마치 밀착형처럼 복수의 선형 라인 센서 칩들이 직렬 접속되기 때문에, 차동 증폭기들(33) 및 버퍼 증폭기들(36)은 각각의 칩들 내에 배열된다. 서로 다른 칩들의 차동 증폭기들[33, 또는 버퍼 증폭기들(36)] 중에서, 출력 전압들의 DC 성분들은 옵셋 전위들의 변화에 기인하여 변화한다. 본 명세서에서의 "칩 내에 발생된 FPN (인터-칩 FPN)" 과는 대조적으로 "칩간 차이들로부터 발생하는 FPN (인트라-칩 FPN)" 에 칩들 사이에서 DC 옵셋 저압들의 이와 같은 변동들이 관련된다.
상술한 S-N 방법은 인터-칩 FPN에 효과적이지 않다.
도 1a에 도시된 화상 센서에서, 클램핑 회로(204)는 차동 증폭기(33)로부터 발생하는 인터-칩 FPN 에 대처한다. 즉, 클램핑 회로(204)는 증폭기(33)로부터의 출력으로부터 DC 성분 커팅용 커패시턴스(34), 및 이 캐시턴스(34)와 (-)측으로 시프트시키는 증폭기(36)의 입력부 사이의 전위를 접지 레벨로 고정하기 위한 MOS 트랜지스터(35)에 의해 구성된다. 이와 같은 배열로서, 클램핑 회로(204)는 차동 증폭기(33)에 기인한 인터-칩 FPN을 방지할 수 있다.
그러나, 본 발명의 발명자들은 도 1a에 도시된 종래 기술에 의해서도 출력 버퍼 증폭기(36)의 옵셋들로부터 발생하는 인터-칩 FPN을 제거하는 것이 곤란하다는 것을 발견하였다.
특히, 출력 버퍼 증폭기(36)의 초기 단계가 MOS 탑 배치(top arrangement)(MOS 트랜지스터가 입력측 상에 배치되는)를 채택할 때, 그 MOS의 임계값 불균형이 옵셋들에 영향을 주기 때문에, 대략 10㎷ 내외의 옵셋 변동들이 서로 다른 칩들의 출력 버퍼 증폭기들(36) 사이에서 발생된다. 도 1b에 도시된 바와 같이, 복수의 센서 칩들이 실장된 후에 조차, 대략 10㎷ 내외의 FPN이 발생된다.
그러므로, 고계조 화상이 종래의 화상 센서를 이용하여 얻어질 때, 암보정이 그 동적 범위를 보증하기 위해 칩들 각각에 요구되며, 시스템 설계 및 제조에 필요한 비용이 증가한다.
종래 기술에서, 각 센서 칩은 센서, 홀딩 커패시턴스 등과 같은 대규모 아날로그 회로를 포함하며, 10 내지 20개의 칩들이 실장된다. 이와 같은 이유로, 아날로그 회로부용 칩 면적이 증가하여, 비용을 감축하기가 어려워진다.
또한, 각 센서 칩은 광 신호 판독 및 리셋용 MOS 트랜지스터들과 같은 디지털 회로와 상술한 아날로그 회로를 모두 포함하며, 센서 출력은 디지털 회로에 의해 발생한 노이즈에 의해 쉽게 영향받는다.
본 발명의 목적은 인터-칩 변화에 기인한 FPN을 제거할 수 있고, 어떤 암보정도 필요하지 않은 고성능 화상 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 암보정 수단에 대한 필요를 제거할 수 있고, 종래 기술에서는 필연적인 칩 면적의 증가에서 발생하는 비용의 증가를 막을 수 있는 저렴한 화상 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 화상 센서에서 인터-칩 FPN을 제거할 수 있는 구동 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 인트라-칩 FPN 및 인터-칩 FPN을 동시에 제공할 수 있는 화상 센서 및 그 구동 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 복수의 센서 칩들이 단일 실장용 기판 상에 실장되고, 인터-칩 FPN 제거용 회로가 복수의 센서 칩들과는 다른 반도체 기판 상에 실장된 화상 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 복수의 센서 칩들에 이용하는 전원이 반도체 기팥 상의 회로용 전원과 분리된 화상 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 복수의 센서 칩에 이용하는 접지가 반도체 기판 상의 회로에 이용하는 접지와는 분리된 화상 센서를 제공하는 것이다.
본 발명의 또 다른 목적은 이득을 조절할 수 있고, 화상 센서 어셈블리들의 개별적인 차이점들을 제거할 수 있는 화상 센서 및 그 구동 방법을 제공하는 것이다.
도 1a는 종래의 화상 센서의 등가 회로도.
도 1b는 도 1a에 도시된 종래의 화상 센서에서 각각의 센서 칩들 사이의 접속을 설명하는 다이어그램.
도 2는 도 1a에 도시된 종래의 화상 센서의 동작을 도시하는 타이밍 챠트.
도 3은 본 발명의 제1 실시예에 따른 화상 센서 어셈블리를 도시하는 개략도.
도 4a는 제1 실시예의 화상 센서의 등가 회로도.
도 4b는 제1 실시예의 화상 센서의 주요부의 접속을 설명하는 다이어그램.
도 5는 제1 실시예의 화상 센서의 동작예를 도시하는 타이밍 챠트.
도 6은 제1 실시예의 화상 센서의 또 다른 동작예를 도시하는 타이밍 챠트.
도 7은 본 발명의 제2 실시예에 따른 화상 센서의 등가 회로도.
도 8은 제2 실시예의 화상 센서의 동작예를 도시하는 타이밍 챠트.
도 9는 본 발명의 제3 실시예에 따른 화상 센서의 등가 회로도.
도 10은 제3 실시예의 화상 센서의 동작예를 도시하는 타이밍 챠트.
<도면의 주요 부분에 대한 부호의 설명>
10 : 센서 소자
100 : 센서 칩
101, 102 : 출력 라인
200 : 증폭 칩
300 : 실장 기판
본 발명의 양호한 실시예들에 따른 화상 센서의 배치, 동작, 및 구동 방법을 첨부된 도면들을 참조하여 이하에서 설명한다.
<재1 실시예>
도 3은 제1 실시예에 따른 밀착형 화상 센서의 어셈블리(300)의 배치를 도시한다. 도 3에서, 어셈블리(300)는 복수의 센서 칩들(100, 100′, 100″,..., 100n′), 이들 센서 칩들로부터의 한 쌍의 출력 라인들(101 및 102), 및 하나의 증폭 칩(200)을 갖는다. 원칙적으로, 각각의 센서 칩들(100,...)은 공통 출력 라인들(101 및 102)에 개별적으로 접속된 두개의 출력 단자들을 갖는다. 증폭 칩(200)의 2개의 입력 단자들은 공통 출력 라인들(101 및 102)에 개별적으로 접속된다. 증폭 칩(200)은 단일 출력 단자(VOUT)을 갖는다. 이 단자(VOUT)로부터의 출력이 어셈블리(300)의 출력이다.
커패시턴스, 레지스터 등의 부품들이 도 3에 도시된 어셈블리(300) 상에 역시 실장된다는 것에 주목하자.
도 3에서, 센서 칩들(100, 100′, 및 100″) 및 증폭 칩(200)은 단일 실장 기판(300) 상에 실장되지만, 증폭 칩(200)은 또 다른 실장용 기판 상에 실장될 수 있다. 그러나, 센서 칩들(100,...)이 증폭 칩(200)과 함께 단일 실장용 기판 상에 실장되기 때문에, 어셈블리(300)의 크기가 축소될 수 있으며, 센서 칩들(100,...)의 출력에서 발생될 수 있는 외부 노이즈가 감소될 수 있으므로, 출력이 안정하게 된다. 세라믹 패키지에 둘러싸여진 증폭 칩(200)은 솔더링에 의해 실장용 기판(300) 상에 실장될 수 있으며, 또한 그 베어 칩이 다이-본딩(dye-bonding)에 의해 상기 실장용 기판(300) 상에 실장될 수 있다. 베어 칩이 다이-본딩에 의해 실장될 때, 각 센서 칩의 단측 길이가 증폭 칩의 길이와 실질적으로 같도록 설정되면, 공통 처크(common chuck)가 센서와 증폭 칩들에 사용될 수 있으므로, 실장 처리에서 공정수를 감소시킬 수 있다.
도 4a는 제1 실시예에 따른 각 센서 칩(100, 100′, 100″) 및 증폭기 칩(200)의 등가 회로를 도시한다.
도 4a에서, 제1 실시예에 따른 센서 칩은 복수의 광전 변환기들(10, 10′, 10″,...), 이 광전 변환기들로부터의 노이즈 신호들을 판독하여 N 신호들(이하에서는 "N 신호들"로 약칭함)을 홀딩하기 위한 노이즈 신호 홀더들(2, 2′, 2″,...), 이 광전 변환기들로부터의 광 신호들을 판독하여 S 신호들(이하에서는 "S 신호들"로 약칭함)을 홀딩하기 위한 S 신호 홀더들(1, 1′, 1″,...), N 신호들을 공통으로 출력하기 위한 N 신호 출력 라인(4), S 신호들을 공통으로 출력하기 위한 S 신호 출력 라인(3), N 및 S 신호 출력 라인들(4 및 3)을 리셋팅하기 위한 리셋 회로들(5 및 6), 그리고 N 및 S 신호 출력 라인들(4 및 3)의 커패시턴스들(CHN8 및 CHS7) 사이의 커패시턴스 또는 캐퍼서티브 분할에 의해 N 신호 홀더들(2, 2′, 2″,...)에 의해 홀딩된 신호들을 판독하고 S 신호 홀더들(1, 1′, 1″,...)에 의해 홀딩된 신호들을 판독하기 위한 판독 회로를 갖는다. 커패시턴스 분할을 이하에서 설명한다.
광전 변환기(10, 10′, 10″,...)는, 예를 들어 BASIS 등의 바이폴라 소자들 또는 포토다이오드 및 MOS 트랜지스터로 각각 구성되는 증폭기들을 사용하는 것이 바람직하다.
신호 홀더는 도 4a에 도시된 바와 같이 캐퍼시터를 포함하는 것이 바람직하고, 리셋 회로는 트랜지스터 회로를 포함하는 것이 바람직하다.
광전 변환기 각각(10, 10′, 10″,...)은 한 쌍의 MOS 트랜지스터(27 및 28)에 접속된다. MOS 트랜지스터 어레이(27)는 제어 신호(ΦTS)를 공통으로 수신한다. MOS 트랜지스터 어레이(28)는 제어 신호(ΦTN)를 공통으로 수신한다. 트랜스퍼 펄스(ΦTS)가 턴온될 때, S 신호들이 S 신호 홀더들[커패시턴스들; CTS(1,1′,1″,...)에 저장되며; 트랜스퍼 펄스(ΦTN)가 턴온될 때, N 신호들이 N 신호 홀더들[커패시턴스들; CTN(2,2′,2″,...)에 저장된다. 즉, 트랜스퍼 펄스들(ΦTS및 ΦTN)이 턴온될 때는, 광전 변환기들(10, 10′, 10″,...)에 의해 검출된 S 및 N 신호들이 홀더들(CTS; 1, 1′, 1″,...) 및 홀더들(CTN; 2, 2′, 2″,...)에 개별적으로 저장된다.
공통 출력 라인들(3 및 4) 상에 광전 변환기들(10, 10′, 10″,...)로부터의 출력들을 인가하기 위하여, 공통 출력 라인들(3 및 4)이 그 전에 리셋되어야 한다. MOS 트랜지스터들(5 및 6)이 턴온되어 S 및 N 신호 출력 라인들(3 및 4)을 리셋한다. 이와 같은 방식으로 리셋되면서, 라인들(3 및 4)은 커패시턴스들(CHS7 및 CHN8)로 데이터를 전달할 준비를 한다. 이 때, MOS 트랜지스터들(25 및 26)은 시프트 레지스터(SR)의 시프트 펄스(Φ1)을 이용하여 인에이블되어 커패시턴스 분할에 의해 공통 출력 라인들(3 및 4) 상으로 순서대로 커패시턴스들(CTS및 CTN)로 데이터(전하들)를 출력한다. CTS및 CTN상에 축적된 몇몇 전하 성분들은 커패시턴스들(CHS7 및 CHN8)로 개별적으로 전달된다. 그 결과, CTS상에 축적된 전하는 CTS1 및 CHS7 내로 분할되고, CTN상에 축적된 전하는 CTN2 및 CHN8 내로 분할된다. 전하가 2개의 커패시턴스들 내로 분할될 때, 이들 2개의 커패시턴스들 사이의 전위는 본 명세서에서 용량적으로 분할된 출력으로서 고려할 것이다.
용량적으로 분할된 출력들은 증폭기들(11 및 12)에 의해 임피던스 변환되어, 아날로그 스위치들(14 및 15)을 경유하여 실장용 기판 상의 S 및 N 신호 라인들(101 및 102) 상으로 촐력된다. 도 4a에서, 각각의 증폭기들(11 및 12)은 2개의 트랜지스터를 포함하는 소스-폴로어 회로를 이용하지만, 예를 들어 전상 전압-폴로어 회로를 사용할 수도 있다.
센서 소자(10)에 의해 검출된 데이터는 상술한 바와 같이 시프트 펄스(Φ1)에 응답하여 S 및 N 신호 라인들(101 및 102) 상으로 출력된다. 다음으로, 센서 소자(10')에 의해 검출된 데이터는 시프트 펄스(Φ2)에 응답하여 S 및 N 신호 라인들(101 및 102) 상으로 출력된다. 또한, 센서 소자(10")에 의해 검출된 데이터는 시프트 펄스(Φ3)에 응답하여 S 및 N 신호 라인들(101 및 102) 상으로 출력된다.
반도체 광센서로서 센서 모듈(100, 100', 100", ...)은 배선 결합에 의해 동일한 실장용 기판 상에 실장된 단자들(99)을 경유하여 단일 실장용 기판 상에 실장된 S 및 N 신호 라인들(101 및 102)과 하나의 증폭 칩(200)에 접속된다. 즉, 센서 모듈들(100, 100', 100", ...)로부터의 S 및 N 신호들이 증폭 칩(200)으로 입력된다.
도 4a에 도시된 바와 같이, 복수의 센서 모듈(100, 100', 100", ...)에 공통인 증폭 칩(200)은 N 신호를 수신하는 버퍼 증폭기(201), S 신호를 수신하는 버퍼 증폭기(202), 상기 증폭기들(201 및 201)로부터의 출력 사이의 차를 계산하는 차동 증폭기(203), 그 차동 증폭기(203)의 출력측에 접속된 전압 클램핑 회로(204), 및 출력 버퍼 증폭기(205)를 갖는다.
전압 클램핑 회로(204)가 클램핑 커패시턴스(206) 및 MOS 스위치(207)을 포함하며, 클램핑 리셋 전압(VCD)을 향한 입력 신호를 클램핑하는 기능을 갖는다는 점에 주목하자.
도 4a에 도시된 제1 실시예의 특징은 다음과 같다:
I: 인터-칩 FPN을 제거하기 위한 클램핑 회로(204)가 복수의 센서 칩들(100, ...) 외부에, 그렇지만 이들 센서 칩들에 공통된 회로로서 증폭기 칩(200) 내부에 실장된다. 이와 같은 이유로, 종래의 화상 센서(도 1a)에 필요한, 각각의 센서 칩들 내의 클램핑 회로들(도 1a에서의 204)이 생략될 수 있다.
II: 인터-칩 FPN을 효과적으로 제거하기 위하여, 출력 라인들(3 및 4)의 리셋 타이밍을 제어하기 위한 신호(ΦCHR)의 발생 시간 및 클램핑 회로(204)를 제어하기 위한 신호(ΦCD)의 발생 시간이 적절하게 세팅된다. ΦCHR및 ΦCD의 발생 시간의 2개지 예는 이하에서 설명한다.
III: 한 쌍의 공통 출력 라인들(3 및 4)로부터의 출력들을 차동적으로 증폭하기 위한 차동 증폭기(203)가 증폭 칩(200) 내부에 실장되기 때문에, 종래 기술(도 1a)에서 각각의 칩들에 필요한 차동 증폭기의 개수가 하나로 감소될 수 있으며, 회로 소자들의 개수가 크게 감소될 수 있다.
IV: 특징 I 내지 III의 결합된 효과로서, II에서 세팅된 타이밍들은 "인터-칩 FPN" 뿐만 아니라 "인트라-칩 FPN"도 동시에 제거할 수 있다.
도 4a에 도시된 배치에 따르면, 버퍼 증폭기(36)가 각 센서 칩으로부터 생략될 수 있기 때문에, 인트라-칩 FPN의 발생이 도 1a와 비교해 감소될 수 있다. 그러나, 소스-폴로어 증폭기들(11 및 12)이 버퍼 증폭기(36)를 대신해 필요하기 때문에, 소스-폴로어 증폭기(11 또는 12)의 인터-칩 변화에 기인한 "인터-칩 FPN"은 해결되지 않은 채로 남게 된다.
제1 실시예의 화상 센서용 구동 제어 방법, 특히 인터-칩 FPN을 제거하기 위한 구동 제어 방법이 도 5를 참조하여 이하에서 설명된다.
도 5는 변환기(10)의 전하 전달 타이밍을 결정하기 위한 신호들(ΦTN및 ΦTS), 시프트 레지스터(SR)로부터의 시프트 펄스들(Φ1,Φ2및 Φ3), 공통 신호 라인들(3 및 4)을 리셋하기 위한 리셋 펄스(ΦCHR), 및 증폭 칩(200)에서 클램핑 회로(204)를 리셋하기 위한 리셀 펄스(ΦCD)를 도시한다.
도 4b는 제1 실시예의 화상 센서(도 4a)의 주요 소자를 도시한다. 도 4b와 관련하여, ΦCHR를 수신하는 리셋 회로 및 ΦCD를 수신하는 클램핑 회로(204)가 공통 출력 라인들(3, 3', 3")[및 출력 라인들(4, 4', 4")] 상의 커패시턴스들(CHS7, 7', 7")[커패시턴스들(CHN8, 8', 8")]과 증폭기 칩(200)의 출력(VOUT) 사이에 있다. 단일 칩 내의 각 센서 변환기(10)의 변화(인트라-칩 FPN)를 제거하기 위하여, 각각의 펄스들(Φ1, Φ2및 Φ3)이 입력되기 전에, MOS 트랜지스터들(5 및 6)은 각 시프트 타이밍(Φ1, Φ2및 Φ3)에 ΦCHR에 의해 리셋되어야 한다. 소스-폴로어 증폭기들(11 및 12)에 기인한 DC 옵셋 변화들은 도 4b에서 클램핑 회로(204)를 구동함으로써 제거될 수 있다. 더 구체적으로는, 도 4a를 참조하여, LOW → "H" → LOW 로 변화하는 클램핑 펄스(ΦCD)가 MOS 트랜지스터(207)의 게이트로 입력된다. ΦCD의 LOW 기간 동안, 차동 증폭기(203)는 소스-폴로어 증폭기들(11 및 12)에 의해 야기된 DC 옵셋 변화를 반영하는 출력 신호를 출력한다. 이 전압이 DC 컷오프 캐퍼시터(클램핑 커패시턴스, 206)로 입력된다. ΦCD가 LOW 에서 HIGH로 변화하면, MOS 트랜지스터(207)의 소스측은 전위(VCD)로 클램핑된다. 이 때, DC 컷오프 캐퍼시터(206)의 2개의 단자들 간의 전위차는 소스-폴로어 증폭기들(11 및 12)에 의해 야기된 DC 옵셋 변화를 반영한다. 이 상태에서, ΦCD가 HIGH에서 LOW로 변화하면, MOS 트랜지스터(207)가 턴 오프되기 때문에, 캐퍼시터(206) 상에 축적된 전하는 인터-칩 FPN을 제거하기 위한 전하 값으로 홀딩된다. 시프트 펄스(ΦN)가 시프트 레지스터(SR)로부터 MOS 트랜지스터들(25 및 26)로 동시에 인가되면, "인트라-칩 FPN" 뿐만아니라 "인터-칩 FPN"이 제거된 출력 신호가 전압-폴로어 증폭기(205)의 출력에 나타난다. 즉, 도 5에서의 타이밍에 중요한 것은:
V: 각 시프트 펄스 ΦN(Φ1, Φ2, Φ3,... 중 어느 하나) 전에 클램핑 펄스(ΦCD)를 출력하는 것; 및
VI: 클램핑 펄스(ΦCD)가 출력되기 전에 MOS 트랜지스터(5 및 6)를 리셋하는 것이다.
도 5에 도시된 제어 타이밍예에서, 클램핑 펄스(ΦCD)가 HIGH로 가기 전에, 리셋 펄스(ΦCHR)가 먼저 HIGH LOW로 간다.
도 4a에 도시된 회로의 동작은 도 5를 참조하여 이하에서 설명한다.
신호들(ΦTN및 ΦTS)이 입력된 후, S 신호들이 커패시턴스(CTS1, 1', 1",...,)로, N 신호들이 홀딩 커패시턴스(CTN2, 2', 2",...,)로 이미 출력되어 판독된다. 판독 신호들[시프트 펄스들(Φ1, Φ2, Φ3,...)]은 시프트 레지스터(SR)로부터 순서대로 출력되며, 센서 검출 신호들은 커패시턴스들(CTS및 CHS) 사이 및 커패시턴스들(CTN및 CHN) 사이에서 커패시턴스 분할에 의해 신호 라인들(3 및 4) 상으로 상술한 바와 같이 출력되어 판독된다.
도 4a에서, 클램핑 회로(204)에서의 MOS 트랜지스터(207)는 제어 신호(ΦCD)에 의해 제어된다. 도 5에 도시된 타이밍에 따르면, ΦCHR이 인에이블된 후에 ΦCD가 인에이블된다. 그러므로, ΦCHR이 인에이블될 때로부터 ΦCD가 인에이블될 때까지의 기간 동안, 신호 라인들(3 및 4) 상의 신호들이 ΦCHR이후에 판독되기 직전에 ΦCHR에 의해 소정의 전압으로 커패시턴스들(CHS7 및 CHN8)이 리셋된다. 또한, 커패시턴스들(CHS7 및 CHN8)이 리셋된 후의 상태는 ΦCD에 의해 클램핑되어, 기준 상태로서 이용된다. 그러므로, 커패시턴스 분할후의 출력들은 각각의 칩들 내의 소스-폴로어 증폭기들(11 및 12)의 Vth 변화를 포함한다. 그러나, Vth 변화가 상술한 동작에 의해 정정된 후에 이들 출력들이 얻어지기 때문에, 종래에는 어려운 문제점을 가진 인터-칩 FPN이 소정의 암정정없이 제거될 수 있다.
<제어 타이밍의 변형>
제1 실시예의 클램핑 회로(204)의 제어 타이밍은 도 5에 도시된 것에 한정되지는 않는다.
도 6은 제1 실시예의 화상 센서(도 4a)로 인가될 수 있는 또 다른 타이밍예를 도시한다. 도 6에 도시된 예에서, 클램핑 펄스(ΦCD)가 LOW로 간 후에, 그리고 시프트 펄스(ΦN)가 턴온되기 전에, 리셋 펄스(ΦCHR)는 HIGH에 보지되어 LOW로 간다. 도 6에 도시된 타이밍예에 따르면, 리셋 펄스(ΦCHR)에 의한 커패시턴스들(CHS7 및 CHN8)의 리셋 상태가 클램핑 펄스(ΦCD)에 의해 클램핑되어, 도 5에 도시된 타이밍예에서와 동일한 효과가 얻어질 수 있다.
제1 실시예에 따르면, 각 센서 칩 내의 차동 증폭기에 대한 필요가 도 1a에 도시된 화상 센서와 비교할 때 제거될 수 있기 때문에, 각 센서 칩의 출력부가 단순화될 수 있고, 각 센서 칩 내의 아날로그부의 칩 면적이 최소화될 수 있다. 또한, 모든 센서 칩들에 대한 아날로그부가 공통 신호 라인들(101 및 102)을 이용하여 집적될 수 있기 때문에, 각 모듈의 칩 면적이 최소화되어 비용 절감 효과를 얻을 수 있다.
<제1 실시예의 변형>
제1 실시예의 화상 센서 어셈블리(300)에서, 센서 칩들(100, 100', 100",...)에 대한 전원 및 증폭 칩(200)에 대한 전원이 독립적으로 설정되면, 센서 전원 전압이 감소될 때 조차, 출력의 동적 광역(broad dynamic range)이 유지될 수 있다.
제1 실시예에서, 복수의 라인 센서 칩들을 이용한 밀착형 화상 센서가 예시화되었다. 그러나, 본 발명은 이와 같은 특정한 센서에 한정되지 않으며, 많은 개수의 센서 칩들을 포함하는 2차원적 면적 센서에 대해서도 효과적일 수 있다. 특히, 작은 영역들 내의 면적 칩들이 다른 광전 변환 감도를 가질 때, 1-라인 밀착형 센서보다 FPN 변화들이 더 두드러게 되어 본 발명을 적용하는 것이 더 효과적이게 된다.
또 다름 변형으로서, 증폭 기능이 증폭 칩(200)에 부가될 때, 증폭 기능은, 예를 들어 차동 증폭기에 부가될 수 있거나, 또는 이들 증폭기가 차동 증폭기(203)의 출력측 상에 삽입될 수 있다.
도 4a에 도시된 배치에서, 센서 칩(100) 및 증폭 칩(200)은 공통 전원을 사용한다. 대안으로, 센서 칩(100) 및 증폭 칩(200)에 대한 전원들이 실장용 기판 상에서 분리될 때, 센서 칩 및 증폭 칩은 다른 전원 전압들을 이용할 수 있거나, 독립적인 GND 단자들이 실장용 기판 상에 사용되어, 아날로그 출력에서의 노이즈를 줄일 수 있다.
<제2 실시예>
도 7은 본 발명의 제2 실시예에 따른 화상 센서의 회로도이다. 제2 실시예에서, 제1 실시예의 각각의 센서 칩들(100, 100', 100",...) 내의 광전 변환기들이 광 다이오드들(20, 20', 20",...), 리셋 스위치들(21, 21', 21",...), NMOS 소스-폴로어 트랜지스터들(22, 22', 22",...), 및 트랜스퍼 스위치들(23, 23', 23",...)에 의해 개별적으로 구성된다.
제2 실시예의 다른 구성 소자들로서, 제1 실시예(도 4a)에서와 같이, 각각의 센서 칩은 N 신호 홀더들(2, 2', 2",...), S 신호 홀더들(1, 1', 1",...), N 신호 출력 라인(4), S 신호 출력 라인(3), 및 리셋 스위치들(5 및 6)을 갖는다.
제2 실시예의 특징은 센서 어셈블리(300)의 최종 출력(VOUT)의 레벨이 증폭 칩(200')에 이득 증폭기(208)를 부가함으로써 조절된다는 점이다. 그러나, 이들 증폭기(208)이 부가될 때, 어셈블리(300)의 출력(VOUT)은 이들 증폭기(208)에서의 옵셋 변화에 기인한 개별적인 차이를 겪는다. 본 명세서에서는 단순화를 위해, 이와 같은 개별적인 차이를 "인터-어셈블리 FPN"으로 부를 것이다.
제2 실시예의 화상 센서에서, 클램핑 회로(209)가 부가되어 상기 "인터-어셈블리 FPN"을 제거한다.
제2 실시예의 화상 센서의 배치를 이하에서 더 자세하게 설명한다.
N 및 S 신호 출력 라인들(4 및 3) 상에 나타난 용량적으로 분할된 출력들이 2개의 트랜지스터를 각각 포함하는 센서-폴로어 증폭기들(11 및 12)에 의해 임피던스 변환되어, 아날로그 스위치들(14 및 15)을 경유하여 S 및 N 신호 라인들(101 및 102) 상으로 출력된다. S 및 N 신호 라인들(101 및 102) 상의 S 및 N 신호들은 센서 칩들로서 동일 칩 상에 실장된 증폭 칩(200')으로 입력된다.
제2 실시예의 증폭 칩(200')은 N 신호 입력 버퍼 증폭기(201), S 신호 입력 버퍼 증폭기(202), 차동 증폭기(203), 전압 클램핑 회로(204), 이득 증폭기(208, 이득=A), 전압 클램핑 회로(209) 및 출력 버퍼 증폭기(205)를 포함한다. 전압 클램핑 회로(204)로의 클램핑 제어 신호는 제1 실시예에서와 같은 ΦCD이며, 전압 클램핑 회로(209)를 제어하는 클램핑 신호는 ΦCL이다.
도 8은 제2 실시예에서 제어 신호들의 타이밍 챠트이다.
클램핑 회로(204)로의 클램핑 신호(ΦCD)는, 각 비트에 대해 FPN을 제거할 목적을 갖기 때문에, 제1 실시예에서와 같이 각 비트의 전하 트랜스퍼 타이밍(도 8에서의 Φ1, Φ2, 및 Φ3)에서 발생되어야 한다. 한편, 클램핑 회로(209)가 각 어셈블리에서 발생된 옵셋 FPN을 제거하는 것과 같이, 도 8에 도시된 바와 같이 화상 판독을 개시할 때 어셈블리(300)에 대해서만 발생된 개시 신호[SP, 도 2에서의 신호(SP)와 동등함]에 대해 일단 발생될 때에만 클램핑 회로(209)가 필요하다.
제2 실시예에서, 전압 클램핑 회로(209)는 센서 칩들(100, 100', 100",...) 및 증폭 칩(200')을 포함하는 각 모듈에 대한 옵셋 변화("인터-어셈블리 FPN")를 감소시키며, 모듈(즉, 어셈블리)의 거의 균일한 기준 레벨이 유지될 수 있다. 모듈(즉, 어셈블리)의 변화가 감소될 수 있기 때문에, 각 제품에서의 변화가 감소될 수 있고, 고품질을 갖는 제품의 제조가 달성될 수 있다.
제2 실시예에서, 센서 칩들(100, 100', 100",...) 및 증폭 칩(200')에 대한 전원들 및 GND 단자들은 실장용 기판 상에서 서로 분리되며, 센서 칩 및 증폭 칩에 대한 전원 전압들은 각각 2.3 V 및 5.0 V이다.
제2 실시예의 동작은 도 8에서의 타이밍 챠트와 관련하여 이하에서 설명된다.
도 8은 시프트 레지스터(SR)로부터의 판독 신호들(Φ1, Φ2및 Φ3), 공통 신호 라인들(3 및 4)의 리셋 펄스(ΦCHR), 및 증폭 칩(200')에서의 리셋 펄스들(ΦCD및 ΦCL) 사이의 구동 타이밍 관계를 도시한다.
신호들이 S 신호 홀딩 커패시턴스들(홀더들)(CTS1, 1', 1",...) 및 N 신호 홀딩 커패시턴스들(홀더들)(CTN2, 2', 2",...)로 출력되어 판독된 후에, 판독 신호들(Φ1, Φ2및 Φ3...)이 시프트 레지스터(SR)로부터 순서대로 출력되어, 광센서들에 검출된 신호들이 CTS와 CHS사이 및 CTN과 CHN사이의 커패시턴스 분할에 의해 판독된다. 이들 신호들이 판독되기 직전에, 리셋 펄스(ΦCHR)에 응답하여 MOS 트랜지스터들(스위치들)(5 및 6)을 턴온함으로써, 커패시턴스들(CHS7 및 CHN8)이 소정의 전압으로 리셋된다. 커패시턴스들(CHS7 및 CHN8)이 리셋된 후, 클램핑 신호들(ΦCD및 ΦCL)에 의해 인에이블된 클램핑 회로들(204 및 209)는 기준 신호들을 발생한다. 그러므로, 커패시턴스 분할 후의 출력들은 각 칩들 내의 소스-폴로어 증폭기들(11 및 12)의 임계 전압(Vth)에 의해 야기된 변화들을 포함한다. 그러나, Vth 변화들이 리셋 펄스 등의 상술한 동작들에 의해 정정된 후에 출력들이 얻어지기 때문에, 종래의 문제점인 인터-칩 FPN이 제거될 수 있다. 즉, 제2 실시예에서도, "인터-칩 FPN"의 문제점은 해결될 수 있다.
이와 같은 방식으로, 제2 실시예는 "인트라-칩 FPN""인터-칩 FPN""인터-어셈블리 FPN" 모든 것을 제거할 수 있다.
더 구체적으로, 인터-칩 차이가 종래의 모듈에서는 10 ㎷ 내외지만, 제2 실시예에서는 3 ㎷ 이하이다.
클램핑 회로(204)의 클램핑 타이밍을 제어하기 위한 ΦCD는 제2 실시예에서는 제1 비트에서 발생되지만, 다른 비트들의 발생 타이밍들과 동기하여 발생될 수도 있음을 주목하여야 한다.
<제3 실시예>
도 9는 본 발명의 제3 실시예를 도시하는 회로도이다. 본 실시예에서, N 및 S 신호들은 시간 순차적으로 판독되며(즉, 시분할에 의해), N 신호들의 출력 상태는 클램핑되어 기준 신호로서 사용된다.
제3 실시예에서, 각 센서 칩들(100, 100', 100",...)의 배열은 제2 실시예에서의 배열과 실질적으로 동일한데, 즉 N 및 S 신호들이 단일 공통 출력 라인(55) 상으로 출력되어 시간 순차적으로(시분할로) 판독되는 점을 제외하면, 광 다이오드들(20, 20', 20",...), 리셋 스위치들(21, 21', 21",...), NMOS 소스-폴로어 트랜지스터들(22, 22', 22",...), 및 트랜스퍼 스위치들(23, 23', 23",...), N 신호 홀더들(2, 2', 2",...), 및 S 신호 홀더들(1, 1', 1",...)를 포함한다. 즉, 단일 공통 출력 라인(55)은 리셋 MOS 트랜지스터(56)에 의해 순차적으로 리셋된다. 시분할 구동이 행해지기 때문에, N 및 S 신호들을 증폭하기 위한 2개의 트랜지스터를 포함하는 소스-폴로어 증폭기들(11)의 개수는 제2 실시예와 비교해 하나로 감소될 수 있다.
제2 실시예에서와 같이, 제3 실시예의 증폭 칩(200')은 입력 버퍼 증폭기(201), 전압 클램핑 회로(204), 이득 증폭기(208), 전압 클램핑 회로(209) 및 출력 버퍼 증폭기(205)를 포함한다. 즉, 전압 클램핑 회로(209)가 제3 실시예에서 부가되는 이유는 제2 실시예에서와 같이 "인터-어셈블리 FPN"을 제거에 있다.
도 10은 제3 실시예의 동작을 도시하는데, 즉 시프트 레지스터(SR)로부터의 판독 신호들(Φ1S', Φ1N', Φ2S', Φ2N', Φ3S'및 Φ3N), 공통 신호 라인(55)의 리셋 펄스(ΦCHR), 및 증폭 칩(200')에서의 리셋 펄스들(ΦCD및 ΦCL) 사이의 구동 타이밍 관계를 도시한다.
신호들이 S 신호 홀딩 커패시턴스들(홀더들)(CTS1, 1', 1",...) 및 N 신호 홀딩 커패시턴스들(홀더들)(CTN2, 2', 2",...)로 출력되어 판독된 후에, 공통 출력 라인은 ΦCHR에 의해 리셋되고, 제1 비트에 대한 N 신호는 Φ1N에 응답하여 공통 출력 라인(55) 상으로 커패시턴스 분할에 의해 판독된다. N 신호의 판독 상태는 ΦCD에 응답하여 클램핑되어, 제1 비트에 대한 기준 신호로서 사용된다. 계속해서, 공통 출력 라인(55)은 ΦCD에 의해 리셋되고, 제1 비트에 대한 S 신호가 Φ1S에 응답하여 공통 출력 라인(55) 상으로 커패시턴스 분할에 의해 판독된다. 제1 비트에 대한 S 신호와 N 신호로 클램핑된 전압 사이의 차이는 신호 입력 버퍼 증폭기(201)를 경유하여 이득 증폭기(208)로 입력되어, 각 픽셀들에서의 변화가 이 클램핑 기능에 의해 제거될 수 있다. 또한, 센서 칩들(100, 100', 100",...)의 변화가 제거될 수 있다. 이와 같이, 제2 및 제3 비트에 대한 신호들이 판독되고, 결국 센서 칩의 모든 비트 픽셀 신호들이 판독되고, 그 센서 칩 출력의 스위치(14)가 턴오프되고, 다음 센서 칩의 제1 비트에 대한 신호가 판독된다.
제3 실시예의 배열에서, 인터-칩 FPN은 2.9 ㎷ 이하이므로, FPN 제거 효과가 더 향상될 수 있다.
클램핑 회로(204)의 클램핑 타이밍을 제어하기 위한 ΦCD는 제3 실시예에서는 제1 비트에서 발생되지만, 다른 비트들의 발생 타이밍들과 동기하여 발생될 수도 있음을 주목하여야 한다.
본 발명에 따라서, 소정의 암정정을 필요로하지 않고 인터-칩 FPN을 제거할 수 있는 고성능 밀착형 화상 센서를 구동하는 방법이 제공될 수 있다. 더 구체적으로는, 신호들이 각 센서 모듈로부터 증폭 칩으로 출력된 후에, 공통 출력 라인들을 리셋팅하면서 얻어진 레벨을 기준 신호로서 사용하여 출력이 클램핑되기 때문에, 기준 전위가 광전 변환의 최종 상태에서 얻어져, 신뢰도 있게 FPN이 제거될 수 있다. 물론, 동적 범위가 최대화될 수 있기 때문에, 압 레벨 정정 수단에 대한 필요가 제거될 수 있다. 또한, 공통 출력 라인들이 리셋된 직후의 상태가 클램핑 회로에 대한 기준 전위로서 사용되기 때문에, 클램핑 회로가 안정한 리셋 레벨에 대응한 신뢰도 있는 레벨에서 클램핑되어 각 칩에 대한 FPN이 제거될 수 있다.
또한, 각 광전 변환 칩으로부터 용량적으로 분할된 출력들에서 각 출력 라인들에서의 변화들이 각 칩들에서 정정될 수 있기 때문에, FPN은 전체적으로 제거될 수 있다.
본 발명에 따라서, 소정의 암정정을 필요로하지 않고 인터-칩 FPN을 제거할 수 있는 고성능 밀착형 화상 센서를 구동하는 방법이 제공될 수 있다. 더 구체적으로는, 신호들이 각 센서 모듈로부터 증폭 칩으로 출력된 후에, 공통 출력 라인들을 리셋팅하면서 얻어진 레벨이 기준 신호로서 클램핑되기 때문에, 기준 전위가 광전 변환의 최종 상태에서 얻어져, 신뢰도 있게 FPN이 제거될 수 있다. 물론, 동적 범위가 최대화될 수 있기 때문에, 압 레벨 정정 수단에 대한 필요가 제거될 수 있다. 또한, 공통 출력 라인들이 리셋된 직후의 상태가 클램핑 회로에 대한 기준 전위로서 사용되기 때문에, 클램핑 회로가 안정한 리셋 레벨에 대응한 신뢰도 있는 레벨에서 클램핑되어 각 칩에 대한 FPN이 제거될 수 있다.
상술한 것과 같이, 제1 내지 제3 실시예 각각에 따른 화상 센서 어셈블리(300)는 이산된 회로 부품들에 의해 구성될 수 있다. 그러나, 모듈 칩들(100) 및 증폭 칩들(200)이 단일 모듈 내에 집적될 때, 본 발명은 더욱 효과적이다. 다시 말해서, 제1 내지 제3 실시예 각각의 화상 센서는 반도체 장치의 특징을 강하게 갖는다. 일반적으로, 모듈을 형성하며 동일한 기능을 갖는 복수의 반도체 칩들로부터의 출력이 결합될 때, 본 발명의 화상 센서에서와 같은 인터-칩 FPN이 발생될 수 있다. 그러므로, 본 발명의 FPN 제거 방법은 그와 같은 반도체 장치에 적용될 수 있다.
본 발명과 분명히 크게 다른 실시예들이 본 발명의 사상과 범위로로부터 벗어남이 없이 행해질 수도 있지만, 본 발명이 첨부된 청구항들에 의해 한정되는 것을 제외하면 특정한 실시예들에 의해 한정되지는 않는다는 점을 이해하여야 한다.

Claims (32)

  1. 화상 센서 구동 방법에 있어서,
    상기 화상 센서는:
    (a) 실장용 기판 상에 실장된 복수의 반도체 광센서 칩들 - 상기 각각의 반도체 광센서 칩은 복수의 광전 변환 소자들로부터 판독된 광 신호들 및 노이즈 신호들을 홀딩하는 신호 홀딩 수단, 상기 신호 홀딩 수단 내의 상기 광 신호들 및 상기 노이즈 신호들을 각각 출력하는 공통 출력 라인들, 상기 공통 출력 라인을 리셋하는 리셋 수단, 및 상기 공통 출력 라인으로부터의 신호들을 출력하는 판독 수단을 가짐 - 을 구비한 센서 모듈; 및
    (b) 각 센서 칩으로부터 상기 노이즈 신호들 및 광 신호들을 수신하는 노이즈 및 광 신호 입력 버퍼 수단, 상기 노이즈 및 광 신호 입력 버퍼 수단으로부터의 출력들 사이의 차를 계산하는 차동 수단, 및 상기 차동 수단으로부터의 출력을 클램핑하기 위한 전압 클램핑 수단을 포함하되, 상기 노이즈 및 광 신호 입력 버퍼 수단, 상기 차동 수단, 및 상기 전압 클램핑 수단은 단일 반도체 기판 상에 형성되어 있는 반도체 장치
    를 포함하며,
    상기 방법은:
    상기 리셋 수단에 의해 상기 공통 출력 라인을 리셋하는 단계; 및
    상기 전압 클램핑 수단에 의해 상기 공통 출력 라인의 리셋 상태를 클램핑하는 단계
    를 포함하는 화상 센서 구동 방법.
  2. 화상 센서 구동 방법에 있어서,
    상기 화상 센서는:
    (a) 실장용 기판 상에 실장된 복수의 반도체 광센서 칩들 - 상기 각각의 반도체 광센서 칩은 복수의 광전 변환 수단, 상기 광전 변환 수단으로부터 판독된 노이즈 신호들을 홀딩하는 노이즈 신호 홀딩 수단, 상기 광전 변환 수단으로부터 판독된 광 신호들을 홀딩하는 광 신호 홀딩 수단, 상기 노이즈 신호 홀딩 수단에 의해 홀딩된 상기 노이즈 신호들을 출력하는 노이즈 신호 공통 출력 라인, 상기 광 신호 홀딩 수단에 의해 홀딩된 상기 광 신호들을 출력하는 광 신호 공통 출력 라인, 상기 노이즈 및 광 신호 공통 출력 라인을 리셋하기 위한 리셋 수단, 및 상기 노이즈 및 광 신호 공통 출력 라인 사이의 커패시턴스 분할에 의해 상기 노이즈 및 광 신호 홀딩 수단으로부터 상기 신호들을 판독하는 판독 수단을 가짐 - 을 구비한 센서 모듈; 및
    (b) 상기 노이즈 신호들을 수신하는 노이즈 신호 입력 버퍼 수단, 상기 광 신호들을 수신하는 광 신호 입력 버퍼 수단, 상기 노이즈 및 광 신호 입력 버퍼 수단으로부터의 출력들 사이의 차이를 계산하는 차동 수단, 및 상기 차동 수단으로부터의 출력을 클램핑하기 위한 전압 클램핑 수단을 포함하되, 상기 노이즈 및 광 신호 입력 버퍼 수단, 상기 차동 수단, 및 상기 전압 클램핑 수단은 단일 반도체 기판 상에 형성되어 있는 반도체 장치
    를 포함하며,
    상기 방법은:
    상기 리셋 수단에 의해 상기 공통 출력 라인을 리셋하는 단계; 및
    상기 전압 클램핑 수단에 의해 상기 공통 출력 라인의 리셋 상태를 클램핑하는 단계
    를 포함하는 화상 센서 구동 방법.
  3. 화상 센서 구동 방법에 있어서,
    상기 화상 센서는:
    (a) 실장용 기판 상에 실장된 복수의 반도체 광센서 칩들 - 상기 각각의 반도체 광센서 칩은 복수의 광전 변환 수단, 상기 광전 변환 수단으로부터 판독된 노이즈 신호들을 홀딩하는 노이즈 신호 홀딩 수단, 상기 광전 변환 수단으로부터 판독된 광 신호들을 홀딩하는 광 신호 홀딩 수단, 상기 노이즈 신호 홀딩 수단에 의해 홀딩된 상기 노이즈 신호들을 출력하는 노이즈 신호 공통 출력 라인, 상기 광 신호 홀딩 수단에 의해 홀딩된 상기 광 신호들을 출력하는 광 신호 공통 출력 라인, 상기 노이즈 및 광 신호 공통 출력 라인을 리셋하기 위한 리셋 수단, 및 상기 노이즈 및 광 신호 공통 출력 라인 사이의 커패시턴스 분할에 의해 상기 노이즈 및 광 신호 홀딩 수단으로부터 상기 신호들을 판독하는 판독 수단을 가짐 - 을 구비한 센서 모듈; 및
    (b) 상기 노이즈 신호들을 수신하는 노이즈 신호 입력 버퍼 수단, 상기 광 신호들을 수신하는 광 신호 입력 버퍼 수단, 상기 노이즈 및 광 신호 입력 버퍼 수단으로부터의 출력들 사이의 차이를 계산하는 차동 수단, 및 상기 차동 수단으로부터의 출력을 클램핑하기 위한 전압 클램핑 수단을 포함하되, 상기 노이즈 및 광 신호 입력 버퍼 수단, 상기 차동 수단, 및 상기 전압 클램핑 수단은 단일 반도체 기판 상에 형성되어 있는 반도체 장치
    를 포함하며,
    상기 방법은:
    상기 리셋 수단에 의해 상기 공통 출력 라인을 리셋하는 단계; 및
    상기 공통 출력 라인이 상기 전압 클램핑 수단에 의해 리셋된 직후의 상태를 클램핑하는 단계
    를 포함하는 화상 센서 구동 방법.
  4. 화상 센서 구동 방법에 있어서,
    상기 화상 센서는:
    (a) 실장용 기판 상에 실장된 복수의 반도체 광센서 칩들 - 상기 각각의 반도체 광센서 칩은 복수의 광전 변환 수단, 상기 광전 변환 수단으로부터 판독된 노이즈 신호를 홀딩하는 노이즈 신호 홀딩 수단, 상기 광전 변환 수단으로부터 판독된 광 신호를 홀딩하는 광 신호 홀딩 수단, 상기 노이즈 및 광 신호 홀딩 수단에 의해 홀딩된 상기 신호들을 시간 순차적으로 출력하는 공통 출력 라인, 상기 공통 출력 라인을 리셋하기 위한 리셋 수단, 및 상기 노이즈 및 광 신호 홀딩 수단으로부터의 신호들을 상기 공통 출력 라인과의 커패시턴스 분할에 의해 순차적으로 판독하기 위한 판독 수단을 가짐 - 을 구비한 센서 모듈; 및
    (b) 신호 입력 버퍼 수단, 상기 신호 입력 버퍼 수단으로의 출력을 증폭하는 이득 증폭기, 상기 이득 증폭기로부터의 출력을 출력하는 출력 버퍼 증폭기, 및 상기 이득 증폭기와 상기 출력 버퍼 증폭기 사이에 삽입된 전압 클램핑 수단을 포함하되, 상기 신호 입력 버퍼 수단, 상기 이득 증폭기, 상기 출력 버퍼 증폭기, 및 상기 전압 클램핑 수단은 단일 반도체 기판 상에 형성되어 있는 반도체 장치
    를 포함하며,
    상기 방법은:
    상기 리셋 수단에 의해 상기 공통 출력 라인을 리셋하는 단계; 및
    상기 공통 출력 라인과의 커패시턴스 분할에 의한 상기 노이즈 신호 홀딩 수단으로부터의 신호의 판독 상태를 상기 전압 클램핑 수단에 의해 클램핑하는 단계
    를 포함하는 화상 센서 구동 방법.
  5. 반도체 장치에 있어서,
    상기 화상 센서는:
    (a) 실장용 기판 상에 실장된 복수의 반도체 광센서 칩들 - 상기 각각의 반도체 광센서 칩은 복수의 광전 변환 수단으로부터 판독된 광 신호들 및 노이즈 신호들을 홀딩하는 신호 홀딩 수단, 상기 신호 홀딩 수단 내의 상기 광 신호들 및 노이즈 신호들을 각각 출력하는 공통 출력 라인, 상기 공통 출력 라인을 리셋하기 위한 리셋 수단, 및 상기 공통 출력 라인으로부터의 신호들을 출력하기 위한 판독 수단을 가짐 - 을 구비한 센서 모듈;
    (b) 각각의 반도체 광센서 칩으로부터 상기 노이즈 신호들 및 광 신호들을 수신하는 노이즈 및 광 신호 입력 버퍼 수단;
    (c) 상기 노이즈 및 광 신호 입력 버퍼 수단으로부터의 출력들 사이의 차이를 계산하는 차동 수단; 및
    (d) 상기 차동 수단으로부터의 출력을 클램핑하기 위한 전압 클램핑 수단
    을 포함하되, 상기 센서 모듈, 상기 노이즈 및 광 신호 입력 버퍼 수단, 상기 차동 수단, 및 상기 전압 클램핑 수단은 하나의 반도체 기판 상에 형성되어 있는 반도체 장치.
  6. 화상 센서에 있어서:
    (a) 실장용 기판 상에 실장된 복수의 반도체 광센서 칩들 - 상기 각각의 반도체 광센서 칩은 복수의 광전 변환 수단, 상기 광전 변환 수단으로부터 판독된 노이즈 신호들을 홀딩하는 노이즈 신호 홀딩 수단, 상기 광전 변환 수단으로부터 판독된 광 신호들을 홀딩하는 광 신호 홀딩 수단, 상기 각각의 광전 변환 수단으로부터 상기 노이즈 신호들을 출력하는 노이즈 신호 공통 출력 라인, 상기 각각의 광전 변환 수단으로부터 상기 광 신호들을 출력하는 광 신호 공통 출력 라인, 상기 노이즈 및 광 신호 공통 출력 라인을 리셋하기 위한 리셋 수단, 및 상기 노이즈 및 광 신호 공통 출력 라인 사이에서의 커패시턴스 분할에 의해 상기 노이즈 및 광 신호 홀딩 수단으로부터 상기 신호들을 판독하는 판독 수단을 가짐 - 을 구비한 센서 모듈; 및
    (b) 상기 노이즈 신호들을 수신하는 노이즈 신호 입력 버퍼 수단, 상기 광 신호들을 수신하는 광 신호 입력 버퍼 수단, 상기 노이즈 및 광 신호 입력 버퍼 수단으로부터의 출력들 사이의 차이를 계산하는 차동 수단, 및 상기 차동 수단으로부터의 출력을 클램핑하기 위한 전압 클램핑 수단을 포함하되, 상기 노이즈 및 광 신호 입력 버퍼 수단, 상기 차동 수단, 및 상기 전압 클램핑 수단은 단일 반도체 기판 상에 형성되어 있는 반도체 장치
    를 포함하는 센서.
  7. 제6항에 있어서, 상기 반도체 광센서 칩들 및 상기 반도체 장치는 단일 실장용 기판 상에 실장된 센서.
  8. 제5항에 있어서, 상기 반도체 장치의 전원 전압은 상기 반도체 광센서 칩들의 전원 전압 보다 높은 반도체 장치.
  9. 제6항에 있어서, 상기 반도체 장치의 전원 전압은 상기 반도체 광센서 칩들의 전원 전압 보다 높은 센서.
  10. 제7항에 있어서, 상기 반도체 장치의 전원 전압은 상기 반도체 광센서 칩들의 전원 전압 보다 높은 센서.
  11. 제5항에 있어서, 상기 반도체 장치의 GND 배선 및 상기 반도체 광센서 칩들의 GND 배선은 상기 실장용 기판 상에서 서로 분리된 반도체 장치.
  12. 제6항에 있어서, 상기 반도체 장치의 GND 배선 및 상기 반도체 광센서 칩들의 GND 배선은 상기 실장용 기판 상에서 서로 분리된 센서.
  13. 제7항에 있어서, 상기 반도체 장치의 GND 배선 및 상기 반도체 광센서 칩들의 GND 배선은 상기 실장용 기판 상에서 서로 분리된 센서.
  14. 제8항에 있어서, 상기 반도체 장치의 GND 배선 및 상기 반도체 광센서 칩들의 GND 배선은 상기 실장용 기판 상에서 서로 분리된 반도체 장치.
  15. 화상 센서에 있어서:
    (a) 실장용 기판 상에 실장된 복수의 반도체 광센서 칩들 - 상기 각각의 반도체 광센서 칩은 복수의 광전 변환 수단, 상기 광전 변환 수단으로부터 판독된 노이즈 신호를 홀딩하는 노이즈 신호 홀딩 수단, 상기 광전 변환 수단으로부터 판독된 광 신호를 홀딩하는 광 신호 홀딩 수단, 상기 노이즈 및 광 신호들을 출력하는 공통 출력 라인, 상기 공통 출력 라인을 리셋하기 위한 리셋 수단, 및 상기 노이즈 및 광 신호 홀딩 수단으로부터의 상기 신호들을 상기 공통 출력 라인과의 커패시턴스 분할에 의해 순차적으로 판독하기 위한 판독 수단을 가짐 - 을 구비한 센서 모듈; 및
    (b) 신호 입력 버퍼 수단, 상기 신호 입력 버퍼 수단으로부터의 출력을 증폭하는 이득 증폭기, 상기 이득 증폭기로부터의 출력을 출력하는 출력 버퍼 수단, 및 상기 이득 증폭기와 상기 출력 버퍼 수단 사이에 삽입된 전압 클램핑 수단을 포함하되, 상기 신호 입력 버퍼 수단, 상기 이득 증폭기, 상기 출력 버퍼 수단, 및 상기 전압 클램핑 수단은 단일 반도체 기판 상에 형성되어 있는 반도체 장치
    를 포함하는 센서.
  16. 제15항에 있어서, 상기 반도체 광센서 칩들 및 상기 반도체 장치는 단일 실장용 기판 상에 실장된 센서.
  17. 제15항에 있어서, 상기 반도체 장치의 전원 전압은 상기 반도체 광센서 칩들의 전원 전압 보다 높은 센서.
  18. 제16항에 있어서, 상기 반도체 장치의 전원 전압은 상기 반도체 광센서 칩들의 전원 전압 보다 높은 센서.
  19. 제15항에 있어서, 상기 반도체 장치의 GND 배선 및 상기 반도체 광센서 칩들의 GND 배선은 상기 실장용 기판 상에서 서로 분리된 센서.
  20. 제16항에 있어서, 상기 반도체 장치의 GND 배선 및 상기 반도체 광센서 칩들의 GND 배선은 상기 실장용 기판 상에서 서로 분리된 센서.
  21. 제17항에 있어서, 상기 반도체 장치의 GND 배선 및 상기 반도체 광센서 칩들의 GND 배선은 상기 실장용 기판 상에서 서로 분리된 센서.
  22. 화상 센서에 있어서:
    광전 변환 신호들을 출력하는 복수의 광센서들, 상기 복수의 광센서들의 출력 단자들을 접속하는 인트라-칩 공통 출력 버스, 및 상기 인트라-칩 공통 출력 버스에 접속된 팬 OUT 회로(fan OUT circuit)를 각각 포함하는 복수의 디스크리트한(discret) 광센서 칩;
    상기 복수의 광센서 칩의 출력들에 접속된 인터-칩 공통 출력 버스; 및
    상기 인터-칩 공통 출력 버스에 접속된 증폭기 회로 - 상기 증폭기 회로는 상기 인터-칩 공통 출력 버스 상의 신호들을 수신하는 수신 회로, 상기 수신 회로의 출력 라인에 접속되며, 상기 출력 라인을 제1 전원 전위로 클램핑한 다음, 상기 출력 라인을 상기 제1 전원 전위로부터 부동 상태로 변화시키는 클램핑 회로, 및 상기 클램핑 회로로부터의 출력을 수신하고 상기 화상 센서의 출력 신호를 출력하기 위한 출력 회로를 포함함 - 을 포함하며, 판독되는 광센서 칩이 스위칭될 때 상기 클램핑 회로를 인에이블함으로써 인터-칩 옵셋 변화가 정정되는
    센서.
  23. 제22항에 있어서, 상기 복수의 광센서 칩들은 1 또는 2차원적으로 단일 실장용 기판 상에 실장된 센서.
  24. 제22항에 있어서, 상기 증폭기 회로는 하나의 반도체 기판 상에 형성된 센서.
  25. 제22항에 있어서, 상기 복수의 광센서 칩들은 1 또는 2차원적으로 단일 실장용 기판 상에 실장되며, 상기 증폭기 회로는 하나의 반도체 기판 상에 형성되며, 상기 실장용 기판 및 상기 반도체 기판은 단일 보드 상에 형성되는 센서.
  26. 제22항에 있어서, 지정된 광센서 칩을 또 다른 광센서 칩으로 변경하는 타이밍, 상기 변경된 광센서 칩에서 하나의 광센서를 세팅하는 타이밍, 상기 하나의 광센서의 전하를 상기 인트라-칩 공통 출력 버스 상으로 전달하는 타이밍, 및 상기 클램핑 회로를 인에이블하고 디스에이블하는 타이밍을 발생시키는 타이밍 회로를 더 포함하는 센서.
  27. 제22항에 있어서, 상기 증폭기 회로는 상기 클램핑 회로의 출력측에 접속된 이득 회로, 및 상기 이득 회로의 출력측에 접속된 제2 클램핑 회로를 포함하며, 상기 제2 클램핑 회로는 상기 화상 센서가 화상 입력을 개시할 때마다 한번 발생된 클램핑 신호를 수신함으로써 화상 센서별로 상기 제2 클램핑 회로의 개개의 차이를 제거하는 센서.
  28. 제22항에 있어서, 상기 인터-칩 공통 버스는 상기 광센서들에 접속된 명 및 암 전류(light and dark current) 공통 신호 라인들을 포함하며, 상기 팬 OUT 회로는 상기 명 및 암 전류 공통 신호 라인들에 접속된 소스-폴로어 회로를 갖고, 상기 증폭기 회로의 상기 수신 회로는 상기 명 및 암 전류 공통 신호 라인들 상의 신호들을 차동적으로 증폭하는 차동 회로를 갖고, 상기 차동 회로는 복수의 광센서 칩에 공유되는 센서.
  29. 제28항에 있어서, 상기 명 및 암 전류 공통 신호 라인들을 공통 타이밍에 리셋하기 위한 리셋 회로를 더 포함하며, 상기 클램핑 회로는 상기 광센서 칩 내의 각 광센서가 명 및 암 전류 신호들을 포착하는 타이밍 전에 클램핑을 시작하고 제거하여, 인트라- 및 인터-칩 변화가 동시에 제거되는 센서.
  30. 제29항에 있어서, 상기 리셋 회로의 리셋 기간은 상기 클램핑 회로에 의한 클램핑 신호의 ON 타이밍 전에 시작하여, 상기 클램핑 신호의 OFF 타이밍 후에 계속되다, 상기 광센서가 전하 전달을 시작하기 전에 종료되는 센서.
  31. 제29항에 있어서, 상기 클램핑 회로의 클램핑 기간은 상기 리셋 회로에 의한 클램핑 신호 펄스의 트레일링 에지(trailing edge) 후에 시작하여, 상기 광센서가 전하 전달을 시작하기 전에 종료되는 센서.
  32. 전자 회로 장치에 있어서:
    이산 신호들을 출력하기 위한 복수의 셀들을 포함하는 셀 어레이, 특정 셀의 출력을 인에이블하기 위한 회로, 상기 복수의 셀들의 출력 단자들을 접속하기 위한 인트라-칩 공통 출력 버스, 및 상기 인트라-칩 공통 출력 버스에 접속된 팬 OUT 회로를 각각 포함하는 복수의 디스크리트한 칩 회로들;
    상기 복수의 칩 회로들의 출력들에 접속된 인터-칩 공통 출력 버스; 및
    상기 인터-칩 공통 출력 버스에 접속된 증폭기 회로 - 상기 증폭기 회로는 상기 인터-칩 공통 출력 버스 상의 신호들을 수신하기 위한 수신 회로, 상기 수신 회로의 출력 라인에 접속되며, 상기 출력 라인을 제1 전원 전위로 클램핑한 다음, 상기 출력 라인을 상기 제1 전원 전위로부터 부동 상태로 변경시키는 클램핑 회로, 및 상기 클램핑 회로부터의 출력을 수신하고 상기 전자 회로 장치의 출력 신호를 출력하기 위한 출력 회로를 포함함 -
    를 포함하는 전자 회로 장치.
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