KR19990015326A - 초미세 구조 일괄 성장방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000002096 quantum dot Substances 0.000 claims abstract description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 13
- 239000010409 thin film Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims 2
- 230000005693 optoelectronics Effects 0.000 claims 1
- 238000001312 dry etching Methods 0.000 abstract description 7
- 238000000609 electron-beam lithography Methods 0.000 abstract description 6
- 238000000206 photolithography Methods 0.000 abstract description 6
- 238000001039 wet etching Methods 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000005389 semiconductor device fabrication Methods 0.000 abstract description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02395—Arsenides
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02463—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02546—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/962—Quantum dots and lines
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- General Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Inorganic Chemistry (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Drying Of Semiconductors (AREA)
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Abstract
본 발명은 양자세선이나 양자점 등의 초미세 저차원 구조를 이용하는 반도체 소자 제작공정시 균일한 크기의 양자세선과 양자점을 형성하는 초미세 구조 제작 방법에 관한 것으로서, 간단한 장비와 공정을 이용하여 우수한 특성을 가진 양자세선과 양자점을 제작하여 양자세선과 양자점과 같은 초미세 저차원 구조를 이용하는 소자 제작시 경제적 장점이 있는 소자제작공정을 확립하고, 포토리소그래피와 습식식각 등의 간단한 장비와 효율적인 방법으로 공정 시간이 짧고, 공정 수행이 용이하며, 제작된 소자의 특성과 수율이 우수한 양자소자 제작공정을 확보함으로써, 전자 빔 리소그래피 공정과 건식식각 공정 없이 기판의 원하는 부위에 양자세선이나 양자점 같은 초미세 구조를 간단한 방법으로 형성할 수 있으므로 공정을 단순화 할 수 있고, 건식식각을 사용함에 따라 공정 수행시 유발되는 결함의 형성을 원칙적으로 제거하여 제작된 소자의 특성을 향상시킬 수가 있으며, 실리콘 산화물 마스크 위에는 박막이 성장되지 않아 상부의 양자우믈 구조가 형성되지 않으므로 이를 제거하기 위한 별도의 공정이 요구되지 않고, 전자 빔 리소그래피 및 건식식각 공정을 이용하지 않으므로 공정시간을 대폭 단축할 수 있을 뿐 아니라 저가의 장비를 사용하기 때문에 소자 제작공정의 경제적 경쟁력을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 양자세선이나 양자점 등의 초미세 저차원 구조를 이용하는 반도체 소자 제작공정시 균일한 크기의 양자세선과 양자점을 매우 간단한 공정으로 형성하는 초미세 구조 제작방법에 관한 것이다.
종래에는 초미세 저차원 제작공정이 전자 빔 리소그래피 및 건식식각과 같은 고가의 장비를 사용하고, 공정시간이 매우 오래 소요되는 등 많은 단점을 가지고 있었다.
최근 각종 시스템이 지능화 및 멀티미디어화 되어 감에 따라서 초고속 및 대용량의 단위 소자에 대한 요구가 절실하며, 이를 위한 소자의 초고집적화로 단위 소자를 ㎛ 이하의 미세한 구조로 정의하여야 한다.
이러한 단위 소자의 미세화에 의하여 자연히 양자 효과가 대두되었고, 근자에는 양자 효과를 이용하는 새로운 기능성 소자에 대한 연구와 개발이 활발히 진행 중이다.
양자소자의 실현을 위하여 양자세선, 양자점 구조의 전기적, 광학적 특성이 많이 연구되고 있으며, 새로운 소자의 구도도 제시되었다.
하지만 양자세선 및 양자점 구조는 수 십 nm 정도의 매우 작은 크기의 구조이기 때문에 제작 과정에 많은 어려운 점이 있다.
현재로써는 주로 전자 빔 리소그래피와 건식식각 방법을 이용하여 미세한 패턴을 정의하는 방법을 사용하고 있으나, 이러한 방법은 공정시간이 매우 길고, 건식식과정에서 유발되는 각종 결함에 의하여 소자의 특성이 저하되는 등의 치명적인 단점을 가지고 있으므로, 양자소자의 상용화에 사용될 제작공정으로서는 부적합한 요소를 많이 가지고 있다.
상기 단점을 해결하기 위해 본 발명은, 포토리소그래피와 습식식각 등의 간단한 장비와 효율적인 방법으로 공정시간이 짧고, 공정 수행이 용이하며, 제작된 소자의 특성과 수율이 우수한 양자소자 제작공정을 확보하는 것을 목적으로 한다.
도 1은 본 발명의 GaAs 기판 위에 실리콘 산화물 박막을 증착한 단면도,
도 2a에서 도 2b는 본 발명에 따른 포토리소그래피와 습식식각 방법을 이용하여 양자세선을 위하여 약 1㎛ 선폭의 선을 2-3㎛ 간격으로 정의한 기판과, 양자점 성장을 위하여 1㎛ 크기의 정사각형 패턴을 정의한 기판의 형상 구조도,
도 3a에서 도 3b는 본 발명에 따른 도 2에서 준비한 기판을 성장 장치에 인입한 후 열식각을 실시하여 양자세선 성장을 위하여 결정방향 (111)면이 노출된 V 자형 선의 구조 패턴을 형성한 기판과 양자점 형성을 위한 역 삼각뿔 구조의 패턴을 형성한 기판의 단면 구조도,
도 4a에서 도 4b는 본 발명이 적용되는 도 3에서 V 자 홈을 형성한 기판 위에 장벽층과 활성층을 교대로 성장하여 양자세선과 양자점 구조를 성장한 기판의 단면 구조도.
도면의 주요부분에 대한 부호의 설명
11 : 갈륨비소(GaAs) 기판 12 : 실리콘 산화물 박막
13 : 열식각에 의하여 기판면이 노출되어 형성된 V자형 선 구조와 역 삼각뿔 구조의 단면 형상부
14 : 장벽층으로 둘러쌓인 활성층으로 구성되어 있는 양자세선 및 양자점 구조의 단면 형상부
상기 목적을 달성하기 위해 본 발명은, 실리콘 산화물 박막에 정사각형 패턴을 형성하고, 상기 정사각형 패턴을 열식각하여 V자형 홈과 역사각뿔 패턴을 형성하며, 상기 패턴들 위에 장벽층과 활성층을 교대로 증착하여 양자세선 및 양자점 패턴의 기판을 형성하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 GaAs 기판 위에 실리콘 산화물 박막을 증착한 단면도로서, 갈륨비소(GaAs) 등의 기판(11) 위에 200 nm 정도의 얇은 실리콘 산화물 박막(12)을 증착하였다.
상기 실리콘 산화물 층은 양자세선 및 양자점 제작시 패턴 정의 및 마스크로 사용된다.
도 2a에서 도 2b는 본 발명에 따른 포토리소그래피와 습식식각 방법을 이용하여 양자세선을 위하여 약 1㎛ 선폭의 선을 2-3㎛ 간격으로 정의한 기판과, 양자점 성장을 위하여 1㎛ 크기의 정사각형 패턴을 정의한 기판의 형상 구조도이다.
도 2a는 양자세선을 제작하기 위하여 포토리소그래피와 습식식각을 이용하여 일정한 간격으로 1㎛ 정도의 선폭을 정의한 기판의 모습을 보이고 있으며, 도 2b는 양자점 구조를 제작하기 위하여 포토리소그래피 및 습식식각 공정을 이용하여 1㎛ × 1㎛ 크기의 정사각형 패턴을 정의한 기판을 나타내고 있다.
도 3a에서 도 3b는 본 발명에 따른 도 2에서 준비한 기판을 성장 장치에 인입한 후 열식각을 실시하여 양자세선 성장을 위하여 결정방향 (111)면이 노출된 V 자형 선의 구조 패턴을 형성한 기판과 양자점 형성을 위한 역 삼각뿔 구조의 패턴을 형성한 기판의 단면(13) 구조도이다.
도 3은 상기 도 2에서 형성한 기판을 화학선 증착 장치에 장착한 후, 낮은 비소(As) 분압하에서 기판을 고온으로 가열하여 표면에 실리콘 산화물이 없이 기판이 노출된 부분을 열식각하여 형성한 V자 홈 형상의 선, 역사각뿔 패턴을 정의한 기판의 단면도(13)를 보이고 있다.
도 4a에서 도 4b는 본 발명이 적용되는 도 3에서 V자 홈을 형성한 기판 위에 장벽층과 활성층을 교대로 성장하여 양자세선과 양자점 구조를 성장한 기판의 단면(14) 구조도로서, 상기 도 3에서 형성한 V자 홈 형태의 선 패턴과 역사각뿔 패턴이 형성된 기판 위에 AlGaAs 등의 장벽층과 GaAs와 같은 활성층을 교대로 성장한 구조를 나타내고 있다.
이때 V자 홈과 역사각뿔 구조의 측면은 결정방향이 (111)면으로 구성되어 있다.
GaAs 등의 활성층은 결정방향이 (111)면인 측면부에서는 성장 속도가 매우 낮고, 결정방향이 (100)면인 바닥 부분에서는 상대적으로 빠른 성장 속도를 나타내므로, 선으로 패턴을 정의한 도 4a의 경우에는 바닥 부분에 양자세선이, 역사각뿔로 패턴이 정의된 도 4b에서는 바닥 부분에 양자점이 형성된 것을 나타내고 있다.
상술한 바와 같이 본 발명은, 전자 빔 리소그래피 공정과 건식식각 공정 없이 기판의 원하는 부위에 양자세선이나 양자점 같은 초미세 구조를 간단한 방법으로 형성할 수 있으므로 공정을 단순화 할 수 있고, 건식식각 공정을 사용하지 않으므로 공정 수행시 유발되는 결함의 형성을 원천적으로 제거하여 제작된 소자의 특성을 향상시킬 수가 있다.
또한 실리콘 산화물 마스크 위에는 박막이 성장되지 않아 상부의 양자 우물 구조가 형성되지 않으므로, 이를 제거하기 위한 별도의 공정이 요구되지 않는다.
그리고 전자 빔 리소그래피 및 건식식각 공정을 이용하지 않음으로 인해 공정시간을 단축할 수 있을 뿐만 아니라, 저가의 장비를 사용하기 때문에 소자 제작공정의 경제적 경쟁력을 향상시킬 수가 있는 효과를 가진다.
Claims (5)
- 양자세선이나 양자점과 같은 초미세 저차원 구조를 이용한 반도체 소자 제작에 있어서,실리콘 산화물 박막에 정사각형 패턴을 형성하는 제 1 단계와;상기 정사각형 패턴을 열식각하여 V자형 홈과 역사각뿔 패턴을 형성하는 제 2 단계와;상기 패턴들 위에 장벽층과 활성층을 교대로 증착하여 양자세선 및 양자점 패턴의 기판을 형성하는 제 3 단계를 포함하여 이루어지는 것을 특징으로 하는 초미세 구조 일괄 성장방법.
- 제 1 항에 있어서, 제 1 단계는패턴된 실리콘 산화물 박막층을 마스크로 하고 열식각 방법으로 V자 홈 형태의 선 구조를 제작하여 양자세선을 선택성장으로 형성하는 것을 특징으로 하는 초미세 구조 일괄 성장방법.
- 제 1 항에 있어서, 상기 제 2 또는 제 3 단계는패턴된 실리콘 산화물 박막층을 마스크로 하고 열식각방법으로 역사각뿔 구조를 제작하여 양자점을 선택성장으로 형성하는 것을 특징으로 하는 초미세 구조 일괄 성장방법.
- 제 1 항에 있어서, 상기 제 3 단계는패턴된 실리콘 산화물 박막층 위에는 박막이 성장되지 않는 선택성장의 특징으로 인하여 상부 양자우물 구조가 형성되지 않으므로, 이를 제거하기 위한 별도의 공정이 요구되지 않는 것을 특징으로 하는 초미세 구조 일괄 성장방법.
- 제 1 항에 있어서,상기 각 단계를 이용하여 반도체 레이저, 전력소자, 고속소자 등의 각종 광전소자 및 양자소자를 제작하는 것을 특징으로 하는 초미세 구조 일괄 성장방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970037363A KR100238452B1 (ko) | 1997-08-05 | 1997-08-05 | 초미세 구조 일괄 성장방법 |
US09/093,195 US6074936A (en) | 1997-08-05 | 1998-06-08 | Method of fabricating a quantum device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970037363A KR100238452B1 (ko) | 1997-08-05 | 1997-08-05 | 초미세 구조 일괄 성장방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990015326A true KR19990015326A (ko) | 1999-03-05 |
KR100238452B1 KR100238452B1 (ko) | 2000-01-15 |
Family
ID=19516908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970037363A KR100238452B1 (ko) | 1997-08-05 | 1997-08-05 | 초미세 구조 일괄 성장방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6074936A (ko) |
KR (1) | KR100238452B1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8076217B2 (en) * | 2009-05-04 | 2011-12-13 | Empire Technology Development Llc | Controlled quantum dot growth |
JP5789782B2 (ja) * | 2010-05-20 | 2015-10-07 | パナソニックIpマネジメント株式会社 | 窒化物半導体発光素子および窒化物半導体発光素子の製造方法 |
US11881533B2 (en) | 2021-11-15 | 2024-01-23 | International Business Machines Corporation | Fabrication of a semiconductor device including a quantum dot structure |
US11728448B2 (en) | 2021-11-15 | 2023-08-15 | International Business Machines Corporation | Fabrication of a semiconductor device including a quantum dot structure |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5362973A (en) * | 1990-06-25 | 1994-11-08 | Xerox Corporation | Quantum fabricated via photo induced evaporation enhancement during in situ epitaxial growth |
JP2554433B2 (ja) * | 1992-12-24 | 1996-11-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体装置およびその製造方法 |
GB2288274A (en) * | 1994-03-31 | 1995-10-11 | Sharp Kk | Quantum device and method of making such a device |
-
1997
- 1997-08-05 KR KR1019970037363A patent/KR100238452B1/ko not_active IP Right Cessation
-
1998
- 1998-06-08 US US09/093,195 patent/US6074936A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100238452B1 (ko) | 2000-01-15 |
US6074936A (en) | 2000-06-13 |
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