KR19990014029A

KR19990014029A - 변복조 방식 및 변복조 장치

Info

Publication number: KR19990014029A
Application number: KR1019980029274A
Authority: KR
Inventors: 가쓰하루 지바
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1997-07-22
Filing date: 1998-07-21
Publication date: 1999-02-25
Also published as: EP0905947A2; CN1126269C; JP3080907B2; KR100379140B1; JPH1141300A; US6304600B1; CN1212527A; TW413990B; EP0905947A3

Abstract

(과제) 적외선을 사용하여 송수신할 때의 데이터 전송속도를 향상시킨다.

(해결수단) 3 비트 시리얼 패럴렐 변환 (200) 은, 입력 클록 (11-1) 에 동기하여 입력신호 (10-1) 에서 3 비트 단위로 데이터를 입력하며 3 비트의 패럴렐 데이터로서 디코더 (201) 에 공급한다. 디코더 (201) 는, 상기 3 비트의 패럴렐 데이터를, 미리 상기 3 비트의 패럴렐 데이터에 1 대 1 로 대응하는 4 비트의 패럴렐 데이터로 변환시켜 4 비트 패럴렐 시리얼 변환 (202) 에 공급한다. 4 비트 패럴렐 시리얼 변환 (202) 은, 상기 4 비트의 패럴렐 데이터를 입력하고 변조 클록 (12-1) 에 동기하여 시리얼 데이터로 변환되어 변조신호 (13-1) 로서 출력한다.

Description

변복조 방식 및 변복조 장치

본 발명은 적외선 통신기능을 갖는 퍼스널 컴퓨터, 휴대정보단말, 기타 일반 가전제품과 적외선 통신가능한 송수신장치에 관한 것으로, 특히 적외선을 사용하여 대량의 데이터를 전송하는 변복조 방식 및 변복조 장치에 관한 것이다.

종래의 퍼스널 컴퓨터의 적외선 통신으로 사용되고 있는 변복조 방식은, 4 값 펄스 위치 변조 (4 Pulse Position Modulation : 이하 4PPM 으로 약칭함) 이다. 4PPM 은 「Infrared Data Association Serial Infrared Physical Link Specfication Version 1.1」에 기재되어 있는 바와 같이, 2 비트의 입력신호를 1 워드가 4 비트로 이루어지는 변조신호로 변조된다. 이 때 상기 변조신호는, 상기 워드 중 어느 하나의 비트에만 펄스를 가지며 또 상기 워드 중의 상기 펄스가 존재하는 위치가 상기 입력신호의 패턴에 따라 다르다.

도 9 는 4PPM 방식의 입력신호와 변조신호의 대응을 나타내는 개념도이다. 도 9 에서 상기 변조신호의 제 1 비트를 a, 제 2 비트를 b, 이하 제 3, 4 비트를 각각 c, d 로 하고 있다. 상기 입력신호의 2 비트가 「00」일 때는 상기 변조신호의 제 1 비트 (a) 에 펄스가 존재하며, 상기 입력신호의 2 비트가 각각 「01」, 「10」, 「11」 일 때에는 상기 변조신호의 각각 제 2 비트 (b), 제 3 비트 (c), 제 4 비트 (d) 에 펄스가 존재하고 있다.

도 10 은 제 1 4PPM 방식의 타이밍 차트이다. 도 10 에서 변조신호는 변조 클록의 상승에 동기하고 있으며, 상기 변조 클록이 4 클록에서 4 비트 (1 워드) 의 변조신호가 된다. 입력신호는 입력 클록의 상승에 동기하고 있으며 상기 입력 클록이 2 클록에서 2 비트 (1 워드) 의 입력신호가 된다. 입력 클록의 주파수는 변조 클록에 대해 절반이 된다. 예컨대 입력 클록이 4 MHz 인 경우, 변조 클록은 8 MHz 가 된다. 이 경우 전송속도는 4 Mbps (Mega Bit Per Second) 이다.

도면에서 1 워드 중의 상기 변조신호의 제 1 비트를 a, 제 2 비트, 제 3 비트, 제 4 비트를 각각 b, c, d 로 하고 있다. 제 1 워드는 상기 입력신호가 「00」 이고, 변조신호는 제 1 비트 (a) 에 펄스가 존재하고 있다. 제 2 워드는 입력신호가 「01」이고, 변조신호는 제 2 비트 (b) 에 펄스가 존재하고 있다. 제 3 워드는 입력신호가 「10」 이고, 변조신호는 제 3 비트 (c) 에 펄스가 존재하고 있다. 제 4 워드는 입력신호가 「11」이고, 변조신호는 제 4 비트 (d) 에 펄스가 존재하고 있다.

도 11 은 제 2 의 4PPM 방식의 타이밍 차트이다. 도 11 에서는 상술한 도 10 의 제 1 워드와 제 4 워드가 연속한 경우에서의 변조신호의 파형을 나타낸다. 도 11 에 있어서, 변조신호는 제 1 워드의 a 의 비트와 제 4 워드의 d 의 비트에 펄스가 존재한다. 이 경우, 펄스가 없는 비트는 제 1 워드의 b 의 비트로부터 제 4 워드의 c 의 비트까지의 6 비트가 연속한다. 4PPM 방식인 경우, 펄스가 없는 비트가 연속하는 것은 도 11 에 나타내는 예의 6 비트가 최대이다.

도 12 는 제 3 의 4PPM 방식의 타이밍 차트이다. 도 12 는 상술한 도 10 의 제 1 워드와 제 4 워드가 연속한 경우에서의 변조신호의 파형을 나타낸다. 도 12 에 있어서, 변조신호는 제 4 워드의 d 의 비트와 제 1 워드의 a 의 비트에 펄스가 존재한다. 이 경우, 펄스는 2 비트 연속하여 존재한다. 4PPM 방식의 경우, 펄스가 연속하는 것은 도 12 에 나타내는 예의 2 비트가 최대이다.

적외선 통신에서는 변조신호의 펄스폭은 적외선 발광 다이오드의 응답특성에 영향을 받는다. 본래의 변조신호의 펄스폭에 대하여 적외선 발광 다이오드의 응답특성에 영향을 받은 변조신호의 펄스폭은 넓어졌다 좁아졌다 한다.

펄스의 연속 비트가 많은 경우나, 펄스가 없는 비트가 많이 연속하는 경우에는 수신측의 적외선 다이오드의 응답특성에 영향을 받은 변조신호와 변조 클록의 동기를 취할 수 없기 때문에 정상적인 통신을 할 수 없다. 4PPM 방식의 경우, 앞서 언급한 바와 같이 펄스의 연속 비트는 최대 2 비트이고, 펄스가 없는 비트의 연속은 최대 6 비트로 적다. 또, 변조 클록의 주파수를 올리면 본래의 변조신호의 펄스폭이 좁아지고, 적외선 발광 다이오드의 응답이 변조신호의 변화에 추종할 수 없어 정상적인 통신을 할 수 없다. 그래서, 종래의 적외선 통신에 있어서는 변복조 방식을 4PPM 방식, 변조 클록의 주파수를 8 ㎒, 전송속도를 4 Mbps 로 한 통신방식이 사용된다.

도 13 은 4PPM 방식에서의 송신측의 변조회로의 일구성예를 나타내는 회로도이다. 도 13 에 있어서, 250 은 2 비트 시리얼 패럴렐 변환, 251 은 디코더, 252 는 4 비트 패럴렐 시리얼 변환이다. 10-3 은 입력신호로서, 2 비트 시리얼 패럴렐 변환 (250) 의 데이터 입력으로 공급되고, 11-3 은 입력 클록으로서, 2 비트 시리얼 패럴렐 변환 (250) 의 클록 입력으로 공급된다. 12-3 은 변조 클록으로서, 4 비트 패럴렐 시리얼 변환 (252) 의 클록 입력으로 공급되고, 13-3 은 변조신호로서, 4 비트 패럴렐 시리얼 변환 (252) 의 데이터 출력에서 출력된다.

상기 디코더 (251) 는 인버터 (351,352) 와 AND (451,452,453,454) 로 구성된다. 상기 인버터 (351) 의 입력은 2 비트 시이얼 패럴렐 변환 (250) 의 제 1 출력에 접속되고, 인버터 (352) 의 입력은 2 비트 시리얼 패럴렐 변환 (250) 의 제 2 출력에 접속된다. 또, AND (451) 의 입력은 2 비트 시리얼 패럴렐 변환 (250) 의 제 1 출력과 제 2 출력에 접속되고, AND (452) 의 입력은 인버터 (351) 의 출력과 2 비트 시리얼 패럴렐 변환 (250) 의 제 2 출력에 접속된다. 이어서, AND (453) 의 입력은 2 비트 시리얼 패럴렐 변환 (250) 의 제 1 출력과 인버터 (352) 의 출력에 접속되고, AND (454) 의 입력은 인버터 (351) 의 출력과 인버터 (352) 의 출력에 접속된다. 4 비트 패럴렐 시리얼 변환 (252) 의 제 1, 제 2, 제 3, 제 4 의 각각의 데이터 입력은 각각 AND (451,452,453,454) 의 출력에 접속된다.

상술한 구성에 있어서, 상기 2 비트 시리얼 패럴렐 변환 (250) 은 입력 클록 (11-3) 에 동기하여 입력신호 (10-3) 에서 2 비트의 시리얼 데이터 「00」 을 입력한 경우에는 제 1 출력에 「0」 을 출력하고, 제 2 출력에 「0」 을 출력한다. 디코더 (251) 는 2 비트 시리얼 패럴렐 변환 (250) 의 출력신호를 받아 AND (451) 에 「0」 을 출력하고, AND (452) 에 「0」 을 출력하고, AND (453) 에 「0」 을 출력하고, AND (454) 에 「1」 을 출력한다.

4 비트 패럴렐 시리얼 변환 (252) 은 AND (451) 의 출력을 제 1 데이터 입력, AND (452) 의 출력을 제 2 데이터 입력, AND (453) 의 출력을 제 3 데이터 입력, AND (454) 의 출력을 제 4 데이터 입력에 패럴렐로 입력한다. 그리고, 4 비트 패럴렐 시리얼 변환 (252) 은 변조 클록 (12-3) 에 동기하여 시리얼로, 제 4 데이터 입력, 제 3 데이터 입력, 제 2 데이터 입력, 제 1 데이터 입력을, 변조신호 (13-3) 에 차례로 출력한다. 즉, 변조신호 (13-3) 에는 4 비트 시리얼 데이터 「1000」 가 출력된다. 이 동작은 상술한 도 10 에 있어서, 제 1 워드의 변조를 나타낸다.

마찬가지로 2 비트 시리얼 패럴렐 변환 (250) 이 입력신호 (10-3) 에서 2 비트의 시리얼 데이터 「01」 을 입력한 경우에는 AND (451) 에 「0」, AND (452) 에 「0」, AND (453) 에 「1」, AND (454) 에 「0」 을 출력한다. 즉, 변조신호 (13-3) 에는 4 비트 시리얼 데이터 「0100」 가 출력된다. 이 동작은 상술한 도 10 에 있어서, 제 2 워드의 변조를 나타낸다.

마찬가지로 2 비트 시리얼 패럴렐 변환 (250) 이 입력신호 (10-3) 에서 2 비트의 시리얼 데이터 「10」 을 입력한 경우에는 AND (451) 에 「0」, AND (452) 에 「1」, AND (453) 에 「0」, AND (454) 에 「0」 을 출력한다. 즉, 변조신호 (13-3) 에는 4 비트 시리얼 데이터 「0010」 가 출력된다. 이 동작은 상술한 도 10 에 있어서, 제 3 워드의 변조를 나타낸다.

마찬가지로 2 비트 시리얼 패럴렐 변환 (250) 이 입력신호 (10-3) 에서 2 비트의 시리얼 데이터 「11」 을 입력한 경우에는 AND (451) 에 「1」, AND (452) 에 「0」, AND (453) 에 「0」, AND (454) 에 「0」 을 출력한다. 즉, 변조신호 (13-3) 에는 4 비트 시리얼 데이터 「0001」 이 출력된다. 이 동작은 상술한 도 10 에 있어서, 제 4 워드의 변조를 나타낸다.

도 14 는 4PPM 방식의 수신측의 복조회로의 일구성예를 나타내는 회로도이다. 도 14 에 있어서, 253 은 4 비트 시리얼 패럴렐 변환, 254 는 인코더, 255 는 2 비트 패럴렐 시리얼 변환이다. 13-4 는 변조신호로서, 4 비트 시리얼 패럴렐 변환 (253) 의 데이터 입력에 공급되고, 12-4 는 변조 클록으로서, 4 비트 시리얼 패럴렐 변환 (253) 의 클록 입력에 공급된다. 11-4 는 입력 클록으로서, 2 비트 패럴렐 시리얼 변환 (255) 의 클록 입력에 공급되고, 10-4 는 출력신호로서, 2 비트 시리얼 패럴렐 변환 (255) 의 데이터 출력에서 출력된다.

인코더 (254) 는 OR (551,552) 으로 구성된다. OR (551) 의 입력은 4 비트 시리얼 패럴렐 변환 (253) 의 제 1 출력과 제 3 출력에 접속되고, OR (552) 의 입력은 4 비트 시리얼 패럴렐 변환 (253) 의 제 1 출력과 제 2 출력에 접속된다. 또, 2 비트 패럴렐 시리얼 변환 (255) 의 제 1, 제 2 의 각각의 데이터 입력은 각각 OR (551,552) 의 출력에 접속된다.

상술한 구성에 있어서, 상기 4 비트 시리얼 패럴렐 변환 (250) 은 변조 클록 (12-4) 에 동기하여 변조신호 (13-4) 에서 4 비트의 시리얼 데이터 「1000」 을 입력한 경우에는 제 1 출력에 「0」, 제 2 출력에 「0」, 제 3 출력에 「0」, 제 4 출력에 「1」 을 출력한다. 인코더 (254) 는 4 비트 시리얼 패럴렐 변환의 출력신호를 받아 OR (551) 의 출력에 「0」, OR (552) 의 출력에 「0」 을 출력한다. 2 비트 패럴렐 시리얼 변환은 OR (551) 의 출력을 제 1 데이터 입력에, OR (552) 의 출력을 제 2 데이터 입력에 패럴렐로 입력하고, 입력 클록 (11-4) 에 동기하여 제 2 데이터 입력, 제 1 데이터 입력을, 차례로 출력신호 (10-4) 로서 시리얼로 출력한다. 즉, 출력신호 (10-4) 에는 2 비트 시리얼 데이터 「00」 이 출력된다. 이 동작은 상술한 도 10 에 있어서, 제 2 워드의 복조를 나타낸다.

마찬가지로 4 비트 시리얼 패럴렐 변환 (253) 이 변조신호 (13-4) 에서 4 비트의 시리얼 데이터 「0100」 을 입력한 경우에는 OR (551) 에 「1」, OR (552) 에 「0」 을 출력한다. 즉, 출력신호 (10-4) 에는 2 비트 시리얼 데이터 「01」 이 출력된다. 이 동작은 도 10 에 있어서, 제 2 워드의 복조를 나타낸다.

마찬가지로 4 비트 시리얼 패럴렐 변환 (253) 이 변조신호 (13-4) 에서 4 비트의 시리얼 데이터 「0010」 을 입력한 경우에는 OR (551) 에 「0」, OR (552) 에 「1」 을 출력한다. 즉, 출력신호 (10-4) 에는 2 비트 시리얼 데이터 「10」 이 출력된다. 이 동작은 도 10 에 있어서, 제 3 워드의 복조를 나타낸다.

마찬가지로 4 비트 시리얼 패럴렐 변환 (253) 이 변조신호 (13-4) 에서 4 비트의 시리얼 데이터 「0001」 을 입력한 경우에는 OR (551) 에 「1」, OR (552) 에 「1」 을 출력한다. 즉, 출력신호 (10-4) 에는 2 비트 시리얼 데이터 「11」 이 출력된다. 이 동작은 상술한 도 10 에 있어서, 제 4 워드의 복조를 나타낸다.

그런데, 4PPM 방식에서는 데이터 전송의 속도는 입력 클록 주파수에 의해 결정된다. 종래의 4PPM 방식에서는 입력 클록의 주파수가 4 ㎒ 인 경우, 변조 클록은 8 ㎒ 이고, 데이터 전송속도는 4 Mbps 가 된다. 이 경우, 입력 클록의 주파수에 대하여 변조 클록의 주파수는 절반이다. 이와 같이 종래의 4PPM 방식에서는 2 비트의 입력신호를 4 비트의 변조신호로 변조하여 송신하고 있기 때문에 데이터 전송속도가 느린 문제가 있다.

또, 적외선 통신을 4PPM 방식으로 할 경우, 변조 클록의 주파수를 올려 데이터 전송속도를 올리고자 하면, 적외선 발광다이오드의 응답 특성이 변조신호의 변화에 추종되지 않아 적외선 통신을 할 수 없게 된다. 이로 인하여, 변조 클록의 주파수를 올릴 수 없다는 문제가 있다.

본 발명은 상기 사정을 감안하여 이루어진 것으로, 데이터 전송속도를 향상시킬 수 있는 변복조 방식 및 변복조 장치를 제공하는 것을 목적으로 한다.

도 1 은 본 발명의 입력신호와 변조신호의 대응을 나타내는 개념도.

도 2 는 본 발명의 제 1 타이밍 차트.

도 3 은 본 발명의 제 2 타이밍 차트.

도 4 는 본 발명의 제 3 타이밍 차트.

도 5 는 본 발명의 변조회로의 일구성예를 나타내는 회로도.

도 6 은 본 발명의 변조회로의 디코더의 구성을 나타내는 회로도.

도 7 은 본 발명의 복조회로의 일구성예를 나타내는 회로도.

도 8 은 본 발명의 복조회로의 디코더의 구성을 나타내는 회로도.

도 9 는 종래의 입력신호와 변조신호의 대응을 나타내는 개념도.

도 10 은 종래의 제 1 타이밍 차트.

도 11 은 종래의 제 2 타이밍 차트.

도 12 는 종래의 제 3 타이밍 차트.

도 13 은 종래의 변조회로의 일구성예를 나타내는 회로도.

도 14 는 종래의 복조회로의 일구성예를 나타내는 회로도.

*도면의 주요부분에 대한 부호의 설명*

10-1, 10-3 : 입력신호

10-2, 10-4 : 출력신호

11-1 ∼ 11-4 : 입력 클록

12-1 ∼ 12-4 : 변조 클록

13-1 ∼ 13-4 : 변조신호

200 : 3 비트 시리얼 패럴렐 변환 (제 1 변환수단)

201 : 디코더 (변조수단)

202 : 4 비트 패럴렐 시리얼 변환 (제 1 출력수단)

203 : 4 비트 시리얼 패럴렐 변환 (제 2 변환수단)

204 : 인코더 (복조수단)

205 : 3 비트 패럴렐 시리얼 변환 (제 2 출력수단)

250 : 2 비트 시리얼 패럴렐 변환

251 : 디코더

252 : 4 비트 패럴렐 시리얼 변환

253 : 4 비트 시리얼 패럴렐 변환

254 : 인코더

255 : 2 비트 패럴렐 시리얼 변환

300 ∼ 304 : 인버터

351 ∼ 352 : 인버터

400 ∼ 415 : AND

451 ∼ 454 : AND

500 ∼ 506 : OR

551 ∼ 552 : OR

ID0 ∼ ID2 : 입력

OD0 ∼ OD3 : 출력

IE0 ∼ IE3 : 입력

OE0 ∼ 0E2 : 출력

상기 문제점을 해결하기 위하여, 청구항 제 1 항의 발명에서는 송신측에서 입력신호를 상기 입력신호의 비트수보다 많은 일정 비트수로 이루어지는 워드로 구성하고, 상기 워드 중에 있어서의 펄스가 존재하는 위치가 상기 입력신호의 패턴에 따라 다른 변조 신호열로 변환하여 수신측으로 송출하는 변복조 방식에 있어서, 상기 송신측은 입력신호를 n 비트 단위의 신호열로 합친 후, 상기 n 비트의 신호열을 (n+1) 비트로 구성되는 1 워드의 변조 신호열로 변조하여 1 비트씩 송출하고, 상기 수신측은 1 비트씩 수신한 신호열을 (n+1) 비트 단위의 신호열로 합친 후, 상기 (n+1) 비트의 신호를 n 비트의 신호열로 복조하여 1 비트씩 송신하는 것을 특징으로 한다.

또한, 청구항 제 2 항에 기재된 발명에서는, 청구항 제 1 항에 기재된 변복조 방식에 있어서 상기 n 은 3 비트이고 상기 변조 신호열은 (n+1) = 4 비트이며, 「1000」,「0100」,「0010」,「0001」,「1001」,「0110」,「1010」,「0101」의 조합으로 이루어지는 것을 특징으로 한다.

또한, 상기 문제점을 해결하기 위하여, 청구항 제 3 항에 기재된 발명에서는, 송신측에서 입력신호를 상기 입력신호의 비트수보다 많은 일정 비트수로 이루어지는 워드로 구성하고, 상기 워드 중에 있어서의 펄스가 존재하는 위치가 상기 입력신호의 패턴에 따라 다른 변조 신호열로 변환하여 수신측으로 송출하는 변복조 장치에 있어서, 상기 송신측은 상기 입력신호를 n 비트 단위의 신호열로 변환하는 제 1 변환수단과, 상기 변환수단에 의하여 변환된 n 비트의 신호열을 (n+1) 비트를 1 워드로 하는 변조 신호열로 변조하는 변조수단과, 상기 변조 수단에 의하여 변조된, (n+1) 비트를 1 워드로 하는 변조 신호열을 1 비트 단위로 송출하는 제 1 출력수단을 구비하는 것을 특징으로 한다.

또한, 청구항 제 4 항에 기재된 발명에서는, 청구항 제 3 항의 변복조 장치에 있어서 상기 수신측은 상기 송신측의 상기 제 1 출력수단에서 1 비트 단위로 송출된 신호를 (n+1) 비트 단위의 신호열로 변환하는 제 2 변환수단과, 상기 제 2 변환수단에 의하여 변환된 (n+1) 비트의 신호열을 변조 전의 n 비트로 구성되는 신호열로 복조하는 복조수단과, 상기 복조수단에 의하여 복조된 n 비트의 신호를 1 비트 단위로 송출하는 제 2 출력수단을 구비하는 것을 특징으로 한다.

또한, 청구항 제 5 항에 기재된 발명에서는, 청구항 제 3 항에 기재된 변복조 장치에 있어서 상기 변조수단은 「0」과「1」의 2 값으로 이루어지는 n 비트의 신호열의 전체 조합인 2 n 종류의 신호에 대하여 1 대 1 로 대응되는 (n+1) 비트를 1 워드로 하는 변조 신호열로 변환하고, 상기 2 n 종류의 변조 신호열은 상기 신호열이 어떠한 순서로 배열되어도「1」의 신호값이 연속되는 것이 최대 2 개 까지로 하고, 또한「0」의 신호값이 연속되는 것이 6 개 까지로 하는 것을 특징으로 한다.

또한, 청구항 제 6 항에 기재된 발명에서는, 청구항 제 3 항 내지 제 5 항 중 어느 한 항에 기재된 변복조 장치에 있어서 상기 n 은 3 비트이고 상기 변조 신호는 (n+1) = 4 조합으로 이루어지는 것을 특징으로 한다.

본 발명에서는 입력신호의 n = 3 비트를 (n+1) = 4 비트로 변조하여 전송한다. 동일 변조신호 4 비트 중에서 전송할 수 있는 데이터 비트수가 3 비트 존재하게 되어 1.5 배가 되므로, 데이터 전송속도를 1.5 배로 올릴 수 있게 된다.

이하, 본 발명의 실시예를 상세하게 설명한다.

A. 실시예의 구성 (신호)

도 1 은 본 발명의 일실시예에 의한 변복조 방식에 의한 변복조 방식의 입력신호와 변조신호의 대응을 나타내는 개념도이다. 도 1 에서, 변조신호의 제 1 비트를 a, 제 2 비트를 b, 이하 제 3, 4 비트를 각각 c, d 로 하고 있다. 입력신호의 3 비트가「000」일 때에는 변조신호의 제 1 비트 (a) 에 펄스가 존재하고 있다. 또한, 입력신호의 3 비트가 「001」일 때에는 변조신호의 제 2 비트 (b) 에 펄스가 존재하고 있다. 또한, 입력신호의 3 비트가 「010」일 때에는 변조신호의 제 3 비트 (c) 에 펄스가 존재하고 있다. 또한, 입력신호의 3 비트가 「011」일 때에는 변조신호의 제 4 비트 (d) 에 펄스가 존재하고 있다. 입력신호의 3 비트가 「100」일 때에는 변조신호의 제 1 비트 (a) 와 제 4 비트 (d) 에 펄스가 존재하고 있다.

다음으로, 입력신호의 3 비트가 「101」일 때에는 변조신호의 제 2 비트 (b) 와 제 3 비트 (c) 에 펄스가 존재하고 있다. 또한, 입력신호의 3 비트가 「110」일 때에는 변조신호의 제 1 비트 (a) 와 제 3 비트 (c) 에 펄스가 존재하고 있다. 그리고, 입력신호의 3 비트가「111」일 때에는 변조신호의 제 2 비트 (b) 와 제 4 비트 (d) 에 펄스가 존재하고 있다.

다음으로, 도 2 는 본 발명의 변복조 방식에 의한 제 1 타이밍 차트이다. 도 2 에서 변조신호는 변조 클록의 상승에 동기되어 있고, 변조 클록이 4 클록이고, 4 비트로 구성되는 1 워드의 변조신호가 된다. 입력신호는 입력 클록의 상승에 동기되어 있고, 입력 클록이 3 클록이고, 3 비트로 구성되는 1 워드의 입력신호가 된다.

입력 클록의 주파수는 변조 클록에 대하여 3/4 으로 되어 있다. 예를 들어, 입력 클록이 6 ㎒ 인 경우 변조 클록은 8 ㎒ 가 된다. 이 경우, 전송속도는 6 Mbps 이다. 또한, 1 워드 중의 변조신호의 구성에 대해서는 도 1 과 마찬가지이고, 동일한 부호를 부여하고 있다. 제 1 워드는 입력신호가「000」이고, 변조신호의 제 1 비트 (a) 에 펄스가 존재하고 있다. 제 2 워드는 입력신호가「001」이고, 변조신호의 제 2 비트 (b) 에 펄스가 존재하고 있다. 제 3 워드는 입력신호가「010」이고, 변조신호의 제 3 비트 (c) 에 펄스가 존재하고 있다. 마찬가지로, 제 4 워드는 입력신호가「011」로서, 변조신호의 제 4 비트 (d) 에 펄스가 존재하고 있다. 제 5 워드는 입력신호가「100」으로서, 변조신호의 제 1 비트 (a) 와 제 4 비트 (d) 에 펄스가 존재하고 있다. 제 6 워드는 입력신호가「101」로서, 변조신호의 제 2 비트 (b) 와 제 3 비트 (c) 에 펄스가 존재하고 있다. 제 7 워드는 입력신호가「110」으로서, 변조신호의 제 1 비트 (a) 와 제 3 비트 (c) 에 펄스가 존재하고 있다. 제 8 워드는 입력신호가「111」로서, 변조신호의 제 2 비트 (b) 와 제 4 비트 (d) 에 펄스가 존재하고 있다.

다음으로, 도 3 은 본 발명의 변복조 방식에 의한 제 2 타이밍 차트이다. 도 3 에서는 상기 도 2 에서 나타내는 제 1 워드와 제 4 워드가 연속된 경우에 있어서의 변조신호의 파형 (波形) 을 나타내고 있다. 도 3 에 있어서, 변조신호는 제 1 워드의 제 1 비트 (a) 와, 제 4 워드의 제 4 비트 (d) 에 펄스가 존재하고 있다. 이 경우, 펄스가 없는 비트는 제 1 워드의 제 2 비트 (b) 에서 제 4 워드의 제 3 비트 (c) 까지의 6 비트에 연속되어 존재하고 있다. 본 발명의 변복조 방식의 경우, 펄스가 없는 비트가 연속되는 것은 도 3 에서 나타낸 예의 6 비트가 최대이다. 이것은 4PPM 방식의 경우와 동일하다.

다음으로, 도 4 는 본 발명의 변복조 방식에 의한 제 3 타이밍 차트이다. 도 4 에서는 상기 도 2 에 나타내는 제 4 워드, 제 5 워드, 제 7 워드 및 제 6 워드가 연속된 경우에 있어서의 변조신호의 파형을 나타내고 있다. 도 4 에 있어서, 변조신호는 제 4 워드의 제 4 비트 (d) 와, 제 5 워드의 제 1 비트 (a) 에 펄스가 2 비트 연속되어 존재하고 있다. 또한, 제 5 워드의 제 4 비트 (d) 와, 제 7 워드의 제 1 비트 (a) 에 펄스가 2 비트 연속되어 존재하고 있다. 또한, 제 6 워드의 제 2 비트 (b) 와, 동 워드의 제 3 비트 (c) 에 펄스가 2 비트 연속되어 존재하고 있다. 본 발명의 변복조 방식의 경우, 변조신호에 펄스가 2 비트 연속되는 예는 그밖에도 존재하나, 펄스가 연속되는 비트는 2 비트가 최대이다. 이것은 4PPM 방식의 경우와 동일하다.

B. 실시예의 구성 (변조회로)

도 5 는 본 발명의 변복조 방식에 의한 송신측의 변조회로의 일구성예를 나타내는 회로도이다. 도 5 에 있어서, 200 은 3 비트 시리얼 패럴렐 변환, 201 은 디코더, 202 는 4 비트 패럴렐 시리얼 변환이다. 10-1 은 입력신호로서, 3 비트 시리얼 패럴렐 변환 (200) 의 데이터 입력에 공급되고, 11-1 은 클록 입력으로서, 3 비트 시리얼 패럴렐 변환 (200) 의 클록 입력에 공급되고 있다. 12-1 은 변조 클록으로서,4 비트 패럴렐 시리얼 변환 (202) 의 클록 입력에 공급되고, 13-1 은 변조신호로서, 4 비트 패럴렐 시리얼 변환 (202) 의 데이터 출력에서 출력된다.

디코더 (201) 의 제 1, 제 2, 제 3 의 입력은 각각 3 비트 시리얼 패럴렐 변환 (200) 의 제 1 , 제 2, 제 3 의 데이터 출력과 접속되어 있다. 디코더 (201) 의 제 1, 제 2, 제 3, 제 4 의 출력은 각각 4 비트 패럴렐 시리얼 변환 (202) 의 제 1, 제 2, 제 3, 제 4 의 데이터 입력과 접속되어 있다.

다음으로, 도 6 은 상기 디코더 (201) 의 구성을 나타내는 회로도이다. 도 6 에 있어서, 디코더 (201) 는 제 1 입력 (IDO), 제 2 입력 (ID1), 제 3 입력 (ID2) 과, 제 1 출력 (OD0), 제 2 출력 (OD1), 제 3 출력 (OD2), 제 4 출력 (OD3) 과, 인버터 (300, 301, 302) 와, AND (400, 401, 402, 403, 404, 405, 406, 407) 와, OR (500, 501, 502, 503) 로 구성되어 있다.

상기 인버터 (300) 의 입력은, 제 1 입력 (ID0) 과 접속되고, 인버터 (301) 의 입력은 제 2 입력 (ID1) 과 접속되고, 인버터 (302) 의 입력은, 제 3 입력 (ID2) 과 접속되어 있다. 또한, AND (400) 의 입력은 인버터 (300) 의 출력, 인버터 (301) 의 출력 및 제 3 입력 (ID2) 과 접속되어 있다. AND (401) 의 입력은 제 1 입력 (ID0) 과 제 2 입력 (ID1) 과 접속되고, AND (402) 의 입력은 제 1 입력 (ID0), 인버터 (301) 의 출력 및 제 3 입력 (ID2) 과 접속되어 있다. AND (403) 의 입력은 인버터 (300) 의 출력과 제 2 입력 (ID1) 과 접속되고, AND (404) 의 입력은 제 1 입력 (ID0) 과 인버터 (301) 의 출력과 접속되어 있다. AND (405) 의 입력은 제 1 입력 (ID0) 과 제 3 입력 (ID2) 과 접속되고, AND (406) 의 입력은 인버터 (300) 의 출력과 제 3 입력 (ID2) 과 접속되어 있다.

또한, AND (407) 의 입력은 인버터 (300) 의 출력과 인버터 (301) 의 출력과 접속되어 있다. OR (500) 의 입력은 AND (400) 의 출력과 AND (401) 의 출력과 접속되고, OR (501) 의 입력은 AND (402) 의 출력과 AND (403) 의 출력과 접속되어 있다. OR (502) 의 입력은 AND (404) 의 출력과 AND (405) 의 출력에 접속되어 있다. OR (503) 의 입력은 AND (406) 의 출력과 AND (407) 의 출력에 접속되어 있다. 제 1 출력 (OD0) 은 OR (500) 의 출력과 접속되고, 제 2 출력 (OD1) 은 OR (501) 의 출력과 접속되어 있다. 제 3 출력 (OD2) 은 OR (502) 의 출력과 접속되고, 제 4 출력 (OD3) 은 OR (503) 의 출력과 접속되어 있다.

C. 송신측 변조회로의 동작

이어서, 상술한 송신측 변조회로에 의한 동작에 대하여 설명한다. 3 비트 시리얼 패럴렐 변환 (200) 은 입력 클록 (11-1) 에 동기하여 입력신호 (10-1) 에서 3 비트의 시리얼 데이터「000」을 입력한 경우에는 제 1 출력에「0」, 제 2 출력에「0」, 제 3 출력에「0」을 출력한다. 디코더 (201) 는 상기 3 비트 시리얼 패럴렐 변환 (200) 의 출력을 받아 제 1 출력 (OD0) 에「0」, 제 2 출력 (OD1) 에「0」, 제 3 출력 (OD2) 에「0」, 제 4 출력 (OD3) 에「1」을 출력한다. 4 비트 패럴렐 시리얼 변환 (202) 은 상기 디코더 (201) 의 출력을 데이터 입력에 패럴렐로 입력, 변조 클록 (12-1) 에 동기하여 제 4 데이터 입력, 제 3 데이터 입력, 제 2 데이터 입력, 제 1 데이터 입력의 순번으로 변조신호 (13-1) 로서 시리얼로 출력한다. 즉, 변조신호 (13-1) 에는 4 비트 시리얼 데이터「1000」이 출력된다. 이 동작은, 상술한 도 2 에 있어서 제 1 워드의 변조를 나타낸다.

마찬가지로, 3 비트 시리얼 패럴렐 변환 (200) 이 입력신호 (10-1) 에서 3 비트의 시리얼 데이터「001」을 입력한 경우에는, 제 1 출력에「1」, 제 2 출력에「0」, 제 3 출력에「0」을 출력한다. 디코더 (201) 는 제 1 출력 (OD0) 에「0」, 제 2 출력 (OD1) 에「0」, 제 3 출력 (OD2) 에「1」, 제 4 출력 (OD3) 에「0」을 출력한다. 즉, 변조신호 (13-1) 에는 4 비트 시리얼 데이터「0100」이 출력된다. 이 동작은, 상술한 도 2 에 있어서 제 2 워드의 변조를 나타낸다.

마찬가지로, 3 비트 시리얼 패럴렐 변환 (200) 이 입력신호 (10-1) 에서 3 비트의 시리얼 데이터「010」을 입력한 경우에는, 제 1 출력에「0」, 제 2 출력에「1」, 제 3 출력에「0」을 출력한다. 디코더 (201) 는 제 1 출력 (OD0) 에「0」, 제 2 출력 (OD1) 에「1」, 제 3 출력 (OD2) 에「0」, 제 4 출력 (OD3) 에「0」을 출력한다. 즉, 변조신호 (13-1) 에는 4 비트 시리얼 데이터「0010」이 출력된다. 이 동작은, 상술한 도 2 에 있어서 제 3 워드의 변조를 나타낸다.

마찬가지로, 3 비트 시리얼 패럴렐 변환 (200) 이 입력신호 (10-1) 에서 3 비트의 시리얼 데이터「011」을 입력한 경우에는, 제 1 출력에「1」, 제 2 출력에「1」, 제 3 출력에「0」을 출력한다. 디코더 (201) 는 제 1 출력 (OD0) 에「1」, 제 2 출력 (OD1) 에「0」, 제 3 출력 (OD2) 에「0」, 제 4 출력 (OD3) 에「0」을 출력한다. 즉, 변조신호 (13-1) 에는 4 비트 시리얼 데이터「0001」이 출력된다. 이 동작은, 상술한 도 2 에 있어서 제 4 워드의 변조를 나타낸다.

마찬가지로, 3 비트 시리얼 패럴렐 변환 (200) 이 입력신호 (10-1) 에서 3 비트의 시리얼 데이터「100」을 입력한 경우에는, 제 1 출력에「0」, 제 2 출력에「0」, 제 3 출력에「1」을 출력한다. 디코더 (201) 는 제 1 출력 (OD0) 에「1」, 제 2 출력 (OD1) 에「0」, 제 3 출력 (OD2) 에「0」, 제 4 출력 (OD3) 에「1」을 출력한다. 즉, 변조신호 (13-1) 에는 4 비트 시리얼 데이터「1001」이 출력된다. 이 동작은, 상술한 도 2 에 있어서 제 5 워드의 변조를 나타낸다.

마찬가지로, 3 비트 시리얼 패럴렐 변환 (200) 이 입력신호 (10-1) 에서 3 비트의 시리얼 데이터「101」을 입력한 경우에는, 제 1 출력에「1」, 제 2 출력에「0」, 제 3 출력에「1」을 출력한다. 디코더 (201) 는 제 1 출력 (OD0) 에「0」, 제 2 출력 (OD1) 에「1」, 제 3 출력 (OD2) 에「1」, 제 4 출력 (OD3) 에「0」을 출력한다. 즉, 변조신호 (13-1) 에는 4 비트 시리얼 데이터「0110」이 출력된다. 이 동작은, 상술한 도 2 에 있어서 제 6 워드의 변조를 나타낸다.

마찬가지로, 3 비트 시리얼 패럴렐 변환 (200) 이 입력신호 (10-1) 에서 3 비트의 시리얼 데이터「110」을 입력한 경우에는, 제 1 출력에「0」, 제 2 출력에「1」, 제 3 출력에「1」을 출력한다. 디코더 (201) 는 제 1 출력 (OD0) 에「0」, 제 2 출력 (OD1) 에「1」, 제 3 출력 (OD2) 에「0」, 제 4 출력 (OD3) 에「1」을 출력한다. 즉, 변조신호 (13-1) 에는 4 비트 시리얼 데이터「1010」이 출력된다. 이 동작은, 상술한 도 2 에 있어서 제 7 워드의 변조를 나타낸다.

마찬가지로, 3 비트 시리얼 패럴렐 변환 (200) 이 입력신호 (10-1) 에서 3 비트의 시리얼 데이터「111」을 입력한 경우에는, 제 1 출력에「1」, 제 2 출력에「1」, 제 3 출력에「1」을 출력한다. 디코더 (201) 는 제 1 출력 (OD0) 에「1」, 제 2 출력 (OD1) 에「0」, 제 3 출력 (OD2) 에「1」, 제 4 출력 (OD3) 에「0」을 출력한다. 즉, 변조신호 (13-1) 에는 4 비트 시리얼 데이터「0101」이 출력된다. 이 동작은, 상술한 도 2 에 있어서 제 8 워드의 변조를 나타낸다.

D. 실시예의 구성 (복조회로)

이어서, 도 7 은 본 발명의 변복조 방식에 의한 수신측 복조회로의 일구성예를 나타내는 회로도이다. 도 7 에 있어서, 203 은 4 비트 시리얼 패럴렐 변환, 204 는 인코더, 205 는 3 비트 패럴렐 시리얼 변환이다. 13-2 는 변조신호로서, 4 비트 시리얼 패럴렐 변환 (203) 의 데이터 입력으로 공급되고, 12-2 는 변조 클록으로서, 4 비트 시리얼 패럴렐 변환 (203) 의 클록 입력으로 공급되고 있다. 11-2 는 입력 클록으로서, 3 비트 패럴렐 시리얼 변환 (205) 의 클록 입력으로 공급되고, 10-2 는 출력신호로서, 3 비트 패럴렐 시리얼 변환 (205) 의 데이터 출력에서 출력되고 있다.

인코더 (204) 의 제 1, 제 2, 제 3, 제 4 입력은 각각 4 비트 시리얼 패럴렐 변환 (203) 의 제 1, 제 2, 제 3, 제 4 데이터 출력과 접속되어 있다. 인코더 (204) 의 제 1, 제 2, 제 3 출력은 각각 3 비트 패럴렐 시리얼 변환 (205) 의 제 1, 제 2, 제 3 데이터 입력과 접속되어 있다.

도 8 은 상기 인코더 (204) 의 구성을 나타내는 회로도이다. 도 8 에 있어서, 인코더 (204) 는 제 1 입력 (IE0), 제 2 입력 (IE1), 제 3 입력 (IE2), 제 4 입력 (IE3) 과, 제 1 출력 (OE0), 제 2 출력 (OE1), 제 3 출력 (OE2) 과, 인버터 (303,304) 와, AND (408,409,410,411,412,413,414,415) 와, OR (504,505,506) 로 구성되어 있다.

인버터 (303) 의 입력은 제 3 입력 (IE2) 과 접속되고, 인버터 (304) 의 입력은 제 4 입력 (IE3) 과 접속되어 있다. AND (408) 의 입력은 제 1 입력 (IE0) 과 인버터 (304) 의 출력에 접속되어 있다. AND (409) 의 입력은 제 3 입력 (IE2) 과 인버터 (304) 의 출력에 접속되어 있다. AND (410) 의 입력은 제 1 입력 (IE0) 과 인버터 (304) 의 출력에 접속되어 있다. AND (411) 의 입력은 제 2 입력 (IE1) 과 인버터 (303) 의 출력에 접속되어 있다. AND (412) 의 입력은 제 1 입력 (IE0) 과 제 3 입력 (IE2) 에 접속되어 있다.

AND (413) 의 입력은 제 1 입력 (IE0) 과 제 4 입력 (IE3) 에 접속되어 있다. AND (414) 의 입력은 제 2 입력 (IE1) 과 제 3 입력 (IE2) 에 접속되어 있다. AND (415) 의 입력은 제 2 입력 (IE1) 과 제 4 입력 (IE3) 에 접속되어 있다. OR (504) 의 입력은 AND (408) 의 출력과 AND (409) 의 출력에 접속되어 있다. OR (505) 의 입력은 AND (410) 의 출력과 AND (411) 의 출력에 접속되어 있다. OR (506) 의 입력은 AND (412) 의 출력, AND (413) 의 출력, AND (414) 의 출력 및 AND (415) 의 출력에 접속되어 있다. 제 1 출력 (OE0) 은 OR (504) 의 출력에 접속되어 있다. 제 2 출력 (OE1) 은 OR (505) 의 출력에 접속되어 있다. 제 3 출력 (OE2) 은 OR (506) 의 출력에 접속되어 있다.

E. 수신측 복조회로의 동작

이어서, 상술한 수신측 복조회로에 의한 동작에 대하여 설명한다. 4 비트 시리얼 패럴렐 변환 (203) 은 변조 클록 (12-2) 에 동기하여 변조신호 (13-2) 에서 4 비트의 시리얼 데이터「1000」을 입력한 경우에는 제 1 출력에「0」, 제 2 출력에「0」, 제 3 출력에「0」, 제 4 출력에「1」을 출력한다. 인코더 (204) 는 4 비트 시리얼 패럴렐 변환 (203) 의 출력을 받아 제 1 출력 (OE0) 에「0」, 제 2 출력 (OE1) 에「0」, 제 3 출력 (OE2) 에「0」을 출력한다. 패럴렐 시리얼 변환 (205) 은 인코더 (204) 의 출력을 데이터 입력에 패럴렐로 입력, 입력 클록 (11-2) 에 동기하여 제 3 데이터 입력, 제 2 데이터 입력, 제 1 데이터 입력을 차례로 출력신호 (10-2) 로서 시리얼로 출력한다. 즉, 출력신호 (10-2) 에는 3 비트 시리얼 데이터「000」가 출력된다. 이 동작은, 상술한 도 2 에 있어서 제 1 워드의 복조를 나타낸다.

마찬가지로, 4 비트 시리얼 패럴렐 변환 (203) 이, 변조신호 (13-2) 에서 4 비트의 시리얼 데이터 「0100」 를 입력한 경우에는 제 1 출력에 「0」, 제 2 출력에 「0」, 제 3 출력에 「1」, 제 4 출력에 「0」을 출력한다. 인코더 (204) 는, 제 1 출력 (OE0) 에 「1」, 제 2 출력 (OE1) 에「0」, 제 3 출력 (OE2) 에「0」 을 출력한다. 즉, 출력신호 (10-2) 에는 3 비트 시리얼 데이터 「001」 가 출력된다. 이 동작은 상술한 도 2 에서 제 2 워드의 복조를 나타낸다.

마찬가지로, 4 비트 시리얼 패럴렐 변환 (203) 이, 변조신호 (13-2) 에서 4 비트의 시리얼 데이터 「0010」 를 입력한 경우에는, 제 1 출력에 「0」, 제 2 출력에 「1」, 제 3 출력에 「0」, 제 4 출력에 「0」을 출력한다. 인코더 (204) 는, 제 1 출력 (OE0) 에 「0」, 제 2 출력 (OE1) 에「1」, 제 3 출력 (OE2) 에「0」 을 출력한다. 즉, 출력신호 (10-2) 에는 3 비트 시리얼 데이터 「010」 가 출력된다. 이 동작은 상술한 도 2 에서 제 3 워드의 복조를 나타낸다.

마찬가지로, 4 비트 시리얼 패럴렐 변환 (203) 이, 변조신호 (13-2) 에서 4 비트의 시리얼 데이터 「0001」 를 입력한 경우에는, 제 1 출력에 「1」, 제 2 출력에 「0」, 제 3 출력에 「0」, 제 4 출력에 「0」을 출력한다. 인코더 (204) 는, 제 1 출력 (OE0) 에 「1」, 제 2 출력 (OE1) 에「1」, 제 3 출력 (OE2) 에「0」 을 출력한다. 즉, 출력신호 (10-2) 에는 3 비트 시리얼 데이터 「011」 가 출력된다. 이 동작은 상술한 도 2 에서 제 4 워드의 복조를 나타낸다.

마찬가지로, 4 비트 시리얼 패럴렐 변환 (203) 이, 변조신호 (13-2) 에서 4 비트의 시리얼 데이터 「1001」 를 입력한 경우에는, 제 1 출력에 「1」, 제 2 출력에 「0」, 제 3 출력에 「0」, 제 4 출력에 「1」을 출력한다. 인코더 (204) 는, 제 1 출력 (OE0) 에 「0」, 제 2 출력 (OE1) 에「0」, 제 3 출력 (OE2) 에「1」 을 출력한다. 즉, 출력신호 (10-2) 에는 3 비트 시리얼 데이터 「100」 가 출력된다. 이 동작은 상술한 도 2 에서 제 5 워드의 복조를 나타낸다.

마찬가지로, 4 비트 시리얼 패럴렐 변환 (203) 이, 변조신호 (13-2) 에서 4 비트의 시리얼 데이터 「0110」 를 입력한 경우에는, 제 1 출력에 「0」, 제 2 출력에 「1」, 제 3 출력에 「1」, 제 4 출력에 「0」을 출력한다. 인코더 (204) 는, 제 1 출력 (OE0) 에 「1」, 제 2 출력 (OE1) 에「0」, 제 3 출력 (OE2) 에「1」 을 출력한다. 즉, 출력신호 (10-2) 에는 3 비트 시리얼 데이터 「101」 가 출력된다. 이 동작은 상술한 도 2 에서 제 6 워드의 복조를 나타낸다.

마찬가지로, 4 비트 시리얼 패럴렐 변환 (203) 이, 변조신호 (13-2) 에서 4 비트의 시리얼 데이터 「1010」 를 입력한 경우에는, 제 1 출력에 「0」, 제 2 출력에 「1」, 제 3 출력에 「0」, 제 4 출력에 「1」을 출력한다. 인코더 (204) 는, 제 1 출력 (OE0) 에 「0」, 제 2 출력 (OE1) 에「1」, 제 3 출력 (OE2) 에「1」 을 출력한다. 즉, 출력신호 (10-2) 에는 3 비트 시리얼 데이터 「100」 가 출력된다. 이 동작은 상술한 도 2 에서 제 7 워드의 복조를 나타낸다.

마찬가지로, 4 비트 시리얼 패럴렐 변환 (203) 이, 변조신호 (13-2) 로부터 4 비트의 시리얼 데이터 「0101」 를 입력한 경우에는, 제 1 출력에 「1」, 제 2 출력에 「0」, 제 3 출력에 「1」, 제 4 출력에 「0」을 출력한다. 인코더 (204) 는, 제 1 출력 (OE0) 에 「1」, 제 2 출력 (OE1) 에「1」, 제 3 출력 (OE2) 에「1」 을 출력한다. 즉, 출력신호 (10-2) 에는 3 비트 시리얼 데이터 「111」 가 출력된다. 이 동작은 상술한 도 2 에서 제 8 워드의 복조를 나타낸다.

이상 설명한 바와 같이 본 발명에 의하면, 입력신호의 n 비트 (3 비트) 를 (n＋1) 비트 (4 비트) 로 변조하여 전송하므로 변조 클록의 주파수에 대해 입력 클록의 주파수는 3/4 가 되고 데이터 전송속도를 향상시킬 수 있다는 이점이 있다. 예컨대 변조 클록의 주파수가 8 MHz 인 경우, 입력 클록의 주파수는 6 MHz, 데이터 전송속도는 6 Mbps 가 된다. 요컨대 동일한 변조 클록의 주파수로 데이터 전송속도를 1.5 배로 할 수 있다. 또한 본 발명에 의하면 연속 펄스가 존재하는 비트수는 최대 2 비트이고, 연속 펄스가 존재하지 않는 비트수는 최대 6 비트이다. 이것은 4PPM 방식과 동일한 특성이다. 요컨대 적외선 통신을 본 발명의 변복조 방식으로 행한 경우라도, 종래의 4PPM 방식으로 사용한 적외선 발광 다이오드의 응답특성과 동일한 것을 사용할 수 있는 이점을 얻을 수 있다.

Claims

송신측에서 입력신호를 상기 입력신호의 비트수보다 많은 일정 비트수로 이루어지는 워드로 구성하고, 상기 워드 중에 있어서의 펄스가 존재하는 위치가 상기 입력신호의 패턴에 따라 다른 변조 신호열로 변환하여 수신측으로 송출하는 변복조 방식에 있어서,

상기 송신측은 입력신호를 n 비트 단위의 신호열로 합친 후, 상기 n 비트의 신호열을 (n+1) 비트로 구성되는 1 워드의 변조 신호열로 변조하여 1 비트씩 송출하고,

상기 수신측은 1 비트씩 수신한 신호열을 (n+1) 비트 단위의 신호열로 합친 후, 상기 (n+1) 비트의 신호를 n 비트의 신호열로 복조하여 1 비트씩 송출하는 것을 특징으로 하는 변복조 방식.
제 1 항에 있어서, 상기 n 은 3 비트이고,

상기 변조 신호열은 (n+1) = 4 비트이며, 「1000」,「0100」,「0010」,「0001」,「1001」,「0110」,「1010」,「0101」의 조합으로 이루어지는 것을 특징으로 하는 변복조 방식.
송신측에서 입력신호를 상기 입력신호의 비트수보다 많은 일정 비트수로 이루어지는 워드로 구성하고, 상기 워드 중에 있어서의 펄스가 존재하는 위치가 상기 입력신호의 패턴에 따라 다른 변조 신호열로 변환하여 수신측으로 송출하는 변복조 장치에 있어서,

상기 송신측은

상기 입력신호를 n 비트 단위의 신호열로 변환하는 제 1 변환수단과,

상기 변환수단에 의하여 변환된 n 비트의 신호열을 (n+1) 비트를 1 워드로 하는 변조 신호열로 변조하는 변조수단과,

상기 변조 수단에 의하여 변조된, (n+1) 비트를 1 워드로 하는 변조 신호열을 1 비트 단위로 송출하는 제 1 출력수단을 구비하는 것을 특징으로 하는 변복조 장치.
제 3 항에 있어서, 상기 수신측은

상기 송신측의 상기 제 1 출력수단에서 1 비트 단위로 송출된 신호를 (n+1) 비트 단위의 신호열로 변환하는 제 2 변환수단과,

상기 제 2 변환수단에 의하여 변환된 (n+1) 비트의 신호열을 변조 전의 n 비트로 구성되는 신호열로 복조하는 복조수단과,

상기 복조수단에 의하여 복조된 n 비트의 신호를 1 비트 단위로 송출하는 제 2 출력수단을 구비하는 것을 특징으로 하는 변복조 장치.
제 3 항에 있어서, 상기 변조수단은 「0」과「1」의 2 값으로 이루어지는 n 비트의 신호열의 전체 조합인 2 n 종류의 신호에 대하여 1 대 1 로 대응되는 (n+1) 비트를 1 워드로 하는 변조 신호열로 변환하고,

상기 2 n 종류의 변조 신호열은 상기 신호열이 어떠한 순서로 배열되어도「1」의 신호값이 연속되는 것이 최대 2 개 까지로 하고, 또한「0」의 신호값이 연속되는 것이 6 개 까지로 하는 것을 특징으로 하는 변복조 장치.
제 3 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 n 은 3 비트이고,

상기 변조 신호는 (n+1) = 4 조합으로 이루어지는 것을 특징으로 하는 변복조 장치.