JPH1141300A - 変復調方式および変復調装置 - Google Patents
変復調方式および変復調装置Info
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- JPH1141300A JPH1141300A JP9196182A JP19618297A JPH1141300A JP H1141300 A JPH1141300 A JP H1141300A JP 9196182 A JP9196182 A JP 9196182A JP 19618297 A JP19618297 A JP 19618297A JP H1141300 A JPH1141300 A JP H1141300A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
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- Dc Digital Transmission (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 赤外線を用いて送受信する際のデータ転送速
度を向上させる。 【解決手段】 ３ビットシリアルパラレル変換２００
は、入力クロック１１−１に同期して、入力信号１０−
１から３ビット単位でデータを取り込み、３ビットのパ
ラレルデータとしてデコーダ２０１に供給する。デコー
ダ２０１は、上記３ビットのパラレルデータを、予め上
記３ビットのパラレルデータに１対１で対応する４ビッ
トのパラレルデータに変換し、４ビットパラレルシリア
ル変換２０２に供給する。４ビットパラレルシリアル変
換２０２は、上記４ビットのパラレルデータを取り込
み、変調クロック１２−１に同期して、シリアルデータ
に変換し、変調信号１３−１として出力する。
度を向上させる。 【解決手段】 ３ビットシリアルパラレル変換２００
は、入力クロック１１−１に同期して、入力信号１０−
１から３ビット単位でデータを取り込み、３ビットのパ
ラレルデータとしてデコーダ２０１に供給する。デコー
ダ２０１は、上記３ビットのパラレルデータを、予め上
記３ビットのパラレルデータに１対１で対応する４ビッ
トのパラレルデータに変換し、４ビットパラレルシリア
ル変換２０２に供給する。４ビットパラレルシリアル変
換２０２は、上記４ビットのパラレルデータを取り込
み、変調クロック１２−１に同期して、シリアルデータ
に変換し、変調信号１３−１として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、赤外線通信機能を
有するパーソナルコンピュータ、携帯情報端末、その他
の一般家電製品と赤外線通信可能な送受信装置に関し、
特に、赤外線を用いて大量のデータを転送する変復調方
式および変復調装置に関する。
有するパーソナルコンピュータ、携帯情報端末、その他
の一般家電製品と赤外線通信可能な送受信装置に関し、
特に、赤外線を用いて大量のデータを転送する変復調方
式および変復調装置に関する。
【０００２】
【従来の技術】従来のパーソナルコンピュータの赤外線
通信で使われている変復調方式は、４値パルス位置変調
（4Pulse Position Modulation：以下、４ＰＰＭと略称
する）である。４ＰＰＭは「Infrared Data Associatio
n Serial Infrared Physical Link Specification Vers
ion 1.1」に記載されているように、２ビットの入力信
号を、１ワードが４ビットからなる変調信号に変調す
る。この際、該変調信号は、上記ワード中のいずれか１
つのビットにのみパルスを有し、しかも上記ワード中に
おける上記パルスの存在する位置が上記入力信号のパタ
ーンによって異なるものである。
通信で使われている変復調方式は、４値パルス位置変調
（4Pulse Position Modulation：以下、４ＰＰＭと略称
する）である。４ＰＰＭは「Infrared Data Associatio
n Serial Infrared Physical Link Specification Vers
ion 1.1」に記載されているように、２ビットの入力信
号を、１ワードが４ビットからなる変調信号に変調す
る。この際、該変調信号は、上記ワード中のいずれか１
つのビットにのみパルスを有し、しかも上記ワード中に
おける上記パルスの存在する位置が上記入力信号のパタ
ーンによって異なるものである。
【０００３】図９は、４ＰＰＭ方式の入力信号と変調信
号の対応を示す概念図である。図９において、上記変調
信号の第１ビットをａ、第２ビットをｂ、以下第３、４
ビットをそれぞれｃ、ｄとしている。上記入力信号の２
ビットが、「００」の時は上記変調信号の第１ビットａ
にパルスが存在し、上記入力信号の２ビットが、それぞ
れ「０１」、「１０」、「１１」の時には、上記変調信
号のそれぞれ第２ビットｂ、第３ビットｃ、第４ビット
ｄにパルスが存在している。
号の対応を示す概念図である。図９において、上記変調
信号の第１ビットをａ、第２ビットをｂ、以下第３、４
ビットをそれぞれｃ、ｄとしている。上記入力信号の２
ビットが、「００」の時は上記変調信号の第１ビットａ
にパルスが存在し、上記入力信号の２ビットが、それぞ
れ「０１」、「１０」、「１１」の時には、上記変調信
号のそれぞれ第２ビットｂ、第３ビットｃ、第４ビット
ｄにパルスが存在している。
【０００４】図１０は、第１の４ＰＰＭ方式のタイミン
グチャートである。図１０において、変調信号は、変調
クロックの立ち上がりに同期しており、該変調クロック
が４クロックで、４ビット（１ワード）の変調信号とな
る。入力信号は、入力クロックの立ち上がりに同期して
おり、該入力クロックが２クロックで２ビット（１ワー
ド）の入力信号となる。入力クロックの周波数は、変調
クロックに対して半分になっている。例えば、入力クロ
ックが４ＭＨｚの場合、変調クロックは８ＭＨｚとな
る。この場合、転送速度は４Ｍｂｐｓ（Mega Bit Per S
econd）である。
グチャートである。図１０において、変調信号は、変調
クロックの立ち上がりに同期しており、該変調クロック
が４クロックで、４ビット（１ワード）の変調信号とな
る。入力信号は、入力クロックの立ち上がりに同期して
おり、該入力クロックが２クロックで２ビット（１ワー
ド）の入力信号となる。入力クロックの周波数は、変調
クロックに対して半分になっている。例えば、入力クロ
ックが４ＭＨｚの場合、変調クロックは８ＭＨｚとな
る。この場合、転送速度は４Ｍｂｐｓ（Mega Bit Per S
econd）である。
【０００５】図において、１ワード中の上記変調信号の
第１ビットをａ、第２ビット、第３ビット、第４ビット
をそれぞれ、ｂ、ｃ、ｄとしている。第１のワードは前
記入力信号が「００」で、変調信号は第１ビットａにパ
ルスが存在している。第２のワードは入力信号が「０
１」であり、変調信号は第２ビットｂにパルスが存在し
ている。第３のワードは入力信号が「１０」であり、変
調信号は第３ビットｃにパルスが存在している。第４の
ワードは入力信号が「１１」であり、変調信号は第４ビ
ットｄにパルスが存在している。
第１ビットをａ、第２ビット、第３ビット、第４ビット
をそれぞれ、ｂ、ｃ、ｄとしている。第１のワードは前
記入力信号が「００」で、変調信号は第１ビットａにパ
ルスが存在している。第２のワードは入力信号が「０
１」であり、変調信号は第２ビットｂにパルスが存在し
ている。第３のワードは入力信号が「１０」であり、変
調信号は第３ビットｃにパルスが存在している。第４の
ワードは入力信号が「１１」であり、変調信号は第４ビ
ットｄにパルスが存在している。
【０００６】図１１は、第２の４ＰＰＭ方式のタイミン
グチャートである。図１１では、上述した図１０の第１
のワードと第４のワードとが連続した場合における変調
信号の波形を示している。図１１において、変調信号
は、第１のワードのａのビットと、第４のワードのｄの
ビットにパルスが存在している。この場合、パルスの無
いビットは、第１のワードのｂのビットから、第４のワ
ードのｃのビットまでの６ビットが連続している。４Ｐ
ＰＭ方式の場合、パルスの無いビットが連続するのは、
図１１に示す例の６ビットが最大である。
グチャートである。図１１では、上述した図１０の第１
のワードと第４のワードとが連続した場合における変調
信号の波形を示している。図１１において、変調信号
は、第１のワードのａのビットと、第４のワードのｄの
ビットにパルスが存在している。この場合、パルスの無
いビットは、第１のワードのｂのビットから、第４のワ
ードのｃのビットまでの６ビットが連続している。４Ｐ
ＰＭ方式の場合、パルスの無いビットが連続するのは、
図１１に示す例の６ビットが最大である。
【０００７】図１２は、第３の４ＰＰＭ方式のタイミン
グチャートである。図１２は、上述した図１０の第１の
ワードと第４のワードとが連続した場合における変調信
号の波形を示している。図１２において、変調信号は、
第４のワードのｄのビットと、第１のワードのａのビッ
トにパルスが存在している。この場合、パルスは２ビッ
ト連続して存在している。４ＰＰＭ方式の場合、パルス
が連続するのは、図１２に示す例の２ビットが最大であ
る。
グチャートである。図１２は、上述した図１０の第１の
ワードと第４のワードとが連続した場合における変調信
号の波形を示している。図１２において、変調信号は、
第４のワードのｄのビットと、第１のワードのａのビッ
トにパルスが存在している。この場合、パルスは２ビッ
ト連続して存在している。４ＰＰＭ方式の場合、パルス
が連続するのは、図１２に示す例の２ビットが最大であ
る。
【０００８】赤外線通信においては、変調信号のパルス
幅は、赤外線発光ダイオードの応答特性に影響を受け
る。本来の変調信号のパルス幅に対して、赤外線発光ダ
イオードの応答特性に影響を受けた変調信号のパルス幅
は、広がったり狭まったりする。
幅は、赤外線発光ダイオードの応答特性に影響を受け
る。本来の変調信号のパルス幅に対して、赤外線発光ダ
イオードの応答特性に影響を受けた変調信号のパルス幅
は、広がったり狭まったりする。
【０００９】パルスの連続ビットが多い場合や、パルス
の無いビットが多く連続する場合は、受信側の赤外線ダ
イオードの応答特性に影響を受けた変調信号と変調クロ
ックとの同期がとれず、正常な通信ができない。４ＰＰ
Ｍ方式の場合、前述した通り、パルスの連続ビットは最
大で２ビットであり、パルスの無いビットの連続は最大
で６ビットと少ない。また、変調クロックの周波数をあ
げると、本来の変調信号のパルス幅が狭まり、赤外線発
光ダイオードの応答が変調信号の変化に追従できず、正
常な通信ができない。そのため、従来の赤外線通信にお
いては、変復調方式を４ＰＰＭ方式、変調クロックの周
波数を８ＭＨｚ、転送速度を４Ｍｂｐｓとした通信方式
が用いられている。
の無いビットが多く連続する場合は、受信側の赤外線ダ
イオードの応答特性に影響を受けた変調信号と変調クロ
ックとの同期がとれず、正常な通信ができない。４ＰＰ
Ｍ方式の場合、前述した通り、パルスの連続ビットは最
大で２ビットであり、パルスの無いビットの連続は最大
で６ビットと少ない。また、変調クロックの周波数をあ
げると、本来の変調信号のパルス幅が狭まり、赤外線発
光ダイオードの応答が変調信号の変化に追従できず、正
常な通信ができない。そのため、従来の赤外線通信にお
いては、変復調方式を４ＰＰＭ方式、変調クロックの周
波数を８ＭＨｚ、転送速度を４Ｍｂｐｓとした通信方式
が用いられている。
【００１０】図１３は、４ＰＰＭ方式における送信側の
変調回路の一構成例を示す回路図である。図１３におい
て、２５０は２ビットシリアルパラレル変換、２５１は
デコーダ、２５２は４ビットパラレルシリアル変換であ
る。１０−３は入力信号であり、２ビットシリアルパラ
レル変換２５０のデータ入力に供給され、１１−３は入
力クロックであり、２ビットシリアルパラレル変換２５
０のクロック入力に供給される。１２−３は、変調クロ
ックであり、４ビットパラレルシリアル変換２５２のク
ロック入力に供給され、１３−３は、変調信号であり、
４ビットパラレルシリアル変換２５２のデータ出力から
出力される。
変調回路の一構成例を示す回路図である。図１３におい
て、２５０は２ビットシリアルパラレル変換、２５１は
デコーダ、２５２は４ビットパラレルシリアル変換であ
る。１０−３は入力信号であり、２ビットシリアルパラ
レル変換２５０のデータ入力に供給され、１１−３は入
力クロックであり、２ビットシリアルパラレル変換２５
０のクロック入力に供給される。１２−３は、変調クロ
ックであり、４ビットパラレルシリアル変換２５２のク
ロック入力に供給され、１３−３は、変調信号であり、
４ビットパラレルシリアル変換２５２のデータ出力から
出力される。
【００１１】上記デコーダ２５１は、インバータ３５
１、３５２と、ＡＮＤ４５１、４５２、４５３、４５４
とで構成されている。上記インバータ３５１の入力は、
２ビットシリアルパラレル変換２５０の第１の出力に接
続され、インバータ３５２の入力は、２ビットシリアル
パラレル変換２５０の第２の出力に接続されている。ま
た、ＡＮＤ４５１の入力は、２ビットシリアルパラレル
変換２５０の第１の出力と第２の出力とに接続され、Ａ
ＮＤ４５２の入力は、インバータ３５１の出力と２ビッ
トシリアルパラレル変換２５０の第２の出力とに接続さ
れている。次に、ＡＮＤ４５３の入力は、２ビットシリ
アルパラレル変換２５０の第１の出力とインバータ３５
２の出力とに接続され、ＡＮＤ４５４の入力は、インバ
ータ３５１の出力とインバータ３５２の出力とに接続さ
れている。４ビットパラレルシリアル変換２５２の第
１、第２、第３、第４のそれぞれのデータ入力は、それ
ぞれＡＮＤ４５１、４５２、４５３、４５４の出力に接
続されている。
１、３５２と、ＡＮＤ４５１、４５２、４５３、４５４
とで構成されている。上記インバータ３５１の入力は、
２ビットシリアルパラレル変換２５０の第１の出力に接
続され、インバータ３５２の入力は、２ビットシリアル
パラレル変換２５０の第２の出力に接続されている。ま
た、ＡＮＤ４５１の入力は、２ビットシリアルパラレル
変換２５０の第１の出力と第２の出力とに接続され、Ａ
ＮＤ４５２の入力は、インバータ３５１の出力と２ビッ
トシリアルパラレル変換２５０の第２の出力とに接続さ
れている。次に、ＡＮＤ４５３の入力は、２ビットシリ
アルパラレル変換２５０の第１の出力とインバータ３５
２の出力とに接続され、ＡＮＤ４５４の入力は、インバ
ータ３５１の出力とインバータ３５２の出力とに接続さ
れている。４ビットパラレルシリアル変換２５２の第
１、第２、第３、第４のそれぞれのデータ入力は、それ
ぞれＡＮＤ４５１、４５２、４５３、４５４の出力に接
続されている。
【００１２】上述した構成において、上記２ビットシリ
アルパラレル変換２５０は、入力クロック１１−３に同
期して、入力信号１０−３から２ビットのシリアルデー
タ「００」を取り込んだ場合には、第１の出力に「０」
を出力し、第２の出力に「０」を出力する。デコーダ２
５１は、２ビットシリアルパラレル変換２５０の出力信
号を受けて、ＡＮＤ４５１に「０」を出力し、ＡＮＤ４
５２に「０」を出力し、ＡＮＤ４５３に「０」を出力
し、ＡＮＤ４５４に「１」を出力する。
アルパラレル変換２５０は、入力クロック１１−３に同
期して、入力信号１０−３から２ビットのシリアルデー
タ「００」を取り込んだ場合には、第１の出力に「０」
を出力し、第２の出力に「０」を出力する。デコーダ２
５１は、２ビットシリアルパラレル変換２５０の出力信
号を受けて、ＡＮＤ４５１に「０」を出力し、ＡＮＤ４
５２に「０」を出力し、ＡＮＤ４５３に「０」を出力
し、ＡＮＤ４５４に「１」を出力する。
【００１３】４ビットパラレルシリアル変換２５２は、
ＡＮＤ４５１の出力を第１のデータ入力、ＡＮＤ４５２
の出力を第２のデータ入力、ＡＮＤ４５３の出力を第３
のデータ入力、ＡＮＤ４５４の出力を第４のデータ入力
にパラレルに取り込む。そして、４ビットパラレルシリ
アル変換２５２は、変調クロック１２−３に同期してシ
リアルに、第４のデータ入力、第３のデータ入力、第２
のデータ入力、第１のデータ入力を、変調信号１３−３
に順次出力する。すなわち、変調信号１３−３には、４
ビットシリアルデータ「１０００」が出力される。この
動作は、前述した図１０において、第１のワードの変調
を示している。
ＡＮＤ４５１の出力を第１のデータ入力、ＡＮＤ４５２
の出力を第２のデータ入力、ＡＮＤ４５３の出力を第３
のデータ入力、ＡＮＤ４５４の出力を第４のデータ入力
にパラレルに取り込む。そして、４ビットパラレルシリ
アル変換２５２は、変調クロック１２−３に同期してシ
リアルに、第４のデータ入力、第３のデータ入力、第２
のデータ入力、第１のデータ入力を、変調信号１３−３
に順次出力する。すなわち、変調信号１３−３には、４
ビットシリアルデータ「１０００」が出力される。この
動作は、前述した図１０において、第１のワードの変調
を示している。
【００１４】同様に、２ビットシリアルパラレル変換２
５０が、入力信号１０−３から２ビットのシリアルデー
タ「０１」を取り込んだ場合には、ＡＮＤ４５１に
「０」、ＡＮＤ４５２に「０」、ＡＮＤ４５３に
「１」、ＡＮＤ４５４に「０」を出力する。すなわち、
変調信号１３−３には、４ビットシリアルデータ「０１
００」が出力される。この動作は、前述した図１０にお
いて、第２のワ−ドの変調を示している。
５０が、入力信号１０−３から２ビットのシリアルデー
タ「０１」を取り込んだ場合には、ＡＮＤ４５１に
「０」、ＡＮＤ４５２に「０」、ＡＮＤ４５３に
「１」、ＡＮＤ４５４に「０」を出力する。すなわち、
変調信号１３−３には、４ビットシリアルデータ「０１
００」が出力される。この動作は、前述した図１０にお
いて、第２のワ−ドの変調を示している。
【００１５】同様に、２ビットシリアルパラレル変換２
５０が、入力信号１０−３から２ビットのシリアルデー
タ「１０」を取り込んだ場合には、ＡＮＤ４５１に
「０」、ＡＮＤ４５２に「１」、ＡＮＤ４５３に
「０」、ＡＮＤ４５４に「０」を出力する。すなわち、
変調信号１３−３には、４ビットシリアルデータ「００
１０」が出力される。この動作は、前述した図１０にお
いて、第３のワードの変調を示している。
５０が、入力信号１０−３から２ビットのシリアルデー
タ「１０」を取り込んだ場合には、ＡＮＤ４５１に
「０」、ＡＮＤ４５２に「１」、ＡＮＤ４５３に
「０」、ＡＮＤ４５４に「０」を出力する。すなわち、
変調信号１３−３には、４ビットシリアルデータ「００
１０」が出力される。この動作は、前述した図１０にお
いて、第３のワードの変調を示している。
【００１６】同様に、２ビットシリアルパラレル変換２
５０が、入力信号１０−３から２ビットのシリアルデー
タ「１１」を取り込んだ場合には、ＡＮＤ４５１に
「１」、ＡＮＤ４５２に「０」、ＡＮＤ４５３に
「０」、ＡＮＤ４５４に「０」を出力する。すなわち、
変調信号１３−３には、４ビットシリアルデータ「００
０１」が出力される。この動作は、前述した図１０にお
いて、第４のワードの変調を示している。
５０が、入力信号１０−３から２ビットのシリアルデー
タ「１１」を取り込んだ場合には、ＡＮＤ４５１に
「１」、ＡＮＤ４５２に「０」、ＡＮＤ４５３に
「０」、ＡＮＤ４５４に「０」を出力する。すなわち、
変調信号１３−３には、４ビットシリアルデータ「００
０１」が出力される。この動作は、前述した図１０にお
いて、第４のワードの変調を示している。
【００１７】図１４は、４ＰＰＭ方式の受信側の復調回
路の一構成例を示す回路図である。図１４において、２
５３は４ビットシリアルパラレル変換、２５４は工ンコ
ータ、２５５は２ビットパラレルシリアル変換である。
１３−４は、変調信号であり、４ビットシリアルパラレ
ル変換２５３のデータ入力に供給され、１２−４は、変
調クロックであり、４ビットシリアルパラレル変換２５
３のクロック入力に供給されている。１１−４は、入力
クロックであり、２ビットパラレルシリアル変換２５５
のクロック入力に供給され、１０−４は、出力信号であ
り、２ビットパラレルシリアル変換２５５のデータ出力
から出力されている。
路の一構成例を示す回路図である。図１４において、２
５３は４ビットシリアルパラレル変換、２５４は工ンコ
ータ、２５５は２ビットパラレルシリアル変換である。
１３−４は、変調信号であり、４ビットシリアルパラレ
ル変換２５３のデータ入力に供給され、１２−４は、変
調クロックであり、４ビットシリアルパラレル変換２５
３のクロック入力に供給されている。１１−４は、入力
クロックであり、２ビットパラレルシリアル変換２５５
のクロック入力に供給され、１０−４は、出力信号であ
り、２ビットパラレルシリアル変換２５５のデータ出力
から出力されている。
【００１８】エンコーダ２５４は、ＯＲ５５１、５５２
で構成されている。ＯＲ５５１の入力は、４ビットシリ
アルパラレル変換２５３の第１の出力と第３の出力とに
接続され、ＯＲ５５２の入力は、４ビットシリアルパラ
レル変換２５３の第１の出力と第２の出力とに接続され
ている。また、２ビットパラレルシリアル変換２５５の
第１、第２のそれぞれのデータ入力は、それぞれＯＲ５
５１、５５２の出力に接続されている。
で構成されている。ＯＲ５５１の入力は、４ビットシリ
アルパラレル変換２５３の第１の出力と第３の出力とに
接続され、ＯＲ５５２の入力は、４ビットシリアルパラ
レル変換２５３の第１の出力と第２の出力とに接続され
ている。また、２ビットパラレルシリアル変換２５５の
第１、第２のそれぞれのデータ入力は、それぞれＯＲ５
５１、５５２の出力に接続されている。
【００１９】上述した構成において、上記４ビットシリ
アルパラレル変換２５３は、変調クロック１２−４に同
期して、変調信号１３−４から４ビットのシリアルデー
タ「１０００」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「０」、第３の出力に「０」、第
４の出力に「１」を出力する。エンコーダ２５４は、４
ビットシリアルパラレル変換の出力信号を受けて、ＯＲ
５５１の出力に「０」、ＯＲ５５２の出力に「０」を出
力する。２ビットパラレルシリアル変換は、ＯＲ５５１
の出力を第１のデータ入力に、ＯＲ５５２の出力を第２
のデータ入力にパラレルに取り込み、入力クロック１１
−４に同期して、第２のデータ入力、第１のデータ入力
を、順番に出力信号１０−４としてシリアルに出力す
る。すなわち、出力信号１０−４には、２ビットシリア
ルデータ「００」が出力される。この動作は、前述した
図１０において、第２のワードの復調を示している。
アルパラレル変換２５３は、変調クロック１２−４に同
期して、変調信号１３−４から４ビットのシリアルデー
タ「１０００」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「０」、第３の出力に「０」、第
４の出力に「１」を出力する。エンコーダ２５４は、４
ビットシリアルパラレル変換の出力信号を受けて、ＯＲ
５５１の出力に「０」、ＯＲ５５２の出力に「０」を出
力する。２ビットパラレルシリアル変換は、ＯＲ５５１
の出力を第１のデータ入力に、ＯＲ５５２の出力を第２
のデータ入力にパラレルに取り込み、入力クロック１１
−４に同期して、第２のデータ入力、第１のデータ入力
を、順番に出力信号１０−４としてシリアルに出力す
る。すなわち、出力信号１０−４には、２ビットシリア
ルデータ「００」が出力される。この動作は、前述した
図１０において、第２のワードの復調を示している。
【００２０】同様に、４ビットシリアルパラレル変換２
５３が、変調信号１３−４から４ビットのシリアルデー
タ「０１００」を取り込んだ場合には、ＯＲ５５１に
「１」、ＯＲ５５２に「０」を出力する。すなわち、出
力信号１０−４には、２ビットシリアルデータ「０１」
が出力される。この動作は、前述した図１０において、
第２のワードの復調を示している。
５３が、変調信号１３−４から４ビットのシリアルデー
タ「０１００」を取り込んだ場合には、ＯＲ５５１に
「１」、ＯＲ５５２に「０」を出力する。すなわち、出
力信号１０−４には、２ビットシリアルデータ「０１」
が出力される。この動作は、前述した図１０において、
第２のワードの復調を示している。
【００２１】同様に、４ビットシリアルパラレル変換２
５３が、変調信号１３−４から４ビットのシリアルデー
タ「００１０」を取り込んだ場合には、ＯＲ５５１に
「０」、ＯＲ５５２に「１」を出力する。すなわち、出
力信号１０−４には、２ビットシリアルデータ「１０」
が出力される。この動作は、前述した図１０において、
第３のワードの復調を示している。
５３が、変調信号１３−４から４ビットのシリアルデー
タ「００１０」を取り込んだ場合には、ＯＲ５５１に
「０」、ＯＲ５５２に「１」を出力する。すなわち、出
力信号１０−４には、２ビットシリアルデータ「１０」
が出力される。この動作は、前述した図１０において、
第３のワードの復調を示している。
【００２２】同様に、４ビットシリアルパラレル変換２
５３が、変調信号１３−４から４ビットのシリアルデー
タ「０００１」を取り込んだ場合には、ＯＲ５５１に
「１」、ＯＲ５５２に「１」を出力する。すなわち、出
力信号１０−４には、２ビットシリアルデータ「１１」
が出力される。この動作は、前述した図１０において、
第４のワードの復調を示している。
５３が、変調信号１３−４から４ビットのシリアルデー
タ「０００１」を取り込んだ場合には、ＯＲ５５１に
「１」、ＯＲ５５２に「１」を出力する。すなわち、出
力信号１０−４には、２ビットシリアルデータ「１１」
が出力される。この動作は、前述した図１０において、
第４のワードの復調を示している。
【００２３】
【発明が解決しようとする課題】ところで、４ＰＰＭ方
式では、データ転送の速度は、入力クロック周波数によ
って決まる。従来の４ＰＰＭ方式では、入力クロックの
周波数が４ＭＨｚの場合、変調クロックは８ＭＨｚであ
り、データ転送速度は４Ｍｂｐｓとなる。この場合、入
力クロックの周波数に対して、変調クロックの周波数は
半分である。このように、従来の４ＰＰＭ方式では、２
ビットの入力信号を、４ビットの変調信号に変調して送
信しているため、データ転送速度が遅いという問題があ
る。
式では、データ転送の速度は、入力クロック周波数によ
って決まる。従来の４ＰＰＭ方式では、入力クロックの
周波数が４ＭＨｚの場合、変調クロックは８ＭＨｚであ
り、データ転送速度は４Ｍｂｐｓとなる。この場合、入
力クロックの周波数に対して、変調クロックの周波数は
半分である。このように、従来の４ＰＰＭ方式では、２
ビットの入力信号を、４ビットの変調信号に変調して送
信しているため、データ転送速度が遅いという問題があ
る。
【００２４】また、赤外線通信を４ＰＰＭ方式で行う場
合、変調クロックの周波数を上げてデータ転送速度を上
げようとすると、赤外線発光ダイオードの応答特性が変
調信号の変化に追従せず赤外線通信ができなくなる。そ
のため、変調クロックの周波数を上げることはできない
という問題がある。
合、変調クロックの周波数を上げてデータ転送速度を上
げようとすると、赤外線発光ダイオードの応答特性が変
調信号の変化に追従せず赤外線通信ができなくなる。そ
のため、変調クロックの周波数を上げることはできない
という問題がある。
【００２５】この発明は上述した事情に鑑みてなされた
もので、データ転送速度を向上させることができる変復
調方式および変復調装置を提供することを目的としてい
る。
もので、データ転送速度を向上させることができる変復
調方式および変復調装置を提供することを目的としてい
る。
【００２６】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、送信側で、入力信
号を、該入力信号のビット数よりも多い一定ビット数か
らなるワードにより構成し、前記ワード中におけるパル
スの存在する位置が前記入力信号のパターンによって異
なる変調信号列に変換して受信側に送出する変復調方式
において、前記送信側は、入力信号をｎビット単位の信
号列にまとめた後、該ｎビットの信号列を（ｎ＋１）ビ
ットで構成される１ワードの変調信号列に変調し、１ビ
ットずつ送出し、前記受信側は、１ビットずつ受信した
信号列を、（ｎ＋１）ビット単位の信号列にまとめた
後、該（ｎ＋１）ビットの信号をｎビットの信号列に復
調し、１ビットずつ送出することを特徴とする。
るために、請求項１記載の発明では、送信側で、入力信
号を、該入力信号のビット数よりも多い一定ビット数か
らなるワードにより構成し、前記ワード中におけるパル
スの存在する位置が前記入力信号のパターンによって異
なる変調信号列に変換して受信側に送出する変復調方式
において、前記送信側は、入力信号をｎビット単位の信
号列にまとめた後、該ｎビットの信号列を（ｎ＋１）ビ
ットで構成される１ワードの変調信号列に変調し、１ビ
ットずつ送出し、前記受信側は、１ビットずつ受信した
信号列を、（ｎ＋１）ビット単位の信号列にまとめた
後、該（ｎ＋１）ビットの信号をｎビットの信号列に復
調し、１ビットずつ送出することを特徴とする。
【００２７】また、請求項２記載の発明では、請求項１
記載の変復調方式において、前記ｎは、３ビットであ
り、前記変調信号列は、（ｎ＋１）＝４ビットであり、
「１０００」、「０１００」、「００１０」、「０００
１」、「１００１」、「０１１０」、「１０１０」、
「０１０１」の組み合わせからなることを特徴とする。
記載の変復調方式において、前記ｎは、３ビットであ
り、前記変調信号列は、（ｎ＋１）＝４ビットであり、
「１０００」、「０１００」、「００１０」、「０００
１」、「１００１」、「０１１０」、「１０１０」、
「０１０１」の組み合わせからなることを特徴とする。
【００２８】また、上述した問題点を解決するために、
請求項３記載の発明では、送信側で、入力信号を該入力
信号のビット数よりも多い一定ビット数からなるワード
により構成し、前記ワード中におけるパルスの存在する
位置が前記入力信号のパターンによって異なる変調信号
列に変換して受信側に送出する変復調装置において、前
記送信側は、前記入力信号をｎビット単位の信号列に変
換する第１の変換手段と、前記変換手段によって変換さ
れたｎビットの信号列を、（ｎ＋１）ビットを１ワード
とする変調信号列に変調する変調手段と、前記変調手段
によって変調された、（ｎ＋１）ビットを１ワードとす
る変調信号列を１ビット単位で送出する第１の出力手段
とを具備することを特徴とする。
請求項３記載の発明では、送信側で、入力信号を該入力
信号のビット数よりも多い一定ビット数からなるワード
により構成し、前記ワード中におけるパルスの存在する
位置が前記入力信号のパターンによって異なる変調信号
列に変換して受信側に送出する変復調装置において、前
記送信側は、前記入力信号をｎビット単位の信号列に変
換する第１の変換手段と、前記変換手段によって変換さ
れたｎビットの信号列を、（ｎ＋１）ビットを１ワード
とする変調信号列に変調する変調手段と、前記変調手段
によって変調された、（ｎ＋１）ビットを１ワードとす
る変調信号列を１ビット単位で送出する第１の出力手段
とを具備することを特徴とする。
【００２９】また、請求項４記載の発明では、請求項３
記載の変復調装置において、前記受信側は、前記送信側
の前記第１の出力手段から１ビット単位で送出された信
号を（ｎ＋１）ビット単位の信号列に変換する第２の変
換手段と、前記第２の変換手段によって変換された（ｎ
＋１）ビットの信号列を変調前のｎビット構成の信号列
に復調する復調手段と、前記復調手段によって復調され
たｎビットの信号を１ビット単位で送出する第２の出力
手段とを具備することを特徴とする。
記載の変復調装置において、前記受信側は、前記送信側
の前記第１の出力手段から１ビット単位で送出された信
号を（ｎ＋１）ビット単位の信号列に変換する第２の変
換手段と、前記第２の変換手段によって変換された（ｎ
＋１）ビットの信号列を変調前のｎビット構成の信号列
に復調する復調手段と、前記復調手段によって復調され
たｎビットの信号を１ビット単位で送出する第２の出力
手段とを具備することを特徴とする。
【００３０】また、請求項５記載の発明では、請求項３
記載の変復調装置において、前記変調手段は、「０」と
「１」の２値からなるｎビットの信号列の全組み合わせ
である２n種類の信号に対し、１対１で対応する（ｎ＋
１）ビットを１ワードとする変調信号列に変換し、前記
２n種類の変調信号列は、該信号列がいかなる順番に並
んでも「１」の信号値が連続することが最大２つまでと
し、かつ、「０」の信号値が連続することが６つまでと
することを特徴とする。
記載の変復調装置において、前記変調手段は、「０」と
「１」の２値からなるｎビットの信号列の全組み合わせ
である２n種類の信号に対し、１対１で対応する（ｎ＋
１）ビットを１ワードとする変調信号列に変換し、前記
２n種類の変調信号列は、該信号列がいかなる順番に並
んでも「１」の信号値が連続することが最大２つまでと
し、かつ、「０」の信号値が連続することが６つまでと
することを特徴とする。
【００３１】また、請求項６記載の発明では、請求項３
ないし５のいずれかに記載の変復調装置において、前記
ｎは、３ビットであり、前記変調信号は、（ｎ＋１）＝
４ビットであり、「１０００」、「０１００」、「００
１０」、「０００１」、「１００１」、「０１１０」、
「１０１０」、「０１０１」の組み合わせからなること
を特徴とする。
ないし５のいずれかに記載の変復調装置において、前記
ｎは、３ビットであり、前記変調信号は、（ｎ＋１）＝
４ビットであり、「１０００」、「０１００」、「００
１０」、「０００１」、「１００１」、「０１１０」、
「１０１０」、「０１０１」の組み合わせからなること
を特徴とする。
【００３２】本発明では、入力信号のｎ＝３ビットを
（ｎ＋１）＝４ビットに変調して転送する。同じ変調信
号４ビットの中に、転送できるデータビット数が３ビッ
ト存在することになり、１．５倍になるので、データ転
送速度を１．５倍に上げることが可能になる。
（ｎ＋１）＝４ビットに変調して転送する。同じ変調信
号４ビットの中に、転送できるデータビット数が３ビッ
ト存在することになり、１．５倍になるので、データ転
送速度を１．５倍に上げることが可能になる。
【００３３】
【発明の実施の形態】以下、本発明の実施例を詳細に説
明する。
明する。
【００３４】Ａ．実施例の構成（信号） 図１は、本発明の一実施例による変復調方式による変復
調方式の入力信号と変調信号との対応を示す概念図であ
る。図１において、変調信号の第１ビットをａ、第２ビ
ットをｂ、以下第３、４ビットをそれぞれｃ、ｄとして
いる。入力信号の３ビットが「０００」の時は、変調信
号の第１ビットａにパルスが存在している。また、入力
信号の３ビットが「００１」の時は、変調信号の第２ビ
ットｂにパルスが存在している。また、入力信号の３ビ
ットが「０１０」の時は、変調信号の第３ビットｃにパ
ルスが存在している。また、入力信号の３ビットが「０
１１」の時は、変調信号の第４ビットｄにパルスが存在
している。入力信号の３ビットが「１００」の時は、変
調信号の第１ビットａと第４ビットｄとにパルスが存在
している。
調方式の入力信号と変調信号との対応を示す概念図であ
る。図１において、変調信号の第１ビットをａ、第２ビ
ットをｂ、以下第３、４ビットをそれぞれｃ、ｄとして
いる。入力信号の３ビットが「０００」の時は、変調信
号の第１ビットａにパルスが存在している。また、入力
信号の３ビットが「００１」の時は、変調信号の第２ビ
ットｂにパルスが存在している。また、入力信号の３ビ
ットが「０１０」の時は、変調信号の第３ビットｃにパ
ルスが存在している。また、入力信号の３ビットが「０
１１」の時は、変調信号の第４ビットｄにパルスが存在
している。入力信号の３ビットが「１００」の時は、変
調信号の第１ビットａと第４ビットｄとにパルスが存在
している。
【００３５】次に、入力信号の３ビットが「１０１」の
時は、変調信号の第２ビットｂと第３ビットｃとにパル
スが存在している。また、入力信号の３ビットが「１１
０」の時は、変調信号の第１ビットａと第３ビットｃに
パルスが存在している。そして、入力信号の３ビットが
「１１１」の時は、変調信号の第２ビットｂと第４ビッ
トｄとにパルスが存在している。
時は、変調信号の第２ビットｂと第３ビットｃとにパル
スが存在している。また、入力信号の３ビットが「１１
０」の時は、変調信号の第１ビットａと第３ビットｃに
パルスが存在している。そして、入力信号の３ビットが
「１１１」の時は、変調信号の第２ビットｂと第４ビッ
トｄとにパルスが存在している。
【００３６】次に、図２は、本発明の変復調方式による
第１のタイミングチャートである。図２において、変調
信号は、変調クロックの立ち上がりに同期しており、変
調クロックが４クロックで、４ビットで構成される１ワ
ードの変調信号となる。入力信号は、入力クロックの立
ち上がりに同期しており、入力クロックが３クロック
で、３ビットで構成される１ワードの入力信号となる。
第１のタイミングチャートである。図２において、変調
信号は、変調クロックの立ち上がりに同期しており、変
調クロックが４クロックで、４ビットで構成される１ワ
ードの変調信号となる。入力信号は、入力クロックの立
ち上がりに同期しており、入力クロックが３クロック
で、３ビットで構成される１ワードの入力信号となる。
【００３７】入力クロックの周波数は、変調クロックに
対して３／４になっている。例えば、入力クロックが６
ＭＨｚの場合、変調クロックは８ＭＨｚとなる。この場
合、転送速度は６Ｍｂｐｓである。なお、１ワード中の
変調信号の構成については図１と同様であり、同一の符
号を付けている。第１のワードは、入力信号が「００
０」で、変調信号の第１ビットａにパルスが存在してい
る。第２のワ一ドは、入力信号が「００１」で、変調信
号の第２ビットｂにパルスが存在している。第３のワー
ドは、入力信号が「０１０」で、変調信号の第３ビット
ｃにパルスが存在している。同様に、第４のワードは、
入力信号が「０１１」で、変調信号の第４ビットｄにパ
ルスが存在している。第５のワードは、入力信号が「１
００」で、変調信号の第１ビットａと第４ビットｄとに
パルスが存在している。第６のワードは、入力信号が
「１０１」で、変調信号の第２ビットｂと第３ビットｃ
とにパルスが存在している。第７のワードは、入力信号
が「１１０」で、変調信号の第１ビットａと第３ビット
ｃとにパルスが存在している。第８のワードは、入力信
号が「１１１」で、変調信号の第２ビットｂと第４ビッ
トｄとにパルスが存在している。
対して３／４になっている。例えば、入力クロックが６
ＭＨｚの場合、変調クロックは８ＭＨｚとなる。この場
合、転送速度は６Ｍｂｐｓである。なお、１ワード中の
変調信号の構成については図１と同様であり、同一の符
号を付けている。第１のワードは、入力信号が「００
０」で、変調信号の第１ビットａにパルスが存在してい
る。第２のワ一ドは、入力信号が「００１」で、変調信
号の第２ビットｂにパルスが存在している。第３のワー
ドは、入力信号が「０１０」で、変調信号の第３ビット
ｃにパルスが存在している。同様に、第４のワードは、
入力信号が「０１１」で、変調信号の第４ビットｄにパ
ルスが存在している。第５のワードは、入力信号が「１
００」で、変調信号の第１ビットａと第４ビットｄとに
パルスが存在している。第６のワードは、入力信号が
「１０１」で、変調信号の第２ビットｂと第３ビットｃ
とにパルスが存在している。第７のワードは、入力信号
が「１１０」で、変調信号の第１ビットａと第３ビット
ｃとにパルスが存在している。第８のワードは、入力信
号が「１１１」で、変調信号の第２ビットｂと第４ビッ
トｄとにパルスが存在している。
【００３８】次に、図３は、本発明の変復調方式による
第２のタイミングチャートである。図３では、上述した
図２に示す第１のワードと第４のワードとが連続した場
合における変調信号の波形を示している。図３におい
て、変調信号は、第１のワードの第１ビットａと、第４
のワードの第４ビットｄとにパルスが存在している。こ
の場合、パルスの無いビットは、第１のワードの第２ビ
ットｂから、第４のワードの第３ビットｃまでの６ビッ
トに連続して存在している。本発明の変復調方式の場
合、パルスの無いビットが連続するのは、図３に示す例
の６ビットが最大である。これは、４ＰＰＭ方式の場合
と同じである。
第２のタイミングチャートである。図３では、上述した
図２に示す第１のワードと第４のワードとが連続した場
合における変調信号の波形を示している。図３におい
て、変調信号は、第１のワードの第１ビットａと、第４
のワードの第４ビットｄとにパルスが存在している。こ
の場合、パルスの無いビットは、第１のワードの第２ビ
ットｂから、第４のワードの第３ビットｃまでの６ビッ
トに連続して存在している。本発明の変復調方式の場
合、パルスの無いビットが連続するのは、図３に示す例
の６ビットが最大である。これは、４ＰＰＭ方式の場合
と同じである。
【００３９】次に、図４は、本発明の変復調方式による
第３のタイミングチャートである。図４では、上述した
図２に示す第４のワード、第５のワード、第７のワード
および第６のワードが連続した場合における変調信号の
波形を示している。図４において、変調信号は、第４の
ワードの第４ビットｄと、第５のワードの第１ビットａ
とにパルスが２ビット連続して存在している。また、第
５のワードの第４ビットｄと、第７のワードの第１ビッ
トａとにパルスが２ビット連続して存在している。ま
た、第６のワードの第２ビットｂと、同ワードの第３ビ
ットｃとにパルスが２ビット連続して存在している。本
発明の変復調方式の場合、変調信号にパルスが２ビット
連続する例は他にも存在するが、パルスの連続するビッ
トは２ビットが最大である。これは、４ＰＰＭ方式の場
合と同じである。
第３のタイミングチャートである。図４では、上述した
図２に示す第４のワード、第５のワード、第７のワード
および第６のワードが連続した場合における変調信号の
波形を示している。図４において、変調信号は、第４の
ワードの第４ビットｄと、第５のワードの第１ビットａ
とにパルスが２ビット連続して存在している。また、第
５のワードの第４ビットｄと、第７のワードの第１ビッ
トａとにパルスが２ビット連続して存在している。ま
た、第６のワードの第２ビットｂと、同ワードの第３ビ
ットｃとにパルスが２ビット連続して存在している。本
発明の変復調方式の場合、変調信号にパルスが２ビット
連続する例は他にも存在するが、パルスの連続するビッ
トは２ビットが最大である。これは、４ＰＰＭ方式の場
合と同じである。
【００４０】Ｂ．実施例の構成（変調回路） 図５は、本発明の変復調方式による送信側の変調回路の
一構成例を示す回路図でる。図５において、２００は、
３ビットシリアルパラレル変換、２０１はデコーダ、２
０２は４ビットパラレルシリアル変換である。１０−１
は、入力信号であり、３ビットシリアルパラレル変換２
００のデータ入力に供給され、１１−１は、クロック入
力であり、３ビットシリアルパラレル変換２００のクロ
ック入力に供給されている。１２−１は、変調クロック
であり、４ビットパラレルシリアル変換２０２のクロッ
ク入力に供給され、１３−１は変調信号であり、４ビッ
トパラレルシリアル変換２０２のデータ出力から出力さ
れている。
一構成例を示す回路図でる。図５において、２００は、
３ビットシリアルパラレル変換、２０１はデコーダ、２
０２は４ビットパラレルシリアル変換である。１０−１
は、入力信号であり、３ビットシリアルパラレル変換２
００のデータ入力に供給され、１１−１は、クロック入
力であり、３ビットシリアルパラレル変換２００のクロ
ック入力に供給されている。１２−１は、変調クロック
であり、４ビットパラレルシリアル変換２０２のクロッ
ク入力に供給され、１３−１は変調信号であり、４ビッ
トパラレルシリアル変換２０２のデータ出力から出力さ
れている。
【００４１】デコーダ２０１の第１、第２、第３の入力
は、それぞれ３ビットシリアルパラレル変換２００の第
１、第２、第３のデータ出力と接続されている。デコー
ダ２０１の第１、第２、第３、第４の出力は、それぞれ
４ビットパラレルシリアル変換２０２の第１、第２、第
３、第４のデータ入力と接続されている。
は、それぞれ３ビットシリアルパラレル変換２００の第
１、第２、第３のデータ出力と接続されている。デコー
ダ２０１の第１、第２、第３、第４の出力は、それぞれ
４ビットパラレルシリアル変換２０２の第１、第２、第
３、第４のデータ入力と接続されている。
【００４２】次に、図６は、上述したデコーダ２０１の
構成を示す回路図である。図６において、デコーダ２０
１は、第１の入力ＩＤ０、第２の入力ＩＤ１、第３の入
力ＩＤ２と、第１の出力ＯＤ０、第２の出力ＯＤ１、第
３の出力ＯＤ２、第４の出力ＯＤ３と、インバータ３０
０、３０１、３０２と、ＡＮＤ４００、４０１、４０
２、４０３、４０４、４０５、４０６、４０７と、ＯＲ
５００、５０１、５０２、５０３とで構成されている。
構成を示す回路図である。図６において、デコーダ２０
１は、第１の入力ＩＤ０、第２の入力ＩＤ１、第３の入
力ＩＤ２と、第１の出力ＯＤ０、第２の出力ＯＤ１、第
３の出力ＯＤ２、第４の出力ＯＤ３と、インバータ３０
０、３０１、３０２と、ＡＮＤ４００、４０１、４０
２、４０３、４０４、４０５、４０６、４０７と、ＯＲ
５００、５０１、５０２、５０３とで構成されている。
【００４３】上記インバータ３００の入力は、第１の入
力ＩＤ０と接続され、インバータ３０１の入力は、第２
の入力ＩＤ１と接続され、インバータ３０２の入力は、
第３の入力ＩＤ２と接続されている。また、ＡＮＤ４０
０の入力は、インバータ３００の出力、インバータ３０
１の出力および第３の入力ＩＤ２と接続されている。Ａ
ＮＤ４０１の入力は、第１の入力ＩＤ０と第２の入力Ｉ
Ｄ１と接続され、ＡＮＤ４０２の入力は、第１の入力Ｉ
Ｄ０、インバータ３０１の出力および第３の入力ＩＤ２
と接続されている。ＡＮＤ４０３の入力は、インバータ
３００の出力と、第２の入力ＩＤ１と接続され、ＡＮＤ
４０４の入力は、第１の入力ＩＤ０と、インバータ３０
１の出力と接続されている。ＡＮＤ４０５の入力は、第
１の入力ＩＤ０と、第３の入力ＩＤ２と接続され、ＡＮ
Ｄ４０６の入力は、インバータ３００の出力と、第３の
入力ＩＤ２と接続されている。
力ＩＤ０と接続され、インバータ３０１の入力は、第２
の入力ＩＤ１と接続され、インバータ３０２の入力は、
第３の入力ＩＤ２と接続されている。また、ＡＮＤ４０
０の入力は、インバータ３００の出力、インバータ３０
１の出力および第３の入力ＩＤ２と接続されている。Ａ
ＮＤ４０１の入力は、第１の入力ＩＤ０と第２の入力Ｉ
Ｄ１と接続され、ＡＮＤ４０２の入力は、第１の入力Ｉ
Ｄ０、インバータ３０１の出力および第３の入力ＩＤ２
と接続されている。ＡＮＤ４０３の入力は、インバータ
３００の出力と、第２の入力ＩＤ１と接続され、ＡＮＤ
４０４の入力は、第１の入力ＩＤ０と、インバータ３０
１の出力と接続されている。ＡＮＤ４０５の入力は、第
１の入力ＩＤ０と、第３の入力ＩＤ２と接続され、ＡＮ
Ｄ４０６の入力は、インバータ３００の出力と、第３の
入力ＩＤ２と接続されている。
【００４４】また、ＡＮＤ４０７の入力は、インバータ
３００の出力と、インバータ３０１の出力と接続されて
いる。ＯＲ５００の入力は、ＡＮＤ４００の出力と、Ａ
ＮＤ４０１の出力と接続され、ＯＲ５０１の入力は、Ａ
ＮＤ４０２の出力と、ＡＮＤ４０３の出力と接続されて
いる。ＯＲ５０２の入力は、ＡＮＤ４０４の出力と、Ａ
ＮＤ４０５の出力とに接続されている。ＯＲ５０３の入
力は、ＡＮＤ４０６の出力と、ＡＮＤ４０７の出力とに
接続されている。第１の出力ＯＤ０は、ＯＲ５００の出
力と接続され、第２の出力ＯＤ１は、ＯＲ５０１の出力
と接続されている。第３の出力ＯＤ２は、ＯＲ５０２の
出力と接続され、第４の出力ＯＤ３は、ＯＲ５０３の出
力と接続されている。
３００の出力と、インバータ３０１の出力と接続されて
いる。ＯＲ５００の入力は、ＡＮＤ４００の出力と、Ａ
ＮＤ４０１の出力と接続され、ＯＲ５０１の入力は、Ａ
ＮＤ４０２の出力と、ＡＮＤ４０３の出力と接続されて
いる。ＯＲ５０２の入力は、ＡＮＤ４０４の出力と、Ａ
ＮＤ４０５の出力とに接続されている。ＯＲ５０３の入
力は、ＡＮＤ４０６の出力と、ＡＮＤ４０７の出力とに
接続されている。第１の出力ＯＤ０は、ＯＲ５００の出
力と接続され、第２の出力ＯＤ１は、ＯＲ５０１の出力
と接続されている。第３の出力ＯＤ２は、ＯＲ５０２の
出力と接続され、第４の出力ＯＤ３は、ＯＲ５０３の出
力と接続されている。
【００４５】Ｃ．送信側の変調回路の動作 次に、上述した送信側の変調回路による動作について説
明する。３ビットシリアルパラレル変換２００は、入力
クロック１１−１に同期して、入力信号１０−１から３
ビットのシリアルデータ「０００」を取り込んだ場合に
は、第１の出力に「０」、第２の出力に「０」、第３の
出力に「０」を出力する。デコーダ２０１は、上記３ビ
ットシリアルパラレル変換２００の出力を受けて、第１
の出力ＯＤ０に「０」、第２の出力ＯＤ１に「０」、第
３の出力ＯＤ２に「０」、第４の出力ＯＤ３に「１」を
出力する。４ビットパラレルシリアル変換２０２は、上
記デコーダ２０１の出力をデータ入力にパラレルの取り
込み、変調クロック１２−１に同期して、第４のデータ
入力、第３のデータ入力、第２のデータ入力、第１のデ
ータ入力の順番に、変調信号１３−１としてシリアルに
出力する。すなわち、変調信号１３−１には、４ビット
シリアルデータ「１０００」が出力される。この動作
は、前述した図２において、第１のワード変調を示して
いる。
明する。３ビットシリアルパラレル変換２００は、入力
クロック１１−１に同期して、入力信号１０−１から３
ビットのシリアルデータ「０００」を取り込んだ場合に
は、第１の出力に「０」、第２の出力に「０」、第３の
出力に「０」を出力する。デコーダ２０１は、上記３ビ
ットシリアルパラレル変換２００の出力を受けて、第１
の出力ＯＤ０に「０」、第２の出力ＯＤ１に「０」、第
３の出力ＯＤ２に「０」、第４の出力ＯＤ３に「１」を
出力する。４ビットパラレルシリアル変換２０２は、上
記デコーダ２０１の出力をデータ入力にパラレルの取り
込み、変調クロック１２−１に同期して、第４のデータ
入力、第３のデータ入力、第２のデータ入力、第１のデ
ータ入力の順番に、変調信号１３−１としてシリアルに
出力する。すなわち、変調信号１３−１には、４ビット
シリアルデータ「１０００」が出力される。この動作
は、前述した図２において、第１のワード変調を示して
いる。
【００４６】同様に、３ビットシリアルパラレル変換２
００が、入力信号１０−１から３ビットのシリアルデー
タ「００１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「０」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「０」、第２の出力ＯＤ１に「０」、第３の出力ＯＤ２
に「１」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「０１００」が出力される。この動作は、前述した図２
において、第２のワードの変調を示している。
００が、入力信号１０−１から３ビットのシリアルデー
タ「００１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「０」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「０」、第２の出力ＯＤ１に「０」、第３の出力ＯＤ２
に「１」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「０１００」が出力される。この動作は、前述した図２
において、第２のワードの変調を示している。
【００４７】同様に、３ビットシリアルパラレル変換２
００が、入力信号１０−１から３ビットのシリアルデー
タ「０１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「０」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「０」、第２の出力ＯＤ１に「１」、第３の出力ＯＤ２
に「０」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「００１０」が出力される。この動作は、前述した図２
において、第３のワードの変調を示している。
００が、入力信号１０−１から３ビットのシリアルデー
タ「０１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「０」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「０」、第２の出力ＯＤ１に「１」、第３の出力ＯＤ２
に「０」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「００１０」が出力される。この動作は、前述した図２
において、第３のワードの変調を示している。
【００４８】同様に、３ビットシリアルパラレル変換２
００が、入力信号１０−１から３ビットのシリアルデー
タ「０１１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「１」、第３の出力に「０」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「１」、第２の出力ＯＤ１に「０」、第３の出力ＯＤ２
に「０」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「０００１」が出力される。この動作は、前述した図２
において、第４のワードの変調を示している。
００が、入力信号１０−１から３ビットのシリアルデー
タ「０１１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「１」、第３の出力に「０」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「１」、第２の出力ＯＤ１に「０」、第３の出力ＯＤ２
に「０」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「０００１」が出力される。この動作は、前述した図２
において、第４のワードの変調を示している。
【００４９】同様に、３ビットシリアルパラレル変換２
００が、入力信号１０−１から３ビットのシリアルデー
タ「１００」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「０」、第３の出力に「１」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「１」、第２の出力ＯＤ１に「０」、第３の出力ＯＤ２
に「０」、第４の出力ＯＤ３に「１」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「１００１」が出力される。この動作は、前述した図２
において、第５のワードの変調を示している。
００が、入力信号１０−１から３ビットのシリアルデー
タ「１００」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「０」、第３の出力に「１」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「１」、第２の出力ＯＤ１に「０」、第３の出力ＯＤ２
に「０」、第４の出力ＯＤ３に「１」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「１００１」が出力される。この動作は、前述した図２
において、第５のワードの変調を示している。
【００５０】同様に、３ビットシリアルパラレル変換２
００が、入力信号１０−１から３ビットのシリアルデー
タ「１０１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「１」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「０」、第２の出力ＯＤ１に「１」、第３の出力ＯＤ２
に「１」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「０１１０」が出力される。この動作は、前述した図２
において、第６のワードの変調を示している。
００が、入力信号１０−１から３ビットのシリアルデー
タ「１０１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「１」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「０」、第２の出力ＯＤ１に「１」、第３の出力ＯＤ２
に「１」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「０１１０」が出力される。この動作は、前述した図２
において、第６のワードの変調を示している。
【００５１】同様に、３ビットシリアルパラレル変換２
００が、入力信号１０−１から３ビットのシリアルデー
タ「１１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「１」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「０」、第２の出力ＯＤ１に「１」、第３の出力ＯＤ２
に「０」、第４の出力ＯＤ３に「１」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「１０１０」が出力される。この動作は、前述した図２
において、第７のワードの変調を示している。
００が、入力信号１０−１から３ビットのシリアルデー
タ「１１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「１」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「０」、第２の出力ＯＤ１に「１」、第３の出力ＯＤ２
に「０」、第４の出力ＯＤ３に「１」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「１０１０」が出力される。この動作は、前述した図２
において、第７のワードの変調を示している。
【００５２】同様に、３ビットシリアルパラレル変換２
００が、入力信号１０−１から３ビットのシリアルデー
タ「１１１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「１」、第３の出力に「１」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「１」、第２の出力ＯＤ１に「０」、第３の出力ＯＤ２
に「１」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「０１０１」が出力される。この動作は、前述した図２
において、第８のワードの変調を示している。
００が、入力信号１０−１から３ビットのシリアルデー
タ「１１１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「１」、第３の出力に「１」を出
力する。デコーダ２０１は、第１の出力ＯＤ０に
「１」、第２の出力ＯＤ１に「０」、第３の出力ＯＤ２
に「１」、第４の出力ＯＤ３に「０」を出力する。すな
わち、変調信号１３−１には、４ビットシリアルデータ
「０１０１」が出力される。この動作は、前述した図２
において、第８のワードの変調を示している。
【００５３】Ｄ．実施例の構成（復調回路） 次に、図７は、本発明の変復調方式による受信側の復調
回路の一構成例を示す回路図である。図７において、２
０３は４ビットシリアルパラレル変換、２０４はエンコ
ーダ、２０５は３ビットパラレルシリアル変換である。
１３−２は、変調信号であり、４ビットシリアルパラレ
ル変換２０３のデータ入力に供給され、１２−２は、変
調クロックであり、４ビットシリアルパラレル変換２０
３のクロック入力に供給されている。１１−２は、入力
クロックであり、３ビットパラレルシリアル変換２０５
のクロック入力に供給され、１０−２は、出力信号であ
り、３ビットパラレルシリアル変換２０５のデータ出力
から出力されている。
回路の一構成例を示す回路図である。図７において、２
０３は４ビットシリアルパラレル変換、２０４はエンコ
ーダ、２０５は３ビットパラレルシリアル変換である。
１３−２は、変調信号であり、４ビットシリアルパラレ
ル変換２０３のデータ入力に供給され、１２−２は、変
調クロックであり、４ビットシリアルパラレル変換２０
３のクロック入力に供給されている。１１−２は、入力
クロックであり、３ビットパラレルシリアル変換２０５
のクロック入力に供給され、１０−２は、出力信号であ
り、３ビットパラレルシリアル変換２０５のデータ出力
から出力されている。
【００５４】エンコーダ２０４の第１、第２、第３、第
４の入力は、それぞれ４ビットシリアルパラレル変換２
０３の第１、第２、第３、第４のデータ出力と接続され
ている。エンコーダ２０４の第１、第２、第３の出力
は、それぞれ３ビットパラレルシリアル変換２０５の第
１、第２、第３のデータ入力と接続されている。
４の入力は、それぞれ４ビットシリアルパラレル変換２
０３の第１、第２、第３、第４のデータ出力と接続され
ている。エンコーダ２０４の第１、第２、第３の出力
は、それぞれ３ビットパラレルシリアル変換２０５の第
１、第２、第３のデータ入力と接続されている。
【００５５】図８は、上記エンコーダ２０４の構成を示
す回路図である。図８において、エンコーダ２０４は、
第１の入力ＩＥ０、第２の入力ＩＥ１、第３の入力ＩＥ
２の、第４の入力ＩＥ３と、第１の出力ＯＥ０、第２の
出力ＯＥ１、第３の出力ＯＥ２と、インバータ３０３、
３０４と、ＡＮＤ４０８、４０９、４１０、４１１、４
１２、４１３、４１４、４１５と、ＯＲ５０４、５０
５、５０６とで構成されている。
す回路図である。図８において、エンコーダ２０４は、
第１の入力ＩＥ０、第２の入力ＩＥ１、第３の入力ＩＥ
２の、第４の入力ＩＥ３と、第１の出力ＯＥ０、第２の
出力ＯＥ１、第３の出力ＯＥ２と、インバータ３０３、
３０４と、ＡＮＤ４０８、４０９、４１０、４１１、４
１２、４１３、４１４、４１５と、ＯＲ５０４、５０
５、５０６とで構成されている。
【００５６】インバータ３０３の入力は、第３の入力Ｉ
Ｅ２と接続され、インバータ３０４の入力は、第４の入
力ＩＥ３と接続されている。ＡＮＤ４０８の入力は、第
１の入力ＩＥ０とインバータ３０４の出力とに接続され
ている。ＡＮＤ４０９の入力は、第３の入力ＩＥ２とイ
ンバータ３０４の出力とに接続されている。ＡＮＤ４１
０の入力は、第１の入力ＩＥ０とインバータ３０４の出
力とに接続されている。ＡＮＤ４１１の入力は、第２の
入力ＩＥ１とインバータ３０３の出力とに接続されてい
る。ＡＮＤ４１２の入力は、第１の入力ＩＥ０と第３の
入力ＩＥ２とに接続されている。
Ｅ２と接続され、インバータ３０４の入力は、第４の入
力ＩＥ３と接続されている。ＡＮＤ４０８の入力は、第
１の入力ＩＥ０とインバータ３０４の出力とに接続され
ている。ＡＮＤ４０９の入力は、第３の入力ＩＥ２とイ
ンバータ３０４の出力とに接続されている。ＡＮＤ４１
０の入力は、第１の入力ＩＥ０とインバータ３０４の出
力とに接続されている。ＡＮＤ４１１の入力は、第２の
入力ＩＥ１とインバータ３０３の出力とに接続されてい
る。ＡＮＤ４１２の入力は、第１の入力ＩＥ０と第３の
入力ＩＥ２とに接続されている。
【００５７】ＡＮＤ４１３の入力は、第１の入力ＩＥ０
と第４の入力ＩＥ３とに接続されている。ＡＮＤ４１４
の入力は、第２の入力ＩＥ１と第３の入力ＩＥ２とに接
続されている。ＡＮＤ４１５の入力は、第２の入力ＩＥ
１と第４の入力１Ｅ３とに接続されている。ＯＲ５０４
の入力は、ＡＮＤ４０８の出力とＡＮＤ４０９の出力と
に接続されている。ＯＲ５０５の入力は、ＡＮＤ４１０
の出力とＡＮＤ４１１の出力とに接続されている。ＯＲ
５０６の入力は、ＡＮＤ４１２の出力、ＡＮＤ４１３の
出力、ＡＮＤ４１４の出力およびＡＮＤ４１５の出力に
接続されている。第１の出力ＯＥ０は、ＯＲ５０４の出
力に接続されている。第２の出力ＯＥ１は、ＯＲ５０５
の出力に接続されている。第３の出力ＯＥ２は、ＯＲ５
０６の出力に接続されている。
と第４の入力ＩＥ３とに接続されている。ＡＮＤ４１４
の入力は、第２の入力ＩＥ１と第３の入力ＩＥ２とに接
続されている。ＡＮＤ４１５の入力は、第２の入力ＩＥ
１と第４の入力１Ｅ３とに接続されている。ＯＲ５０４
の入力は、ＡＮＤ４０８の出力とＡＮＤ４０９の出力と
に接続されている。ＯＲ５０５の入力は、ＡＮＤ４１０
の出力とＡＮＤ４１１の出力とに接続されている。ＯＲ
５０６の入力は、ＡＮＤ４１２の出力、ＡＮＤ４１３の
出力、ＡＮＤ４１４の出力およびＡＮＤ４１５の出力に
接続されている。第１の出力ＯＥ０は、ＯＲ５０４の出
力に接続されている。第２の出力ＯＥ１は、ＯＲ５０５
の出力に接続されている。第３の出力ＯＥ２は、ＯＲ５
０６の出力に接続されている。
【００５８】Ｅ．受信側の復調回路の動作 次に、上述した受信側の復調回路による動作について説
明する。４ビットシリアルパラレル変換２０３は、変調
クロック１２−２に同期して、変調信号１３−２から４
ビットのシリアルデータ「１０００」を取り込んだ場合
には、第１の出力に「０」、第２の出力に「０」、第３
の出力に「０」、第４の出力に「１」を出力する。エン
コーダ２０４は、４ビットシリアルパラレル変換２０３
の出力を受けて、第１の出力ＯＥ０に「０」、第２の出
力ＯＥ１に「０」、第３の出力ＯＥ２に「０」を出力す
る。パラレルシリアル変換２０５は、エンコーダ２０４
の出力をデータ入力にパラレルに取り込み、入力クロッ
ク１１−２に同期して、第３のデータ入力、第２のデー
タ入力、第１のデータ入力を順番に出力信号１０−２と
してシリアルに出力する。すなわち、出力信号１０−２
には、３ビットシリアルデータ「０００」が出力され
る。この動作は、前述した図２において、第１のワード
の復調を示している。
明する。４ビットシリアルパラレル変換２０３は、変調
クロック１２−２に同期して、変調信号１３−２から４
ビットのシリアルデータ「１０００」を取り込んだ場合
には、第１の出力に「０」、第２の出力に「０」、第３
の出力に「０」、第４の出力に「１」を出力する。エン
コーダ２０４は、４ビットシリアルパラレル変換２０３
の出力を受けて、第１の出力ＯＥ０に「０」、第２の出
力ＯＥ１に「０」、第３の出力ＯＥ２に「０」を出力す
る。パラレルシリアル変換２０５は、エンコーダ２０４
の出力をデータ入力にパラレルに取り込み、入力クロッ
ク１１−２に同期して、第３のデータ入力、第２のデー
タ入力、第１のデータ入力を順番に出力信号１０−２と
してシリアルに出力する。すなわち、出力信号１０−２
には、３ビットシリアルデータ「０００」が出力され
る。この動作は、前述した図２において、第１のワード
の復調を示している。
【００５９】同様に、４ビットシリアルパラレル変換２
０３が、変調信号１３−２から４ビットのシリアルデー
タ「０１００」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「０」、第３の出力に「１」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「１」、第２の出力ＯＥ１に「０」、
第３の出力ＯＥ２に「０」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「００１」
が出力される。この動作は、前述した図２において、第
２のワードの復調を示している。
０３が、変調信号１３−２から４ビットのシリアルデー
タ「０１００」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「０」、第３の出力に「１」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「１」、第２の出力ＯＥ１に「０」、
第３の出力ＯＥ２に「０」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「００１」
が出力される。この動作は、前述した図２において、第
２のワードの復調を示している。
【００６０】同様に、４ビットシリアルパラレル変換２
０３が、変調信号１３−２から４ビットのシリアルデー
タ「００１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「０」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「０」、第２の出力ＯＥ１に「１」、
第３の出力ＯＥ２に「０」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「０１０」
が出力される。この動作は、前述した図２において、第
３のワードの復調を示している。
０３が、変調信号１３−２から４ビットのシリアルデー
タ「００１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「０」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「０」、第２の出力ＯＥ１に「１」、
第３の出力ＯＥ２に「０」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「０１０」
が出力される。この動作は、前述した図２において、第
３のワードの復調を示している。
【００６１】同様に、４ビットシリアルパラレル変換２
０３が、変調信号１３−２から４ビットのシリアルデー
タ「０００１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「０」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「１」、第２の出力ＯＥ１に「１」、
第３の出力ＯＥ２に「０」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「０１１」
が出力される。この動作は、前述した図２において、第
４のワードの復調を示している。
０３が、変調信号１３−２から４ビットのシリアルデー
タ「０００１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「０」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「１」、第２の出力ＯＥ１に「１」、
第３の出力ＯＥ２に「０」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「０１１」
が出力される。この動作は、前述した図２において、第
４のワードの復調を示している。
【００６２】同様に、４ビットシリアルパラレル変換２
０３が、変調信号１３−２から４ビットのシリアルデー
タ「１００１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「０」、第
４の出力に「１」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「０」、第２の出力ＯＥ１に「０」、
第３の出力ＯＥ２に「１」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「１００」
が出力される。この動作は、前述した図２において、第
５のワードの復調を示している。
０３が、変調信号１３−２から４ビットのシリアルデー
タ「１００１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「０」、第
４の出力に「１」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「０」、第２の出力ＯＥ１に「０」、
第３の出力ＯＥ２に「１」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「１００」
が出力される。この動作は、前述した図２において、第
５のワードの復調を示している。
【００６３】同様に、４ビットシリアルパラレル変換２
０３が、変調信号１３−２から４ビットのシリアルデー
タ「０１１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「１」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「１」、第２の出力ＯＥ１に「０」、
第３の出力ＯＥ２に「１」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「１０１」
が出力される。この動作は、前述した図２において、第
６のワードの復調を示している。
０３が、変調信号１３−２から４ビットのシリアルデー
タ「０１１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「１」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「１」、第２の出力ＯＥ１に「０」、
第３の出力ＯＥ２に「１」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「１０１」
が出力される。この動作は、前述した図２において、第
６のワードの復調を示している。
【００６４】同様に、４ビットシリアルパラレル変換２
０３が、変調信号１３−２から４ビットのシリアルデー
タ「１０１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「０」、第
４の出力に「１」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「０」、第２の出力ＯＥ１に「１」、
第３の出力ＯＥ２に「１」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「１１０」
が出力される。この動作は、前述した図２において、第
７のワードの復調を示している。
０３が、変調信号１３−２から４ビットのシリアルデー
タ「１０１０」を取り込んだ場合には、第１の出力に
「０」、第２の出力に「１」、第３の出力に「０」、第
４の出力に「１」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「０」、第２の出力ＯＥ１に「１」、
第３の出力ＯＥ２に「１」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「１１０」
が出力される。この動作は、前述した図２において、第
７のワードの復調を示している。
【００６５】同様に、４ビットシリアルパラレル変換２
０３が、変調信号１３−２から４ビットのシリアルデー
タ「０１０１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「１」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「１」、第２の出力ＯＥ１に「１」、
第３の出力ＯＥ２に「１」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「１１１」
が出力される。この動作は、前述した図２において、第
８のワードの復調を示している。
０３が、変調信号１３−２から４ビットのシリアルデー
タ「０１０１」を取り込んだ場合には、第１の出力に
「１」、第２の出力に「０」、第３の出力に「１」、第
４の出力に「０」を出力する。エンコーダ２０４は、第
１の出力ＯＥ０に「１」、第２の出力ＯＥ１に「１」、
第３の出力ＯＥ２に「１」を出力する。すなわち、出力
信号１０−２には、３ビットシリアルデータ「１１１」
が出力される。この動作は、前述した図２において、第
８のワードの復調を示している。
【００６６】
【発明の効果】以上、説明したように、この発明によれ
ば、入力信号のｎビット（３ビット）を（ｎ＋１）ビッ
ト（４ビット）に変調して転送するため、変調クロック
の周波数に対して、入力クロックの周波数は３／４にな
り、データ転送速度を向上することができるという利点
がある。例えば、変調クロックの周波数が８ＭＨｚの場
合、入力クロックの周波数は６ＭＨｚ、データ転送速度
は６Ｍｂｐｓとなる。つまり、同じ変調クロックの周波
数で、データ転送速度を１．５倍にできる。また、本発
明によれば、連続パルスの存在するビット数は最大２ビ
ットであり、連続パルスの存在しないビット数は最大６
ビットである。これは、４ＰＰＭ方式と同じ特性であ
る。つまり、赤外線通信を、本発明の変復調方式で行っ
た場合でも、従来の４ＰＰＭ方式で使用していた、赤外
線発光ダイオードの応答特性と同一のものを使うことが
できるという利点が得られる。
ば、入力信号のｎビット（３ビット）を（ｎ＋１）ビッ
ト（４ビット）に変調して転送するため、変調クロック
の周波数に対して、入力クロックの周波数は３／４にな
り、データ転送速度を向上することができるという利点
がある。例えば、変調クロックの周波数が８ＭＨｚの場
合、入力クロックの周波数は６ＭＨｚ、データ転送速度
は６Ｍｂｐｓとなる。つまり、同じ変調クロックの周波
数で、データ転送速度を１．５倍にできる。また、本発
明によれば、連続パルスの存在するビット数は最大２ビ
ットであり、連続パルスの存在しないビット数は最大６
ビットである。これは、４ＰＰＭ方式と同じ特性であ
る。つまり、赤外線通信を、本発明の変復調方式で行っ
た場合でも、従来の４ＰＰＭ方式で使用していた、赤外
線発光ダイオードの応答特性と同一のものを使うことが
できるという利点が得られる。
【図１】 本発明の入力信号と変調信号の対応を示す概
念図である。
念図である。
【図２】 本発明の第１のタイミングチャートである。
【図３】 本発明の第２のタイミンクチャートである。
【図４】 本発明の第３のタイミンクチャートである。
【図５】 本発明の変調回路の一構成例を示す回路図で
ある。
ある。
【図６】 本発明の変調回路のデコーダの構成を示す回
路図である。
路図である。
【図７】 本発明の復調回路の一構成例を示す回路図で
ある。
ある。
【図８】 本発明の復調回路のデコーダの構成を示す回
路図である。
路図である。
【図９】 従来の入力信号と変調信号の対応を示す概念
図である。
図である。
【図１０】 従来の第１のタイミングチャートである。
【図１１】 従来の第２のタイミングチャートである。
【図１２】 従来の第３のタイミングチャートである。
【図１３】 従来の変調回路の一構成例を示す回路図で
ある。
ある。
【図１４】 従来の復調回路の一構成例を示す回路図で
ある。
ある。
１０−１、１０−３ 入力信号 １０−２、１０−４ 出力信号 １１−１〜１１−４ 入力クロック １２−１〜１２−４ 変調クロック １３−１〜１３−４ 変調信号 ２００ ３ビットシリアルパラレル変換（第１の変換手
段） ２０１ デコーダ（変調手段） ２０２ ４ビットパラレルシリアル変換（第１の出力手
段） ２０３ ４ビットシリアルパラレル変換（第２の変換手
段） ２０４ エンコーダ（復調手段） ２０５ ３ビットパラレルシリアル変換（第２の出力手
段） ２５０ ２ビットシリアルパラレル変換 ２５１ デコーダ ２５２ ４ビットパラレルシリアル変換 ２５３ ４ビットシリアルパラレル変換 ２５４ エンコーダ ２５５ ２ビットパラレルシリアル変換 ３００〜３０４ インバータ ３５１〜３５２ インバータ ４００〜４１５ ＡＮＤ ４５１〜４５４ ＡＮＤ ５００〜５０６ ＯＲ ５５１〜５５２ ＯＲ ＩＤ０〜ＩＤ２ 入力 ＯＤ０〜ＯＤ３ 出力 ＩＥ０〜ＩＥ３ 入力 ＯＥ０〜ＯＥ２ 出力
段） ２０１ デコーダ（変調手段） ２０２ ４ビットパラレルシリアル変換（第１の出力手
段） ２０３ ４ビットシリアルパラレル変換（第２の変換手
段） ２０４ エンコーダ（復調手段） ２０５ ３ビットパラレルシリアル変換（第２の出力手
段） ２５０ ２ビットシリアルパラレル変換 ２５１ デコーダ ２５２ ４ビットパラレルシリアル変換 ２５３ ４ビットシリアルパラレル変換 ２５４ エンコーダ ２５５ ２ビットパラレルシリアル変換 ３００〜３０４ インバータ ３５１〜３５２ インバータ ４００〜４１５ ＡＮＤ ４５１〜４５４ ＡＮＤ ５００〜５０６ ＯＲ ５５１〜５５２ ＯＲ ＩＤ０〜ＩＤ２ 入力 ＯＤ０〜ＯＤ３ 出力 ＩＥ０〜ＩＥ３ 入力 ＯＥ０〜ＯＥ２ 出力
Claims (6)
- 【請求項１】 送信側で、入力信号を、該入力信号のビ
ット数よりも多い一定ビット数からなるワードにより構
成し、前記ワード中におけるパルスの存在する位置が前
記入力信号のパターンによって異なる変調信号列に変換
して受信側に送出する変復調方式において、 前記送信側は、入力信号をｎビット単位の信号列にまと
めた後、該ｎビットの信号列を（ｎ＋１）ビットで構成
される１ワードの変調信号列に変調し、１ビットずつ送
出し、 前記受信側は、１ビットずつ受信した信号列を、（ｎ＋
１）ビット単位の信号列にまとめた後、該（ｎ＋１）ビ
ットの信号をｎビットの信号列に復調し、１ビットずつ
送出することを特徴とする変復調方式。 - 【請求項２】 前記ｎは、３ビットであり、 前記変調信号列は、（ｎ＋１）＝４ビットであり、「１
０００」、「０１００」、「００１０」、「０００
１」、「１００１」、「０１１０」、「１０１０」、
「０１０１」の組み合わせからなることを特徴とする請
求項１記載の変復調方式。 - 【請求項３】 送信側で、入力信号を該入力信号のビッ
ト数よりも多い一定ビット数からなるワードにより構成
し、前記ワード中におけるパルスの存在する位置が前記
入力信号のパターンによって異なる変調信号列に変換し
て受信側に送出する変復調装置において、 前記送信側は、 前記入力信号をｎビット単位の信号列に変換する第１の
変換手段と、 前記変換手段によって変換されたｎビットの信号列を、
（ｎ＋１）ビットを１ワードとする変調信号列に変調す
る変調手段と、 前記変調手段によって変調された、（ｎ＋１）ビットを
１ワードとする変調信号列を１ビット単位で送出する第
１の出力手段とを具備することを特徴とする変復調装
置。 - 【請求項４】 前記受信側は、 前記送信側の前記第１の出力手段から１ビット単位で送
出された信号を（ｎ＋１）ビット単位の信号列に変換す
る第２の変換手段と、 前記第２の変換手段によって変換された（ｎ＋１）ビッ
トの信号列を変調前のｎビット構成の信号列に復調する
復調手段と、 前記復調手段によって復調されたｎビットの信号を１ビ
ット単位で送出する第２の出力手段とを具備することを
特徴とする請求項３記載の変復調装置。 - 【請求項５】 前記変調手段は、「０」と「１」の２値
からなるｎビットの信号列の全組み合わせである２n種
類の信号に対し、１対１で対応する（ｎ＋１）ビットを
１ワードとする変調信号列に変換し、 前記２n種類の変調信号列は、該信号列がいかなる順番
に並んでも「１」の信号値が連続することが最大２つま
でとし、かつ、「０」の信号値が連続することが６つま
でとすることを特徴とする請求項３記載の変復調装置。 - 【請求項６】 前記ｎは、３ビットであり、 前記変調信号は、（ｎ＋１）＝４ビットであり、「１０
００」、「０１００」、「００１０」、「０００１」、
「１００１」、「０１１０」、「１０１０」、「０１０
１」の組み合わせからなることを特徴とする請求項３な
いし５のいずれかに記載の変復調装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09196182A JP3080907B2 (ja) | 1997-07-22 | 1997-07-22 | 変復調方法および変復調装置 |
| KR10-1998-0029274A KR100379140B1 (ko) | 1997-07-22 | 1998-07-21 | 변복조방식및변복조장치 |
| TW087112008A TW413990B (en) | 1997-07-22 | 1998-07-22 | Modulation/demodulation method and device therefor |
| EP98113707A EP0905947A3 (en) | 1997-07-22 | 1998-07-22 | Modulation/demodulation method and apparatus |
| US09/120,120 US6304600B1 (en) | 1997-07-22 | 1998-07-22 | Modulation/demodulation method and apparatus |
| CN98117242A CN1126269C (zh) | 1997-07-22 | 1998-07-22 | 调制解调方式和调制解调装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09196182A JP3080907B2 (ja) | 1997-07-22 | 1997-07-22 | 変復調方法および変復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141300A true JPH1141300A (ja) | 1999-02-12 |
| JP3080907B2 JP3080907B2 (ja) | 2000-08-28 |
Family
ID=16353569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09196182A Expired - Fee Related JP3080907B2 (ja) | 1997-07-22 | 1997-07-22 | 変復調方法および変復調装置 |
Country Status (6)
| Country | Link |
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| US (1) | US6304600B1 (ja) |
| EP (1) | EP0905947A3 (ja) |
| JP (1) | JP3080907B2 (ja) |
| KR (1) | KR100379140B1 (ja) |
| CN (1) | CN1126269C (ja) |
| TW (1) | TW413990B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100643958B1 (ko) * | 2005-07-16 | 2006-11-10 | 현대자동차주식회사 | 차량용 컵홀더 가이드 구조 |
| JP2008518545A (ja) * | 2005-01-06 | 2008-05-29 | インフラ−コム リミテッド | 赤外線パルス位置変調システムのためのエラーの検出および訂正 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10121855A1 (de) * | 2001-05-04 | 2003-02-13 | Atmel Germany Gmbh | Verfahren zur Übertragung von Daten |
| US20020176138A1 (en) * | 2001-05-21 | 2002-11-28 | Schlanger Steven Eric | Infrared encoder/decoder having hardware and software data rate selection |
| JP2005504485A (ja) * | 2001-09-24 | 2005-02-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 送信信号中の連続的なスペースの最大数を減少させる符号化機能を有する赤外線通信システム |
| EP1361718B1 (en) * | 2002-05-09 | 2005-06-01 | Kel Corporation | Pulse transmission modulation and demodulation method |
| KR100917884B1 (ko) * | 2003-03-13 | 2009-09-16 | 삼성전자주식회사 | 동기 코드워드의 패리티 정보를 이용하여 ｄｃ 억압이가능한 데이터 변조 방법 및 장치 |
| DE10328749B4 (de) * | 2003-06-25 | 2005-04-07 | Zentrum Mikroelektronik Dresden Ag | Verfahren und Anordnung zur Formierung von Empfangsimpulsen in einem Infrarot-Empfänger |
| US7399205B2 (en) | 2003-08-21 | 2008-07-15 | Hill-Rom Services, Inc. | Plug and receptacle having wired and wireless coupling |
| US7884735B2 (en) | 2005-02-11 | 2011-02-08 | Hill-Rom Services, Inc. | Transferable patient care equipment support |
| US7551670B2 (en) * | 2005-07-15 | 2009-06-23 | Git Japan, Inc. | UWB communication device and UWB communication method |
| TW201025473A (en) * | 2008-12-30 | 2010-07-01 | Princeton Technology Corp | Product verification system |
| US10395769B2 (en) | 2015-12-16 | 2019-08-27 | Hill-Rom Services, Inc. | Patient care devices with local indication of correspondence and power line interconnectivity |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4337458A (en) * | 1980-02-19 | 1982-06-29 | Sperry Corporation | Data encoding method and system employing two-thirds code rate with full word look-ahead |
| DE3379767D1 (en) * | 1982-09-02 | 1989-06-01 | British Telecomm | Optical communication |
| JPS61186049A (ja) | 1985-02-13 | 1986-08-19 | Nec Corp | 符号変換方式 |
| JPH0795755B2 (ja) | 1986-11-29 | 1995-10-11 | 日本電気株式会社 | ｍＢ−ｎＢ逆符号変換装置 |
| JPH022768A (ja) | 1988-06-16 | 1990-01-08 | Fujitsu Ltd | 光通信方法 |
| US5394410A (en) * | 1992-10-30 | 1995-02-28 | International Business Machines Corporation | Differentially coded and guard pulse position modulation for communication networks |
| EP0624000B1 (en) * | 1993-05-04 | 2000-07-19 | Koninklijke Philips Electronics N.V. | Device for encoding/decoding n-bit source words into corresponding m-bit channel words, and vice versa |
| US5610947A (en) * | 1994-10-14 | 1997-03-11 | International Business Machines Corporation | IR FM modem with flash modulation |
| JP3153084B2 (ja) * | 1994-11-15 | 2001-04-03 | エスエムケイ株式会社 | パルス変調方法 |
| US5684871A (en) * | 1995-05-02 | 1997-11-04 | Apple Computer, Inc. | Method and apparatus for multi-mode infrared data transmission |
| JP3307527B2 (ja) * | 1995-09-29 | 2002-07-24 | シャープ株式会社 | Ｐｐｍ復調装置 |
| JPH09321660A (ja) * | 1996-05-24 | 1997-12-12 | Ricoh Co Ltd | スペクトル拡散パルス位置変調通信方法，スペクトル拡散パルス位置変調送信機及びスペクトル拡散パルス位置変調受信機 |
| US5844942A (en) * | 1997-02-27 | 1998-12-01 | Northrop Grumman Corporation | Pulse position modulation communications protocol |
-
1997
- 1997-07-22 JP JP09196182A patent/JP3080907B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-21 KR KR10-1998-0029274A patent/KR100379140B1/ko not_active IP Right Cessation
- 1998-07-22 US US09/120,120 patent/US6304600B1/en not_active Expired - Fee Related
- 1998-07-22 TW TW087112008A patent/TW413990B/zh not_active IP Right Cessation
- 1998-07-22 EP EP98113707A patent/EP0905947A3/en not_active Ceased
- 1998-07-22 CN CN98117242A patent/CN1126269C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518545A (ja) * | 2005-01-06 | 2008-05-29 | インフラ−コム リミテッド | 赤外線パルス位置変調システムのためのエラーの検出および訂正 |
| KR100643958B1 (ko) * | 2005-07-16 | 2006-11-10 | 현대자동차주식회사 | 차량용 컵홀더 가이드 구조 |
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