KR19990010371A - 펄스 발생회로 - Google Patents

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    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
    • H03M5/08—Code representation by pulse width

Abstract

펄스 발생회로에 관한 것으로서, 데이터 버스에서 출력되는 펄스를 저장하는 Eq 레지스터 및 0V 레지스터와, 상기 Eq 레지스터, 0V 레지스터에서 출력되는 데이터 값을 임시 저장하는 버퍼와, 출력 PWM 신호를 피드백 받아 반전 시키는 제 1 및 제 2 인버터와, 상기 제 2 인버터에서 출력되는 PWM 신호와 각기 다른 두 개의 펄스 신호를 인가받아 선택된 하나의 신호만을 클럭신호로 출력하는 멀티플렉스와, 상기 멀티플렉스에서 출력되는 클럭신호를 인가받아 카운터하는 계수기와, 상기 Eq 레지스터, 0V 레지스터에서 출력되는 신호를 계수기에서 출력되는 신호와 비교하는 비교기와, 상기 비교기에서 비교된 결과에 따라 PWM(Pulse Width Modulation) 신호를 출력하는 RS플립플롭를 포함하여 저장된 레지스터의 값에 따라서 무한정의 펄스 주기 및 정도를 사용자의 정의에 따라 제공할 수 있고 특히 기존회로에 비해 복잡하고 많은 회로들 추가함이 없이 간단하게 구성할 수 있는 효과가 있다.

Description

펄스 발생회로
본 발명은 펄스 발생회로에 관한 것으로서, 특히 데이터 비트에 따라서 무한정의 펄스 기간을 만들면서 그 기간 안에서도 다양한 펄스 듀티를 갖는 펄스를 발생하는 펄스 발생회로에 관한 것이다.
일반적으로 펄스 발생회로는 펄스폭의 듀티(Duty)에 의해 아날로그 전압을 발생하는 일종의 디지탈-아날로그 변환기이다.
도 1은 종래기술에 따른 펄스 발생회로도이다.
도 1를 참조하면, 종래기술에 따른 펄스 발생회로는 데이터 버스에서 출력되는 펄스를 저장하는 데이터 레지스터(10)와, 클럭(Clock)을 인가받아 카운터(Counter)하는 계수기(11)와, 상기 데이터 레지스터(10)와 계수기(11)에서 출력되는 데이터를 비교하는 비교기(12)와, 상기 비교기(12)에서 비교된 결과를 인가받아 PWM(Pulse Width Modulation) 신호를 출력하는 RS플립플롭(13)으로 구성된다.
이와 같이 구성된 종래기술에 따른 펄스 발생회로의 동작을 설명하면 다음과 같다.
먼저, 도 2a에 나타낸 바와같이, 데이터 버스에서 출력되는 데이터가 데이터 레지스터(10)에 인가된다.
한편, 도 2b에 나타낸 바와같이, 계수기(11)에 클럭이 인가됨과 동시에 도 2c에 나타낸 카운터를 카운터한다.
그리고, 상기 비교기(12)는 상기 데이터 레지스터(10)와 계수기(11)에서 출력되는 데이터를 비교한다.
이때, 상기 데이터 레지스터(10)와 계수기(11)에서 출력되는 데이터를 비교하다가 계수기(11)의 계수 값이 FF 이면 도 2d에 나타낸 바와같이, 상기 비교기(12)에서는 0V신호를 RS플립플롭(13)으로 출력한다.
또한, 상기 데이터 레지스터(10)와 계수기(11)에서 출력되는 데이터를 비교하다가 계수기(11)의 계수 값과 데이터 레지스터(10)에서 출력되는 데이터 값이 같으면 도 2e에 나타낸 바와 같이, 상기 비교기(12)에서는 Eq신호를 RS플립플롭(13)으로 출력한다.
상기 RS플립플롭(13)에서 출력되는 PWM신호는 도 2f에 나타낸 바와같이, 클럭의 계수에 따라 계수하다가 계수 값이 FF값 일 때 하이(H)가 된후 셋 되고, 계수 값이 데이터 레지스터(10) 값과 같을 때 로우(L)로 클리어 된다.
이와 같이 구성된 종래기술에 따른 펄스 발생회로는 계수기의 오버플로우(Overflow)되는 시점이 일정한 이유로 PWM 출력의 기간이 고정되는 단점이 있고, 한 기간 안에서 펄스의 폭도 일정하기 때문에 사용자가 선택 할 펄스의 듀티가 제한 되는 문제점이 있다.
본 발명은 이와 같은 종래기술에 따른 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 데이터 비트에 따라서는 무한정의 펄스 기간을 만들면서 그 기간 안에서도 다양한 정도의 펄스 듀티를 갖는 펄스 발생회로를 제공함에 있다.
도 1은 종래기술에 따른 펄스 발생회로도,
도 2는 종래기술에 따른 펄스 발생회로의 각부 타이밍도
도 3은 본 발명에 따른 펄스 발생회로도,
도 4는 본 발명에 따른 펄스 발생회로의 각부 타이밍도이다.
도면의 주요부분에 대한 부호의 설명
20 : Eq 레지스터 21 : 0V 레지스터
22, 23, 24, 25 : 버퍼 26, 27 : 인버터
28 : 멀티플렉서 29 : 계수기
30 : 비교기 31 : 플립플롭
본 발명에 따른 펄스 발생회로의 특징은, 데이터 버스에서 출력되는 펄스를 저장하는 Eq 레지스터 및 0V 레지스터와, 상기 Eq 레지스터, 0V 레지스터에서 출력되는 데이터 값을 임시 저장하는 버퍼와, 출력 PWM 신호를 피드백 받아 반전 시키는 제 1 및 제 2 인버터와, 상기 제 2 인버터에서 출력되는 PWM 신호와 각기 다른 두 개의 펄스 신호를 인가받아 선택된 하나의 신호만을 클럭신호로 출력하는 멀티플렉스와, 상기 멀티플렉스에서 출력되는 클럭신호를 인가받아 카운터하는 계수기와, 상기 Eq 레지스터, 0V 레지스터에서 출력되는 신호를 계수기에서 출력되는 신호와 비교하는 비교기와, 상기 비교기에서 비교된 결과에 따라 PWM(Pulse Width Modulation) 신호를 출력하는 RS플립플롭를 포함하여 저장된 레지스터의 값에 따라서 무한정의 펄스 주기 및 정도를 사용자의 정의에 따라 제공할 수 있고 특히 기존회로에 비해 복잡하고 많은 회로들 추가함이 없이 간단하게 구성하는데 있다.
이하, 본 발명에 따른 펄스 발생회로의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 3은 본 발명에 따른 펄스 발생회로도이다.
도 3를 참조하면, 본 발명에 따른 펄스 발생회로는 데이터 버스에서 출력되는 펄스를 저장하는 Eq 레지스터(20) 및 0V 레지스터(21)와, 상기 Eq 레지스터(20) 및 0V 레지스터(21)에서 출력되는 데이터 값을 임시 저장하는 다수개의 버퍼(22)(23)(24)(25)와, 출력 PWM 신호를 피드백 받아 반전 시키는 제 1 및 제 2 인버터(26)(27)와, 상기 인버터(27)에서 출력되는 PWM 신호와 각기 다른 두 개의 펄스 신호(PS1, PS2)를 인가받아 선택된 하나의 신호만을 클럭신호로 출력하는 멀티플렉서(28)와, 상기 멀티플렉서(28)에서 출력되는 클럭신호를 인가받아 카운터(Counter)하는 계수기(29)와, 상기 Eq 레지스터(20)와 0V 레지스터(21)에서 출력되는 데이터값을 비교하는 비교기(30)와, 상기 비교기(30)에서 비교된 결과와 계수기(29)에서 출력되는 신호를 인가받아 PWM(Pulse Width Modulation) 신호를 출력하는 RS플립플롭(31)으로 구성된다.
이와 같이 구성된 본 발명에 따른 펄스 발생회로의 동작을 설명하면 다음과 같다.
먼저, 데이터 비트(Data Bit) 수가 8비트이고, 0V 레지스터(21)에 5 , Eq 레지스터(20)에 3 값이 저장되어 있다고 가정하면, 도 4a 내지 도 4b에 나타낸 바와같이, 데이터 버스에서 출력되는 데이터가 Eq 레지스터(20)와 0V 레지스터(21)에 인가된다.
상기 Eq 레지스터(20) 및 0V 레지스터(21)의 출력신호는 버퍼(22)(23)(24)(25)를 거쳐 비교기(30)로 인가된다.
한편, 출력 PWM 신호는 제 1 인버터(26) 거쳐 반전되고, 상기 반전된 PWM신호는 제 2 인버터(27)로 인가된다.
상기 제 2 인버터(27)를 거쳐 출력된 PWM 신호는 멀티플렉서(28)의 일 단자로 인가된다.
그리고, 도 4c 내지 도 4d에 나타낸 바와같이, 상기 멀티플렉서(28)의 타 단자로 각기 다른 클럭신호(PS1, PS2)가 인가된다.
상기 멀티플렉서(28)는 인가된 신호중 하나만을 클럭신호로 선택하여 계수기(29)에 인가한다.
여기서, 초기 리셋 신호에 의해 계수기(29)의 클럭 소오스는 클럭신호 PS2로 입력되고, 상기 클럭신호 PS2의 상승 에지(Edge) 마다 계수기(29)는 카운터 한다.
즉, 상기 계수기(29)에 클럭이 인가됨과 동시에 도 4e에 나타낸 바와 같이, 계수를 카운터하여 비교기(30)로 인가한다.
상기 비교기(30)에 인가되는 데이터는 초기 리셋 때문에 0V 레지스터(21) 값으로서 카운터 값이 5이면 계수기(29)는 클리어 되고 동시에 0V 신호가 RS플립플롭(31)의 S측에 인가된다.
상기 0V 신호가 하이가 되어 PWM 출력은 하이값으로 셋(Set) 되고 동시에 Eq 레지스터(20)에 저장된 값과 계수기(29)의 값을 비교한다.
그리고, 상기 계수기(29)의 클럭 입력 신호는 클럭신호 PS1으로 바뀌고, 상기 계수기(29)는 카운터를 계속하고 Eq 레지스터(20)의 값이 3이 되었을 때 Eq 신호는 로우 레벨로 떨어진다.
상기, Eq 신호는 RS플립플롭(31)의 R측에 인가되고, PWM 출력은 로우값으로 클리어 된다.
따라서, 상기 비교기(30)로 인가되는 계수기(29)의 신호와 상기 Eq 레지스터(20)의 신호과 같으면 RS플립플롭(31)의 R측으로 도 4f에 나타낸 바와 같이, Eq 신호가 인가된다.
그리고, 상기 비교기(30)로 인가되는 계수기(29)의 신호와 상기 0V 레지스터(21)의 신호과 같으면 계수기(29)에 리셋(Reset)가 인가되고, 이에따라 상기 계수기(29)는 RS플립플롭(31)의 S측으로 도 4g에 나타낸 바와 같이, 0V 신호가 인가된다.
본 발명에 따른 펄스 발생회로는 저장된 레지스터의 값에 따라서 무한정의 펄스 주기 및 정도를 사용자의 정의에 따라 제공할 수 있고 특히, 기존회로에 비해 복잡하고 많은 회로들 추가함이 없이 간단하게 구성할 수 있는 효과가 있다.

Claims (3)

  1. 데이터 버스에서 출력되는 펄스를 저장하는 Eq 레지스터 및 0V 레지스터와; 상기 Eq 레지스터, 0V 레지스터에서 출력되는 데이터 값을 임시 저장하는 버퍼와; 출력 PWM 신호를 피드백 받아 반전 시키는 제 1 및 제 2 인버터와; 상기 제 2 인버터에서 출력되는 PWM 신호와 각기 다른 두 개의 펄스 신호를 인가받아 선택된 하나의 신호만을 클럭신호로 출력하는 멀티플렉스와; 상기 멀티플렉스에서 출력되는 클럭신호를 인가받아 카운터하는 계수기와; 상기 Eq 레지스터, 0V 레지스터에서 출력되는 신호를 계수기에서 출력되는 신호와 비교하는 비교기와; 상기 비교기에서 비교된 결과에 따라 PWM(Pulse Width Modulation) 신호를 출력하는 RS플립플롭를 포함하여 구성됨을 특징으로 하는 펄스 발생회로.
  2. 제 1 항에 있어서,
    상기 버퍼는 Eq 레지스터와 비교기 사이에 다수개가 연결되어 있음을 특징으로 하는 펄스 발생회로.
  3. 제 1 항에 있어서, 상기 버퍼는 0V 레지스터와 비교기 사이에 다수개가 연결되어 있음을 특징으로 하는 펄스 발생회로.
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* Cited by examiner, † Cited by third party
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CN113037281A (zh) * 2021-02-23 2021-06-25 合肥宏晶微电子科技股份有限公司 时钟信号生成装置及时钟信号生成方法

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CN113037281A (zh) * 2021-02-23 2021-06-25 合肥宏晶微电子科技股份有限公司 时钟信号生成装置及时钟信号生成方法
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