KR19990009951A - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명에 의한 반도체 소자 제조방법은, 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막의 표면이 소정 부분 노출되도록 그 위에 감광막 패턴을 형성하는 공정과, 데스컴 공정을 이용하여 상기 절연막 표면 노출 부위의 파티클 성분을 제거하는 공정과, 상기 감광막 패턴을 마스크로 상기 절연막을 등방성 습식 식각하는 공정 및, 상기 감광막 패턴을 제거하는 공정으로 이루어져, 복잡한 공정 추가없이도 데스컴 공정에 의해 절연막 표면 노출 부의 PR(포토레지스트) 스컴을 제거하는 것이 가능하게 되므로 웰 패턴의 측면 프로파일 특성을 향상시킬 수 있게 된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 웰 패턴(well pattern) 형성시 야기되던 공정 불량(예컨대, 반점 결함)을 방지할 수 있도록 반도체 소자 제조방법에 관한 것이다.
종래의 일반적인 웰 패턴 형성 공정은 도 1의 공정 블록도에서 알 수 있듯이 크게 6 단계의 제조 공정을 거쳐 제조되는데, 이를 보다 구체적으로 살펴보면 다음과 같다.
제 1 및 제 2 단계(10),(12)로서, 반도체 기판 상에 절연막인 산화막을 형성하고, 그 위에 소정 두께의 질화막을 형성한다.
제 3 및 제 4 단계(14)(16)로서, 사진식각공정을 이용하여 상기 질화막 상에 포토레지스트(이하, PR이라 한다) 재질의 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 상기 질화막을 선택 식각하여, 질화막 패턴을 형성한다.
제 5 및 제 6 단계(18),(20)로서, 상기 질화막 패턴을 마스크로 상기 절연막을 등방성 건식 식각하여 절연막 재질의 웰 패턴을 형성하고, 상기 감광막 패턴을 제거하므로써 본 공정을 완료한다.
그러나, 상기 공정을 이용하여 반도체 소자의 웰 패턴을 형성할 경우에는 절연막 식각 공정이 질화막 패턴을 마스크로한 건식 식각 공정에 의해 이루어지므로, 공정 진행이 복잡할 뿐 아니라 식각 선택비가 낮은 건식 식각에 의해 반도체 기판의 실리콘 표면이 손상(attack)을 받게 되는 단점이 발생된다.
이로 인해, 최근에는 웰 패턴의 공정 마진을 고려하여 감광막 패턴을 마스크로 이용한 습식 식각 공정으로 웰 패턴을 형성하는 기술(일명, 심플(simple) 웰 패턴 형성 공정이라 한다)이 반도체 소자 제조시 도입되고 있다. 이를 도 2에 제시된 공정블록도를 참조하여 크게, 4 단계로 구분하여 설명하면 다음과 같다.
제 1 및 제 2 단계(30),(32)로서, 반도체 기판 상에 절연막인 산화막을 형성하고, 사진식각공정을 이용하여 상기 절연막 상에 PR 재질의 감광막 패턴을 형성한다. 그 결과, 상기 절연막의 표면이 소정 부분 노출되게 된다.
제 3 및 제 4 단계(34),(36)로서, 상기 감광막 패턴을 마스크로, 상기 절연막을 등방성 습식 식각하여 절연막 재질의 웰 패턴을 형성하고, 상기 감광막 패턴을 제거하므로써 본 공정을 완료한다.
그러나, 상기 공정을 이용하여 반도체 소자의 웰 패턴을 형성할 경우에는 질화막 패턴을 마스크로 이용한 등방성 건식 식각 공정으로 웰 패턴을 형성한 경우에 비해 공정단순화와 비용 절감 측면에서는 탁월한 효과를 얻을 수 있으나, 감광막 패턴 형성후, 상기 절연막 표면 노출 부위에 반점 형상의 PR 스컴(scum)이라는 성분이 잔존하게 되어, 이것이 절연막 습식 식각 공정 진행시 파티클로 작용하게 되므로, 이로 인해 웰 패턴의 측면 프로파일(profile) 특성 저하되는 단점이 발생하게 된다.
이에 본 발명의 과제는, 감광막 패턴 형성 후 절연막을 습식 식각하기 전에 데스컴(descum) 공정을 이용하여 절연막 표면 노출 부위에 잔존하는 PR 스컴을 제거해 주므로써, 웰 패턴의 측면 프로파일 특성을 향상시킬 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1은 종래 기술에 의한 웰 패턴 형성 공정의 일 예를 도시한 공정블록도,
도 2는 종래 기술에 의한 웰 패턴 형성 공정의 다른 예를 도시한 공정블록도,
도 3은 본 발명에 의한 반도체 소자의 웰 패턴 형성 공정을 도시한 공정블록도,
도 4는 도 3의 공정에 의해 제조된 반도체 소자의 웰 패턴 구조를 도시한 단면도.
상기 과제를 달성하기 위하여 본 발명에서는, 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막의 표면이 소정 부분 노출되도록 그 위에 감광막 패턴을 형성하는 공정과, 데스컴 공정을 이용하여 상기 절연막 표면 노출 부위의 파티클 성분을 제거하는 공정과, 상기 감광막 패턴을 마스크로 상기 절연막을 등방성 습식 식각하는 공정 및, 상기 감광막 패턴을 제거하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
상기 공정을 이용하여 반도체 소자의 웰 패턴을 형성할 경우, 데스컴 공정에 의해 절연막 표면 노출 부위에 잔존하는 PR 스컴을 완전하게 제거할 수 있게 된다. 그 결과, PR 스컴에 의해 야기되던 웰 패턴의 측면 프로파일 특성 저하 현상을 방지할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은, 감광막 패턴 형성 공정과 절연막 식각 공정 사이에, 데스컴 공정을 추가시켜 주는 방식으로 반도체 소자의 웰 패턴을 형성해 주므로써, PR 스컴으로 인해 야기되던 웰 패턴의 측면 프로파일 특성 저하 현상을 방지하도록 하는데 주안점을 둔 기술로서, 이를 도 3에 제시된 공정블록도를 참조하여 크게, 5단계로 구분하여 살펴보면 다음과 같다.
제 1 및 제 2 단계(60),(62)로서, 반도체 기판 상에 절연막인 산화막을 형성하고, 사진식각공정을 이용하여 상기 절연막 상에 PR 재질의 감광막 패턴을 형성한다. 그 결과, 상기 절연막의 표면이 소정 부분 노출되게 된다. 이어, 하부막인 절연막과의 접착력 강화를 위해 200℃ 내외의 고온에서 상기 감광막 패턴을 경화시킨 다.
제 3 단계(64)로서, 상기 절연막의 표면 노출 부위에 잔존하는 PR 스컴을 제거해 주기 위하여 데스컴 공정을 실시한다.
제 4 단계(66)로서, 경화처리된 상기 감광막 패턴을 마스크로 이용하여 상기 기판 표면이 소정 부분 노출되도록 그 하부의 절연막을 등방성 습식 식각하여, 소망하는 웰 패턴을 형성한다.
제 5 단계(68)로서, 에싱(ashing) 공정을 이용하여 경화 공정으로 인해 굳어진 상기 감광막 패턴의 표면을 먼저 소정 두께 식각해 준 다음, 감광막 패턴의 잔여분을 식각해 주는 방식으로 상기 감광막 패턴을 제거해 주므로써, 공정 진행을 완료한다.
도 4에는 상기 공정에 의해 완성된 웰 패턴의 구조를 도시한 단면도가 제시되어 있다. 상기 단면도에서 참조번호 70은 반도체 기판을 나타내고, 참조번호 72는 등방성 습식 식각 공정에 의해 형성된 절연막 재질의 웰 패턴을 나타낸다.
이와 같이 공정을 진행할 경우, 절연막 습식 식각 전에 단순히 데스컴 공정을 추가시켜 주는것 만으로도 절연막 표면 노출부에 잔존하는 반점 형상의 PR 스컴을 제거할 수 있게 되므로, 복잡한 공정 추가없이도 웰 패턴의 불량을 방지할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 감광막 패턴 형성 후 절연막을 습식 식각하기 전에 데스컴 공정을 이용하여 절연막 표면 노출 부위에 잔존하는 PR 스컴을 제거해 주는 방식으로 반도체 소자의 웰 패턴을 형성해 주므로써, 복잡한 공정 추가없이도 절연막 표면 노출 부위의 PR 스컴을 제거하는 것이 가능하게 되므로 웰 패턴의 측면 프로파일 특성을 향상시킬 수 있게 된다.
Claims (3)
- 반도체 기판 상에 절연막을 형성하는 공정과,상기 절연막의 표면이 소정 부분 노출되도록 그 위에 감광막 패턴을 형성하는 공정과,데스컴 공정을 이용하여 상기 절연막 표면 노출 부위의 파티클 성분을 제거하는 공정과,상기 감광막 패턴을 마스크로 상기 절연막을 등방성 습식 식각하는 공정 및, 상기 감광막 패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 감광막 패턴 형성후 경화공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970032543A KR19990009951A (ko) | 1997-07-14 | 1997-07-14 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970032543A KR19990009951A (ko) | 1997-07-14 | 1997-07-14 | 반도체 소자 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990009951A true KR19990009951A (ko) | 1999-02-05 |
Family
ID=66038946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970032543A KR19990009951A (ko) | 1997-07-14 | 1997-07-14 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990009951A (ko) |
-
1997
- 1997-07-14 KR KR1019970032543A patent/KR19990009951A/ko not_active Application Discontinuation
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