KR19990006153A - 반도체 소자의 금속 배선 방법 - Google Patents
반도체 소자의 금속 배선 방법 Download PDFInfo
- Publication number
- KR19990006153A KR19990006153A KR1019970030375A KR19970030375A KR19990006153A KR 19990006153 A KR19990006153 A KR 19990006153A KR 1019970030375 A KR1019970030375 A KR 1019970030375A KR 19970030375 A KR19970030375 A KR 19970030375A KR 19990006153 A KR19990006153 A KR 19990006153A
- Authority
- KR
- South Korea
- Prior art keywords
- alloy layer
- metal
- semiconductor device
- metal wiring
- metal alloy
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 31
- 239000002184 metal Substances 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 229910001092 metal group alloy Inorganic materials 0.000 claims abstract description 24
- 238000000151 deposition Methods 0.000 claims abstract description 22
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 9
- 239000000956 alloy Substances 0.000 claims abstract description 8
- 229910052786 argon Inorganic materials 0.000 claims abstract description 8
- 230000008021 deposition Effects 0.000 claims abstract description 8
- -1 argon ions Chemical class 0.000 claims abstract description 7
- 238000004544 sputter deposition Methods 0.000 claims abstract description 6
- 238000000206 photolithography Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000005137 deposition process Methods 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims abstract description 3
- 229910000838 Al alloy Inorganic materials 0.000 claims description 27
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims 1
- 239000007789 gas Substances 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 33
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000002244 precipitate Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속 배선을 형성하기 위하여 저온 및 고온의 단계로 금속 합금층을 증착하는 공정에서 발생되는 결함을 제거하여 반도체 소자의 신뢰성을 향상시키는 반도체 소자의 금속 배선 방법에 관한 것이다. 상기 목적을 달성하기 위하여, 저온 및 고온의 증착 공정으로 형성된 금속 합금층으로 형성된 금속 배선을 포함하는 반도체 소자의 금속 배선 방법으로서, 반도체 소자의 금속 배선을 형성하기 위한 콘택홀 또는 비아가 기형성된 반도체 기판의 전체 구조 상에, 제1증착 온도로 소정 두께의 제1금속 합금층을 증착하는 단계; 상기 제1금속 합금층 표면의 합금 물질을 제거하기 위하여 아르곤 이온을 스퍼터링하는 단계; 상기 금속 합금층 상에 제2증착 온도로 제2금속 합금층을 소정 두께 증착하는 단계; 상기 제2금속 합금층 상에 반사 방지막을 증착하는 단계; 및 사진 식각 공정을 통하여 상기 반사 방지막과 금속 합금층을 차례로 식각하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 금속 배선 방법에 관한 것으로, 특히 반도체 소자의 금속 배선을 위한 금속 합금층을 저온 및 고온으로 증착하는 공정으로 인해 발생되는 결함을 제거하여 반도체 소자의 신뢰성을 향상시키는 반도체 소자의 금속 배선 방법에 관한 것이다.
일반적으로, 알루미늄의 전기 비저항은 2.7uΩ-㎝로 비교적 낮고 실리콘 산화막과 밀착성이 우수하여 반도체 소자의 금속 배선에 주로 사용된다.
또한, 알루미늄 합금은 순수 알루미늄에 비해 양호한 일렉트로마이그레이션 저항성과 콘택 형성 특성 등을 가지고 있어 금속 배선 물질로 보다 선호된다.
종래에는 반도체 소자의 알루미늄 합금의 금속 배선을 형성하기 위하여, 온도를 달리하여 2단계로 증착한다.
1차로 Ti 또는 TiN 하부층 위에 유동되는 알루미늄 합금의 연속성(Continuity)을 위하여 150℃ 정도의 저온에서 소정 두께 알루미늄 합금을 증착한 다음, 2차로 450℃ 정도의 고온에서 소정 두께의 알루미늄 합금층을 증착하여 유동하게 함으로써 보이드(Void)를 제거하고 층덮힘(Step coverge) 특성을 향상시킨다.
그런 다음, 알루미늄 합금층 증착 후 사진 공정을 진행하기 위하여 알루미늄 합금층상에 반사 방지막인 ARC-TiN막을 증착한다.
그러나, 고온으로 알루미늄 합금층을 증착하는 경우, 하부의 저온 증착된 알루미늄 합금층의 구리나 실리콘 등의 합금 물질이 표면으로 석출된다.
따라서, 도 1A의 사진과 같이 저온 증착된 알루미늄 합금층의 표면에 석출물이 형성되고, 이 석출물로 인해 그 주변이 움푹 패이게 된다. 이로 인해, 추후 알루미늄 합금층 상에 ARC-TiN막을 증착하는 경우, 이 패인 부분에서 TiN막에 틈(Crack)이 생긴다.
이에 따라, 후속되는 사진 공정의 현상 공정에서 현상액이 틈 사이로 스며들게 되고, 이 현상액은 알루미늄과 반응하여 이물질을 형성하여 링 결함(Ring defect)을 발생시킨다.
도 1B는 상기와 같이 사진 식각 공정을 통하여 상기 저온 및 고온으로 증착된 알루미늄 합금층을 금속 배선으로 형성하는 사진으로, 중앙에 링 결함이 형성되어 있음을 보여준다.
상기에서 언급한 바와 같이 종래의 알루미늄 합금으로 된 금속 배선 형성 공정시 저온으로 소정 두께 증착한 다음 다시 고온으로 증착하는 단계에서, 저온 증착된 알루미늄 합금층 표면에 합금 물질이 용출된 석출물과 패인 부분을 형성하여 후속 공정에서 링 결함을 발생시켜 반도체 소자에 대한 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 저온 및 고온의 2단계로 알루미늄 합금층을 증착시 발생되는 결함을 제거하기 위하여, 저온 알루미늄 합금층을 형성한 후 아르곤 이온을 사용한 RF(Radio-Frequency) 스퍼터링 공정으로 저온 알루미늄 합금층 상의 합금 물질을 미리 제거하여 결함 발생 가능성을 제거함으로써 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 방법을 제공하는데 그 목적이 있다.
도 1A 및 도 1B는 종래 반도체 소자의 2단계 알루미늄 배선 공정에 따른 결함을 나타내는 사진.
도 2A 및 도 2C는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 과정을 나타내는 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
200: 반도체 기판210: 소자 분리막
220: 게이트 전극230: 층간 절연막
240: 접합 영역250: Ti/TiN막
260a, 260b: 알루미늄 합금층270: ARC-TiN
상기 목적을 달성하기 위하여, 본 발명에 따른 저온 및 고온의 증착 공정으로 형성된 금속 합금층으로 형성된 금속 배선을 포함하는 반도체 소자의 금속 배선 방법으로서, 반도체 소자의 금속 배선을 형성하기 위한 콘택홀 또는 비아가 기형성된 반도체 기판의 전체 구조 상에 , 제1증착 온도로 소정 두께의 제1금속 합금층을 증착하는 단계; 상기 제1금속 합금층 표면의 합금 물질을 제거하기 위하여 아르곤 이온을 스퍼터링하는 단계; 상기 금속 합금층 상에 제2증착 온도로 제2금속 합금층을 소정 두께 증착하는 단계; 상기 제2금속 합금층 상에 반사 방지막을 증착하는 단계; 및 사진 식각 공정을 통하여 상기 반사 방지막과 금속 합금층을 차례로 식각하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예를 설명한다.
도 2A 및 도 2C는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 과정을 나타내는 공정 단면도이다.
도 2A에 도시된 바와 같이, 반도체 기판(200) 상에 소자 분리막(210)과 게이트 전극(220)이 형성된 전체 구조 상에 층간 절연막(230)을 증착한 다음, 사진 식각 공정을 통하여 접합 영역(240) 상에 콘택홀을 형성한다.
그런 다음, 전체 구조 상에 금속 장벽층으로 Ti/TiN막(250)을 증착한다. 이어서, 상기 Ti/TiN막(250) 상에 0~150℃의 저온으로 제1알루미늄 합금층(260a)을 소정 두께 증착한다. 상기 알루미늄 합금층으로는 Al-1% Si 또는 Al-1% Si-0.5% Cu를 사용한다.
이어서, 후속되는 고온 공정에서 합금 물질이 석출되거나 링 결함을 발생시키는 것을 방지하기 위하여, 도 2B와 같이 RF 스퍼터 식각 챔버에서 상기 제1알루미늄 합금층 상에 아르곤 이온으로 스퍼터링 한다.
이와 같이, 아르곤 이온이 상기 제2알루미늄 합금층 상의 구리나 실리콘과 같은 합금 물질을 제거함으로써, 결함 발생 가능성을 미리 제거한다.
그런 다음, 도 2C와 같이 300~500℃의 고온으로 제2알루미늄 합금층(260b)을 소정 두께 증착한다. 이어서, 후속되는 사진 공정시 알루미늄의 반사율을 줄이기 위하여 ARC-TiN막(270)으로 구성된 반사 방지막을 증착한다.
이후 공정은 종래와 같다.
이상에서 설명한 바와 같이, 본 발명은 저온 및 고온의 2단계로 알루미늄 합금층을 증착시 발생되는 결함을 제거하기 위하여, 저온 알루미늄 합금층을 형성한 후 아르곤 이온을 사용한 RF 스퍼터링 공정으로 저온 알루미늄 합금층 표면의 합금 물질을 제거하여 미리 결함 발생 가능성을 제거함으로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (6)
- 저온 및 고온의 증착 공정으로 형성된 금속 합금층으로 형성된 금속 배선을 포함하는 반도체 소자의 금속 배선 방법으로서,반도체 소자의 금속 배선을 형성하기 위한 콘택홀 또는 비아가 기형성된 반도체 기판의 전체 구조 상에 , 제1증착 온도로 소정 두께의 제1금속 합금층을 증착하는 단계;상기 제1금속 합금층 표면의 합금 물질을 제거하기 위하여 아르곤 이온을 스퍼터링하는 단계;상기 금속 합금층 상에 제2증착 온도로 제2금속 합금층을 소정 두께 증착하는 단계;상기 제2금속 합금층 상에 반사 방지막을 증착하는 단계; 및사진 식각 공정을 통하여 상기 반사 방지막과 금속 합금층을 차례로 식각하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 방법.
- 제1항에 있어서, 상기 금속 합금층은 알루미늄 합금층인 것을 특징으로 하는 반도체 소자의 금속 배선 방법.
- 제2항에 있어서, 상기 제1증착 온도는 0℃에서 150℃ 사이인 것을 특징으로 하는 반도체 소자의 금속 배선 방법.
- 제2항에 있어서, 상기 제2증착 온도는 300℃에서 500℃ 사이인 것을 특징으로 하는 반도체 소자의 금속 배선 방법.
- 제1항에 있어서, 상기 스퍼터링은 아르곤 가스를 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 방법.
- 제1항에 있어서, 상기 반사 방지막은 티타늄 질화막인 것을 특징으로 하는 반도체 소자의 금속 배선 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970030375A KR100247645B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 금속 배선 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970030375A KR100247645B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 금속 배선 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990006153A true KR19990006153A (ko) | 1999-01-25 |
KR100247645B1 KR100247645B1 (ko) | 2000-03-15 |
Family
ID=19513063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970030375A KR100247645B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 금속 배선 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100247645B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109786240A (zh) * | 2019-01-22 | 2019-05-21 | 上海华虹宏力半导体制造有限公司 | 一种金属层的形成方法、半导体器件及其形成方法 |
-
1997
- 1997-06-30 KR KR1019970030375A patent/KR100247645B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109786240A (zh) * | 2019-01-22 | 2019-05-21 | 上海华虹宏力半导体制造有限公司 | 一种金属层的形成方法、半导体器件及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100247645B1 (ko) | 2000-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5266521A (en) | Method for forming a planarized composite metal layer in a semiconductor device | |
JP2552159B2 (ja) | 半導体装置及びその製造方法 | |
US6054382A (en) | Method of improving texture of metal films in semiconductor integrated circuits | |
US5911857A (en) | Method for forming metal wiring of semiconductor devices | |
JP2789332B2 (ja) | 金属配線の構造及びその形成方法 | |
KR100247645B1 (ko) | 반도체 소자의 금속 배선 방법 | |
KR20100011799A (ko) | 반도체 소자의 제조방법 | |
JPH05234935A (ja) | 半導体装置及びその製造方法 | |
JP3594888B2 (ja) | 半導体装置及びその製造方法 | |
JP2564786B2 (ja) | 半導体装置およびその製造方法 | |
US6440841B2 (en) | Method of fabricating vias | |
JP3087692B2 (ja) | 半導体装置の製造方法 | |
JPH065544A (ja) | 半導体装置の製造方法 | |
KR100219058B1 (ko) | 반도체 장치의 금속배선 형성방법 | |
KR100316030B1 (ko) | 반도체장치의알루미늄배선형성방법 | |
JP3096551B2 (ja) | 半導体装置の製造方法 | |
KR100283480B1 (ko) | 반도체 디바이스용 금속 배선 및 그 제조 방법 | |
KR100197665B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
JPH0621236A (ja) | 半導体装置およびその製造方法 | |
KR100240268B1 (ko) | 반도체 장치의 알루미늄 합금 배선 형성방법 | |
JPH08111455A (ja) | 配線形成方法 | |
KR100223332B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
KR940002766B1 (ko) | 평탄한 금속 배선의 형성 방법 | |
KR19980084723A (ko) | 반도체 소자의 다층 금속배선 및 그 형성방법 | |
JP2674473B2 (ja) | 配線構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20051118 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |