KR19990006065A - 반도체 소자의 게이트전극 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 반도체기판 상부에 게이트절연막을 형성하고 상기 게이트절연막 상부에 게이트전극용 도전층을 형성한 다음, 상기 도전층 상부에 전이금속 박막을 일정두께 형성하고 상기 전이금속 박막을 게이트전극 마스크를 이용하여 패터닝한 다음, 상기 패터닝된 전이금속 박막을 마스크하여 상기 도전층을 식각하고 후속공정으로 게이트전극을 형성함으로써 누설전류 및 게이트절연막의 손상을 방지하여 반도체 소자의 특성, 신뢰성 및 수율을 향상시킬 수 있는 기술이다.

Description

반도체소자의 게이트전극 형성방법

본 발명은 반도체 소자의 게이트전극을 제조하는 방법에 관한 것으로, 특히 게이트전극으로 사용되는 다결정실리콘막의 식각공정시 마스크로 사용되는 감광막내에 전자가 차지업 ( Charge-up ) 되는 것을 방지하여 누설전류 ( leakage-carrent ) 유발 및 게이트산화막 ( Gate-oxide ) 의 손상을 방지하여 반도체소자의 특성을 향상시키는 기술에 관한 것이다.

DRAM 제조 공정에서 다결정실리콘막은 게이트 전극 및 워드라인 ( word-Line ) 으로 사용되고 있으며, 채널 ( channel ) 을 구성하여 소자를 구동시키는 역할을 한다.

이런 특성으로 인하여 활성영역 ( active region ) 에서의 다결정실리콘막은 얇은 게이트산화막 위에 형성된다.

도 1 은 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도이다.

먼저, 반도체기판(31)에 소자분리막(33)을 형성하고, 상기 반도체기판(31) 상부에 소자분리막(35)을 일정두께 형성한다.

그리고, 상기 소자분리막(35) 상부에 게이트전극용 다결정실리콘막(37)을 일정두께 형성한다.

그리고, 상기 다결정실리콘막(37) 상부에 비유기물질인 감광막패턴(39)을 형성한다.

이때, 상기 감광막패턴(39)은 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 형성한다.

그러나, 상기 식각공정시 식각물질의 이온이 상기 감광막패턴(39) 측벽에 충돌 ( impingement ) 및 차지업 되어 상기 반도체기판(31)에 과잉 이온 전류 ( ion-current ) 를 야기시키고, 누설전류 유발 및 게이트산화막의 손상 등과 같은 현상이 유발된다.

이것은 상기 감광막패턴(39) 측벽에 침해된 전자들이 유기 물질인 감광막패턴(39) 내에서 이동할수 없기 깨문에 차지업 플라즈마 ( Charge-up Plasma ) 에서 기판(31)으로의 전자의 경로가 전기적으로 차단되어, 상기 기판(31)에 과잉 이온 전류를 야기시키며 전자가 상기 반도체기판(31)의 약한 부분인 게이트산화막(35)을 뚫고 침투하여 누설전류를 유발시키고, 게이트산화막을 손상시킨다.(도 1)

상기한 바와같이 종래기술에 따른 반도체소자의 게이트전극 형성방법은, 감광막에 의하여 전자의 경로가 차단되어 누설전류을 유발시키고, 게이트산화막을 손상시켜 결과적으로, 반도체소자의 특성을 열화시켜 반도체소자의 신뢰성 및 수율을 저하시키는 문제점이 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 다결정실리콘막 식각시 감광막패턴 내에 전자가 차지업되는 것을 방지하기 위하여 전이금속을 다결정실리콘막의 식각마스크로 형성함으로써 전자의 경로 ( Pass ) 를 형성하여 주어 누설전류 및 게이트산화막의 특성 열화를 억제할 수 있는 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.

도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11,31 : 반도체기판, 13,33 : 소자분리막, 15,35 : 게이트산화막, 17,37 : 다결정실리콘막, 19 : Ti/TiN, 21,39 : 감광막패턴

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,

반도체기판 상부에 게이트절연막을 형성하는 공정과,

상기 게이트절연막 상부에 게이트전극용 도전층을 형성하는 공정과,

상기 도전층 상부에 전이금속 박막을 일정두께 형성하는 공정과,

상기 패터닝된 전이금속 박막을 마스크로하여 상기 도전층을 식각하고 후속공정으로 게이트전극을 형성하는 공정을 포함하는 것을 특징으로하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11)에 소자분리막(13)을 형성하고, 상기 반도체기판(11) 상부에 게이트산화막(15)을 일정두께 형성한다.

그 다음에, 상기 게이트산화막(15) 상부에 게이트전극용 다결정실리콘막(17)을 일정두께 형성한다.(도 2a)

그리고, 상기 다결정실리콘막(17) 상부에 Ti/TiN (19)을 일정두께 형성한다.이때, 상기 Ti/TiN (19)은 후속공정으로 실시되는 상기 다결정실리콘막(17)의 식각공정시 다결정실리콘막(17)과의 식각선택비 차이를 고려하여 적정한 두께로 형성한다.(도 2b)

그리고, 상기 Ti/TiN (19) 상부에 감광막패턴(21)을 형성한다. 이때, 상기 감광막패턴(21)은 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 형성한다.(도 2c)

다음, 상기 감광막패턴(21)을 마스크로하여 상기 Ti/TiN (19)을 식각함으로써 Ti/TiN (19) 패턴을 형성한다.

그리고, 상기 감광막패턴(21)을 제거한다. (도 2d, 도 2e)

그 다음에, 상기 Ti/TiN (19) 패턴을 마스크로하여 상기 다결정실리콘막(17)을 식각한다. 이때, 상기 Ti/TiN (19) 패턴은 전자의 침해가 일어 나지 않기 때문에 기판(11)으로의 전자 흐름을 방해하지 않아 누설전류 및 게이트산화막(15)의 손상등과 같은 종래기술의 문제점을 해결할 수 있다.

한편, 본 발명은 게이트산화막의 마스크 물질로 Ti/TiN 을 사용하였으나, 이물질 이외에 실리사이드 ( silicide ) 가 가능한 다른 전이금속막으로도 사용할 수 있다. 즉, 본 발명의 기술적 원리를 벗어나지 않는 범위내에서 변형이 가능하다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 다결정실리콘막의 식각공정시 반도체기판에 유발되는 과잉 이온 전류를 억제하여 누설전류를 방지하고 게이트산화막의 손상을 방지할 수 있어 소자의 전기적 특성을 향상시키고 그에 따른 소자의 신뢰성을 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (2)

1. 반도체기판 상부에 게이트절연막을 형성하는 공정과,

   상기 게이트절연막 상부에 게이트전극용 도전층을 형성하는 공정과,

   상기 도전층 상부에 전이금속 박막을 일정두께 형성하는 공정과,

   상기 패터닝된 전이금속 박막을 마스크로하여 상기 도전층을 식각하고 후속공정으로 게이트전극을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
2. 청구항 1 에 있어서,

   상기 전이금속 박막은 실리사이드가 가능한 전이금속으로 형성하는 것을 특징으로 반도체소자의 게이트전극 형성방법.