KR19990003767A - 접합형 soi 기판의 제조 방법 - Google Patents

Abstract

본 발명은 접합형 SOI 기판의 제조방법에 관한 것으로, 씨드 웨이퍼(그리고 지지 웨이퍼) 상부면에 BPSG 막 증착 후, CMP 공정시 상기 BPSG 막의 상부 표면에 발생하는 얇은 탈착 물질층을 HF 증기를 이용하여 제거하여 줌으로써 탈착물질에 의한 공극발생을 없앰으로써 공정의 안정화와 반도체 소자 제조에 따른 수율향상 및 소자의 신뢰성을 향상시킬 수 있는 접합형 SOI 기판의 제조방법에 관한 것이다.

Description

접합형 SOI(Silicon-On-Insulator) 기판의 제조 방법

본 발명은 접합형 SOI(Silicon-On-Insulator)기판의 제조 방법에 관한 것으로, 특히 단차가 있는 웨이퍼를 연마후 접합할 때 생기는 문제를 효과적으로 제거할 수 있는 SOI 기판의 제조방법에 관한 것이다.

SOI 형 기판을 제조하기 위한 방법으로는 여러가지 형태가 있으나 그 중의 하나로 접합에 의한 방법이 있다.

상기 접합에 의한 방법은 두 장의 웨이퍼를 접합한 후, 후면 연마(back-grinding)와 식각을 통해 수 ㎛까지 씨닝(thinning)공정을 진행한 뒤, 최종적으로 화학기계적 연마를 통해 소자 형성을 위한 얇은 실리콘층을 얻는 방법이다.

특히 상기 2 장의 웨이퍼를 접합시킬 경우, 상온에서 접촉시키면서 상부에서 가볍게 압력을 가하면 반데르 바알스(Vander Walls)힘에 의해 접합이 이루어 지고, 또한 접합강도를 증가시키기 위해 후속적인 고온 열처리를 가해준다.

그러나 상기 웨이퍼 접합시 웨이퍼 표면상태나 파티컬(Particle) 등에 따라 접합이 잘되지 않고 보이드(Void)가 발생하게 된다.

상기 보이드의 발생 여부는 웨이퍼간에 접합이 이루어질 경우 웨이퍼 접촉(Contact) 속도에 따라서도 좌우된다.

또한 SOI 기판을 제조하는 방법으로 무공정 웨이퍼(bare wafer)를 열산화법을 이용하여 열산화막을 형성시킨 다음, 이를 또 다른 무공정 웨이퍼와 접합하여 패턴이 없는 SOI 웨이퍼를 제조하는 방법이 있다.

상기의 방법보다 약간 진보된 방법으로, 접합전 소자 분리에 사용되는 필드 산화막을 형성시키고, 집적공정중 문제가 될 수 있는 토폴로지를 유발하는 캐패시터를 형성시킨 다음, 화학 증착 연마법(Chemical Mechanical Polishing:이하 CMP법 이라 칭함.) 등을 이용하여 평탄화시킨 뒤, 지지 웨이퍼(supporting wafer)와 접합하는 방법을 채택하고 있다.

상기와 같이 접합전 필드 산화막과 캐패시터를 형성시킨 다음 접합하는 방법을 채택할 경우, 단차 제거를 위한 CMP 공정 이후에 평탄화된 산화막 표면으로부터 깊이 방향으로 공정조건에 따라 수 십 Å에서 수 백 Å까지 CMP에 의한 손상층이 형성된다. 이러한 손상층 내부는 CMP 공정중 수분의 침투에 의해 수분농도가 상대적으로 높거나 산화막의 Si-O 결합이 깨어져 H₂O와 반응하여 Si-OH(silanol) 농도가 매우 높다. 따라서 이들 수분이나 Si-OH 결합은 접합 후 후속 열처리 과정에서 탈착하거나 Si-OH 결합이 실록산 결합(Si-O-Si) 결합으로 바뀌는 과정에서 H₂O를 생성하여 보이드(void)의 원인이 된다.

상기의 생성된 보이드는 접합특성을 악화시켜 접합 및 열처리 후 얇은 실리콘층을 얻기 위한 후속 씨닝(thinning) 공정시에 낮은 접합강도로 인해 웨이퍼가 깨지거나 웨이퍼에 응력(stress)이 가해지는 결과를 초래하여 결국 반도체 소자의 제조수율 및 신뢰성을 저하시키는 문제점이 있다.

따라서 본 발명은 상기한 문제점을 해결하기 위한 것으로, 하부층의 단차를 제거하기 위한 CMP 공정중, 후속 접합 및 열처리 과정중 탈착 가능한 물질이 흡착된 얇은 층이 형성되는 것을 제거하여 줌으로써 열처리 과정중 발생할 수 있는 보이드의 발생을 억제시켜 줌으로써 안정적인 접합강도를 확보하여 소자의 제조수율 및 신뢰성을 향상시킬 수 있는 접합용 SOI 웨이퍼 제조방법을 제공함에 그 목적이 있다.

도 1a와 도 1b는 접합전 씨드 웨이퍼와 지지 웨이퍼의 단면 상태를 도시한 도면

도 2 내지 도 4는 본 발명의 방법에 따라 SOI 접합 공정단계를 도시한 단면도

* 도면의 주요부분에 대한 부호의 설명

11 : 씨드 웨이퍼 12 : 지지 웨이퍼

13 : 필드 산화막 15 : 캐패시터

17 : BPSG 19 : 표면 손상층

21 : 접합면

상기 목적을 달성하기 위해 본 발명에 따른 접합형 SOI 기판 제조방법은, 씨드 웨이퍼의 상부면에 BPSG 막을 형성하는 단계와, 평탄화 및 막 특성을 위해 플로우를 실시하는 단계와, CMP 공정을 통해 상부면의 단차를 제거하는 단계와, HF 증기를 이용해 상기 BPSG 막의 표면에 존재하는 얇은 탈착 물질층을 제거하는 단계와, 상기 씨드 웨이퍼와 지지 웨이퍼를 접합하는 단계와, 상기 접합된 상태의 웨이퍼를 열처리하는 단계로 구성되는 것을 특징으로 한다.

한편, 상기 본 발명의 기술적 원리에 대한 이해를 돕기위해 부가적인 설명을 기술하면 아래와 같다.

접합에 사용되는 두 웨이퍼의 양쪽표면 또는 한쪽 표면이 화학증착법으로 증착된 산화막으로 이루어져 있을 경우, 접합전 증착 산화막에 대한 선열처리(pre-heat treatment)를 통해 접합 후 접합강도 증가를 위해 실시하는 열처리 공정중 탈착되어 나올 수 있는 물질들에 선행탈착(pre-deposition) 과정을 통해 접합 후 이러한 탈착 물질에 의한 공극(보이드 또는 버블)을 줄이는 방법을 사용한다.

특히 반도체 소자 제조 공정에서 가장 많이 사용되는 화학 증착 산화막의 경인 BPSG의 경우에는 대부분 산화막을 증착한 뒤, 평탄화 특성을 향상시키고 막의 특성을 향상시키기 위해 후속 열처리를 통해 플로우를 시켜 주지만 대부분의 플로우 온도와 시간하에서는 이러한 탈착이 불완전하게 이루어지게 되고 이로 인해 후속공정에서 이루어지는 접합 후 열처리 공정에서 탈착되어 나옴으로써 접합 특성을 나쁘게 하는 결과를 낳게 된다. 그러나 증착 후 적절한 온도와 시간하에서 플로우를 진행함으로써 별도의 열처리 과정 없이 플로우 단계에서 탈착과정을 진행할 수 있다는 장점이 있다.

반면, 다른 화학 증착 산화막의 경우 별도의 탈착을 위한 열처리 과정이 필수적 이다.

한편, 두장의 웨이퍼 가운데 한장의 웨이퍼가 필드 산화막이나 캐패시터 등을 형성시킨 패턴 웨이퍼의 경우에는 패턴 형성에 따른 단차를 제거하기 위해 화학 증착 산화막을 증착한 뒤, CMP 공정으로 연마를 실시한다.

그러나 CMP 연마 공정을 실시하기 전에 탈착을 위한 선열처리 과정을 진행하였더라도 CMP 공정중에 얇은 탈착 물질층이 형성됨으로써 후속 접합 열처리 과정중 탈착 물질에 의한 공극의 발생을 야기하게 된다. 그러므로 BPSG를 제외한 다른 화학 증착 산화막의 경우에는 단차 제거를 위한 CMP 공정 후에 탈착을 위한 열처리를 실시해야 1 회의 열처리로도 막증착 후의 탈착물질 및 CMP 공정 후의 탈착물질 두 가지를 동시에 제거할 수 있다. 반면, BPSG의 경우에는 막 증착 후, 플로우 과정을 탈착을 위한 열처리 과정으로 이용할 수 있기 때문에 플로우 공정 후 CMP 공정을 통한 단차 제거시에 발생하는 탈착층만 제거해 주면 되는 데, 본 발명의 방법에서는 특히 HF 기체를 이용해 이 얇은 탈착층을 제거하는 방법을 사용하였다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 접합형 SOI 기판 제조방법의 적합한 실시예에 대하여 상세히 설명을 하기로 한다.

도 1a와 도 1b는 접합전 씨드 웨이퍼와 지지 웨이퍼의 단면 상태를 도시한 도면이다.

먼저, 필드 산화막(13)이나 캐패시터(15)와 같은 패턴이 형성된 씨드 웨이퍼(11) 상에 BPSG 막(17)을 CVD법을 통해 증착시킨다.(도 1a)

상기의 경우와는 달리 지지 웨이퍼(111)와 씨드 웨이퍼(12) 모두에 BPSG 막(17)을 CVD 법을 통해 증착시킬 수도 있다.(도 1b)

이때 상기 증착되는 BPSG 막(17)의 B와 P의 농도비를 15/4∼19/6로 한다.

다음 상기 BPSG 막(17) 증착 뒤, 평탄화 및 막 특성을 위해 시간 경과 없이 플로우를 실시한다. 상기 플로우시는 750-850℃에서 10-60분 동안 진행한다.

다음 CMP 공정을 통해 단차를 제거한다.

이때 상기 단차 제거시 BPSG 막(17)의 상부 표면에 얇은 탈착 물질층(19)이 형성된다.(도 2)

HF 증기를 이용해 상기 BPSG 막(17)의 표면에 존재하는 얇은 탈착 물질층(19)을 제거한다. 이때 HF 사용시 HF 150-300sccm, N₂10-20 slpm, N₂증기 5-15 slpm을 약 5-20초 동안 흘려 진행한다.(도 3)

다음 상온에서 상기 씨드 웨이퍼(11)와 지지 웨이퍼(12)을 접합하되, 10^-4-10^-6torr의 진공하에서 접합한다. 이때 상기 접합은 HF 증기 제거 후 시간 지연없이 곧바로 접합을 실시한다.

그 후 탈착을 위한 열처리 조건과 같은 산소 또는 질소 분위기하에서 소정온도 예컨데, 650℃-1050℃의 온도 범위내에서 소정시간, 예를 들어 30분-2시간 동안 산소 또는 질소 분위기하에서 열처리를 실시한다.(도 4)

한편, 상기 본 발명에 따른 방법은 접합에 사용되는 두 웨이퍼의 표면이 모두 CVD 산화막인 경우에도 적용할 수 있으며, 특히 산화막의 종류가 서로 다른 경우에도 적용할 수 있다.

일반적으로 접합형 SOI 기판의 제조시, 얇은 두께 예컨데, 약 0.1∼0.2㎛의 얇은 실리콘층을 얻기 위해서는 여러가지 씨닝 공정을 실시하게 되는데, 이러한 씨닝 공정 진행시 웨이퍼가 깨어지지 않도록 하기 위해서는 접합계면에 공극이 존재하지 않아야 하며, 후속 열처리 공정을 통해 접합강도를 증가시켜 주어야 한다.

상술한 본 발명의 방법에서와 같이, BPSG 막 증착 후, CMP 공정시 상기 BPSG 막의 상부 표면에 발생하는 얇은 탈착 물질층을 HF 증기를 이용하여 제거하여 줌으로써 탈착물질에 의한 공극발생을 없앰으로써 공정의 안정화와 반도체 소자 제조에 따른 수율향상 및 소자의 신뢰성을 향싱시킬 수 있는 효과가 있다.

Claims (8)

1. 씨드 웨이퍼의 상부면에 BPSG 막을 형성하는 단계와, 평탄화 및 막 특성을 위해 플로우를 실시하는 단계와, CMP 공정을 통해 상부면의 단차를 제거하는 단계와, HF 증기를 이용해 상기 BPSG 막의 표면에 존재하는 얇은 탈착 물질층을 제거하는 단계와, 상기 씨드 웨이퍼와 지지 웨이퍼를 접합하는 단계와, 상기 접합된 상태의 웨이퍼를 열처리하는 단계로 구성되는 것을 특징으로 하는 접합용 SOI 웨이퍼 제조방법.
2. 제 1 항에 있어서, 상기 씨드 웨이퍼와 접합되는 지지 웨이퍼는 그 접합부의 상부면에 BPSG 막을 포함한 CVD 산화막이 형성된 웨이퍼인 것을 특징으로 하는 접합용 SOI 웨이퍼 제조방법.
3. 제 1 항에 있어서, 상기 접합에 사용되는 씨드 웨이퍼는 소정 형상의 패턴이 형성되어 있는 웨이퍼인 것을 특징으로 하는 접합용 SOI 웨이퍼 제조방법.
4. 제 3 항에 있어서, 상기 패턴은 필드 산화막 또는 캐패시터인 것을 특징으로 하는 접합용 SOI 웨이퍼 제조방법.
5. 제 1 항에 있어서, 상기 증착되는 BPSG 막의 B와 P의 농도비를 15/4∼19/6로 하는 것을 특징으로 하는 접합용 SOI 웨이퍼 제조방법.
6. 제 1 항에 있어서, 상기 BPSG 막 증착 뒤, 플로우 실시시 750-850℃에서 10-60분 동안 진행하는 것을 특징으로 하는 접합용 SOI 웨이퍼 제조방법.
7. 제 1 항에 있어서, 상기 BPSG 막 상부 표면에 형성된 얇은 탈착 물질층 제거시, HF 150-300sccm, N₂10-20 slpm, N₂증기 5-15 slpm을 약 5-20초 동안 흘려 진행하는 것을 특징으로 하는 접합용 SOI 웨이퍼 제조방법.
8. 제 1 항에 있어서, 상기 웨이퍼 접합시 상기 HF 증기 제거 후 시간 지연 없이 곧바로 실시하는 것을 특징으로 하는 접합용 SOI 웨이퍼 제조방법.