KR19990003528A - 반도체 메모리 디바이스 및 그 형성방법 - Google Patents
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Abstract
본 발명은 고집적화를 달성할 수 있는 반도체 메모리 디바이스 및 그 형성방법을 제공하는 것을 목적으로 한다.
본 발명은 데이타를 라이트하고자 할때, 선택되는 라이트용 워드라인과, 상기 라이트용 워드라인과, 평행 배치되고, 데이타를 리드하고자 할때, 선택되는 리드용 워드라인과, 상기 워드라인들과 교차되며, 데이타를 리드 또는 라이트하는 제 1 및 제 2 비트라인과, 상기 라이트용 워드라인과 게이트 접속되고, 상기 제 1 비트라인에 소오스 접속되며, 상기 라이트용 워드라인의 억세스시 턴 온되어, 제 1 비트라인에 실린 데이타를 통과시키는 제 1 수단, 상기 제 1 수단의 출력에 따라 선택적 구동되어, 상기 제 1 수단을 통과한 데이터를 저장하는 제 2 수단, 상기 리드용 워드라인에 따라 선택적으로 구동되어, 구동시 제 2 수단에 저장된 데이타를 전달하여 제 2 비트라인을 통하여 리드하도록 하는 제 3 수단, 상기 제 2 수단에 저장된 데이타의 원할한 충·방전을 위하여, 반도체 기판 바이스가 공급되도록 하는 제 4 수단을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 디바이스 및 형성방법에 관한 것으로, 보다 구체적으로는 셀 크기를 감소시킬 수 있는 반도체 메모리 디바이스 및 그 형성방법에 관한 것이다.
일반적으로, 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory:이하 DRAM)는 하나의 트랜지스터와 하나의 캐패시터로 구성된 단위 셀 구조를 가진다. 이러한 구조는 적은 셀 면적을 차지하는 잇점을 갖는다.
그러나, 이와같은 구조의 DRAM은 워드 라인을 형성하는 제 1 폴리실리콘, 비트라인을 형성하는 제 2 폴리실리콘, 스토리지 노드 캐패시터를 형성하는 제 3 폴리실리콘, 셀 플레이트를 형성하는 제 4 폴리실리콘을 구비해야 하므로, 여러번의 폴리실리콘 증착 공정이 요구된다는 문제점을 가진다. 또한, DRAM의 리드(read) 및 라이트(write) 억세스 포트(access port)가 동일 데이타 라인에 형성되어 있어, 로직 디바이스로서의 동작이 복잡하다는 단점을 가진다.
따라서, 종래에는 단일의 폴리실리콘 공정만으로 형성되는 3개의 트랜지스터를 구비한 디램이 제안되었다.
도 1을 참조하면, 종래의 디램은 다수개의 워드 라인(WL)과 데이타를 입력(data-in) 또는 출력(data-out)하는 다수개의 비트 라인(BL)이 수직으로 교차된다. 여기서, 한 셀은 리드용 워드 라인 WL1, 라이트용 워드 라인 WL2, 데이타를 라이트 하기 위한 비트 라인(BL1)과, 데이타를 리드하기 위한 비트 라인(BL2)으로 둘러싸여 있는 공간내에 형성된다.
라이트용 패스 트랜지스터(M1)의 게이트와 소오스는 라이트용 워드 라인(WL2) 및 비트 라인(BL1)에 각각 연결된다. 라이트용 패스 트랜지스터(M1)의 드레인은 디램에서 전하를 저장하는 스토리지 트랜지스터(M2)의 게이트단과 접속된다. 여기서, 라이트용 패스 트랜지스터(M1)의 드레인과 스토리지 트랜지스터(M2)의 게이트 사이에는 기생의 용량 캐패시터(C1)가 존재하게 되고, 이 기생의 용량의 크기가 증대할수록 디램의 용량이 증대된다.
스토리지 트랜지스터(M2)의 소오스는 Vss 전압이 인가되고, 드레인은 리드용 패스 트랜지스터(M3)의 드레인과 접속된다. 또한, 리드용 패스 트랜지스터(M3)의 게이트는 리드용 워드 라인(WL1)과 접속되고, 소오스단은 리드용 데이타 라인(BL2)에 접속되어 있다.
이러한 구성을 갖는 종래의 디램 회로는, 라이트 동작시, 라이트용 워드 라인(WL2)이 억세스되어, 라이트용 패스 트랜지스터(M1)가 턴온된다. 그러면, 라이트용 비트라인에 실린 데이타는 라이트용 패스 트랜지스터(M1)를 거쳐 기생 용량 캐패시터(C1)에 저장된다.
리드 동작시에는, 기생 용량 캐패시터(C1)에 저장된 데이타를 리드하기 위하여 리드용 워드 라인(WL2)이 억세스 되면, 리드용 패스 트랜지스터(M3)가 턴온된다. 이때, 스트리지 트랜지스터(M2)는 기생 용량 캐패시터(C1)에 저장된 데이타에 의하여 턴온(turn on) 또는 턴오프(turn-off)되는데, 기생 용량 캐패시터(C1)에 데이타가 저장되어 있을경우, 스토리지 트랜지스터(M2)가 턴온되어, 리드용 비트 라인(BL2)을 통하여 데이타를 리드한다.
이와같은 디램은 반도체 기판상에 형성되었을때, 도 2와 같은 평면상을 갖는다. 여기서, 도면 부호 A1은 스토리지 트랜지스터(M2) 및 리드용 패스 트랜지스터(M3)가 형성되는 제 1 액티브 영역이고, A2는 라이트용 패스 트랜지스터(M1)가 형성되는 제 2 액티브 영역이다. 2는 액티브 영역(A1,A2)을 분리하는 소자 분리 영역이고, 4A는 라이트용 패스 트랜지스터의 게이트 전극, 4B는 스토리지 트랜지스터의 게이트 전극, 4C는 리드용 패스 트랜지스터의 전극으로, 액티브 영역(A1,A2) 및 소자 분리 영역(2)의 소정 부분을 라인의 형태로 지나도록 형성된다. 또한, 도면 부호 5는 각각의 액티브 영역(A1,A2)중 게이트 전극들(4A,4B,4C)의 양측에 해당하는영역이고, C-1,C-2,C-3,C-4는 각 트랜지스터의 접합 영역(5)과 전도 배선(도시되지 않음)이 콘택되는 영역이다. 여기서, 전도 배선은 워드 라인, 비트 라인 또는 그 밖의 전원 라인등이 될 수 있으며, 이 전드 배선은 그 하부의 레이아웃 상태를 상세히 도시하기 위하여, 배치를 생략하였다.
도 2에 도시된 바와 같이, 제 1 액티브 영역(A1)에는 리드용 패스 트랜지스터(M3)와, 스토리지 트랜지스터(M2)가 형성된다. 여기서, 스토리지 트랜지스터(M2)의 게이트 전극(4B)의 폭은, 디램의 용량과 비례하므로 리드용 트랜지스터의 게이트 전극(4C)의 폭보다 크게 형성된다. 제 2 액티브 영역에는 라이트용 패스 트랜지스터(M1)가 집적되며, 라이트용 패스 트랜지스터의 게이트 전극(4A)의 폭은, 리드용 패스 트랜지스터(M3)의 게이트 전극(4A) 폭과 유사하다. 또한, C-1은 리드용 패스 트랜지스터(M3)의 소오스 전극과, 리드용 비트 라인이 콘택되어지는 영역이고, C-2는 스토리지 트랜지스터(M2)의 소오스 영역과, Vss 라인이 콘택되는 영역이다. C-3는 라이트용 패스 트랜지스터(M1)의 소오스 영역과 라이트용 비트 라인과 콘택되는 영역이며, C-4는 스토리지 트랜지스터(M2)의 게이트 전극(4B)과 라이트용 패스 트랜지스터(M1)의 드레인 영역과 콘택되는 영역이다.
도 3은 도 2의 Ⅲ-Ⅲ' 선으로 절단하여 나타낸 단면도로서, 도 3에 의거하여, 상기와 같은 디램의 형성방법을 설명하면, 다음과 같다.
도 3을 참조하여, 소자 분리막(2)은 제 1 및 제 2 액티브 영역(A1,A2)을 한정하기 위하여, 반도체 기판(1)의 소정 부분에 형성된다. 그 후, 게이트 산화막과, 폴리실리콘막이 기판(1)위에 순차적으로 적층된다음, 폴리실리콘막과 게이트 산화막은 통상의 사진식각 방법에 의하여, 각각의 게이트 산화막(3A,3B,3C)이 기판(1)과의 사이에 개재되어진 게이트 전극(4A,4B,4C)이 형성된다. 여기서, 스토리지 트랜지스터(M2)의 게이트 전극(4B)의 폭은 상기에서 설명된 바와 같이, 기생 용량 캐패시터(도 1의 C1)의 용량과 비례하므로, 라이트용 패스 트랜지스터(W)와 리드용 패스 트랜지스터의 게이트 폭보다 크게 형성된다.
그후에, 게이트 전극(4A,4B,4C)의 양측의 액티브 영역에 N형의 불순물이 이온 주입되어, 각 트랜지스터의 접합 영역(5-1,5-2,5-3,5-4,5-5)이 형성된다. 여기서 접합 영역 5-2는 스토리지 트랜지스터(M2)와, 리드용 패스 트랜지스터(M3)의 공통 접합 영역이다.
트랜지스터가 형성된 결과물 상부에는, 층간 절연막(6)이 형성되고, 층간 절연막(6)은 접합 영역(5-1,5-2,5-3,5-4,5-5)의 소정 부분이 노출되도록 패터닝되어, 콘택홀(도시되지 않음)이 형성된다. 이어서, 노출된 부분과 콘택되도록 금속 배선(7-1,7-2,7-3)이 형성된다.
그러나, 상기와 같은 종래의 3개의 트랜지스터로 이루어진 디램은 각각의 트랜지스터의 선택된 접합 영역과 비트라인과의 콘택을 위한 면적과 스토리지 트랜지스터의 소오스 영역과, Vss 전압 라인과 콘택시키기 위한 면적이 요구되므로, 콘택면적을 확보하기 위한 비교적 넓은 면적이 요구된다.
더구나, 디바이스가 고집적화됨에 따라 금속 배선과 금속 배선간의 피치(pitch)가 미세하므로, 디바이스의 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결코자 안출된 것으로, 메모리 디바이스의 금속 배선 콘택에서, 스토리지 트랜지스터의 소오스 영역과, Vss 전압 라인과의 금속 콘택을 배제하여, 고집적화를 달성함과 아울러, 디바이스의 신뢰성을 개선시킬 수 있는 반도체 메모리 디바이스를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 상기한 반도체 메모리 디바이스의 형성방법을 제공하는 것이다.
도 1은 종래의 3개의 트랜지스터를 이용한 디램 회로도.
도 2는 도 1의 디램을 반도체 기판상에 배치한 평면도.
도 3은 도 2의 Ⅲ-Ⅲ' 선으로 절단하여 나타낸 단면도
도 4는 본 발명에 따른 디램 회로도.
도 5는 도 4의 디램을 반도체 기판상에 배치한 평면도.
도 6a 내지 6c는 도5의 Ⅵ-Ⅵ' 선을 따라 절개하여 펼쳐놓은 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자 분리막
17A,17B,17C : 게이트 전극
19-1,19-2,19-3,19-4,19-5,19-6,19-7 : 소오스, 드레인
20 : 기판 전극 영역 21 : 실리사이드 패턴
23A,23B,23C : 전도 배선 AA1,AA2 : 액티브 영역
CC-1, CC-2, CC-3, CC-4 : 콘택 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 데이타를 라이트하고자 할때, 선택되는 라이트용 워드라인과, 상기 라이트용 워드라인과, 평행 배치되고, 데이타를 리드하고자 할때, 선택되는 워드용 워드라인과, 상기 워드라인들과 교차되며, 데이타를 리드 또는 라이트하는 제 1 및 제 2 비트라인과, 상기 라이트용 워드라인과 게이트 접속되고, 상기 제 1 비트라인에 소오스 접속되며, 상기 라이트용 워드라인의 억세스시 턴 온되어, 제 1 비트라인에 실린 데이타를 통과시키는 제 1 수단, 상기 제 1 수단의 출력에 따라 선택적 구동되어, 상기 제 1 수단을 통과한 데이타를 저장하는 제 2 수단, 상기 리드용 워드 라인에 따라 선택적으로 구동되어, 구동시 제 2 수단에 저장된 데이타를 전달하여 제 2 비트라인을 통하여 리드하도록 하는 제 3수단, 상기 제 2 수단에 저장된 데이타의 원활한 충·방전을 위하여, 반도체 기판 바이스가 공급되도록 하는 제 4 수단을 포함하는 것을 특징으로 한다.
또한, 본 발명은, 인접하는 4개의 단위셀의 중앙 부분에 형성되는 몸체 부분과, 상기 몸체 부분으로 부터 상기 4개의 단위셀 영역을 향하여 각각 연장되는 4개의 브렌치 부분을 포함하는 제 1 도전형의 제 1 액티브 영역, 상기 제 1 액티브 영역과 분리되어 있고, 2개의 단위셀에 걸쳐 한정되어 있는 제 1 도전형의 제 2 액티브 영역, 상기 제 1 액티브 영역의 브렌치 부분에 형성되는 스토리지 트랜지스터, 상기 제 1 액티브 영역의 브렌치 부분에 형성되고, 상기 스토리지 트랜지스터로 부터 브렌치 끝쪽을 향하여 배치되는 리드용 패스 트랜지스터, 상기 제 2 액티브 영역에 형성되는 라이트용 패스 트랜지스터, 상기 제 1 액티브 영역의 몸체 부분에 형성되는 디플리션 트랜지스터를 포함하는 것을 특징으로 한다.
또한, 본 발명은, 제 1 및 제 2 액티브 영역들이 한정된 제 1 도전형의 반도체 기판을 제공하는 단계, 상기 제 1 액티브 영역의 소정 부분에 제 2 도전형의 디플리션 영역을 형성하는 단계, 상기 제 1 액티브 영역에 제 2 도전형의 소오스, 드레인을 포함하는 리드용 패스 트랜지스터, 스토리지 트랜지스터를 형성하고, 상기 디플리션 영역내에는 디플리션 트랜지스터를 형성하며, 상기 제 2 액티브 영역에는 제 2 도전형의 소오스, 드레인을 포함하는 라이트용 패스 트랜지스터를 형성하는 단계, 상기 디플리션 트랜지스터의 소오스 또는 드레인 중 어느 한 영역내에 제 1 도전형의 기판 전극 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 스토리지 트랜지스터의 소오스 영역에 Vss 라인과 콘택하는 대신, 디플리션 모드의 트랜지스터를 접속하고, 이 디플리션 모드의 트랜지스터의 소오스 영역을 P타입으로 형성하여, 반도체 기판에 소정의 전압이 인가되는 기판 전극과 접속되도록 한다. 따라서, 별도의 Vss 라인의 형성없이, 집적 밀도를 향상시킬 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 4는 본 발명에 따른 디램 회로도이고, 도 5는 도 4의 디램회로의 평면도이며, 도 6은 도 5의 Ⅵ-Ⅵ' 선을 따라 절개하여 펼쳐놓은 단면도이다.
먼저, 도 4를 참조하여, 본 발명에 따른 디램은, 다수개의 워드 라인(WL)과 데이타를 리드/라이트하는 다수개의 비트 라인(BL)이 수직으로 교차된다. 여기서, 한 셀은 리드용 워드 라인 WL1, 라이트용 워드 라인 WL2, 데이타를 라이트 하기위한 비트 라인(BL1)과, 데이타를 리드하기 위한 비트 라인(BL2)으로 둘러싸여 있는 공간내에 형성된다.
라이트용 패스 트랜지스터(M1)의 게이트와 소오스는 라이트용 워드 라인(WL2) 및 비트 라인(BL1)에 각각 연결된다. 라이트용 패스 트랜지스터(M1)의 드레인은 디램에서 전하를 저장하는 스토리지 트랜지스터(M2)의 게이트단에 접속된다. 여기서, 라이트용 패스 트랜지스터(M1)의 드레인과 스토리지 트랜지스터(M2)의 게이트 사이에는 기생의 용량 캐패시터(C1)가 존재한다.
스토리지 트랜지스터(M2)의 소오스단에는 본 발명에 따른 디플리션 트랜지스터(D)가 접속된다. 이 디플리션 트랜지스터(D)의 게이트는 라이트용 패스 트랜지스터(M1)의 게이트와 접속되어, 라이트용 워드 라인(WL2)에 억세스됨에 따라 선택적으로 구동되고, 소오스 전극은 스토리지 트랜지스터(M2)의 소오스와 접속된다. 더불어, 디플리션 트랜지스터(D)의 드레인은 Vss 전극과 접속된다. 여기서, 디플리션 트랜지스터(D)의 드레인에는 도면 상에는 도시되지 않았지만, 기판에 소정 전압이 인가되도록 하는 기판 전압(Vss)과 접속된다.
또한, 리드용 패스 트랜지스터(M3)의 게이트는 리드용 워드 라인(WL1)과 접속되고, 소오스단은 리드용 데이타 라인(BL2)에 접속되어 있다.
이러한 구성을 갖는 본 발명에 따른 디램 회로의 동작은, 상기 디플리션 트랜지스터(D)가 스토리지 트랜지스터(M2)의 소오스와, 라이트용 패스 트랜지스터(M1)의 게이트 사이에 접속되어 있어도, 종래와 동일한 방법에 의하여 구동된다.
여기서, 디플리션 트랜지스터(D)는 디램 회로의 동작에서 영향을 미치지 않고, 스토리지 트랜지스터의 소오스에 기판 전압(Vss)이 인가될 수 있도록 하는 교량역할을 한다. 즉, 디플리션 트랜지스터(D)의 드레인에 기판 전압을 유도하는 기판전극을 형성하여, 스토리지 트랜지스터에 기판 전압(Vss)을 공급하도록 한다.
이와같은 디램은 반도체 기판상에 형성되었을때, 도 5와 같은 평면상을 갖는다. 여기서, 도면 부호 AA1은 스토리지 트랜지스터(M2:도 4 참조) 및 리드용 패스 트랜지스터(M3:도 4 참조)가 형성되는 제 1 액티브 영역이고, AA2는 라이트용 패스 트랜지스터(M1)가 형성되는 제 2 액티브 영역이다. 12는 액티브 영역(AA1,AA2)을 분리하는 소자 분리 영역이고, 17A는 리드용 패스 트랜지스터의 게이트 전극, 17B는 스토리지 트랜지스터의 게이트 전극, 17C는 라이트용 패스 트랜지스터의 전극으로, 액티브 영역(A1,A2) 및 소자 분리 영역(2)의 소정 부분을 지나도록 형성된다. 도면에서 CC-1, CC-2, CC-3, CC-4는 각 트랜지스터의 접합 영역과 전도 배선(도시되지 않음)과 콘택되는 영역이다.
도 5에 도시된 바와 같이, 제 1 액티브 영역(AA1)과, 제 2 액티브 영역(AA2)은 소자 분리막(12)에 의하여 한정된다. 도면에서, 점선으로 표시된 각 박스부분(X1,X2,X3,X4)은 디램의 단위 셀을 나타낸 부분이다. 여기서, 인접하는 4개의 단위셀의 제 1 액티브 영역(AA1)은 모두 일체(一體)로 되어 있으며, 그 형태는 4개 단위셀의 중앙 부분에 몸체 부분(B1)이 형성되고, 이 몸체 부분(B1)으로 부터 4개의 브렌치(B2)가 각 단위 셀(X1,X2,X3,X4)을 향하여 연장된 형상을 취한다. 따라서, 실제적으로는 하나의 브렌치(B2) 부분이 단위셀(X1,X2,X3,X4)의 제 1 액티브 영역이 된다. 여기서, 상기 제 1 및 제 2 액티브 영역은 P 형의 도전형을 갖는다.
상기 제 1 액티브 영역(AA1)의 몸체 부분(B1)에는 디플리션 트랜지스터(D:도 4 참조)를 형성하기 위한 디플리션 영역(DA)과, 몸체 부분(B1)의 정중앙 바람직하게는, 디플리션 영역(DA)에는 기판 전압을 유도하는 기판 전극 영역(20)이 배치·형성되어 있다. 여기서, 디플리션 영역(DA)은 N형의 도전형을 갖고, 기판 전극 영역(20)은 제 1 및 제 2 액티브 영역과 같은 P형의 도전형을 갖는다.
리드용 패스 트랜지스터(M3)의 게이트 전극(17A)은 제 1 액티브 영역(AA1)의 각 브렌치(B2) 부분을 지나도록 배치되고, 스토리지 트랜지스터(M2)의 게이트 전극(17B)은 제 1 액티브 영역(AA1)의 각 브렌치 영역(B1) 및 제 2 액티브 영역(AA2)의 소정 부분 상에 배치된다. 또한, 라이트용 패스 트랜지스터(M1)의 게이트 전극(17C)은 제 1 액티브 영역(AA1)의 몸체 부분(B1)과, 제 2 액티브 영역(AA2)을 지나도록 배치된다. 여기서, 이 라이트용 패스 트랜지스터(M1)의 게이트 전극(17C)은 제 1 액티브 영역(AA1)을 지나는 부분에서는 디플리션 트랜지스터(D)의 게이트 전극(17D)으로 작용하고, 이 디플리션 트랜지스터(D)의 게이트 전극(17D) 일측에는 기판 전극 영역(20)이 존재하도록 배치된다.
이때, 스토리지 트랜지스터(M2)의 게이트 전극(17B)의 폭은 종래와 마찬가지로 리드용 트랜지스터의 게이트 전극(17A) 및 라이트용 패스 트랜지스터(M1)의 게이트 전극(17C)의 폭보다 크도록 배치 형성된다.
게이트 전극들(17A,17B,17C) 양옆의 액티브 영역(AA1,AA2)에는 각 트랜지스터의 N형의 소오스, 드레인들이 형성된다. 따라서, P형의 액티브 영역과 PN 접합을 이루게 된다.
또한, 리드용 패스 트랜지스터(M3)의 소오스는 리드용 비트 라인(BL2:도 4 참조)과 콘택되고(CC-1), 스토리지 트랜지스터(M2)의 게이트 전극(17B)의 소정 부분은 라이트용 패스 트랜지스터(M1)의 드레인과 콘택된다(CC-2). 또한, 라이트용 패스 트랜지스터(M1)의 소오스는 라이트용 비트 라인(BL1: 도 4 참조)과 콘택된다(CC-3). 본 발명에서도 종래와 마찬가지로, 전도 배선 예를들어, 비트 라인 또는 그밖의 전원 라인등은 그 하부의 레이아웃 상태를 상세히 도시하기 위하여, 고 배치를 생략하였다.
도 6a 내지 6c는 도 5의 Ⅵ-Ⅵ' 선으로 절단하여 펼쳐 본 단면으로서, 도6a 내지 6c에 의거하여, 디램의 형성방법을 설명하기로 한다.
먼저, 도 6a을 참조하여, 소자 분리막(12)은 제 1 및 제 2 액티브 영역(AA1,AA2)을 한정하기 위하여, 반도체 기판(11)의 소정 부분에 공지의 로코스 산화방식에 의하여 형성될 수 있다. 이때, 반도체 기판(11)은 실리콘 기판, 또는 화합물 반도체 기판이 될 수 있으며, 상기 기판들에 불순물이 포함되어 있을 수 있다. 본 발명에서는 반도체 기판(11)으로 P형의 불순물을 포함한 실리콘 기판을 이용한다. 이 반도체 기판(11) 상부에는 반도체 기판 표면을 보호하기 위한 보호막(13)이 형성되고, 상기 도 5에서 디플리션 영역(DA)이 노출되도록 공지의 포토리소그라피 공정을 이용하여, 마스크 패턴(14)이 형성된다. 그후, 노출된 반도체 기판내에 디플리션 N모스를 형성하기 위한 N형의 불순물(15)이 이온주입된다. 여기서, 상기 N형의 불순물(15)은 디램 소자의 주변 회로 영역에 형성되는 P모스의 N형 불순물 영역 형성 공정과 동시에 진행되므로, 추가되는 공정은 없다. 이때, N형의 불순물(15)은 미리 모스 트랜지스터의 채널을 형성하기 위하여 형성되는 것으로, N형의 불순물(15)의 주입된 깊이가 이후에 형성되어질 트랜지스터의 접합 영역들의 예정 깊이보다 깊지않도록 형성됨이 바람직하다.
도 6b는 반도체 기판(11)상에 본 발명에 따른 디램을 구성하는 모스 트랜지스터가 형성된 단면으르, 상기 마스크 패턴(14)과, 보호막(13)은 공지의 방식으로 제거된다. 이어서, 산화막과, 폴리실리콘막이 순차적으로 적층된다음, 소정 부분 식각되어, 기판(1)과의 사이에 게이트 산화막(16A,16B,16C,16D)이 개재되어진 각각의 트랜지스터의 게이트 전극(17A,17B,17C,17D)이 형성된다. 그런다음, 각각의 트랜지스터의 게이트 전극(17A,17B,17C,17D)의 양측벽에 공지의 이방성 식각 방식에 의거하여, 측벽 스페이서(18)가 형성된다. 그후에, 각각의 스페이서 양측에 N형의 불순물이 이온 주입되어, 트랜지스터의 접합 영역(19-1,19-2,19-3,19-4,19-5,19-6,19-7)이 형성된다. 여기서 접합 영역 19-2는 스토리지 트랜지스터(M2)와, 리드용 패스 트랜지스터(M3)의 공통 접합 영역이다.
그후에, 디플리션 트랜지스터(D)의 접합 영역(19-4)의 소정 부분에 기판 전극 영역(20)이 형성된다. 이 기판 전극 영역(20)은 고농도 P형 불순물 영역으로서, P형의 반도체 기판(11)과 접속되도록 형성된다. 여기서, 일반적으로 메모리 소자등이 형성되는 반도체 기판(11)에는 기판 플로팅 현상을 방지하기 위하여, 일정 전압 즉, 기판 전압(Vss)이 인가된다. 따라서, 본 발명에서는 스토리지 트랜지스터(M2)의 소오스에 별도의 Vss 전극 라인을 인출하지 않고, 스토리지 트랜지스터(M2)의 소오스에 이 기판 전압(Vss)이 공급되도록 하기 위하여, 스토리지 트랜지스터(M2)의 소오스에 기판 전극 영역을 구비한 디플리션 트랜지스터(D)를 접속하는 것이다. 즉, 이 디플리션 트랜지스터(D)를 통하여 스토리지 트랜지스터(M2)의 소오스 영역에 Vss 전압이 공급될 수 있도록, 디플리션 트랜지스터(D)의 접합 영역중 예를들어, 드레인 영역에 고농도 P형 영역 즉, 기판과 동일 타입의 불순물 영역을 형성하여, 기판 전압을 유도하게 된다. 그러면, Vss 전극 라인을 인출하기 위한 별도의 콘택 영역이 배제되어, 레이아웃 면적을 감소시키게 된다. 이때, 상기 기판 전극 영역(20)은, 도면에서는 도시되지 않았지만, 해당 영역을 제외한 부분을 마스크로 가리고 P형의 불순물을 이온 주입하여 형성된다. 여기서, 기판 전극 영역(20)의 형성 공정은 별도의 이온 주입 공정 없이, 주변 회로의 P모스의 접합 영역 형성 공정과 동일하게 실시된다.
도 6c는 각 트랜지스터의 접합 영역과 금속 배선간의 콘택이 이루어진 단면을 나타낸 것으로서, 게이트 전극(17A,17B,17C,17D)과, 접합 영역(19-1,19-2,19-3,19-4,l9-5,19-6,19-7) 상부에는 이후의 금속 배선 공정시, 접촉 저항을 감소시키기 위하여 자기정렬 실리사이드 패턴(21)이 형성된다. 이때, 상기 실리사이드패턴(21)은, 티타늄, 크롬, 플란티늄, 니켈과 같은 전이 금속막이 결과물 상부에 증착된 후, 500 내지 800℃의 온도에서 열처리를 진행하여 전이 금속막과 실리콘 성분을 갖는 부분과 반응된다. 이어서, 실리콘과 반응되지 않은 금속막을 NH4OH/H2O2/H2O의 용액 또는 H2SO4/H2O2의 용액에 의하여 제거하여 형성된다. 따라서, 반도체 기판 상의 실리콘 물질로 된 부분, 즉, 게이트 전극(17A,17B,17C,17D)과, 접합 영역(19-1,19-2,19-3,19-4,19-5,19-6,19-7) 상부에 실리사이드 패턴(21)이 형성된다. 여기서, 상기 디플리션 트랜지스터의 드레인(19-4)과, 이 드레인(19-4) 영역에 형성된 기판 전극 영역(20)의 상부에는 단일의 실리사이드 패턴(21')막이 그 상부에 형성된다.
다음으로, 결과물 상부에는, 층간 절연막(22) 예를들어, 평탄화 특성을 갖는 절연막이 소정 두께로 형성되고, 층간 절연막(22)은 접합 영역(19-1,19-2,19-3,19-4,19-5,19-6,19-7)중, 소정 부분 예를들어, 리드용 패스 트랜지스터(M3)의 소오스 영역(19-1), 라이트용 패스 트랜지스터(M1)의 드레인 및 소오스 영역(19-6,19-7)이 노출되도록 한다. 이때, 라이트용 패스 트랜지스터(M1)의 드레인 영역(19-6)과 스토리지 트랜지스터(M2)의 게이트 전극(17B)은 동시에 노출되도록 한다. 이어서, 노출된 부분과 콘택되도록 금속 배선(23A,23B, 23C)이 공지의 방식으로 형성되어, 디램이 완성된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 스토리지 트랜지스터의 소오스 영역에 기판 전극 영역을 구비한 디플리션 모드의 트랜지스터를 접속하여, 스토리지 트랜지스터에 별도의 Vss 전극 라인의 콘택에 의한 인출없이, 기판에 공급되는 Vss 전압이 스토리지 트랜지스터의 소오스에 인가되도록 하므로서, 콘택영역의 면적을 줄이게 된다.
따라서, 디램셀의 레이아웃 면적을 감소시키어, 그집적화를 달성할 수 있다.
Claims (28)
- 데이타를 라이트(write)하고자 할때, 선택되는 라이트용 워드라인과, 상기 라이트용 워드라인과, 평행 배치되고, 데이타를 리드(read)하고자 할때, 선택되는 리드용 워드라인과, 상기 워드라인들과 교차되며, 데이타를 리드 또는 라이트하는 제 1 및 제 2 비트라인과, 상기 라이트용 워드라인의 억세스시 턴 온되어, 제 1 비트라인에 실린 데이타를 통과시키는 제 1 수단, 상기 제 1 수단의 출력에 따라 선택적 구동되어, 상기 제 1 수단을 통과한 데이타를 저장하는 제 2 수단, 상기 리드용 워드 라인의 선택에 따라 선택적으로 구동되어, 구동시 제 2 수단에 저장된 데이타를 전달하여, 제 2 비트라인을 통해 리드되도록 하는 제 3 수단, 상기 제 2 수단에 저장된 데이타의 원활한 충·방전을 위하여, 상기 제 2 수단에 반도체 기판 전압이 공급되도록 하는 제 4 수단을 포함하는 것을 특징으로 하는반도체 메모리 디바이스.
- 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3 수단은 N모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 1 항에 있어서, 상기 제 4 수단은 디플리션 N모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 수단에 해당하는 N모스 트랜지스터는, 상기 라이트용 워드라인에 게이트 접속되고, 상기 제 1 비트라인에 소오스 접속되며, 드레인은 제 2 수단의 입력과 접속되는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 4 항에 있어서, 상기 제 2 수단에 해당하는 N모스 트랜지스터는, 상기 제 1 수단의 모스 트랜지스터의 드레인과 게이트 접속되고, 드레인은 제 3 수단과 접속되고, 소오스는 제 4 수단과 접속되는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 5 항에 있어서, 상기 제 3 수단에 해당하는 N모스 트랜지스터는, 리드용 워드 라인에 게이트가 접속되고, 제 2 비트 라인에 소오스가 접속되며, 상기 제 2 수단의 드레인 전극과 드레인이 접속되는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 6 항에 있어서, 상기 제 4 수단에 해당하는 디플리션 N모스 트랜지스터 라이트용 워드 라인에 게이트가 접속되고, 소오스는 상기 제 2 수단에 해당하는 N모스 트랜지스터의 소오스와 접속되며, 드레인은 기판 전극에 접속되는 것을 특징으로 하는 반도체 메모리 디바이스.
- 인접하는 4개의 단위셀의 중앙 부분에 형성되는 몸체 부분과, 상기 몸체 부분으로 부터 상기 4개의 단위셀 영역을 향하여 각각 연장되는 4개의 브렌치 부분을 포함하는 제 1 도전형의 제 1 액티브 영역, 상기 제 1 액티브 영역과 분리되어 있고, 2개의 단위셀에 걸쳐 한정되어 있는 제 1 도전형의 제 2 액티브 영역, 상기 제 1 액티브 영역의 브렌치 부분에 형성되는 스트리지 트랜지스터, 상기 제 1 액티브 영역의 브렌치 부분에 형성되고, 상기 스토리지 트랜지스터로 부터 브렌치 끝쪽을 향하여 배치되는 리드용 패스 트랜지스터, 상기 제 2 액티브 영역에 형성되는 라이트용 패스 트랜지스터, 상기 제 1 액티브 영역의 몸체 부분에 형성되는 디플리션 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 8 항에 있어서, 상기 스토리지 트랜지스터는, 상기 제 1 액티브 영역의 몸체쪽에 인접한 브렌치 부분에 배치되는 게이트 전극과, 상기 게이트 전극 양측의 제 1 액티브 영역에 형성되는 제 2 도전형의 소오스, 드레인을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 8 항에 있어서, 상기 리드용 패스 트랜지스터는 제 1 액티브 영역의 브렌치 부분을 지나고, 상기 스토리지 트랜지스터의 게이트 전극으로 부터 브렌치 끝쪽을 향하여 소정 부분 이격 배치되어 있는 게이트 전극, 상기 게이트 전극 양측의 제 1 액티브 영역에 형성되어 있는 제 2 도전형의 소오스, 드레인을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 9 항 또는 제 10 항에 있어서, 상기 스토리지 트랜지스터와 리드용 패스 트랜지스터는 드레인 공통인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 8 항에 있어서, 상기 라이트용 패스 트랜지스터는, 제 2 액티브 영역과, 제 1 액티브 영역의 몸체 부분을 지나도록 배치되는 게이트 전극, 상기 게이트 전극 양측의 제 2 액티브 영역에 형성되는 제 2 도전형의 소오스, 드레인을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 8 항에 있어서, 상기 디플리션 트랜지스터는, 상기 제 1 액티브 영역의 몸체 부분에 배치·형성되는 제 2 도전형의 디플리션 영역, 상기 디플리션 영역을 지나도록 배치되는 게이트 전극, 상기 게이트 전극 양측의 디플리션 영역과 제 1 액티브 영역에 형성되는 제 2 도전형의 소오스, 드레인, 상기 소오스, 드레인 영역 중 어느 한 영역내에 형성되고, 상기 게이트 전극과, 소정 부분 오버랩됨을 갖는 제 1 도전형의 기판 전극 영역을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 12 항 또는 제 13 항에 있어서, 상기 디플리션 트랜지스터의 게이트 전극은 상기 라이트용 패스 트랜지스터의 게이트 전극이 제 1 액티브 영역을 지나는 부분인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 8 항에 있어서, 상기 스토리지 트랜지스터의 게이트 전극의 폭은 상기 라이트 및 리드용 패스 트랜지스터의 게이트 전극의 폭보다 큰 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 8 항에 있어서, 상기 제 1 도전형은 P형이고, 제 2 도전형의 N형인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 1 및 제 2 액티브 영역들이 한정된 제 1 도전형의 반도체 기판을 제공하는 단계, 상기 제 1 액티브 영역의 소정 부분에 제 2 도전형의 디플리션 영역을 형성하는 단계, 상기 제 1 액티브 영역에 제 2 도전형의 소오스, 드레인을 포함하는 리드용 패스 트랜지스터, 스토리지 트랜지스터를 형성하고, 상기 디플리션 영역내에는 디플리션 트랜지스터를 형성하며, 상기 제 2 액티브 영역에는 제 2 도전형의 소오스, 드레인을 포함하는 라이트용 패스 트랜지스터를 형성하는 단계, 상기 디플리션 트랜지스터의 소오스 또는 드레인 중 어느 한 영역내에 제 1도전형의 기판 전극 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 17 항에 있어서, 상기 디플리션 영역을 형성하는 단계는, 상기 제 1 액티브 영역의 소정 부분이 노출되도록 마스크 패턴을 형성하는 단계, 상기 마스크 패턴으로 부터 노출된 제 1 액티브 영역에 제 2 도전형 불순물을 이온 주입하는 단계, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 17 항에 있어서, 상기 리드용 패스 트랜지스터와, 스토리지 트랜지스터와, 디플리션 트랜지스터 및 라이트용 패스 트랜지스터를 형성하는 단계는, 반도체 기판 상부에 게이트 절연막과, 전도 물질을 증착한다음, 소정 부분 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측벽에 스페이서를 형성하는 단계, 상기 게이트 전극 양측에 제 2 도전형 불순물을 이온 주입하여, 소오스, 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 17 항에 있어서, 상기 기판 전극 영역을 형성하는 단계는, 상기 디플리션 트랜지스터의 소오스, 또는 드레인 중 어느 한 영역의 소정 부분이 노출되도록 마스크 패턴을 형성하는 단계, 상기 노출된 영역에 제 1 전도형을 갖는 고농도 불순물을 이온 주입하여, 기판 전극 영역을 형성하는 단계, 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 17 항에 있어서, 상기 기판 전극 영역을 형성하는 단계 이후에, 상기 각각의 트랜지스터의 소오스, 드레인 영역 및 게이트 전극 상부에 각각 실리사이드 패턴을 형성하는 단계, 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계, 상기 트랜지스터의 소오스, 드레인들중 선택되는 영역 및 상기 라이트용 패스 트랜지스터의 드레인 영역과 인접한 스토리지 트랜지스터의 게이트 전극의 소정 부분이 동시에 노출되도록 층간 절연막을 패터닝하는 단계, 상기 노출된 영역과 콘택되도록 전도배선을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 21 항에 있어서, 상기 실리사이드 패턴을 형성하는 단계는, 상기 반도체 기판 상부에 전이 금속막을 증착하는 단계, 상기 전이 금속막을 열처리하여, 전이금속과 반도체 기판 상부의 실리콘 물질과 반응시키는 단계, 상기 반응되지 않은 전이 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 22 항에 있어서, 상기 전이 금속막을 증착하는 단계에서, 상기 전이 금속막은 티타늄, 크롬, 플란티늄, 니켈 금속중 선택되는 하나의 금속막으로 증착되는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 22 항 또는 제 23 항에 있어서, 상기 열처리는 500 내지 800℃에서 진행되는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 22 항 또는 제 23 항에 있어서, 상기 반응되지 않은 금속막을 제거하는 단계는, 상기 반응되지 않은 전이 금속막을 NH4OH/H2O2/H2O의 용액에 의하여 제거하는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 22 항 또는 제 23 항에 있어서, 상기 반응되지 않은 금속막을 제거하는 단계는, 상기 반응되지 않은 전이 금속막을 H2SO4/H2O2의 용액에 의하여 제거하는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 17 항 또는 제 21 항에 있어서, 상기 디플리션 트랜지스터의 소오스 또는 드레인과, 그 내부에 형성된 상기 기판 전극 영역 상부에는 단일의 실리사이드막 패턴을 형성하는 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
- 제 17 항 내지 제 20 항 중 선택되는 한 항에 있어서, 상기 제 1 도전형은 P형이고, 제 2 도전형은 N형인 것을 특징으로 하는 반도체 메모리 디바이스의 형성방법.
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