KR19980703121A - 읽기전용 메모리셀 어레이 및 그 제조공정 - Google Patents

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KR19980703121A
KR19980703121A KR1019970706523A KR19970706523A KR19980703121A KR 19980703121 A KR19980703121 A KR 19980703121A KR 1019970706523 A KR1019970706523 A KR 1019970706523A KR 19970706523 A KR19970706523 A KR 19970706523A KR 19980703121 A KR19980703121 A KR 19980703121A
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볼프강 크라우트슈나이더
로타르 리슈
프란츠 호프만
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로더리히네테부쉬
지멘스악티엔게젤샤프트
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
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    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/383—Channel doping programmed

Abstract

읽기전용 메모리셀 어레이는 다수의 개별 메모리셀을 포함하는데, 이는 각각 MOS 트랜지스터를 포함하며 또한 평행한 열로 배열된다. 여기에서, 인접 열들은 종방향 트렌치들(6)의 바닥에서 그리고 인접 종방향 트렌치들(6) 사이에서 각각 택일적으로 놓이게 되며 서로에 대하여 절연된다. 읽기전용 메모리셀 어레이는 메모리마다에서 요구되는 면적 2F2(F: 최소 구조 크기)를 가지고 자동 조심 공정 단계들에 의하여 제조될 수 있다.

Description

읽기전용 메모리셀 어레이 및 그 제조공정
도 1은 제1 채널 주입 후의 실리콘 기판.
도 2는 트렌치 에칭 및 제2 채널 주입 후의 실리콘 기판.
도 3은 워드라인 형성 후의 실리콘 기판.
도 4는 실리콘 기판에서 도 3의 IV-IV의 따른 단면도.
도 5는 실리콘 기판에서 도 3의 V-V의 따른 단면도.
도 6은 도 3의 실리콘 기판에 관한 평면도.
참고로 상기 도면들은 동일 축적이 아니다.
데이터가 영구적으로 기록되는 메모리는 많은 전자 시스템에서 요구되어 진다. 그런 메모리들은 특별히 일기전용 메모리라고 불린다.
막대한 양의 데이터에 대하여는 알루미늄으로 코팅된 플라스틱 디스크들이 종종 읽기전용 메모리로 사용된다. 코팅 시에 이러한 플라스틱 디스크들은 논리값 0 및 1에 할당된 두 종류의 점상 함몰부(dot-like depression)를 가진다. 이 함몰부의 배열에 정보가 디지털 적으로 저장된다. 그런 디스크들은 콤팩트 디스크라고 불리며 음악의 디지털 저장매체로 널리 사용된다.
디스크를 기계적으로 회전하는 판독 장치는 컴팩트 디스크에 저장된 데이터를 판독하기 위하여 사용된다. 점상의 함몰부들은 레이저 다이오드 및 포토셀에 의하여 스캔 된다. 전형적인 스캐닝 속도는 이러한 환경에서는 2 x 40 kHz이다. 정보의 5 Gbits는 하나의 콤팩트 디스크에 저장될 수 있다.
판독장치는 기계적 마모에 영향을 받는 가동부를 가지며, 상당히 큰 부피를 가지며, 그리고 저속의 데이터 액세스만을 허락한다. 또한, 판독장치는 진동에 민감하며 따라서 가동 시스템에서의 사용은 제한을 받는다.
반도체 기반의 읽기전용 메모리는 상대적으로 적은 양의 데이터 저장장치로 알려져 있다. 그런 읽기전용 메모리들은 종종 MOS 트랜지스터가 사용되는 이차원의 실리콘 집적회로로서 이해되고 있다. MOS 트랜지스터는 워드라인에 연결된 게이트 전극을 통하여 각각 선택된다. MOS 트랜지스터의 입력은 참조라인에 그리고 출력은 비트 라인에 연결된다. 판독 동작 중에 전류가 트랜지스터를 통하여 흐르는지의 여부가 판단된다. 저장된 정보는 그에 대응하여 할당된다. 보통 정보의 저장은 기술적으로는 MOS 트랜지스터들이 채널영역에서의 다른 주입(implantation) 때문에 다른 임계전압을 갖도록 한다.
반도체 기반의 이런 메모리들은 저장된 정보에 대한 랜덤 액세스를 가능하게 한다. 정보를 판독하는데 필수적인 전력은 기계적 동작을 하는 판독장치의 경우에 비하여 훨씬 작다. 정보를 판독하는데 전혀 기계적인 구동이 없으므로, 기계적 마모 그리고 진동에의 민감성 등은 제거된다. 반도체 기반의 읽기전용 메모리는 그러므로 가동 시스템에서도 사용될 수 있다.
전술의 실리콘 메모리는 2차원의 구조를 가진다. 그러므로, 메모리셀마다 약 6 내지 8 F2의 최소 영역이 요구되며, 여기에서 F는 각 기술로써 제조될 수 있는 구조의 최소 크기를 나타낸다. 그러므로 1㎛의 기술이라면, 2차원 실리콘 메모리는 ㎛2당 약 0.14 비트의 저장밀도를 그 한계로 한다.
MOS 트랜지스터들을 열(row)로 배치함으로써 2차원 실리콘 메모리들의 밀도를 증가시킨다는 것은 공지된 것이다. 각 열에서 MOS 트랜지스터들은 직렬로 연결된다. MOS 트랜지스터들은 NAND 구조의 방식으로 열(row)을 단위로 하여 구동함으로써 읽혀진다. 각 열마다 이러한 오직 두 개의 연결이 요구되므로, 그 연결들 사이에서 열로 배열된 MOS 트랜지스터들은 직렬로 연결된다. 서로 연결되어 있는 인접 MOS 트랜지스터들의 소스/드레인 영역들은 연속적인 도핑된 영역으로써 실현될 수 있다. 결과적으로, 메모리 셀당 요구되는 영역은 이론적으로 4 F2(F: 각 기술을 가지고 제조될 수 있는 구조의 최소 크기)까지 감소될 수 있다. 예로써 그런 메모리셀 어레이는 1976년 H.Kawagoe 및 N.Tsuji에 의한 IEEE J.의 Solid-state circuits, vol. SC-11, 360페이지에서 공개되었다.
본 발명은 공지된 반도체 기반의 읽기전용 메모리셀의 문제에 기초하였으며, 그것은 배치증가된 저장밀도가 얻어지고 적은 제조단계 및 높은 수율로 제조될 수 있는 것이다. 또한, 그런 메모리셀 배치를 제조하는 공정이 개시될 것이다.
이러한 문제점은 청구범위 제 1항에 따른 읽기전용 메모리셀 어레이에 의하여 그리고 제 5항에 따른 제조공정에 의하여 해결된다. 본 발명의 다른 상세한면들은 다른 항으로부터 나타날 것이다.
본 발명에 따른 읽기전용 메모리셀 어레이에서, 메모리셀들은 반도체 기판의 제 1면에 배열되며 각 경우 열들은 본질적으로 평행하게 놓이다. 종방향 트렌치들은 반도체 기판의 제 1면에 제공된다. 종방향 트렌치들은 본질적으로 열로 평행하게 놓이다. 그들은 적어도 열의 길이만큼 길다. 열들은 인접한 종방향 트렌치들 사이에 또는 종방향 트렌치들의 바닥부에 각각 배열된다. 반도체 기판의 제 1면은 종방향 트렌치들에 의하여 구축된다. 한 열 건너 한 열씩 종방향 트렌치의 바닥에 배열되며 그들 사이에 배열된 열들은 종방향 트렌치들을 묶는 물질 상에 배열된다.
인접 열들은 절연구조물에 의하여 서로에 관하여 절연된다. 절연구조물은 수직방향으로 인접 열들을 절연한다. 본 발명의 보호범위에 속하는 것인 절연구조물을 구축하는 것은 절연 스페이서에 의하여 이루어지는데 이는 종방향 트렌치의 측벽을 따라 배열되며, 각 경우 반도체 기판에서 인접 종방향 트렌치들 사이에 배열되어 있으며 채널-스톱 층이라고 불리는 인접 열 사이에서 반도체 기판상의 도전 채널을 형성하는 것을 방지하는 도핑된 층이다. 도핑된 층들은 바람직하게는 반도체 기판 물질로 구성되는데 이것은 각 경우 인접 종방향 트렌치들 사이에 배열되며, 상기 도핑된 층은 반도체 기판 상에 깊이를 가지며 그것은 종방향 트렌치들의 깊이보다 얕은 것이다. 이 절연은 인접 열들 사이의 어떠한 표면을 요구하는 것은 아니다. 인접 열들은 직접 반도체 기판의 주표면에 평행하게 서로서로 직접 인접한다. 반도체 기판의 주표면에 수직인 상태로, 인접 열들은 종방향 트렌치들의 깊이에 상응하여 얼마간 이격되어 있다.
한 열에 따라서 배열된 메모리셀의 MOS 트랜지스터는 바람직하게는 직렬로 연결되어 있다. 한 열을 따라서 인접한 MOS 트랜지스터의, 서로 연결된, 소스/드레인 영역은 여기에서 연속된 도핑 영역으로서 구성되어 있다. 각 열에 위치된 MOS 트랜지스터들은 이 연결에 의하여 NAND 구조로 구동될 수 있다.
바람직하게는, 본 발명에 따른 읽기전용 메모리셀 어레이는 절연 구조물로 실현되며 이는 절연 스페이서 및 인접 열 사이에서 반도체 기판의 도전 채널의 형성을 방해하도록된 층을 포함하며, 또한 MOS 트랜지스터로 실현되는데 이는 각 열에서 직렬로 연결되며 거기에서 서로 연결된 소스/드레인 영역들은 각 경우에 반도체 기판상의 연속된 도핑 영역으로써 구성된다. 본 구현예에서 종방향 트렌치들의 넓이, 인접 종방향 트렌치들의 간격, 연속 도핑된 영역의 범위, 그리고 워드라인의 넓이가 각 기술에의하여 제조될 수 있는 최소 구조물 크기(F)에 따라서 구성되었다면, 메모리셀마다에서 요구되는 면적은 2F2이다. 최소 구조 폭(F)이 0.4㎛인 기술을 채용하였다면, 6.25 bit/㎛2의 저장밀도를 얻을 수 있다.
MOS 트랜지스터가 각 메모리셀에 저장된 정보에 따라 다른 임계전압을 가지는 것도 본 발명의 범위 내에 속한다. 데이터를 디지털의 형태로 저장하기 위하여 MOS 트랜지스터는 두 개의 다른 임계전압을 가진다. 만약 읽기전용 메모리셀 어레이의 다중치 로직을 위하여 사용될 것이라면, MOS 트랜지스터는 저장된 정보에 따라서 두 개 이상의 다른 임계전압을 가진다.
본 발명에 따른 읽기전용 메모리셀을 제조는 자동 조심(self-aligned) 공정단계들을 사용하여 실행되어 메모리셀마다에서 요구되는 공간이 감소되도록 할 수 있다.
본 발명에 따른 읽기전용 메모리셀을 제조하기 위하여, 제1 채널 주입은 처음에 인접 종방향 트렌치들 사이에 배열된 열을 따라 배열된 MOS 트랜지스터들의 임계전압을 정하기 위하여 만들어진다. 이어서, 종방향 트렌치들이 에칭된다. 종방향 트렌치들의 에칭 이후에 제2 채널 주입이 종방향 트렌치들의 바닥에 배열된 MOS 트랜지스터들의 임계전압을 정하기 위하여 만들어진다. 제2 채널 주입동안 인접 종방향 트렌치들 사이의 영역들은 마스크된다. 모든 MOS 트랜지스터를 위한 게이트 산화층이 형성된 후, 열에 대하여 횡단하는 워드라인이 제조되며, 워드라인 각각은 다른 열을 따라 배열된 MOS 트랜지스터들의 게이트 전극을 형성한다. 마지막으로, 소스/드레인 주입이 이루어지며, 그 동안 워드라인들이 마스크로써 사용되며 동시에 소스/드레인 영역들은 종방향 트렌치들의 바닥에 배열된 MOS 트랜지스터들을 위하여 그리고 인접 종방향 트렌치들 사이에 배열된 MOS 트랜지스터들을 위하여 형성된다.
바람직하게는, 종방향 트렌치들은 SiO2를 함유한 트렌치 마스크를 에칭 마스크로 사용하여 에칭된다. 그 후에 트렌치 마스크가 제2 채널 주입동안 인접 종방향 트렌치들 사이에서 영역들을 마스크하기 위하여 사용된다. 제2 채널 주입 후에 트렌치 마스크가 제거된다.
본 발명은 실시예 및 도면들과 관련하여 이하에서 상세하게 설명된다.
예를 들어, 단결정 실리콘으로부터 기판(1)에서 본 발명에 따른 읽기전용 메모리셀 어레이를 제조하기 위하여, 읽기전용 메모리셀 어레이용 영역을 정의하기 위하여 (도시되지 아니한) 절연구조물이 처음에 기판(1)의 주기판(2) 상에 형성된다. 기판(1)은 예를 들어 1015cm-3의 도펀트 농도로 도핑된다.
이어서, 붕소 주입을 하여 채널-스톱층(3)을 형성한다. 붕소 주입의 수행에는 예컨대 6 x 1013cm-2의 양 및 120keV의 에너지를 사용한다. 결과적으로, 채널-스톱층(3)은 예를 들어 주기판 아래 0.3㎛ 깊이에서 0.3㎛ 두께로 형성된다(도 1).
그리고 MOS 트랜지스터들의 공핍 채널들을 위한 영역들이 정의되는데 포토리소그래픽 공정을 사용한다. 공핍채널(4)은 50 keV의 에너지 및 4 x 1012cm-2의 양을 가지는 비소를 가지고 제1 채널 주입을 사용하여 형성된다. 주기판(2)에 평행한 공핍 채널(4)의 범위는 예를 들어 0.4㎛ 기술을 사용하여 0.6㎛ x 0.6㎛이다.
TEOS 프로세스를 사용하여 예를 들어 200 nm의 두께까지 SiO2층을 디포짓함으로써, 트렌치 마스크(5)가 포트리소그래픽 공정을 사용하여 SiO2층을 구축함으로써 형성된다(도 2).
종방향 트렌치들(6)은 에칭 마스크로써 트렌치 마스크(5)를 사용하여 예를 들어 Cl2를 가지고 이방성에 의하여 에칭된다. 종방향 트렌치(6)는 예를 들어 0.6㎛의 깊이를 가진다. 종방향 트렌치(6)는 기판(1)으로 확장하며 채널-스톱층(3)을 인터럽트한다. 공핍 채널(4)의 폭은 종방향 트렌치들(6)의 에칭동안에 정해진다. 그러므로, 공핍 채널(4)과 관련한 트렌치 마스크(5)의 조절은 그리 중요한 것은 아니다.
0.4㎛ 기술에 의한 종방향 트렌치(6)의 폭은 0.4㎛이고 인접 종방향 채널(6)들 사이의 거리도 역시 0.4㎛이다. 종방향 트렌치(6)의 길이는 메모리셀 어레이의 크기에 따라 다르고 예를 130㎛이다.
TEOS 공정을 사용하여 SiO2의 층을 더 디포짓하고 이어서 이방성 에칭을 한으로써 SiO2로 된 스페이서(7)는 종방향 트렌치(6)의 측벽에서 형성된다. 이어서 종방향 트렌치(6)의 바닥에서 제조된 MOS 트랜지스터를 위한 공핍 채널용 면적은 포토리소그래픽 공정을 사용하여 정의된다. 공핍채널(8)은 제2 채널 주입과 함께 종방향 트렌치의 바닥에서 형성되는데 예를 들어 비소 및 50keV의 에너지 드리고 4 x 1012cm-2의 양을 가지고 이루어진다. 인접 종방향 트렌치(6)들 사이의 영역은 여기에서 트렌치 마스크(5) 및 스페이서(7)에 의하여 마스크된다. 그러므로 공핍채널(8)의 정의동안 정렬은 그다지 중요하지 아니하다. 제2 채널 주입은 종방향 트렌치(6)의 측벽에 관하여 자동 조심이다.
이어서, 트렌치 마스크(5)는 예컨대 NH4F/HF를 가지고 습식화학적으로 제거된다. 여기에서, 스페이서(7)도 역시 제거된다. 희생 산화층(sacrificial oxide)을 성장 및 제거시킨 후, 게이트 산화층(9)이 예컨대 10nm의 두께로 성장된다. 게이트 산화층(9)은 종방향 트렌치(6)의 기저에 그리고 주기판(2) 상의 종방향 트렌치(6)들 사이에 배열된다(도 3의 IV-IV에서 본 단면도인 도 4 및 도 3의 V-V에서 본 단면도인 도 5 참조. 도 3에 도시된 단면은 도 4 및 도 5에서 III-III으로 표시되었다).
TEOS 공정에서 더 SiO2층이 디포짓되고, 거기로부터 SiO2로 된 층 스페이서들(10)은 이방성 건식 에칭에 의하여 종방향 트렌치(6)의 측벽에서 형성된다. SiO2층은 예컨대 60nm의 두께로 디포짓된다. 에칭백은 예컨대 CF4를 가지고 수행된다.
다결정 층이 전 표면에 걸쳐 예컨대 400nm의 두께로 디포짓된다. 포토리소그래픽 공정에서 다결정 층을 구축함으로써 워드라인(11)은 주표면(2)을 따라서 예컨대, 종방향 트렌치(6)에 수직하게 되도록 형성된다. 워드 라인(11)은 0.4㎛의 폭을 가진다. 인접 워드라인들(11)은 0.4㎛ 만큼 이격되어 있다. 워드라인(11)의 폭 및 이격은 각 경우에 최소 구조 크기(F)에 상응한다. 워드라인(11)은 종방향 트렌치(6)의 바닥에 형성된 공핍채널(8)이 각각 워드라인(11)의 밑에 정렬되는 방식으로 놓여진다.
이어서, 소스/드레인 주입은 예컨대 25 keV의 에너지 및 5 x 1015cm-2의 양 및 비소를 가지고 형성된다. 소스/드레인 주입동안, 도핑된 영역(12)은 종방향 트렌치(6)의 바닥에 그리고 종방향 트렌치(6)들 사이에서 주표면(2)에 만들어진다. 도핑된 영역(12) 각각은 하나의 열을 따라 배열된 두 개의 인접 MOS 트랜지스터를 위한 공통의 소스/드레인 영역으로서의 역할을 한다. 워드라인(11)은 소스/드레인 주입동안 동시에 도핑된다.
SiO2추가층의 디포지션 및 이방성 에칭백에 의하여 워드라인(11)의 가장자리들은 스페이서(13)로 덮여진다. 소스/드레인 주입은 워드라인(11)과 관련하여 자동조심의 방식으로 이루어진다. 도핑된 영역(12)들이 공핍채널(4,8)과 동일한 형태의 전도율로 도핑되기 때문에, 종방향 트렌치(6)의 경로에 평행하게 공핍 채널들의 정의를 하는 동안의 정렬은 그다지 중요하지 아니한다. 주표면(2)에 평행한 도핑된 영역(12)의 면적은 최대 F x F인데, 즉, 인접 워드라인(11)의 거리, 인접 종방향 트렌치들(6) 사이의 거리 그리고 종방향 트렌치들(6)의 부피에 상응하여 0.4㎛ x 0.4㎛이다. 모든 두 개의 인접 도핑된 지역들(12) 및 그들 사이에 정렬된 워드라인(11)은 각 경우 하나의 MOS 트랜지스터로 형성된다. 각 경우 직렬로 연결되고 각각은 두 개의 도핑된 지역들(12)로부터 형성된 MOS 트랜지스터들의 열은 종방향 트렌치(6)의 바닥에 그리고 종방향 트렌치들(6) 사이에 정렬되어 있으며, 워드라인(11)은 그들 사이에 정렬되어 있다. 종방향 트렌치(6)의 바닥에 정렬된 MOS 트랜지스터들은 인접 MOS 트랜지스터들에 의하여 절연되었고, 스페이서(10) 및 채널-스톱층(3)에 의하여 종방향 트렌치들(6)의 사이에 정렬된다. 예컨대 3 x 1018cm-3의 채널-스톱층(3)의 도핑은 스페이서(10)와 함께 종방향 트렌치들(6)의 가장자리에서 형성된 와류 MOS 트랜지스터의 임계전압이 누설전류를 방지할 만큼 충분히 높게 하는 것을 보장한다.
각 열은 열로 정렬된 MOS 트랜지스터들이 직렬로 연결된 것 사이의 두 개의 연결을 가지고 읽기전용 메모리셀 어레이의 가장자리에 제공된다(도면에 도시되지는 아니함).
만약 도핑된 지역들(12)의 각각이 두 개의 인접한 MOS 트랜지스터를 위한 소스/드레인 지역이라면, 종방향 트렌치(6)의 경로에 평행한 각 MOS 트랜지스터의 길이는 2F이다. MOS 트랜지스터들의 폭은 각 경우 F이다. 그러므로 제조공정상의 이유로 MOS 트랜지스터로부터 형성된 메모리셀의 영역은 2F2이다. 워드라인(11)을 따라서 인접해 있는 그리고 그들의 윤곽(Z1,Z2)이 굵은 선으로써 도 6의 펑면도로 들어가있는 메모리셀들은 주표면(2) 상으로의 투영에서 서로 직접 인접해있다. 메모리셀(Z1)은 종방향 트렌치들(6)의 하나의 바닥에 정렬되어있지만 메모리셀(Z2)은 인접한 두 개의 종방향 트렌치들(6) 사이의 주표면(2) 상에 정렬되어 있다. 패킹 밀도는 불량이 되고있는 인접 메모리셀들 사이의 절연없이 수직적 오프셋으로 배열된 인접 멤모리셀들에 의하여 증가된다.
읽기전용 메모리셀 어레이의 프로그래밍은 제1 채널 주입 및 제2 채널 주입동안 수행된다. 공핍채널(4,8)은 그들의 MOS 트랜지스터들을 위하여만 형성되는데 그것에게 제1 로직값이 할당된다. 제2 로직값은 다른 MOS 트랜지스터들에게 할당된다.
읽기전용 메모리셀 어레이는 중간 산화물의 디포짓, 접촉홀 에칭 그리고 금속층을 가하고 구축하는 것에 의하여 완성된다. 이들 공지된 공정단계들은 도시되지 아니하였다.

Claims (7)

  1. 읽기전용 메모리셀 어레이에 있어서,
    다수의 개별 메모리셀들은 반도체 기판(1)에 제공되고,
    상기 메모리셀들은 각각 열로 배열되어 본질적으로 평행하게 되고,
    본질적으로 상기 열들과 평행인 종방향 트렌치들(6)은 반도체 기판(1)의 주표면(2)에 제공되고,
    상기 열들은 인접 종방향 트렌치들(6) 사이 및 종방향 트렌치들(6)의 바닥의 주표면(2) 상에 각각 택일적으로 배열되고,
    인접 열들을 절연하는 절연구조(3,10)들은 서로에 관하여 제공되고,
    상기 메모리셀들은 적어도 하나의 MOS 트랜지스터(12,11,12)를 포함하고, 그리고
    각 경우에 다른 열들을 따라서 배열된 MOS 트랜지스터들의 게이트 전극들에 연결된 워드라인들(11)은 열을 횡단하도록 놓여있는 것을 특징으로 하는 읽기전용 메모리셀 어레이.
  2. 제 1항에 있어서,
    인접 열들의 절연을 위하여, 상기 절연 구조들은 종방향 트렌치들(6)의 측벽을 따라 정렬된 절연 스페이서(10) 그리고 각 경우에 반도체 기판(1)의 인접 종방향 트렌치들(6) 사이에 배열되어있고 또한 인접 열 사이의 반도체 기판(1)에서 도전 채널의 형성을 방지하는 도핑층(3)을 포함하는 것을 특징으로 하는 읽기전용 메모리셀 어레이.
  3. 제 1항에 있어서,
    하나의 열을 따라서 배열된 상기 메모리셀의 MOS 트랜지스터들은 직렬로 연결되어 있고,
    서로 연결되어 있으며, 하나의 열을 따라서 인접한 MOS 트랜지스터들의 소스/드레인 영역들은 반도체 기판 상에서 도핑된 연속 영역(12)으로써 구축되었으며,
    각 열은 두 개의 연결을 가지며, 그 연결들 사이에 열로 정렬된 MOS 트랜지스터들은 직렬로 연결된 것을 특징으로 하는 읽기전용 메모리셀 어레이.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    MOS 트랜지스터들은 각 메모리셀에 저장된 정보에 따라서 다른 임계전압을 가지는 것을 특징으로 하는 읽기전용 메모리셀 어레이.
  5. 읽기전용 메모리셀 어레이의 제조공정에 있어서,
    본질적으로 평행인 종방향 트렌치들(6)은 반도체 기판(1)의 한 주표면(2)에서 에칭되는 단계,
    열로 배열되며 또한 각각 적어도 하나의 MOS 트랜지스터를 포함하는 다수의 메모리셀들이 만들어지는 단계, 상기 열은 인접 종방향 트렌치들(6) 사이 및 종방향 트렌치들(6)의 바닥의 주표면(2) 상에 각각 택일적으로 배열되며,
    종방향 트렌치들(6)의 에칭 전에, 인접 종방향 트렌치들(6) 사이의 주표면(2) 상에 배열된 MOS 트랜지스터들의 임계전압을 정하기 위하여 제1 채널 주입이 이루어지는 단계,
    종방향 트렌치들(6)의 에칭 후에, 종방향 트렌치들의 바닥에 배열된 MOS 트랜지스터들의 임계전압을 정하기 위하여 제2 채널 주입이 이루어지는 단계,
    인접 종방향 트렌치들(6) 사이의 주표면(2)이 마스크되는 단계,
    게이트 산화층이 형성되는 단계,
    열에 대하여 횡단하는 워드라인(11)이 형성되는 단계, 상기 워드라인(11)은 각 경우에 다른 열을 따라 배열된 MOS 트랜지스터들의 게이트 전극과 연결되며,
    MOS 트랜지스터들을 위한 소스/드레인 주입이 이루어지는 단계, 그 동안 워드라인(11)은 마스크로써 사용되며, 그리고
    서로에 대하여 인접한 열들의 MOS 트랜지스터를 절연하는 절연 구조(3,10)가 만들어지는 단계를 포함하는 것을 특징으로 하는 읽기전용 메모리셀 어레이의 제조공정.
  6. 제 5항에 있어서,
    상기 절연 구조들을 형성하기 위하여, 도핑층(3)이 제1 채널 주입 전에 반도체 기판에서 만들어지며, 상기 도핑층(3)은 상기 종방향 트렌치들(6)의 에칭동안 에칭되며 또한 인접 열들 사이의 반도체 기판(1)에서 도전 채널의 형성을 방지하며, 상기 절연 구조들(3,10)을 형성하기 위하여, 절연 스페이서들이 상기 종방향 트렌치들(6)의 에칭 후에 종방향 트렌치들(6)의 측벽에서 만들어지는 것을 특징으로 하는 읽기전용 메모리셀 어레이의 제조공정.
  7. 제 5항에 있어서,
    상기 종방향 트렌치들(6)은 SiO2를 함유한 트렌치 마스크(5)를 에칭 마스크로 사용하여 에칭되며,
    제2 채널 주입동안, SiO2를 함유한 트렌치 마스크(5)가 인접 종방향 트렌치들(6) 사이에서 주표면을 마스크하며, 그리고
    상기 채널 주입 후에 상기 트렌치 마스크(5)가 제거되는 것을 특징으로 하는 읽기전용 메모리셀 어레이의 제조공정.
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