KR19980086988A - 스펙트럼 확산 신호 수신 방법 및 스펙트럼 확산 신호 수신 장치 - Google Patents

스펙트럼 확산 신호 수신 방법 및 스펙트럼 확산 신호 수신 장치 Download PDF

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Abstract

본 발명은 확산 부호와의 상관 연산을 하여 수신 신호를 복조하는 스펙트럼 확산 신호 수신 방법에 있어서, 심볼(또는 데이터) 복조 특성, 동기 포착 특성, 동기 추미(synchronization tracking) 특성을 손상하지 않고 소형화, 저소비 전력화한다.
해결수단
스펙트럼 확산 신호 베이스밴드 성분과 확산 부호와의 상관 연산을 할 때에, 확산 부호와 베이스밴드 성분과의 상관 연산을 하여, 그 확산 부호와 베이스밴드 성분과의 타이밍 관계가 확산 부호 간격의 1/2만 다른 타이밍으로 상관 연산을 하며, 각각의 연산 결과를 이용하여, 타이밍 관계가 1/2이하의 타이밍점에서의 상관 연산 결과를 추정한다.

Description

스펙트럼 확산 신호 수신 방법 및 스펙트럼 확산 신호 수신 장치
기술 분야
본 발명은 예를들면 직접 확산 부호 분할 다원 접속(DS-CDMA) 방식에 의한 통신 시스템 등에서 사용되는 스펙트럼 확산 신호 수신 방법 및 스펙트럼 확산 신호 수신 장치에 관한 것이다.
종래 기술
스펙트럼 확산(SS : Spread Spectrum) 통신은 확산 부호를 이용해 정보 신호의 스펙트럼을 광대역으로 확산하여 전송하는 통신으로, 확산 방법에 따라 직접확산(DS: Direct Sequence), 주파수 호핑(FH: Frequency Hopping), 시간 확산(TH: Time Hopping) 등으로 대별된다. 이 중에서, 직접 확산은 정보 신호에 확산 부호를 승적함으로서 스펙트럼 확산을 행하는 방식이다. 확산 부호의 부호 속도와 정보 신호 속도의 속도비에 의해 스펙트럼의 확산비가 결정된다. 이 비율은 확산율 또는 처리 이득(확산율의 dB값)으로 불린다.
SS 통신은 내방해성, 내간섭성, 낮은 방해율 또는 저간섭, 다중 경로 페이딩(multi-path fading)에 대한 내성, 다중 접속성 등의 여러 가지 이점을 갖는다. 이들 이점은 이동 통신에 있어서 매우 바람직한 성질이기 때문에 이동 통신에 SS 통신을 이용한 검토가 활발하게 행해지며 실용화도 행해지고 있다. SS 통신에서는 이동국과 기지국과의 접속 방식으로서 스펙트럼 확산에 사용되는 확산 부호에 의해서 이동국 혹은 기지국을 식별하는 방식이 채택되고 있고, 이 접속 방식은 부호 분할 다중 접속(CDMA(Code Division Multip1e Access))방식으로 불린다.
도 15, 도 16은 B.Y.Young 등에 의해서 “Performance Analysis of An All Digital BPSK Direct-Sequence Spread-Spectrum IF Receiver Architecture”(IEEE Jouna1 of Selected Areas in Communications. vol. 11, No. 7, pp. l096 ∼ l107)에서 보고된 DS-SS 통신으로 사용되는 종래의 통신 장치 구성이다. 도 15는 송신부를 나타내고 도 16은 수신부를 나타낸다. 스펙트럼 확산에 고유한 신호 처리 부분은 아날로그 회로로 실현되는 방법도 있지만 회로의 신뢰성, 무조정화, 하드웨어 규모, 양산성(즉, 제조 단가) 등의 관점에서 이 종래예와 같이 디지털 회로로 실현되는 경우가 많다.
도 15의 송신부에 관해서 설명한다. 정보 데이터에 상당하는 입력 데이터(Data Input)는 데이터 확산부(Data Spreader)(1)에 입력된다. 데이터 확산부(1)에서는 우선 데이터 부호화기(Data Encoder)(2)에 있어서 데이터 부호화(음성 부호화, 오류 정정 부호화, 프레임화 등의 처리)를 행하고 부호화 데이터(심볼)를 출력하고 확산부(Spreader)(3)에 있어서 확산 부호 발생기(PN Generator)(4)로부터 주어지는 확산 부호와 승적되어 데이터 확산부 출력이 된다. 데이터 확산부 출력은 변조부(Modu1ator)(5)에 입력되고 국부 발진기(RF OSC)(6)에서 주어지는 반송파와 승산기(7)에서 승적되어 캐리어 변조된다. 승산기(7) 출력은 대역 통과 필터(BPF)(8)에 있어서 변조 성분이 추출된 뒤, 증폭부(AMP)(9)에서 전력 증폭되고 고주파 출력(RF 0utput)이 되어 안테나(10)에서 송신된다.
또한, 정보 데이터와 데이터 부호화기(2)에 의해 부호화된 데이터를 구별하기 위해서 여기서는 부호화된 데이터를 심볼이라고 부른다. 심볼은 캐리어 변조 방식에 따라서 BPSK(2상 디지털 위상 변조), QPSK(4상 디지털 위상 변조), QAM(quadrature amplitude modulation; 직교 진폭 변조) 등의 신호 형식이 된다.
다음에 도 16의 수신부에 관해서 설명한다. 고주파 신호는 안테나(11)로 수신되어 고주파 입력(RF Input)이 되고 대역 통과 필터(BPF)(12)에서 수신 신호 성분이 추출되고 승산기(13)에서 국부 발진기(RF 0SC)(14)에서 주어지는 반송파로 승적되며 저역 통과 필터(LPF)(15)로 저역 성분이 추출됨으로써 준동기 검파(quasi-synchronous detection)가 수행된 베이스밴드 수신 신호가 얻어진다. 여기서 준동기 검파란 수신측 국부 발진기(14)에서 주어지는 반송파와 수신 신호의 반송파 사이에 편차가 있기 때문에 베이스밴드 수신 신호에 편차분이 잔류하는 검파를 의미한다. 통상적으로, 신호 처리에 의해 충분히 보상할 수 있는 정밀도를 갖는 국부 발진기(14)가 사용되고 편차의 영향은 준동기 검파 신호가 심볼 간격에 비해 충분히 천천히 회전할 정도로 되는 경우가 많다. 그 경우에는 반송파간 위상차를 검출하여 위상 보상을 하는 형태로 동기 검파가 실현된다.
다음에 준동기 검파 신호는 자동 이득 제어기(AGC; automatic gain controller)(16)에 의해서 평균 전력이 일정해 지도록 이득 제어되고 아날로그 디지털(A/D) 변환기(17)를 거쳐 디지털 신호가 된다. A/D 변환된 베이스밴드 수신 신호는 SS 수신기(Spread Spectrum IF Receiver)(18)에 입력되어 데이터를 복조한다. SS 수신기(18)는 복조부(Demodulator)(19), 동기 포착부(PN Acquisition Loop)(20), 동기 추미부(追尾部)(PN Tracking Loop; 21), 데이터 복호부(Data Decoder)(22)로 구성된다. SS 통신에서는 채널마다 다른 확산 부호를 사용함으로써 타 채널 신호와의 분리 식별을 하고 있기 때문에 SS 신호를 복조하기 위해서는 송신측에서 사용된 확산 부호와 동일 확산 부호를 승적하여 희망 성분을 추출할 필요가 있다. 또한, 확산 부호를 승적하는 타이밍도 수신 신호 타이밍에 일치시킬 필요가 있다.
그 때문에 SS 수신부(18)에서는 먼저 동기 포착부(20)에서 동기 타이밍의 포착을 행한다. 구체적으로는 확산 부호의 위상을 변화시켜 동기 타이밍을 검출한다. 다음에, 동기 추미부(21)에서 동기 포착부(20)에서 얻어진 동기 타이밍을 추미한다. 구체적으로는 수신 신호의 타이밍과 승적하는 확산 부호의 타이밍이 일치하도록 승적하는 확산 부호의 타이밍을 제어한다. 타이밍 추미는 통신로의 시간적 변동 혹은 확산 부호를 발생시키는 클록의 송수신 사이의 편차에 대응하기 위해 필요하다. 그리고 복조부(19)에서는 동기 추미부(21)에서 주어지는 타이밍에 따라서 송신측과 동일한 확산 부호를 베이스밴드 수신 신호에 승적하고 심볼 지속 시간에 걸쳐 적분한다. 이 적분 결과에 의해 심볼이 각각의 변조 방식에 따라 복조된다. 또한, 복조부(19)에서는 베이스밴드 수신 신호에 포함되는 송수신 반송파 주파수 편차(위상차)를 추정하여 보상하는 조작도 동시에 행해진다. 복조 심볼은 데이터 복호기(22)로 복호화(프레임 분해, 오류 정정 복호, 음성 복호)되고 송신 정보가 복원되어 출력 데이터(Data Output)로서 송출된다.
상기 복조부(19)에서의 수신 신호에 대하여 확산 부호를 승적하는 조작은 역확산이라고 불리고 심볼 지속 시간에 걸친 적분 조작까지를 포함시킨 연산은 상관 연산이라고 불린다. 상관 연산을 실행하는 회로는 상관기라고 불린다. CDMA 방식으로는 부호의 상관 특성에 의해 희망 신호 성분이 얻어지기 때문에 상관 연산은 심볼의 복조부(19)뿐만 아니라 동기 포착부(20), 동기 추미부(21)에 있어서도 이용된다. 따라서, 상관 연산은 SS 신호의 복조 과정에서의 기본 연산 조작이라고 말할 수 있다. 이 상관 연산을 행하는 방법은 일반적으로는 능동 상관법과 수동 상관법으로 대별된다. 양자의 차이는 승적하는 확산 부호의 부여 방법이 능동적인가 수동적인가에 의한다.
도 17, 도 18에 능동 상관법, 수동 상관법의 종래 구성예를 도시한다. 도 17은 J.G.Proakis가 집필한 “Digita1 Communications”(Second Edition Chapter 8, McGraw-Hill 사, 1989년)에 나타나 있는 능동 상관법에 의한 종래의 구성이고 점선으로 둘러싸인 부분이 상관 연산부(25)에 상당한다. 능동 상관법으로는 베이스밴드 수신 신호(Rx Baseband Signal)는 확산 부호 발생기(PN Generator)(26)에서 발생되는 확산 부호와 승적되어 심볼 지속 시간(Tb)에 걸쳐 승적 결과를 적분하여 상관 연산을 행한다. 이러한 상관기(25)는 슬라이딩 상관기로 불린다. 승적부(27)에 입력되는 확산 부호는 시계열로 주어지고 적분기(28)의 적분 시간은 심볼 지속 시간과 일치한다. 적분된 심볼이 샘플러(Sampler)(30)를 통하여 샘플율 클록(Sample rate Clock)(31)의 타이밍으로 출력된다. 확산 부호의 발생 타이밍은 칩 속도 클록(Chip rate Clock)(29)에 의해 제어된다. 도 17은 회로 구성이 단순하지만, 그 반면 심볼 지속 시간에 1개의 상관치 밖에 얻어지지 않는다. 즉, 상관치는 심볼 간격으로 출력된다.
도 18은 수동 상관법에 의한 종래의 기본 구성으로 이러한 회로 구성은 정합 필터라고 불린다. 특히 디지털 회로로 구성되는 경우는 디지털 정합 필터(DMF; Digita1 Matched filter)라고 불린다. 도면 중, 점선으로 둘러싸인 부분이 상관 연산부(35)에 상당한다. 정합 필터의 경우, 베이스밴드 수신 신호(Rx Baseband Signal)는 확산 부호 속도(칩속도)마다 샘플링되고 시프트 레지스터(36)에 입력된다. 시프트 레지스터(36) 각 단에 격납된 베이스밴드 수신 신호는 각각 승적기(37)에 입력되어 고정적으로 격납되어 있는 확산 부호(PN1내지PN7)(38)와 각각 승적된 뒤, 가산기(Adder ; 39)에 입력되어 다른 승적 결과와 가산된다.
확산 부호는 능동 상관의 경우와는 달리 적어도 1데이터 지속 시간 동안은 고정되어 있다. 도 18의 경우, 1개의 데이터가 7칩의 확산 부호(PNl 내지 PN7)에 의해 확산된 경우의 상관 연산을 도시하고 있지만, 1번째 시프트 레지스터 샘플과 승적되는 확산 부호는 항상 제 7칩 째의 확산 부호(PN7)이다. 정합 필터에 의한 구성에서는 수신 샘플이 1개 입력될 때마다(즉, 칩 간격으로) 상관 연산 결과를 1개 출력하기 때문에 연산 속도는 슬라이딩 상관기에 비해 고속이고 계열 길이가 길어질수록 연산 효율은 향상된다. 그러나, 소비 전력, 하드웨어 규모는 커진다. 이런 경향은 송신 심볼을 확산하는 확산 부호의 부호 길이가 길어질수록(확산율이 커질수록) 현저해 진다.
이상 설명한 바와 같이, SS 신호의 수신부에서의 상관 연산을 행하는 상관기는 주로 2종류의 상관기가 있어 회로 규모, 소비 전력과 연산 속도의 관계에서 어느 한 방법이 선택된다. 도 16에서의 심볼의 복조부(19)의 구성은 도 17, 도 18과 동일하고 각각 상관 연산 결과가 얻어지는 타이밍에서 상관기 출력을 샘플링하면 좋다. 동기 포착부(20), 동기 추미부(21)에서는 확산 부호의 시간 상관 특성을 이용하여 동기 포착, 동기 추미를 행한다.
시간 상관 특성이란 상관 연산에 있어서 승적하는 확산 부호의 부호 타이밍이 베이스밴드 수신 신호에 포함되는 확산 부호의 타이밍과 일치할 경우에는 상관 연산의 결과, 큰 레벨이 되고 일치하지 않는 경우에는 작은 레벨이 되는 특성이다. 도 19에 확산 부호의 시간 상관 특성을 도 20에 그것을 확대하여 도시한다. 양 도면 모두 횡축은 시간을 종축은 상관치이며 또한 데이터 변조가 되지 않은 경우에 대해서 도시하고 있다. BPSK에 의한 심볼 변조가 되는 경우에는 송신 심볼의 극성에 따라서 상관치의 극성도 변화한다.
도 19에 있어서 상관치는 시간차가「0」부근만으로 값을 갖는다. 물론 이 특성은 확산 부호의 성질에 의존하고 시간차가「0」부근 이외라도 약간의 값을 갖지만 평균적으로는「0」으로 간주할 수 있는 확산 부호가 일반적으로 사용된다. 또한, Tp은 확산 부호의 계열 주기이다. 동일 도면과 같은 상관 특성의 확산 부호를 사용한 경우, 동기 포착부(20)에서는 확산 부호의 타이밍를 가정하여 상관 연산을 행한다. 도면 중에 도시되어 있는 바와 같이 가정한 타이밍이 정확한 경우에는 큰 상관치가 얻어지고 정확하지 않은 경우에는 상관치가 얻어지지 않기 때문에 상관치의 대소에 의해 타이밍 검출이 가능해진다.
도 20은 시간차「0」근방 확산 부호의 상관 특성 일례를 도시하고 있다. 확산 부호가 충분히 임의 특성을 갖는 경우, 이 영역의 상관 특성은 평균적으로 송수신 파형 정형 필터(waveform-shaping filter)의 합성 특성에 의해 주어지는 임펄스 응답과 같아진다. 즉, 칩 파형에 대하여 나이키스트(Nyquist) 전송을 행하는 경우에는 나이키스트 파형의 임펄스 응답이「0」근방의 상관 특성이 된다. 따라서, 타이밍 차가 크게 됨에 따라 상관치는 감소하고 타이밍 차가 1칩 간격(Tc) 벌어지면 상관치 출력은「0」이 된다. 동기 추미부(21)에서는 심볼 복조를 위한 상관치가 항상 최대가 되도록 즉, 타이밍 오차가 작아지도록 동기 추미를 행한다.
다음에 동기 포착부(20)의 구성에 관해서 설명한다. 우선 슬라이딩 상관기에 의한 동기 포착 방법의 종래예로서는 예를들면 도 21에 도시되는 구성이 있다. 이것은 PCT 국제 공개 WO96/04716(PCT/US95/08659)에 개시되어 있는 방법이다. 도면 중 점선으로 둘러싸인 부분이 상관 연산부(41)이다. 이 예에서는 송신측에서 동상축(in-phase-axis) 확산 부호와 직교축 확산 부호 2종류의 확산 부호를 이용해 송신 심볼이 QPSK 확산 변조된 신호에 대한 동기 포착 회로를 나타내고 있다. 즉, 송신 심볼을 d, 동상축 확산 부호를 Pi, 직교축 확산 부호를 Pq로 하면 베이스밴드 송신 신호(Tx)는 다음식
Tx = d·(Pi + jPq)
로 표현된다. 여기서 j는 허수 단위이다. 또한 송신 심볼, 확산 부호는 모두 시간 함수이고 송신 심볼은 심볼 간격마다 확산 부호는 칩 간격마다 변화하는 시간함수이지만 여기서는 생략한다.
베이스밴드 수신 신호는 안테나(42), 수신기(Receiver)(43)를 통해 출력되는 준동기 검파 신호(Rx)로서 반송파의 위상차(φ)를 포함한 형태로 다음식
Rx= d·(Pi + jPq)·exp(jφ)
= d·(Pi + jPq)·(cosφ+ jsinφ)
과 같이 표현된다. Rx의 실수 성분이 동상축 수신 신호, 허수 성분이 직교축 수신신호이고 상관 연산부(41)에 입력이 된다. 여기서 QPSK 역확산기(Despreader)(41A)에서는 준동기 검파 신호(Rx)에 대하여 확산 부호 발생기(44)로부터 입력되는 Pi, Pq의 타이밍을 가정한 Pi′, Pq′를 Rx × (Pi′- jPq′)가 되도록 승적기, 가감산기를 구성한다. 다음에 디지털 적분기(Coherent Accumulators)(41B, 41C)에서 실수 성분, 허수 성분마다 심볼 간격에 걸쳐 적분을 하고 제곱합기(square-sum unit; 45)로 각각 적분 결과의 제곱합을 취함으로써 상관 전력을 출력한다. 즉, Pi, Pq와 Pi′, Pq′의 타이밍이 일치하면 Pi = Pi′, Pq = Pq′이므로 QPSK 역확산기 출력은 각각 d·(cosφ+ jsinφ)의 실수 성분, 허수 성분이 되어 제곱합을 구하면 d2가 얻어져 수신 심볼 전력이 얻어진다. 타이밍이 일치하지 않은 경우는 확산 부호의 임의성에 의해 작은 레벨의 상관 전력이 된다.
이와 같이 동기 포착의 단계에서는 확산 부호의 타이밍이 미지이므로 수신측에서 타이밍를 가정하고 가정한 타이밍으로 수신 신호와의 상관 전력을 구하며 미리 주어지는 레벨 이상의 출력 레벨이 얻어졌을 때에 확산 부호의 동기 포착이 완료했다고 판단한다. 또한, 동기 포착의 검출로서 상관 전력을 사용하는 것은 동기 포착의 단계에서 반송파의 위상(φ)까지 파악하는 것은 곤란하고 데이터 변조가 되어 있는 경우의 수신 신호의 상관치 진폭은 변조 데이터에 의해 상관치마다 극성이 임의로 변화하여 평균화 조작으로 상쇄되기 때문이다.
또한, 잡음에 의한 영향을 경감하기 위해서 통상은 동일 타이밍으로 얻어진 상관 전력을 평균화하고 평균 상관 전력에 의해 동기 포착의 판단을 행할 때가 많다. 도 21에서도 평균화부(averaging unit)(Non-Coherent Accumu1ator)(46)에 있어서 심볼 간격마다 얻어지는 상관 전력을 소정 시간(횟수) 적분하고 평균화하여 잡음의 영향을 경감한 후, 비교기(Threshold Comparator)(47)로 임계 레벨과 비교되어 비교 결과가 제어부(Search Contro11er)(48)에 전해져 동기 포착 판정이 행하여진다. 동기 포착으로 판정된 경우에는 동기 추미와 심볼 복조를 행하지만 동기 포착이 미완료인 경우에는 새롭게 별도의 타이밍을 가정하여 같은 동작을 반복한다.
슬라이딩 상관에 의한 방법은 회로 구성이 간단한 반면 심볼 간격에 1개밖에 상관치가 얻어지지 않기 때문에 동기 포착에 방대한 시간을 요한다. 그 때문에 복수 계통의 동기 포착 회로를 설치하여 동기 포착 시간의 단축화를 꾀하거나 평균화를 위한 적분 횟수와 임계 레벨을 복수 설정하고 짧은 적분 시간과 낮은 임계 레벨로 1차 평가를 하여 수신 타이밍이 일치하고 있을 가능성이 높은 경우만 더욱 긴 적분 시간에서 2차 평가를 하는 등 수법이 채택된다.
또한, 수신 타이밍을 칩 간격으로 변경하면 칩 간격 정밀도의 상관치밖에 얻어지지 않기 때문에 정확한 수신 타이밍이 예를들면 (n+0.5)칩인 경우에는 도20의 특성예에서도 알 수 있듯이 칩 위상(n)과 칩 위상(n+1)으로 정확한 타이밍으로부터 0.5칩 어긋난 상관치에 따른 상관 전력밖에 얻어지지 않기 때문에 포착 성능이 열화한다. 즉, 타이밍이 가까움에도 불구하고 낮은 상관치 때문에 타이밍 검출이 곤란해진다. 이 문제점에 대처하기 위해서 수신 타이밍은 0.5 칩 간격 (〔1/2〕Tc)의 정밀도로 즉, 가정하는 타이밍을 0.5칩씩 변경시키면서 동기 포착검정을 행할 경우가 많다.
동기 포착 회로의 디지털 정합 필터에 의한 방법의 예로서는 예를들면 도22에 도시하는 구성이 있다. 이것은「정합 필터에 의해 직접 데이터 복조를 행하는 위성 통신용 스펙트럼 확산 통신 장치」(하마모토(浜本他) 등의, 전자 통신 학회 논문지, Vol. 69-b, No.11, pp.1540-1547)에 나타난 구성이다. 동상축 신호, 직교축 신호에 대한 상관 연산 결과를 주는 디지털 정합 필터 출력은 각각 제곱기(50A, 50B)를 거친 후 가산기(51)로 가산됨으로써 상관 전력이 된다. 도 21에서는 상관 전력이 심볼 간격마다 주어지는데 반해 도 22에서는 〔1/2〕칩 간격마다 주어지는 점이 다르다(칩마다 1개가 아닌 2개 주어지는 구성법은 후술한다). 즉, 예를들면 PN 부호 주기가 심볼 지속 시간과 일치할 경우에는 도 21의 경우에는 심볼 간격의 제곱합을 관측함으로써 [1/2〕칩 간격의 해상도로 상관 전력이 얻어진다. 또한, 순회 가산부(Recursive Integrator)(52) 순회 가산에 의한 평균화 조작을 행하고 잡음의 영향을 경감하고 있다. 이 순회 가산부(52)는 제곱합이 입력되어 가산기(52A)와 1 PN 프레임 분의 프레임 메모리(52B)와 그 출력을 소정의 계수와 승산하는 승산기(52C)로 구성되고 승산 출력을 가산기(52A)에 입력하여 순회 가산을 실현한다. 프레임 메모리에 있어서 〔1/2〕칩 간격마다 얻어지는 상관 전력을 심볼 주기 단위로 순회 가산한 결과를 격납함으로써 다른 부호 위상 타이밍간의 상관 전력을 혼동하지 않고 평균화 조작을 행하고 있다. 그리고, 프레임 메모리(52B) 중 최대의 평균 상관 전력을 주는 점을 최대치 홀드부(53)에서 홀드하여 수신 타이밍으로 하고 있다.
또한 슬라이딩 상관의 경우와 같이 칩 간격 정밀도의 상관치 검정에 의한 동기 포착 성능의 저하를 방지하기 위해서 도 22 예의 디지털 정합 필터로써 도18과의 대응 부분에 동일 부호, 유사 부분에 영문자「A」를 붙인 도 23의 구성을 채택하고 있다.
도 23에 있어서 점선으로 둘러싸인 부분이 상관 연산부(35A)이다. 즉, 디지털 정합 필터에의 입력을 PN 클록의 2 배(칩 당 2배의 오버 샘플링)로 샘플하고 입력 신호와 승적하는 PN 부호(38)를 1칩에 대하여 연속하는 2샘플을 대응시킨다. 이렇게 하여 〔1/2〕칩마다 1샘플의 상관치를 출력시켜 동기 포착 정밀도의 저하를 개선하고 있다.
도 23의 상관 연산 결과를 도 24a 및 도 24b에 도시한다. 도 24a는 통상의 상관 연산 결과이다. S0가 적당한 샘플 타이밍에서의 상관 연산 결과라고 하면 인접하는 샘플 타이밍(S-1, S1)에서는 상관 연산 결과는 S0에 비해 작은 값이 된다. 도 23 구성의 경우, 칩 속도의 2배로 수신 샘플이 입력되기 때문에 상관 연산 결과도 칩 속도의 2배로 얻어진다. 그렇지만, 상관 연산 결과는 확산 부호가 2 샘플에 걸쳐 동일한 부호 비트가 승적된 후 모두 가산되기 때문에 도 24b에 도시되는 바와 같이 칩 속도의 2배로 행해지는 상관 연산 결과가 인접 샘플 사이에서 가산된 값이 된다(도 24에서는 더욱 2로 나누어 평균화한 경우를 도시하고 있다). 즉, 최대의 상관치(A0)는 동기 타이밍에 대하여〔1/4〕Tc만 앞에 입력된 샘플의 상관치(S0)와〔1/4〕Tc만 후에 입력된 샘플의 상관치(S1)가 가산된 값이다.
이러한 방식에 관한 이론적 해석에 대해서는 송수신 파형 정형 필터의 영향도 포함하는 가타오카(片岡) 등이“Performance of Soft Decision Digital Matched Fi1ter in Direct-Sequence Spread-Spectrum Communication Systems”(IEICE Trans actions, Vol. E74, No.5, pp. 1115-1122, May. 1991)에 보고하고 있다. 그것에 의하면 최적 샘플점에서는 S/N적으로 약간 열화하지만 그 열화량은 경미(송수신 등분할(equally-divided) 롤 오프율 40% 루트(root) 나이키스트 필터의 경우 0.06 dB)하고, 이 이론 해석에 따르면 타이밍 오차가 큰 부분(〔1/2〕Tc정도)에서는 반대로 타이밍 오차에 의한 S/N(신호 대 잡음 전력비)의 열화량을 낮게 억제하는 것을 확인할 수 있다.
다음에 동기 추미부의 종래 구성예에 관해서 설명한다. 동기 추미부는 부호 동기 루프(DLL)라고 불리는 구성을 기본으로 하고 있다. 도 25, 도 26은 슬라이딩 상관기에 의한 종래의 부호 동기 루프를 도시하는 것이고 도 25는 비동기 DLL이라고 불리는 구성이며 도 26은 역변조형 동기 DLL이라고 불리는 구성이다. 양도면 모두 도면 중 점선으로 둘러싸인 부분이 상관 연산부(58, 59, 70, 71, 72)이다. 도 25는 비동기 DLL의 예이고 R.D.Gaudenzi 등이“A Digital Chip Timing Recoverry Loop for Band-Limited Direct-Sequence Spread-Spectrum Signals”(IEEE Transactions on Communications, Vo1. 41, No..11, pp. 1760­1769, Nov. 1993)에서 보고한 것이다. 이 도면에 있어서 복소(complex) 베이스밴드 수신 신호(동상축 수신 신호 및 직교축 수신 신호)는 저역 통과 필터 LPF(55)로 파형 정형되고 샘플러(56)에서 칩 당 2배의 오버 샘플 속도로 샘플되고 시리얼 패러렐 변환기(S/P)(57)에 입력된다. S/P의 출력은 심볼 복조에 사용되는 샘플러 O(On Timing)와 동기 추미를 위한 타이밍 오차 검출에 사용되는 샘플러(E 및 L : Ear1y and Late Timing)로 2분된다. 즉, 타이밍 오차의 검출은 심볼 복조 타이밍보다〔1/2〕칩 간격 어긋난 베이스밴드 수신 신호가 사용된다.
도면 중, 타이밍 추미계에의 입력 샘플중 샘플(E)은 승산기(59A)에서 직접 상관 연산이 행하여지고 이미 한쪽 샘플(L)은 지연기(58A)에서 1칩의 지연을 거친 뒤에 승산기(58B)에서 상관 연산이 행해진다. 또한, Hb(z)은 디지털 적분에 상당하는 저역 통과 필터(58C, 59C) 이다. 그리고, 2계통의 상관 연산 결과는 각각 제곱기(60A, 60B) 에서 제곱되어 반송파 위상 및 심볼 변조 등의 영향이 제거되고 상관 전력이 된 후 감산기(61)에서 차가 생겨 오차 신호로 된다. 다음에 오차 신호는 수치 제어 클록(NCC)(62)에 입력된다. NCC(62)에서는 오차 신호에 대하여 평균화 조작을 함으로써 잡음 성분 등의 영향을 경감한 후, 오차 신호가 0이 되도록 수신 신호의 샘플 클록을 제어한다.
도 27a 및 도 27b는 각각 상관 전력 특성과 오차 특성을 도시하고 있다. 도 27a에 있어서 종축이 상관 전력, 횡축이 시간차이다. 이 특성은 SS 신호의 자기 상관 특성으로 불린다. 도 20의 경우와 같이 형상에 관해서는 대표적인 예를 도시하고 있다. 잡음의 영향이 충분히 작은 경우 같은 도면에 있어서 정확한 타이밍(시간차 0)으로 샘플한 심볼의 상관 전력이 최대가 되고 시간차가 커짐에 따라서 상관 전력은 저하한다. 도 25에 있어서 샘플(E)의 타이밍은 심볼 복조에 이용하는 샘플(O)의 타이밍보다 [1/2〕칩 간격 빠르도록 설정되어 있기 때문에 샘플(E)을 1칩 간격 지연시킨 샘플(L)의 상관 전력은 각각 도 27a에 도시되는 값이 된다. 이 경우 샘플(O)의 타이밍이 이상적이면 상관 특성은 좌우 대칭이기 때문에 샘플(E), 샘플(L)에 의한 상관 전력은 동일해 지고 오차 신호는 0이 된다. 샘플(O)의 타이밍이 정확한 타이밍보다도 약간 늦은 경우 샘플(E)에 의한 상관 전력쪽이 샘플(L)에 의한 상관 전력보다도 커져 그 결과, 오차 신호는 마이너스 값이 된다. 도 27b는 샘플(O)의 정확한 타이밍으로부터 타이밍 어긋남과 오차 신호의 관계를 도시하고 있다. 도면 중, 횡축이 시간차이고 종축이 오차 신호이다. 즉, 오차 신호가 마이너스이면 타이밍이 늦은 것을 나타내며 플러스이면 타이밍이 빠른 것을 나타낸다.
도 25에 있어서는 심볼 변조 신호를 이용하기 때문에 상관 연산후 제곱 조작을 필요로 하였지만 예를들면 동기 검파가 이상적이고 심볼 변조가 이루어지고 있지 않은 파일럿 신호 등으로부터 오차 신호를 생성할 경우에는 제곱기(60A, 60B)는 불필요해 진다. 그 경우, 도 25에 있어서의 제곱기(60A, 60B)는 생략되어 동기 DLL이라고 불리는 구성이 되고 동기 추미 성능의 향상을 기대할 수 있다. 심볼 변조되어 있는 SS 신호를 사용하는 경우도 이상적인 동기 검파를 할 수 있다면 심볼 변조의 극성을 원래로 되돌림으로써 동기형 DLL의 구성을 실현할 수가 있다. 이러한 조작에 의한 DLL 구성은 역변조형 동기 DLL로 불린다.
도 26은 역변조형 동기 DLL로 불리는 종래의 구성으로 사와하시(佐和橋) 등이「DS-CDMA에서의 역변조형 coherent DLL」(전자 정보 통신 학회 기술연구 보고, RCS94-50, pp.13-18, 1995년 2월)에서 보고한 구성이다. 도 26에 있어서 점선으로 둘러싸인 부분이 상관 연산부(70, 71, 72)이고 일점쇄선으로 둘러싸인 부분이 동기 추미부(68), 2점 쇄선으로 둘러싸인 부분이 심볼 복조부(69)이다. 또한, 상관기에 포함되는 전압 제어 확산 부호 발생기 VCCG(78)는 오차 신호인 전압 제어 신호에 의해 발생 타이밍이 제어되는 확산 부호 발생기이다. 도 25는 입력 샘플의 샘플 타이밍을 제어함으로써 동기 추미를 행함에 대하여 도 26은 확산 부호의 발생 타이밍을 제어함으로써 동기 추미를 하고 있다. 타이밍 제어는 수신 신호와 확산 부호의 상대적인 타이밍 관계가 제어되면 동등한 성능이 얻어진다. 따라서, 이것은 비동기 DLL과 역변조형 DLL과의 차이가 아니다. 후술하는 RAKE 수신기에 있어서 A/D 변환기를 공유하고 각 수신 경로 신호의 타이밍을 독립으로 동기 추미, 복조하는 경우에는 확산 부호의 발생 타이밍을 제어하는 방식이 유리하다. 단, 후술하는 DMF를 사용할 경우는 부호 위상은 고정되어 있기 때문에 예를들면 피크값의 타이밍이 중앙이 되도록 입력 샘플 타이밍을 제어하는 방법이 채택된다.
도 26에 있어서 Spreaded Signa1 수신 신호는 QPSK 준동기 검파기(Quasi-quadrature Detector)(65)로써 준동기 검파된 후, 샘플러(67)로 칩 간격의 정수배로 샘플링되고 심볼 복조부(69), 동기 추미부(68)에 각각 입력된다. 심볼 복조부(69)에서는 수신 신호와 동기한 타이밍의 확산 부호와의 상관 연산이 행하여진다. 단, 준동기 검파 신호이기 때문에 반송파 위상차(φ)의 영향이 남는다. 지금 심볼을 d 라고 하면 이 영향은 d × exp (jφ)로 표현된다. φ는 반송파위상 추정기(carrier Phase Estimator)(79)에서 추정되고 추정 결과(φ′)로부터 exp (- jφ′)를 만들어 내어 상관 연산 결과와 승적한 결과를 이용해 심볼 복조가 행하여진다.
동기 추미부(68)에서는 심볼 타이밍보다도 빠른 타이밍의 확산 부호와 늦은 타이밍의 확산 부호의 상관 연산이 행하여진 뒤, 양자의 연산 결과의 차가 계산된다. 상관 연산 결과에는 오차 신호 성분 외에 변조 심볼(d), 반송파 위상차(φ) 의 영향이 포함된다. 오차 신호를ε라고 하면 이 영향은 ε× d×cos (φ)로 기술된다. 변조 심볼(d)과 반송파 위상차(φ)는 심볼 복조부(Data Decision)(81)에서 추정된 d′, 반송파 위상 추정기(79)에서 추정된 위상차(φ′)를 이용해 제거되고 오차 신호(ε′)를 얻는다. d′에 의해 d의 영향을 제거하는 작업이 역변조이다. ε′는 루프 필터(76)에 입력되어 평균화됨으로써 잡음의 영향이 경감된 후, ε로서 전압 제어 확산 부호 발생기(VCCG)(78)에 입력되어 타이밍 제어된다. 이와 같이 역변조에 의해 반송파 위상차와 변조 심볼의 영향을 제거하기 위한 제곱합 회로를 필요로 하지 않기 때문에 체배손(Squaring Loss)이 없고 잡음성분의 영향을 보다 낮게 할 수가 있어 동기 추미 성능을 향상시킬 수 있다.
도 28은 디지털 정합 필터에 의한 타이밍 추미부의 예이다. 이것은 가타오카(片岡) 등이「연판정(soft decision) 정합 필터를 이용한 스펙트럼 확산 통신용 디지털 동기 방식」(전자 정보 통신 학회 기술 연구 보고, RCS91-4, pp. 23-30, 1991년 5월)에서 보고한 구성이다. 같은 도면에 있어서 준동기 검파 신호인 2개의 저역 통과 필터(LPF)(87A, 87B)의 출력이 A/D 변환기(88A, 88B)에서 칩 속도의 2배로 A/D 변환되어 동일 클록으로 디지털 상관기(89A, 89B)에 입력된다.
디지털 상관기의 기본적인 구성은 도 23과 같다. 즉 디지털 상관기(89A, 89B)는 칩 간격의 2배로 상관 연산 결과를 출력한다. 2개의 상관기 출력을 심볼 타이밍으로 꺼내 위상 보상을 행하면 수신 심볼이 복조된다. 또한, 2개의 상관기 출력은 제곱 회로(90A, 90B), 가산기(91)에 의해 반송파 위상, 변조 심볼의 영향이 제거된 상관 전력이 검출된다. 상관 전력은 2분할되어 한쪽이 1칩 간격의 지연 회로(92)에 의해 지연되고 지연 회로(92)를 거치지 않은 상관 전력과의 차가 감산기(93)에서 구해지고 오차 신호가 출력된다. 도 28의 디지털 정합 필터를 이용한 경우는 의미가 있는 오차 신호가 포함되는 타이밍(심볼 타이밍)의 감산기 출력을 래치 회로(94)에 의해서 추출한다.
오차 신호는 루프 필터(Loop Filter)(95)로 평균화되어 잡음의 영향이 경감된 후, 전압 제어 발진기(VCO)(96)에 입력되고 준동기 검파 신호의 수신 타이밍을 제어한다. 상관치의 심볼 타이밍, 오차 신호를 주는 타이밍의 상호 관계는 도25와 도 27a 및 도 27b와 같다. 즉, 오차 신호가 래치되는 타이밍은 심볼 타이밍의 다음 샘플(1/2칩 간격 후) 이다.
도 28의 예에서는 전압 제어 발진기(VCO)(96)는 아날로그 회로로 구성되어 VCO 출력을 A/D 변환하는 방법을 도시하고 있지만 장치 규모의 소형화, 양산성의 관점에서는 VCO(96)의 부분도 디지털 회로로 구성되는 것이 바람직하다. 그 경우, 도 25와 같이 디지털적으로 클록 제어를 하는 구성이 생각된다.
도 29는 다카쿠사키(高草木) 등이「DLL용 디지털 제어 클록 발진기의 개발」(1996년 전자 정보 통신 학회 통신 소사이어티대회, B-371, 1996년 3월)에서 보고한 종래의 디지털 제어 클록 발생기의 구성을 도시하고 있다. 전압 제어 발진기(VCO)의 경우는 출력 주파수를 아날로그 제어 전압에 의해 직접 변화시킨다. 이것에 대하여 도면 중의 구성에서는 칩 속도보다도 빠른 고정 클록(97)을 준비하고 디지털 제어신호(98)에 의해 출력 클록의 위상을 직접 변화시키고 있다. 즉, 프로그램 가능한 지연 소자(99)를 설치하여 디지털 제어 신호(98)의 제어값에 따라서 지연 시간을 변화시켜 클록의 위상을 변화시키는 방법이다. 지연 시간이 제어된 출력 신호는 분주 회로를 거쳐서 클록 제어를 디지털적으로 행한다. 이 경우, 타이밍의 갱신 단위가 이산적이기 때문에 고정밀도인 동기 추미 특성을 실현하기 위해서는 기본 클록으로서 칩 속도보다도 빠른 클록을 준비할 필요가 있다. 예를들면 고정 클록(97)이 칩 속도의 n배라면 칩 타이밍의 제어 단위는 1/n 칩 간격이 된다.
여기서, 칩 속도는 심볼 속도에 비해 상당히 빠르고 통상, 수10배에서 수 l00배 정도의 확산율로 설계되기 때문에 고속 동작이 요구된다. 또한, 고정밀도인 동기 추미 특성을 실현하기 위해서는 도 28의 제어부는 칩 속도의 n배의 속도로 동작시키는 것이 요구된다. 디지털 회로의 소비 전력은 동작 속도가 빠른 부분에 크게 의존하기 때문에 동기 추미 특성을 열화시키지 않고 동작 속도를 저감시키는 것이 디지털 동기 추미부의 과제이다.
도 30은 디지털 제어에 의한 클록 발생기의 다른 종래의 구성을 도시하고 있다. 이 개념은 Cessna 등이 “Phase Noise and Transient Times for a Binary Quantized Digital Phase-Locked Loop in White Gaussian Noise”(IEEE Trans action on Communication, COM-20, No2, pp.94, 1972)에서 보고되어 있다. 도면 중에 있어 칩 속도의 정수배의 자주 클록(100)이 펄스 삽입 /삭제 회로(101)에 있어서 타이밍 제어 신호에 의해서 타이밍이 제어된다. 타이밍을 빠르게 할 때는 클록 신호에 대하여 펄스를 삽입한다. 디지털 회로는 예를들면 펄스 상승에 의해 동작하기 때문에 펄스가 삽입되면 상대적으로 타이밍이 진행된다. 반대로 타이밍를 늦출 때는 클록 신호의 클록 펄스를 삭제한다. 자주 클록(l00)이 칩 속도의 n배이면 1펄스의 삽입/삭제에 의해서 제어되는 타이밍은 [1/n] 칩 간격이 된다.
도 30에 있어서도 도 29에 비해 회로 규모는 축소되지만 펄스의 삽입 동작은 자주 클록 이상의 속도로 실현할 필요가 있다. 따라서, 저소비 전력의 관점에서 동기 추미 특성을 열화시키지 않고 동작 속도를 저감시키는 것이 디지털 동기 추미부의 과제이다.
그런데, 이동 통신에서는 다중 경로 페이딩의 영향을 받는다. 그 결과, 수신 신호는 반송파 위상, 진폭이 독립으로 변화하는 다른 타이밍의 복수의 수신 경로 신호로서 수신된다. SS 신호는 확산 부호에 의한 시간 상관 특성을 이용하고 있기 때문에 수신 경로 신호의 도래 시간차가 1칩 이상 있으면 분리 식별하고 수신하는 것이 가능하다. 또한, 분리 식별한 수신 경로 신호를 합성함으로써 수신 특성의 개선을 꾀하는 것이 가능하다. 이러한 수신 방식은 RAKE 수신으로 불린다.
도 31은 미국특허 5,490,165호에 의해서 개시된 종래의 RAKE 수신기의 구성이다. 도 31의 RAKE 수신기는 주변 기지국에서의 송신 신호의 검색 및 시간적으로 변동하는 수신 다중 경로 신호의 수신 상태(타이밍, 신호 전력)를 검색하는 검색기부(searcher element)(105), 각 수신 경로 신호를 동기 추미하는 동시에 심볼 복조하는 복수의 복조부(DEM0DULATI0N ELEMENT)(106), 각 복조부(106)의 심볼 복조 결과를 합성하는 심볼 합성부(SYMB0L COMBINER)(107), 검색기부(105)의 검색 결과와 복조부(106)의 동기 추미 및 복조 심볼 전력으로, 복조부(106)가 복조해야 할 수신 경로 신호의 할당을 제어하는 제어부(CONTROLLER)(108)로 구성된다.
도 31에 있어서 검색기부(105)가 행하는 신호 검색은 동기 포착적인 동작으로 장치 구성상은 도 21의 구성에서 실현된다. 단, 동기 추미, 심볼 복조를 행하면서 수신 경로 신호의 검색을 하고 있는 점이 약간 다르다. 즉, 복조부(106)가 동기 추미, 심볼 복조하고 있는 신호가 모두 페이딩의 레벨 변동에 의해 복조 불능이 되기 전에 새로운 수신 경로 신호를 검색하여 복조부(106)에 재할당을 하고 완전한 동기 벗어남을 일으키지 않도록 할 필요가 있다.
따라서, 검색기부(105)의 동작으로서는 단시간으로 정밀도 좋게 신호 검색을 할 필요가 있다. 특히, 복조부(106)에 수신 경로 신호를 할당하고 나서 복조부(106)가 단시간으로 동작할 수 있도록 하기 위해서는 동기 포착 시간을 단시간에 할 필요가 있고 동기 포착의 시점에서 높은 시간 정밀도가 요구된다. 그와 같은 경우 슬라이딩 상관기의 경우에는 병렬로 준비하는 상관 기수를 많게 하고 다른 타이밍으로 동시에 상관 전력을 측정하는 것도 생각되지만 병렬수의 증대에 따라 하드웨어 규모가 큰 것으로 되는 과제가 있다.
도 32는, 도 31의 복조부(106)의 상세 구성으로써, 같은 미국 특허 5,490,165호에 의해서 개시되어 있다. 동일 도면에서 점선으로 둘러싸인 부분이 상관 연산부(110)이다. 도면 중, 필터(Fi1ter)(110B, 110C)에서는 동상축 수신 신호, 직교축 수신 신호에 각각 포함되는 무변조(확산 변조만의) 파일럿 신호를 추출하여, 평균화한다. 종래 예는, 송신측에서 파일럿 신호에 정보 신호가 부호 다중화된 신호에 대한 RAKE 수신기 구성으로써, 무변조 파일럿 신호와 정보 신호는 직교 부호(Walsh Function)에 의해 부호 다중화되어 있다. 즉, 정보 신호는 파일럿 신호와 서로 직교하는 부호에 의해 다중화되어 있기 때문에, 파일럿 신호는, QPSK 역확산기(110A)의 출력을 각각 직교 부호 발생기(Walsh Function Generator)(111)의 출력과 승산기(110D, 110E) 및 누산기(Accumu1ator)(110F, 110G)를 통하여 적분할 뿐 정보 신호와 분리되어, 채널 추정을 할 수 있다. 최대비(maximum-ratio) 합성으로 RAKE 수신을 실현하기 때문에, 가중 위상 보상부(Data Scale Phase Rotation)(112)에서는 반송파의 위상차와 수신 신호 진폭도 추정하며, 위상 보상과 동시에 추정 진폭에 의한 가중도 행하여, 가중된 동기 검파 심볼을 출력한다. 그리고, 심볼 격납 레지스터(FIFO)(113)에 입력되어, 다른 수신 경로 신호와 동일 타이밍으로 심볼 합성부(107)(도 31)로 출력되도록 타이밍 조정된다.
정량적으로 설명하면, 현재 3개의 수신 경로 신호수가 수신 타이밍이 빠른 순서로 수신 진폭이 ρ0, ρ1, ρ2, 반송파 위상이, φ0, φ1, φ2,1번 빠른 수신 타이밍으로부터의 지연 시간이 0, t1, t2로 하면, 베이스밴드 수신 신호(MRx)는, 다음식
MRX=ρ0·d(t)·exp(jφ0)+ρ1·d(t+tl)·exp(jφ1) +ρ2·d(t+t2)·exp(jφ2)
으로 기술된다. 위상 보상과 가중이 행하여진 각 복조부(106)(도 31)의 출력은 각각, ρ0 2·d(t), ρ1 2·d(t+t1), ρ2 2·d(t+t2)로 된다. 그리고 심볼 격납 레지스터(113)의 격납 시간을 각각 τ0, τ0-tl, τ0-t2로 설정하면 (τ0≥t2), 각 복조부(106)의 출력은 각각 ρ0 2·d(t+τ0), ρ1 2·d(t+τ0), ρ2 2·d(t+τ0)로 되기 때문에, 이들을 심볼 합성부(107)(도 31)로 합성함으로써 전력(ρ2)으로 가중된 심볼이 합성된다.
또한, 도 32에 있어서의 동기 추미부에 대해서도 DLL 구성으로 되어 있다. 즉, 파일럿 PN 부호 발생기(Pilot PN Generator)(114)에서 주어지는 확산 부호를 타이밍 조정 수단(Time Skew)(115)에 의해서, 오차 신호가 얻어지도록 타이밍 조정한 후, QPSK 역확산기(116A)와 적분기(116B)로 이루어지는 상관기(116)로써 상관 연산하여, 선택된 결과로부터 오차 신호를 생성하며, 타이밍 제어부(Time Tracking)(117)에 있어서, 오차 신호를 평균화하여 잡음의 영향을 경감한 후, 복조 타이밍이 최적 타이밍으로 되도록 추미한다.
도 29 내지 도 30과 같이 소정의 타이밍 정밀도를 얻기 위해서는, 타이밍 제어부(117)를 칩 속도를 상회하는 속도에서 고속으로 동작시키지 않으면 안되고, 정밀도를 열화시키지 않고 동작 속도를 내려 저소비 전력화를 도모할 과제가 있다. 또한, 도 31의 RAKE 수신기에 있어서는 고속 동작이 필요한 타이밍 제어부(117)를 포함하는 복조부(106)가 복수 있기 때문에, 저소비 전력화는 RAKE 수신기에서 특히 큰 과제로 된다. 또한, 도 32에 있어서는, 심볼 합성부를 하는 타이밍 조정 수단(113)이 FIFO에서 구성되어 있고, 고속으로 되면 될수록 FIFO의 규모, 소비 전력도 커진다고 하는 과제가 있다.
도 33은 디지털 정합 필터를 사용한 경우의 다중 경로 페이딩 환경하에서 RAKE 수신부의 구성을 나타내고 있다. 이것은, G.L.TURIN이 Introduction to Spread―Spectrum Antimultipath Techniques and Their Application to Urban Digital Radio (PR0CEEDING OF THE IEEE, Vo1.68, March, 1980)로 보고한 구성이다. 동기 검파된 상관기 출력 신호가 지연 회로(Delay Line)(118)에 입력되어, 다중 경로 수신 신호의 합성 타이밍이 일치하도록 타이밍 조정된다. 그리고, 다중 경로 수신 신호의 수신 진폭에 대응하는 가중(weighting)을 부가한 후, 가산부(Summing Bus)(119)로써 가산된다. 수신 다중 경로 신호가 검출되지 않은 타이밍에 대응하는 무게는 0으로 하여 불필요한 잡음의 혼입을 방지할 수 있다. 도 33의 예에서는, RAKE 수신부에의 입력 신호가 동기 검파 신호로 되어 있지만, 반송파 위상차가 남은 상관 연산 출력을 입력하여, 가중 부분에서, 위상 보상도 동시에 하는 구성도 가능하다. 가중, 위상 보상을 위한 수신 진폭(ρ), 반송파 위상(φ)의 추정은 도 26, 또는 도 32 등의 방법으로 할 수 있다.
이와 같이 디지털 정합 필터를 사용한 경우에는, 상관치 또는 상관 전력은 디지털 정합 필터의 입력 샘플 간격(즉 칩 속도 이상)마다 주어지기 때문에, 동기 포착, 동기 추미는 비교적 용이하지만, 등간격의 시간차에 의한 상관치밖에 검출할 수 없다. 타이밍 정밀도를 높이고자 하는 경우, 단순하게는 도 23의 구성을 대응 부분에 동일 부호, 유사 부분의 영문자를 바꾸어 나타내는 도 34의 구성으로 확장하는 것이 고려된다. 그러나, 고정밀도화에 따른 회로 규모, 소비 전력의 증가량도 매우 크게되어 실현이 곤란하게 된다. 따라서 입력 샘플 속도는 저절로 제한되어, 높은 타이밍 정밀도를 얻는 것은 곤란하다. 그 결과, 타이밍 오차에 의해서 신호 전력이 저하한다는 과제가 남겨져 있다.
상기 과제에 대하여 도 35에 나타내는 구성이 보고되어 있다. 이 구성은 일본 특허 공개 공보 95―95125호에 나타내여진 구성으로, n개의 디지털 정합 필터(121)를 병렬로 저속도로 동작시킴으로써, 저소비 전력화를 도모하고 있다. 이것은 슬라이딩 상관기를 병렬로 동작시키는 구성과 유사한 구성으로, 동작 속도는 병렬수 분량만 저감할 수 있다. 동일 도면에 있어서, 칩 클록과 동일하게 서로 위상이 다른 클록(122)으로 동작하는 디지털 정합 필터(121)를 복수 준비하여, 각각의 상관치 또는 상관 전력을 멀티플렉서(123)를 통함으로써 연속적으로 출력하며, 디지털 정합 필터(121)의 동작 속도는 칩 속도대로, 높은 타이밍 정밀도를 얻는 구성이다.
그러나, 디지털 정합 필터(121)의 병렬화에 의한 하드규모의 증대량은 상당히 크고, 또한, 최고 동작 속도가 낮게 억제되지만, 병렬화에 의한 소비 전력량도 증대하는 것으로부터, 하드웨어 규모, 소비 전력이 함께 커진다고 하는 과제가 여전히 남아 있다.
본 발명은 이상의 과제를 해결하기 위해서 이루어진 것으로, 심볼(또는 데이터) 복조 특성, 동기 포착 특성, 동기 추미 특성을 손상하지 않고 소형화, 저소비 전력화가 가능한 스펙트럼 확산 신호 수신 방법 및 스펙트럼 확산 신호 수신 장치를 제공하는 것을 목적으로 하고 있다.
도 1a 내지 도 1d는 본 발명의 원리를 설명하기 위해 사용되는 신호 파형도.
도 2는 본 발명에 의한 심볼 복조부의 슬라이딩 상관기에 의한 구성을 나타내는 블록도.
도 3은 본 발명에 의한 고정밀도화 수단의 구성을 나타내는 블록도.
도 4는 본 발명에 의한 심볼 복조부의 디지털 정합 필터에 의한 구성을 나타내는 블록도.
도 5는 본 발명에 의한 동기 포착부의 슬라이딩 상관기에 의한 구성을 나타내는 블록도.
도 6은 본 발명에 의한 동기 포착부의 디지털 정합 필터에 의한 구성을 나타내는 블록도.
도 7은 본 발명에 의한 연속적 고정밀도화 수단의 구성을 나타내는 블록도.
도 8은 본 발명에 의한 RAKE 수신용 심볼 복조부 및 동기 추미부의 슬라이딩 상관기에 의한 구성을 나타내는 블록도.
도 9는 본 발명에 의한 RAKE 수신용 심볼 복조부 및 동기 추미부의 슬라이딩 상관기에 의한 다른 구성을 나타내는 블록도.
도 10은 본 발명에 의한 파일럿 신호에 의한 동기 검파를 하는 RAKE 수신용 심볼 복조부와 동기 추미부의 슬라이딩 상관기에 의한 구성을 나타내는 블록도.
도 11은 본 발명에 의한 고정밀도 오차 신호 생성 수단 및 타이밍 제어 수단의 동작을 설명하는 노선도.
도 12는 본 발명에 의한 RAKE 수신용 심볼 복조부 및 역변조형 동기 DLL의 슬라이딩 상관기에 의한 구성을 나타내는 블록도.
도 13은 본 발명에 의한 RAKE 수신용 심볼 복조부 및 역변조형 동기 DLL의 슬라이딩 상관기에 의한 다른 구성을 나타내는 블록도.
도 14는 본 발명에 의한 RAKE 수신기의 디지털 정합 필터에 의한 구성을 나타내는 블록도.
도 15는 스펙트럼 확산 신호의 송신부의 종래 구성을 나타내는 블록도.
도 16은 스펙트럼 확산 신호의 디지털 수신부의 종래 구성을 나타내는 블록도.
도 17은 슬라이딩 상관기에 의한 심볼 복조부의 종래 구성을 나타내는 블록도.
도 18은 디지털 정합 필터에 의한 심볼 복조 회로의 종래 구성을 나타내는 블록도.
도 19는 스펙트럼 확산 부호의 시간 상관 특성의 설명에 제공하는 신호파형도.
도 20은 스펙트럼 확산 부호의 시간 상관 특성을 설명하는 신호파형도.
도 21은 슬라이딩 상관기에 의한 동기 포착부의 종래 구성을 나타내는 블록도.
도 22는 디지털 정합 필터에 의한 동기 포착부의 종래 구성을 나타내는 블록도.
도 23은 2배 오버샘플 정밀도의 디지털 정합 필터의 종래 구성을 나타내는 블록도.
도 24a 및 도 24b는 통상의 상관 특성과 인접하는 상관치로부터 중앙점에서의 상관치를 구하는 순서를 설명하는 신호파형도.
도 25는 슬라이딩 상관기에 의한 심볼 복조부 및 동기 추미부의 종래 구성을 나타내는 블록도.
도 26은 슬라이딩 상관기에 의한 심볼 복조부 및 역변조형 동기 DLL의 종래 구성을 나타내는 블록도.
도 27a 및 도 27b는 동기 추미부에서 사용되는 샘플 타이밍와 상관 전력의 관계 및 샘플오차와 오차 신호의 관계를 나타내는 신호파형도.
도 28은 디지털 정합 필터에 의한 심볼 복조부 및 동기 추미부의 종래 구성을 나타내는 블록도.
도 29는 동기 추미부에서의 타이밍 제어 회로의 종래 구성을 나타내는 블록도.
도 30은 동기 추미부에서의 타이밍 제어 회로의 종래의 다른 구성을 나타내는 블록도.
도 31은 RAKE 수신기의 종래 구성을 나타내는 블록도.
도 32는 슬라이딩 상관기에 의한 RAKE 수신용 심볼 복조부 및 동기 추미부의 종래 구성을 나타내는 블록도.
도 33은 정합 필터에 의한 RAKE 합성부의 종래 구성을 나타내는 블록도.
도 34는 정합 필터에 의한 타이밍 고정밀도화의 종래 구성을 나타내는 블록도.
도 35는 디지털 정합 필터의 병렬 구성에 의한 정합 필터의 타이밍 고정밀도화의 종래 구성을 나타내는 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 데이터 확산부 2 : 데이터 부호화기
3 : 확산부 4, 26, 44, 66 : 확산 부호 발생기
5 : 변조부 6, 14 : 국부 발진기
7, 13 : 승산기 8, 12 : 대역 통과 필터
9 : 증폭부 10, 11, 42 : 안테나
15, 55 : 저역 통과 필터(LPF) 16 : 자동 이득 제어기
17 : 아날로그 디지털 변환기 18 : SS 수신기
19 : 복조부 20 : 동기 포착부
21 : 동기 추미부 22 : 데이터 복호부
25, 35, 41, 35A, 58, 59, 70, 71, 72 : 상관 연산부
27, 37, 37A : 승적부 28 : 적분기
29 : 칩 속도 클록 30, 40, 40A, 56 : 샘플
31 : 샘플율 클록 36, 36A : 시프트 레지스터
38 : 확산 부호 39, 39A : 가산기
41A : QPSK 역확산기 41B, 4lC : 디지털 적분기
43 : 수신기(receiver) 45 : 제곱합기
46 : 평균화부 47 : 비교기
48 : 제어기 50A, 50B : 제곱기
51, 52A : 가산기 52 : 순회 가산부
52B : 프레임 메모리 52C : 승산기
53 : 최대치 홀드부 57 : 직렬 병렬 변환기
58A : 지연기 58B : 승산기
58C, 59C : 저역 통과 필터 60A, 60B : 2승기
61 : 감산기 62 : 수치 제어 클록
65 : QPSK순 동기 검파기 68 : 동기 추미부
69 : 심볼 복조부 76 : 루프 필터
77 : 지연기 78 : 전압 제어 확산 부호 발생기
79 : 반송파 위상 추정기 81 : 심볼 복조부
86A, 86B : 승산기 87A, 87B : 저역 통과 필터
89A, 89B : 디지털 상관기 90A, 90B : 2승 회로
91 : 가산기 92 : 지연 회로
93 : 감산기 94 : 래치 회로
95 : 루프 필터 96 : 전압 제어 발진기
97 : 고정 클록 98 : 디지털 제어 신호
99 : 프로그램 가능한 지연 소자 100 : 자주 클록
101 : 펄스 삽입/삭제 회로 102 : 분주기
105 : 검색기부 106 : 복조부
107 : 심볼 합성부 108 : 제어부
110 : 상관 연산부 110A : QPSK 역확산기
110B, 110C : 필터 110D, ll0E : 승산기
110F, 110G : 누산기 111 : 직교 부호 발생기
ll2 : 가중 위상 보상부 113 : 심볼 격납 레지스터
116 : 상관기 116A : QPSK 역확산기
116B : 적분기 117 : 타이밍 제어부
118 : 지연 회로 119 : 가산부
120 : 아날로그 디지털 변환기 121 : 디지털 정합 필터
122 : 클록 123 : 멀티플렉서
124 : 절대치 연산 회로 125 : 최대 절대치 연산 회로
126 : 카운터 201, 202 : 슬라이딩 상관기
203 : 클록 204 : 확산 부호 발생기
205, 206 : 지연 회로 207 : 타이밍 고정밀도화 수단
208 : 선택기 209, 210 : 증폭기
211 : 가산기 212, 212A : 고정밀도화 수단
213 : 디코더 214, 215, 216 : 선택기
220 : 아날로그 디지털 변환기 221 : 직렬 병렬 변환기
222A, 222B : 디지털 정합 필터(DMF)
223A, 223B : 샘플 225A, 225B : 지연 회로
226 : 비교기 230A, 230B : 직렬 병렬 변환기
23lA, 231B, 231C, 231D : 디지털 정합 필터(DMF)
232 : 연속적 고정밀도화 수단 234 : 수신 경로 검출
이러한 과제를 해결하기 위해서 본 발명에 관계되는 스펙트럼 확산 신호 수신 방법은, 스펙트럼 확산 수신 신호의 베이스밴드 성분에 대하여, 확산 부호와의 상관 연산을 하여 수신 신호를 복조하는 스펙트럼 확산 신호 수신 방법에 있어서, 스펙트럼 확산 신호의 베이스밴드 성분과 확산 부호와의 상관 연산을 할 때에, 확산 부호와 베이스밴드 성분과의 상관 연산을 하는 제 1 상관 연산 단계와, 해당 제 1 단계에서의 확산 부호와 베이스밴드 성분과의 타이밍 관계가 확산 부호 간격의 1/2만 다른 타이밍으로 상관 연산을 하는 제 2 상관 연산 단계와, 제 1, 제 2 단계 결과를 이용하여, 타이밍 관계가 1/2이하의 타이밍점에서의 상관 연산 결과를 추정하는 추정 단계를 갖는다.
또한 다음 발명에 관계되는 스펙트럼 확산 신호 수신 방법은, 스펙트럼 확산 수신 신호 베이스밴드 성분에 대하여, 확산 부호와의 상관 연산을 하여 수신 신호를 복조하는 스펙트럼 확산 신호 수신 방법에 있어서, 확산 부호와 베이스밴드 성분과의 상관 연산을 하는 제 1 상관 연산 단계와, 확산 부호를 부호 간격의 1/2만 오프셋시킨 확산 부호와 베이스밴드 성분과의 상관 연산을 하는 제 2 상관 연산 단계와, 제 1 상관 연산 결과와 제 2 상관 연산 결과를 가산하여, 2개 타이밍의 중앙점의 상관 연산 결과를 추정하는 추정 단계와, 제 1 상관 연산 결과 및 제 2 상관 연산 결과에 소정의 가중을 각각 가하는 제 1 및 제 2 가중 단계와, 추정 단계, 제 1 및 제 2 가중 단계의 연산 결과에서, 최적 타이밍의 상관 연산 결과 또는 추정 결과를 선택하는 최적 타이밍 선택 단계를 갖는다.
또한 다음 발명에 관계되는 스펙트럼 확산 신호 수신 장치는, 스펙트럼 확산 수신 신호 베이스밴드 성분에 대하여, 확산 부호와의 상관 연산을 하여 수신 신호를 복조하는 스펙트럼 확산 신호의 수신 장치에 있어서, 확산 신호를 발생하는 확산 부호 발생 수단과, 확산 부호 발생 수단으로 발생된 확산 부호를 복수 단계로 지연시키는 지연 수단과, 베이스밴드 성분과 확산 부호 및 복수 단계로 지연된 확산 부호와의 상관 연산을 하는 복수의 상관 연산 수단과, 상관 연산 수단의 연산 결과에서 각각 상관 전력을 구하는 복수의 제곱합 수단과, 상관 전력에 대하여 각각 평균화 조작을 하여 평균 상관 전력을 구하는 복수의 평균화 수단과, 복수의 평균 전력이 얻어지는 타이밍을 조정하는 타이밍 조정 수단과, 타이밍이 조정된 복수의 평균 상관 전력을 이용하여, 상관 전력이 얻어진 타이밍 중앙점의 평균 상관 전력을 추정하는 타이밍 고정밀도화 수단과, 고정밀도화된 평균 상관 전력에서 타이밍 제어를 하는 타이밍 제어 수단과, 타이밍 제어 수단의 제어 결과에 따라서 확산 부호 클록을 제어하는 클록 제어 수단과, 타이밍 제어 수단의 제어 결과에 따라서, 복수의 상관 연산 결과 및 연산 결과에서 추정한 타이밍 중앙점의 상관 연산 추정치 중에서, 최대의 상관 연산 결과를 선택 출력하는 타이밍 고정밀도화 수단을 구비한다.
발명의 실시 형태
이하 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다.
(실시예 1)
도 1a 내지 도 1d는 본 발명에 의해 높은 타이밍 정밀도가 얻어지는 원리를 설명하기 위한 도면이다. 도면 중의 곡선은 SS 신호의 상관치 또는 상관 전력 특성을 나타내고 있다. 이하의 설명은, 상관치라도 상관 전력이라도 적용되는 것이지만, 상관치인 경우로 설명한다. 또한 샘플은 2배 오버샘플인 경우에 대하여 설명한다. 또한, 2배 오버샘플이란, 칩 속도의 2배로 샘플되는 것을 의미한다. 도면 중 화살표인 S-1, S0, Sl, S2는 각각의 샘플 타이밍에서 얻어진 샘플치에 대하여 행한 상관 연산 결과를 나타내고 있다. 또한, A-2, A-1, A0, Al은, 도 23, 도 34등에서의 디지털 정합 필터로 설명한 상관치에 대응하며, 인접하는 샘플 타이밍으로부터 얻어진 상관치를 가산함에 의해 얻어지는 샘플 타이밍의 중앙점에 대응하는 상관치이다.
도 1a는 S0이 가장 알맞은 샘플 타이밍으로 최대의 상관치가 얻어지는 것을 나타내고 있다. 도 1b는 가장 알맞은 샘플 타이밍이 S0과 Sl의 중간에 존재하기 때문에, 어느 쪽의 상관치를 선택하더라도, 최대치보다도 낮은 레벨의 상관치밖에 얻어지지 않는 것을 나타내고 있다. 한편 도 1c는, 도 23의 구성으로 얻어지는 가장 알맞은 상관치가 A-1과 A0중간에 존재하기 때문에, A-1, A0의 어느 쪽을 선택해도 최대치보다도 낮은 레벨의 상관치밖에 얻어지고 있지 않은 것을 나타낸다. 도 1d는 A0이 가장 알맞은 상관치로써 얻어지는 것을 나타내고 있다.
여기서, 도 1a와 도 1c, 도 1b와 도 1d를 비교하면, 통상의 상관치로 최적 타이밍의 상태(a)는, 인접하는 상관치를 가산하여 얻어지는 상관치의 최악 타이밍의 상태(c)이고, 역으로, 인접하는 상관치를 가산하여 얻어지는 상관치의 최적 타이밍의 상태(d)는, 통상의 상관치의 최악 타이밍(b)의 상태인 것이 판명된다. 이것은, 양자가 서로 보간할 수 있는 관계에 있는 것을 시사하고 있다. 즉, 2배의 오버샘플링으로 얻어진 상관치를 기본으로 하여, 필요에 따라서 인접 샘플간의 가산치로부터, 샘플 타이밍간의 중앙점 타이밍의 상관치를 추정함에 의해, 유사적으로 4배 오버샘플의 시간 정밀도에 대응하는 상관치가 얻어진다.
본 발명에서는, 상기의 원리를 이용하여, 적은 연산량으로 시간적으로 고정밀도인 복조 정밀도, 동기 추미 정밀도, 동기 포착 정밀도를 실현하는 것이다. 단, 도 1b의 S0과 도 1c의 A-1은 동일의 타이밍 상당의 상관치이지만, 값 그 자체는 다르기 때문에, 이것을 보정하는 계수가 필요하게 된다. 보정 계수는 파형 정형 필터의 형상에 의존한다. 또한, 상관치를 취급하는 경우와, 상관 전력을 취급하는 경우는 보정 계수도 진폭에 대한 계수와 전력에 대한 계수와 개별적으로 설정할 필요가 있다. 상관치(진폭)에 대한 보정 계수는, 평균 오류율이 최소가 되도록, 또는 타이밍 오차가 최소가 되도록, 실험 또는 계산기 시뮬레이션 등으로부터 결정해도 되지만, 예를들면, 이하에 나타내는 바와 같이, 상관치 특성에 대응시켜 결정할 수도 있다.
즉, 시간차(t)에서의 평균 상관치이다, 칩 임펄스 응답(송수신 파형 정형 필터의 합성 임펄스 응답)을 h(t)라고 하면, 샘플 중앙점 g(t)는, 다음 식과 같이, 인접 샘플의 상관치를 가산함으로써 얻어진다.
g(t)= h(t-Tc/4)+h(t+Tc/4)
이것은 중앙점의 샘플에 대한 상관치는, 중앙점에 대하여 Tc/4전, Tc/4후의 샘플에 의한 상관치로부터 얻어지기 때문이다. 도 1a 내지 도 1d로부터 판명되는 바와 같이, S0에 관한 타이밍 오차가 Tc/8이하이면 상관치 그 자체를 이용하여, Tc/8 내지 Tc/4이면, 상관치의 가산을 이용하는 것이 타이밍 오차와 상관치의 관계로부터 타당한 것이 판명된다. 즉 상관치에 대한 보정 계수(GA)는,
GA×h(Tc/8)=g(Tc/8)
이 되도록 설정하면 된다. 상관 전력에 대한 보정 계수(GP)도 마차가지로 하여,
GP×h2(Tc/8)=g2(Tc/8)
이 되도록 설정하면 된다. 칩 임펄스 응답이 좌우대칭으로, 타이밍 오차에 따라서 완만하게 감소하는 형상이면, 상기 GA, GP를 이용함에 따라, 4배 오버샘플시의 타이밍 정밀도와 동등한 효과를 실현할 수 있다.
(실시예 2)
도 2는 본 발명의 슬라이딩 상관기에 의한 심볼 복조부의 실시 형태로써, 도 17에 대응한다. 도면 중 점선으로 둘러싸인 부분(201, 202)이 슬라이딩 상관기이고, 일점쇄선으로 둘러싸인 부분이 타이밍 고정밀도화 수단(207), 2점쇄선으로 둘러싸인 부분이 고정밀도화 수단(212)이다. 확산 부호 발생기(PN Generator)(204)를 구동하는 클록(Chip-rate Clock)(203)은 2배의 칩 속도 자주(free-running) 클록을 입력으로 하여, 타이밍 제어 신호(Control)에 따라, 1/2 칩 단위로 확산 부호 발생기(204)의 타이밍을 제어한다. 출력 확산 부호는 2분되어, 한편은 직접 베이스밴드 수신 신호와의 상관 연산이 슬라이딩 상관기(201)로 행하여지며, 또 한편은 지연 회로(205)로,〔1/2〕칩 간격(〔1/2〕Tc) 지연된 후, 슬라이딩 상관기(202)로 베이스밴드 수신 신호와의 상관 연산이 행하여진다.
상관 연산은 확산 부호와 동기되어 행하여지기 때문에, 슬라이딩 상관기(202)의 상관 연산의 적분 개시/종료 시간은, 슬라이딩 상관기(201)의 상관 연산의 적분 개시/종료 시간에 대하여 〔1/2〕Tc지연된다. 그 지연을 흡수하기 위해서 위의 상관치는 지연 회로(206)로 〔1/2〕Tc만 지연된 후, 고정밀도화 수단(230)에 입력된다. 또한, 슬라이딩 상관기(201, 202)는 칩 단위로 동작하여, 서로의 타이밍은〔1/2〕칩 분량 시프트하고 있다. 따라서, 베이스밴드 수신 신호를 직렬 병렬 변환(병렬수는 2)을 하여, 한 쪽의 출력을 슬라이딩 상관기(201)에 다른 쪽의 출력을 슬라이딩 상관기(202)에 입력하는 구성도 가능하다. 그 경우, 지연 회로(205, 206)는 생략된다. 이 변형 방법은 이하의 실시 형태로 설명하는 슬라이딩 상관기를 이용한 모든 구성에 적용된다.
고정밀도화 수단(212)으로서는, 타이밍 정밀도가 2배의 상관치로부터 4배 정밀도의 상관치로 고정밀도화한다. 고정밀도화의 방법은, 우선, 타이밍 고정밀도화 수단(207)에 있어서, 얻어진 상관치는 각각 진폭에 관한 보정 계수(CA)에 따라서 증폭기(209, 210)로 증폭되며, 타이밍 중앙점의 상관치는, 가산기(211)에서, 양 입력 상관치를 가산하여 얻어진다. 그리고, 선택기(208)에 있어서 선택 신호(selection signal)에 따라서 3개의 상관치로부터 1개가 선택되어 출력된다. 선택 신호는, 후술하는 동기 추미부에서 판정된 최적 타이밍에 대응하는 신호이다. 이러한 구성에 따라서, 최고 속도가 2배의 칩 클록으로, 제어 단위도〔1/2〕Tc임에도 불구하고, 4배 오버샘플 정밀도의 상관치를 얻을 수 있기 때문에, 타이밍 정밀도를 손상하지 않고, 저소비 전력화가 가능해진다. 도 2의 구성은 도 17의 구성과 비교하여 상관 기수가 증대하고 있지만, 이것들의 상관기는 동기 추미부에서도 공유하여 사용되기 때문에, 동기 추미부도 고려하여 넣으면, 하드웨어 규모의 대폭적인 증대로는 되지 않는다. 도 3은 도 2의 고정밀도화 수단(212)의 다른 실시 형태이다. 도면 중 일점쇄선으로 둘러싸인 부분(A)이 고정밀도화 수단(212)에 대응한다. 도 2의 실시 형태로서는, 얻어진 2개의 상관치에서 중앙 타이밍의 상관치도 계산하여, 최후에 선택기(208)로 상관치를 1개 선택하는 구성이지만, 실제로 필요한 상관치는 1개 만이기 때문에, 처리가 불필요하게 길게 되는 경향이 있다. 연산 기능적으로는, 단일 상관치의 증폭이나 양 상관치의 가산이기 때문에, 선택 신호를 디코더(213)로써 디코드하여, 증폭이, 가산일지를 선택하는 기능 선택(Functon Select)과, 증폭의 경우, 도 2의 상관기(201)와 상관기(202)의 어느 쪽의 상관 연산 결과를 증폭하는가를 선택하는 샘플 선택(Sample Select) 신호로 분해한다. 선택기1(214), 선택기3(215)에서는 연산 기능의 입출력 선택을 하여, 선택기2(216)로 증폭인 경우의 상관치 선택을 한다.
또한, 디코더(213)의 기능, 선택기(214, 215, 216)의 회로 구성은 동시에 단순하고, 선택기1(214), 선택기3(215)도 연동하기 때문에, 매우 단순한 구성으로 회로규모의 축소화와 필요 없이 장황한 연산의 생략에 의한 저소비 전력화가 실현된다. 또한, 고정밀도화 수단(212, 212A)에서, 고정밀도화의 대상이 상관치(진폭)에서는 없고, 상관 전력시에는, 보정 계수(GA)가 Gp로 변경된다.
(실시예 3)
도 4는 본 발명에 관계되는 디지털 정합 필터에 의한 심볼 복조부의 한 실시 형태로써, 예를들면 도 35에 대응한다. 도 35에 있어서, 예를들면 디지털 정합 필터(DMF)의 수를 4로 한 경우, 4배의 오버 샘플링으로 입력된 수신 신호를 타이밍 위상이 다른 클록으로 4개의 DMF에 입력하며, 각 DMF에서는 칩 속도로 동작하지만, 도 4에서는, 2배의 오버샘플로 입력된 신호에 대하여 〔1/2〕Tc 타이밍의 시프트한 2개의 DMF(222A, 222B)를 각각 칩 속도로 동작시키는 점이 다르다.
즉, A/D 변환기(220)는 2배의 칩 속도로 베이스밴드 수신 신호를 디지털 신호로 변환하여, 직렬 병렬 변환기(221)에 따라서 칩 속도로 위상이〔1/2〕칩 어긋난 2개의 샘플로 나누어지고, 각각 DMF(222A, 222B)로 입력되어, 각각 칩마다 상관치를 1개 출력한다. 이중 데이터 타이밍 근방에 상당하는 샘플 타이밍의 상관치만이 샘플(223A, 223B)에서 추출된다. 샘플(223A, 223B)의 출력은 고정밀도화 수단(212 또는 212A)에 입력되어, 선택 신호에 따라서 4배 오버샘플의 타이밍 정밀도에 고정밀도화된 상관치가 선택 출력된다. 여기서도 진폭에 대하여 고정밀도화를 하기 때문에, 보정 계수는 GA이다. 이것에 의해, 최고속도가 2배 오버샘플로, 칩 속도 동작의 DMF 2계통에 따라 4배 오버 샘플링정밀도의 상관치를 얻을 수 있으며, 도 35에 비교하여 회로 규모, 소비 전력을 함께 대폭으로 삭감 가능해진다. 또한, 도 23의 구성과 비교하더라도 회로 규모는 동등하지만, DMF의 동작 속도는 반분량(칩 속도)으로, 타이밍 정밀도도 도 23의 2배에 비교하여 4배라는 고정밀도 타이밍의 수신 상관치를 얻을 수 있는 효과가 있다.
(실시예 4)
도 5는 본 발명에 관계되는 슬라이딩 상관기를 이용하여 동기 포착부 또는 검색기부(searcher unit)의 한 실시의 형태로써, 도 21 또는 도 31의 검색기부에 대응하며, 대응 부분에 동일 부호를 부여한다. 도 21은 슬라이딩 상관기가 1계통인 경우를 나타내고 있지만, 본 실시 형태에서는 2계통의 경우를 나타내고 있다. 따라서 회로 규모, 성능 조건을 갖추기 위해서, 도 21에서 상관기가 2계통인 경우와 비교하여, 본 발명으로 얻어지는 효과에 대해서 설명한다.
도 5에 있어서, 역확산기(Despreader)(41A), 디지털 적분기(Coherent Accumlators)(41B, 41C), 제곱합기(45), 평균화 수단(Non-Coherent Accumlators)(46)는 도 21에 도시된 것과 동일한 방식으로 동작한다. 또한, 도 21의 동작으로 설명한 바와 같이, 2계통의 상관기를 이용하여 포착 시간의 단축, 포착 성능의 향상을 도모하기 위해서는, 계통간의 타이밍차는〔1/2〕Tc이 바람직하고, 도 5에 대해서도 그와 같은 경우에 대하여 나타내고 있다.
도 21에서 상관기를 2계통 갖는 경우인 동작과의 상위점은, 도 5가, 타이밍 고정밀도화 수단(207)에 따라, 4배 오버 샘플정밀도로 평균 상관 전력을 얻어, 임계 레벨과 비교하는 점에 있다. 즉, 평균화된 상관 전력에 대하여 타이밍이 빠른 계통에 대하여, 〔1/2〕Tc시간의 지연 회로(225)를 설치하여, 타이밍이 느린 계통으로 평균 상관 전력이 얻어지는 타이밍을 조정한다. 다음에, 타이밍 고정밀도화 수단(207)에 의해, 4배 오버샘플 정밀도에서의 상관치를 출력하여, 얻어진 평균 상관치 출력과 임계 레벨을 비교기(226)로 비교하면서 포착 검정을 한다. 타이밍 고정밀도화 수단(207)은 도 2에 도시된 것과 동일한 구성이지만, 도 5에서는 상관 전력을 취급하고 있기 때문에, 보정 계수가 전력에 대응하는 Gp로 되어 있다.
이러한 구성에 의해, 2배 오버샘플의 타이밍 정밀도에 상당하는 상관기 구성이라도 4배 오버샘플의 높은 타이밍 정밀도로 동기 포착 검정할 수 있기 때문에, 타이밍 오차에 의한 S/N 열화의 영향이 작고, 포착 성능이 향상할 수 있다. 타이밍 고정밀도화 수단(207)은 2배 오버샘플로 얻어진 평균 상관 전력에 대하여 처리되기 때문에, 처음부터 4배 오버샘플의 정밀도로, 상관 전력을 구하여 평균화하는 것보다 연산량은 현격하게 적게 된다. 또한, 동기 포착 타이밍도 고정밀도로 할 수 있기 때문에, 동기 추미 동작으로 이동한 때의 동기 추미부의 초기 인입 시간을 단축 할 수 있으며, 동기 추미 성능도 향상시킬 수 있다. 특히, 수신 신호 레벨이 빈번하게 변화하는 다중 경로 패이딩 환경하에서는, RAKE 수신을 위한 신호 검색 수단으로서, 신호 검색 성능의 향상, 인입 시간의 단축화는 동기 보유를 유지하는(동기 어긋남 확률을 낮게 한다) 것에 대단히 유효하다.
또한, 도 5의 실시 형태에서는 도 21의 상관기를 2계통으로서 설명하였지만, 역으로 도 5의 상관기가 1계통으로서 도 21과 비교한 경우라도 같은 효과를 기대할 수 있다. 그것은, 상관기가 1계통인 경우는 동기 포착 검정을 할 때에 가정하는 타이밍을 〔1/2〕Tc로 변화시키지만, 도 5라도 같은 간격으로 변화시켜, 각각의 평균 상관 전력이 얻어진 단계에서, 인접하는 평균 상관 전력으로부터, 타이밍 고정밀도화 수단에 따라 중앙 타이밍의 평균 상관 전력을 추정하는 것이 가능하기 때문이다.
(실시예 5)
도 6은 본 발명에 관계되는 DMF를 이용한 동기 포착부 또는 검색기부의 한 실시의 형태로써, 도 22에 대응하여, 대응 부분에 동일 부호를 부가하여 나타낸다. 도 22에서는 도 23으로 나타내어지는 2배 오버샘플로 입력되는 수신 신호에 대하여, 동일 부호가 두 번 연속하는 확산 부호와 상관을 가지며, 2배 오버샘플로 상관치를 출력하는 DMF를 1계통을 이용하여, 실효적으로 인접하는 상관 전력의 가산 결과로 동기 포착의 검출을 하고 있다. 한편, 본 발명에 있어서는 직접 얻어지는 상관 전력과 이것을 이용하여 인접 샘플간의 중앙점의 상관 전력을 추정하기 위해서, 2배 오버샘플로 샘플된 신호를 직렬 병렬 변환 수단에 따라, 타이밍이 서로〔1/2〕 칩 시프트한, 칩 속도의 수신 샘플을 처리하는 2계통의 DMF 구성을 기본으로 한다.
도 6에 있어서, 준동기 검파된 동상축 수신 신호와 직교축 수신 신호는 2배 오버샘플링 속도로 직렬 병렬 변환기(230A, 230B)에 입력되어, 칩 속도로 서로〔1/2〕Tc 어긋난 신호로 2분된다. 짝수 번째의 샘플은 상관기(231A, 231B)에서 칩 속도로 상관 연산이 행하여진 후, 제곱기(50A, 50B), 가산기(51)를 통하여 칩마다 상관 전력을 출력한다. 마찬가지로 홀수 번째의 샘플은 상관기(231C, 23lD)를 통하여, 칩마다 상관 전력을 출력한다. 각각의 상관 전력은 순회 가산에 의한 평균화(52)로써 평균화 조작이 행하여지며, 칩 간격마다의 평균 상관 전력이 프레임 메모리(52B)내에 격납되어, 연속적 고정밀도화 수단(232)에 의해, 평균 상관 전력이 2배 오버샘플 정밀도에 되돌려진 후, 증폭 또는 가산 조작에 따라서 4배 오버샘플의 타이밍 정밀도의 평균 상관 전력을 출력하며, 수신 경로 검출부(234)로써 수신 경로 검출이 행하여져, 제어부(CPU)에 결과가 보고된다. 또한, 연속적 고정밀도화 수단(232)은 상관 전력을 취급하기 위해서, 보정 계수는 Gp이 된다.
도 7은 도 6에 있어서의 연속적 고정밀도화 수단(232)의 상세 구성을 나타내고 있다. 평균화부(52)로부터는 각각 칩 간격마다 평균 상관 전력이 각각 입력된다. 따라서, 스위치(232A)를 2배의 칩 속도로 교대로 전환함에 따라 2개의 평균화부(52)의 출력을 교대로 입력할 수 있으며, 스위치 출력으로서는 2배 오버샘플의 타이밍 정밀도로 평균 상관 전력이 얻어진다. 이 대로라면, 도 22에서 얻어지는 성능과 본질적인 차이는 없지만, 지연 회로(232B) 이후의 구성에 따라 4배 오버샘플의 정밀도로 평균 상관 전력이 연속적으로 출력된다.
즉, 지연 회로(232B, 232C)를 통하여 증폭기(232D)와 가산기(232C)가 도 7과 같이 접속되기 때문에, 증폭기(232D)는 항상 지연 회로(232C)의 출력(평균 상관 전력)을 증폭하여, 병렬 직렬 변환기(232F)에 증폭 결과를 출력한다. 그것과 동시에 가산기(232F)는 항상 지연 회로(232B)의 출력(평균 상관 전력)과 지연 회로(232C)의 출력(평균 상관 전력)을 가산하여, 가산 결과를 직렬 병렬 변환기(232F)에 출력한다. 직렬 병렬 변환기(232F)는 입력된 증폭 결과와 가산 결과를, 4배의 칩 클록으로 교대로 출력하면, 증폭된 평균 상관 전력과 가산에 따라 추정된 중앙점의 평균 상관 전력이 시간적으로 연속하여 출력되기 때문에, 4배 오버샘플의 타이밍 정밀도로 평균 상관 전력이 출력되게 된다.
여기서, 고정밀도화의 처리는 평균 상관 전력에 대하여 이루어지기 때문에, 처음부터 4배 정밀도로 평균 상관 전력을 얻는 구성보다도 연산량은 현격하게 작다. 또한, 4배 정밀도화된 후의 처리도, 평균화부가 출력하는 비율, 즉 순회 적분 횟수에 한 번의 처리로 좋기 때문에, 연산량, 속도와 함께 작게 된다. 따라서 처리량의 증대분은 도 6의 전체 구성으로부터 보면 작게 된다.
이상에 의해 도 6의 구성에 따라서, 연산량, 하드웨어 규모는 2배 오버샘플정밀도와 거의 동일한 대로, 4배 오버샘플의 타이밍 정밀도로 동기 포착을 할 수 있는 효과가 얻어진다. 그 경우, 도 5의 슬라이딩 상관기에 의한 동기 포착부의 실시 형태와 마찬가지로, 타이밍 정밀도의 향상에 의한 동기 포착 성능의 향상, 및 동기 포착으로부터 동기 추미의 이행으로 동반하는, 인입 시간의 단축 등에 따라 동기 어긋남 확률을 저감시키는 효과도 있다.
(실시예 6)
도 8, 도 9는 본 발명에 관계되는 슬라이딩 상관기를 이용한 동기 추미부와 심볼 복조부의 한 실시 형태를 나타내고 있다. 양 도면 모두 BPSK 정보 심볼을 BPSK에 따라서 확산 변조된 신호에 대하여 심볼 복조 및 동기 추미를 하는 경우에 대하여 설명한다. 도 2에 관계되는 심볼 복조부에서는 고정밀도화를 실현하기 위해서 원래 1계통으로 좋은 상관기를 2계통 필요로 한다. 그렇지만, 필요 없이 장황한 계통은 동기 추미부와 공용 가능한 것도 설명하였다. 도 8, 도 9에 있어서는 동기 추미부와의 공용화가 가능한 것의 설명과, 동기 추미부에서도 2배 오버샘플 정밀도의 상관치로부터 4배 오버샘플 정밀도의 동기 추미 특성을 실현할 수 있는 것을 설명한다.
도 8에 있어서 준동기 검파된 베이스밴드 수신 신호는 파형 정형 필터(LPF)(235)에 따라서 파형 정형되어, 칩 클록(fc)의 2배 속도의 자주클록에 의해 샘플(236)에서 샘플링된다. 샘플링된 수신 신호는 4분할되어 복소 상관기(237A 내지237D)에 입력된다. 복소 상관기(237A 내지 237D)란, 도 8이 대상으로 하는 신호인 경우, 동상축 수신 신호와 직교축 수신 신호에 대하여 동일의 확산 부호를 각각 승적하여 심볼 간격에 걸쳐 적분하는 상관기를 가리킨다. 복소 상관기(237A 내지 237D)에는 동시에 확산 부호 발생기(238)에서 발생된 확산 부호도 입력된다. 단, 각각의 확산 부호는 다른 지연 시간만 지연 회로(239A 내지 239C)에서 지연되며, 지연 시간이 적은 순서로 복소 상관기(237A 내지 237D)의 순서로 입력된다. 지연 시간은 각각〔1/2〕Tc의 지연 시간을 갖는다. 4개의 복소 상관기(237A 내지 237D)의 출력은 각각 제곱합 수단(240A 내지 240D)에 의해 2승합되어 상관 전력이 되어, 평균화 수단(241A 내지 241D)에서 평균화되어 잡음의 영향이 경감된다.
또한 복소 상관기(237A 내지 237D)의 적분 타이밍은 입력되는 확산 부호에 의존하기 때문에, 이것들의 시간차를 흡수하기 위한 지연 회로(242A 내지 242C)에 의해, 타이밍 고정밀도화 수단(207A)에의 4계통의 평균 상관 전력의 입력 타이밍을 갖춘 후, 타이밍 고정밀도화 수단(243)에 있어서, 2배 오버샘플의 시간 정밀도로부터 4배 오버샘플의 시간 정밀도에 대응한 상관치를 출력한다. 타이밍 고정밀도화 수단(207A)의 구성은 도 2의 타이밍 고정밀도화 수단(207)과 같은 구성이지만, 입출력수가 다르다. 또한, 여기서는 상관 전력을 취급하기 위해서 보정 계수도 전력에 대응한 Gp가 사용된다.
타이밍 고정밀도화 수단(207A)의 출력은 타이밍 제어 수단(243)에 입력되어 타이밍 제어가 행하여진다. 이 타이밍 제어 방법은, 동기 포착시, 제어부에서 주어지는 동기 포착 타이밍에 의해, 지연 회로(242A 내지 242C)의 어느 것인가의 타이밍 0, 1/2Tc, Tc, 3/2Tc의 상관치가 최대가 되도록 초기 설정하며, 이후는 최대상관치가 지연 회로(242A 내지 242C)의 어느 것인가에 포함되도록 타이밍 제어한다. 단지, 확산 부호를 구동하는 클록은 2배의 칩 속도이기 때문에, 클록 조작적으로는 〔1/2〕Tc마다의 제어만을 한다. 나머지 미세한 제어는, 심볼 복조로 최대의 상관치를 주는 것이, 고정밀도화 수단(212A)에서, 증폭기 출력 S1, S3, S5, S7인지 가산출력 S2, S4, S6인지를 전환함에 따라 대처한다.
한편, 도 8에 있어서의 심볼 복조부는 복소 상관기(237B, 237C)의 출력을 입력으로 하며, 복소 상관기(232B)의 출력을 지연시키는 지연 회로(244)와 고정밀도화 수단(212A)에서 구성된다. 또한, 도면 중에는 나타나고 있지 않지만, 고정밀도화 수단(212A)의 출력인 상관 심볼에 대하여, 또한 위상 보상을 하여 심볼 복조가 완료한다. 고정밀도화 수단(212A)의 구성은 도 2의 구성과 같지만, 입출력이 복소 신호(동상축 신호, 직교축 신호)이고, 각 신호마다 개별적으로 동일한 조작을 하는 점이 다르다. 이 고정밀도화 수단(212A)에서, 타이밍 제어 수단(243)에 따라서 주어지는 선택 신호에 따라서, 높은 타이밍 정밀도의 상관 심볼을 선택 출력한다.
최대 상관치가 S1, S2, ……, S6, S7로 추이해 가는 경우에 대해서 설명한다. 우선 최대 상관치가 S3으로부터 S4로 이동한 때는, 고정밀도화 수단(212A)에서도 대응하는 최대 상관치가 복소 상관기(237B)의 출력으로부터, 복소 상관기(237B와 237C)의 가산 출력으로 변경하도록 지시한다. 다음에 최대 상관치가 S4로부터 S5로 변할 때도 마찬가지로, 고정밀도화 수단(212A)에서는 복소 상관기(237C)의 증폭출력을 선택하도록 지시한다. 또한 최대 상관치가 S5로부터 S6에 이동한 때는, 타이밍 제어 수단(243)은 펄스 삽입 삭제 회로(245)에 대하여 펄스 삭제를 지시하여, 최대치가 S4가 되도록 타이밍 제어한다. 그리고 고정밀도화 수단(212A)에서도, 최대 상관치가 복소 상관기(237B와 237C)의 가산 출력을 선택하도록 지시한다.
이러한 제어를 함에 따라, 2배 오버샘플의 타이밍 정밀도로 동작하는 회로를 사용하면서도 4배 오버샘플 정밀도의 복조 특성, 동기 추미 특성을 얻을 수 있으며, 저소비 전력화가 실현된다. 도 8에서는 실제 문제로서 상관치(Sl, S7)는 제어에 사용되는 것은 아니기 때문에, 이 부분에 대해서는 생략해도 된다. 단지, RAKE 수신에 있어서, 복수의 심볼 복조부의 복조 타이밍이 인접할 때는, 동일 타이밍의 수신 신호를 복수의 복조부가 동시에 수신하는 것을 방지하기 위한 모니터용으로서 사용할 수 있는 부분이다. 또한, 종래 예로서는 특히 기술하지 않았지만, 상기한 상황하에서는 상관 특성이 좌우대칭이 아닌 경우도 많고, 그 경우에 DLL 구성을 취하면 정확한 수신 타이밍이 얻어지지 않은 경우가 있기 때문에, 최대치를 추미하는 본 실시 형태의 동작은 안정한 복조 특성을 주는 효과가 있다.
도 9는 도 8과 유사한 구성으로, 대응 부분에 동일 부호를 부여하여 나타내지만, 최대치가 얻어지는 타이밍을 직접 추미하는 것은 아니고, DLL에 의한 동기 추미 구성을 기본이라고 하는 점이 다르다. DLL에서는 도 8에서 지적한 바와 같은 과제는 존재하지만, 그 과제는 검색기부의 신호 검색 결과를 이용하는 것에 의해 어느 정도는 방지하는 것을 기대할 수 있기 때문에, 도 9의 구성은 도 8과 비교하여 장치가 간략화되는 효과가 있다.
DLL적인 동작을 하기 위해서는, 도 27a 및 도 27b로 설명한 타이밍(E, L)의 상관 연산 결과로부터 오차 신호를 생성하여, 타이밍(○)의 상관치로부터 심볼을 복조하면 된다. 도 11은 그를 위한 제어 방법을 나타낸 것이다. 도 11에 나타나는 최대의 평균 상관 전력을 주는 타이밍과 타이밍 설정법에 따라서, 심볼 복조, 오차 신호의 생성을 하도록 타이밍을 제어하면 된다. 또한, DLL의 경우 최대의 평균 상관 전력을 주는 타이밍이란 오차 신호가 최소가 되는 타이밍에 상당한다.
도 11의 T1, T2, T3, T4는 도 8의 Sl, S3, S5, S7의 상관 타이밍으로써, M1, M2, M3은 각각의 상관 타이밍의 중앙점의 타이밍 S2, S4, S6으로 한다. 현재, 타이밍(T2)의 상관 전력이 최대라고 하면, 표의 제 1 열째의 제어를 한다. 즉, 심볼 타이밍(○)으로서, 타이밍(T2)으로 얻어지는 상관치를 고정밀도화 수단으로부터 출력하며, 오차 신호를 생성하는 상관 전력의 타이밍(E, L)을 각각 타이밍(T1, T3)으로 하여 오차 신호를 계산한다.
얻어진 오차 신호에서, 최대 상관 전력을 주는 타이밍이 T2로부터 M2로 변경할 필요가 발생한 때는 제 2 열째의 제어를 한다. 즉, 심볼 타이밍(○)을 M2로, 오차 신호를 생성하는 E, L의 타이밍을 각각 Ml, M3으로 변경하지만, 확산 부호 발생기(238)의 클록은 변경되지 않는다. 최대 상관치를 주는 타이밍이, M2로부터 T3로 변경할 필요가 발생한 때는, 제 3 열째의 제어로 된다. 즉 심볼 타이밍(○)을 T3으로 오차 신호 타이밍(E, L)을 각각 T2, T4로 변경하지만, 확산 부호 발생기(238)의 클록은 변경되지 않는다.
얻어진 오차 신호에서 최대 상관치를 주는 타이밍이 T3으로부터 M3으로 변경할 필요가 발생한 때는, 제 4 열째의 제어를 한다. 도 8의 실시 형태의 때와 마찬가지로, 이미 T2, M2, T3의 타이밍으로서는 최대 상관치를 얻을 수 없기 때문에, 타이밍 제어 수단(243)은 펄스 삽입, 삭제 회로(245)에 대하여, 최대의 상관치를 주는 타이밍이 M2가 되도록, 클록 제어 신호(여기서는 삭제 신호)를 보낸다. 펄스 삽입, 삭제 회로(245)로서는 제어 신호에 따라서 2배의 칩 속도 클록에 대하여 펄스의 삽입, 삭제를 함에 따라, 〔1/2〕Tc 단위의 타이밍 제어를 한다. 이 제어는 표의 제 4 열째에 화살표로 나타낸 것이다. 또한 심볼 타이밍(○)은 M3으로부터 M2로 변경된다.
단, 제어의 갱신은 예를들면, 타이밍의 지정이 변경된 경우, 평균화 수단(241A 내지 241D)에서 새로운 타이밍에 대한 평균 상관 전력이 얻어질 때까지는, 변경후의 타이밍 지정을 유지한다.
도 8, 도 9의 구성에 의하면, 심볼 복조부와 동기 추미부로 상관기를 공유화할 수 있으며, 또한, 확산 부호의 타이밍 제어는 기껏해야 2배의 칩 속도이지만, 4배 오버샘플의 타이밍 정밀도로 동기 추미, 심볼 복조의 가능하게 되며, 저소비 전력화가 실현된다. 또한, 동기 추미부에서의 고정밀도화 수단도, 평균 상관 전력치에 대하여 행하여지기 때문에, 처음부터 고정밀도 샘플에 의한 방식과 비교하여 연산량은 조금이고, 또한, 상관 전력의 평균에 요하는 시간 단위로 고정밀도화를 위한 연산, 제어를 하면 좋고, 하드웨어 전체의 처리량으로부터 보면 고정밀도화에 필요한 연산량의 증대는 극히 조금이라고 말할 수 있다.
도 8, 도 9는 하드웨어 규모의 축소화, 저소비 전력화를 도모할 수 있기 때문에, 이러한 구성을 복수 갖는 RAKE 수신기에도 적합하다. 또한, 도 8, 도 9는 일반적인 심볼 복조부와 동기 추미부의 구성을 개시하고 있지만, 이 방법은 도 31 또는 도 32의 동기 추미부, 심볼 복조부에도 그대로 적용 가능하다. 이하에 그 적용 방법을 개시한다.
도 9와의 대응 부분에 동일 부호를 부여한 도 10은 본 발명에 관계되는 파일럿 신호에 의한 동기 검파를 하는 심볼 복조부와 동기 추미부의 실시 형태를 나타내고 있으며, 도 31 및 도 32에 대응하는 것이다. 도 32는 상관기는 심볼 복조용에 1계통, 도면에는 자세히 표시되어 있지 않지만 오차 신호 생성용으로 2계통 준비되어 있다. 이 실시 형태에 있어서는 4계통의 상관기를 준비하여 동기 추미부와 심볼 복조부에서 공용한다. 지연 회로(239A 내지 239C, 242A 내지 242C, 252A, 252B, 253)는 각각의 타이밍 관계를 조정하기 위한 것이다. 승적기(254A, 254B)는 직교 다중된 정보 심볼을 분리 식별하기 위해서, QPSK 역확산기(250B, 250C)에서 각각 역확산된 동상축 수신 신호와 직교축 수신 신호에 대하여 공통으로 Wa1sh함수를 승적한다. 고정밀도 오차 신호 생성 수단(247)은 파일럿 신호의 상관 전력을 취급하기 때문에 보정 계수는 GP이고, 고정밀도화 수단(255A, 255B는 각각 심볼 상관치, 파일럿 상관치를 취급하기 때문에 보정 계수는 GA이다.
고정밀도 오차 신호 생성 수단(247), 타이밍 제어 수단(243)의 동작은 도 8, 도 9로 나타낸 바와 동일하다. 타이밍 제어 수단(243)으로부터 주어지는 최대의 상관치가 얻어지는 타이밍에 따라서 고정밀도화 수단(255A)에서는 정보 심볼의 고정밀도화된 상관 연산 결과가 선택 출력되며, 마찬가지로 고정밀도화 수단(255B)에서는, 고정밀도화된 파일럿 신호의 상관 연산 결과가 선택 출력되고, 가중 위상 보상부(Data Scale Phase Rotation)(112)에 있어서, 파일럿 신호를 기준으로 하여 위상 보상 및, 수신 진폭에 의한 가중이 행하여져, 복조 심볼을 출력한다.
또한, 도면 중에는 나타나고 있지 않지만, 출력 결과는, 도 31의 심볼 합성부(107)에 유도되지만, 일본 특허 공개 공보 94-14008호에 개시되어 있는 바와 같이, FIF(○)에 의한 타이밍 조정을 하지 않고서, 전복조부의 복조 심볼이 확정하기까지의 사이, 래치 회로에 의해 복조 심볼을 유지해 두며, 심볼 합성부(107)로 전복조 심볼이 확정한 시점에서 합성하면, FIFO 규모의 저감, 저소비 전력화를 더욱 도모할 수 있는 효과가 얻어진다.
도 10의 구성에 의하면, 도 8, 도 9의 경우와 마찬가지로 2배 오버샘플의 타이밍 정밀도로 4배 오버샘플 정밀도의 심볼 복조 특성, 동기 추미 특성을 실현할 수 있으며, 저소비 전력화가 실현된다. 또한, 동기 추미부에서의 고정밀도화 수단은 평균 상관 전력에 대하여 이루어지기 때문에, 연산량의 증대도 전체 구성으로부터 보면 얼마 안된다. FIFO의 삭감도 포함시키면 타이밍 정밀도를 열화시키지 않고, 하드웨어 규모의 소형화, 저소비 전력화를 도모할 수 있는 효과가 얻어진다.
(실시예 7)
도 12, 도 13의 구성은 각각 도 8, 도 9의 구성을 도 26의 역변조형 동기 DLL로 확장, 적용한 경우의 실시 형태로써, 대응 부분에 동일 부호를 부여하여 나타낸다. 즉, 도 12는 타이밍 고정밀도화 수단(207A)에 의해 고정밀도화된 7개의 상관 전력의 최대치가 중앙의 3타이밍내가 되도록 타이밍 제어를 하는 실시 형태이며, 도 13은 고정밀도 오차 신호 생성 수단(262)에 의해 고정밀도화된 오차 신호로부터 타이밍 제어를 하는 실시 형태이다. 채널 추정 수단(260), 복조 심볼에 대하는 가판정 수단(temporary judgment unit; 261), 역변조 수단(258A 내지 258D), 역변조 결과에서 DLL을 구성하는 점은 도 26과 같지만, 4계통의 상관기(237A 내지 237D)를 이용하여, 2배 오버샘플의 타이밍 정밀도에서의 상관치를 구하여 타이밍 고정밀도화 수단(207A)에 의해 4배 오버샘플의 타이밍 정밀도에 고정밀도화하는 점이 특징이다.
채널 추정, 가판정을 타이밍이 고정밀도화된 상관치를 이용하기 위해서, 채널 추정 수단(260), 가판정 수단(261)전에 고정밀도화 수단(259A, 259B)이 마련된다. 그 결과, 고정밀도인 타이밍으로 채널 추정, 가복조가 행하여지기 때문에, 2배 오버샘플의 타이밍 정밀도의 상관치만을 이용하고 있음에도 관계하지 않고, 고정밀도인 심볼 복조 특성, 동기 추미 특성이 얻어지는 효과가 있다. 즉, 동일 정밀도를 실현하기 위한 종래의 구성예와 비교하여, 저소비 전력화를 도모할 수 있다고 하는 효과가 있다.
슬라이딩 상관기에 의한 동기 추미부, 심볼 복조부의 복합적인 실시 형태를 도 8 내지 도 13에 걸쳐 설명하였지만, 타이밍 제어의 제어 단위〔1/2〕Tc 칩이기 때문에, 회로 구성도 단순하며, RAKE 수신기를 구성하기 위한 타이밍 관리도, 상관치를 증폭한 것인지, 중앙점의 추정 상관치인지만을 식별하는 것만으로 좋기 때문에 제어도 비교적 용이하다. 또한, 도 12, 도 13에서는 고정밀도화 수단(259A, 259B), 타이밍 고정밀도화 수단(207A, 262)은 모두 상관치에 대하여 행하여지기 때문에, 보정 계수는 모두 GA를 이용한다.
(실시예 8)
도 14는 본 발명에 관계되는 디지털 정합 필터를 이용한 RAKE 수신기의 한 실시의 형태로써, 도 33에 대응한다. 다른 실시 형태와 마찬가지로, 타이밍이 서로〔1/2〕Tc 시프트한 수신 샘플을 칩 단위로 동작하는 상관기에 의해, 병렬적으로 2배 오버샘플타이밍 정밀도로 상관 연산을 한 후, 연속적 고정밀도화 수단(232, 266)으로 4배 오버샘플 정밀도에 고정밀도화한다.
도 14는 다중 경로 수신 신호의 상관 전력을 검출하여 평균화하는 부분은 도 6에서 나타낸 실시 형태와 같은 구성으로 실현되며, 대응 부분에 동일 부호를 부여하여 나타낸다. 단, 그 목적이 도 6에서는 동기 포착 또는 신호 검색인데 대하여, 도 14는 RAKE 수신을 위한 신호 강도의 결정이기 때문에, 평균화부(52)의 파라미터(순회 가산기의 무게, 순회 가산 횟수 등)가 다르다. 또한, 도 14에서는, 연속적 고정밀도화 수단(232)의 출력은, 다음 순회 가산 결과가 얻어질 때까지 시프트 레지스터(267)에 격납되어 RAKE 합성을 위한 무게 계수로 된다.
심볼 복조계에 관해서는, 디지털 정합 필터 출력이 우선 위상 보상 수단(265A, 265B)에 따라서 위상 보상이 행하여져 동기 검파되어, 복조 심볼로 된다. 위상 보상 방법은 도 14에는 나타나고 있지 않지만, 예를들면, 도 26,도 32에서 설명된 방법, 또는, 일반적인 디지털 코스타스 루프(Costas Loop) 등을 이용하여 실현된다. 동 도면 중에는 나타나고 있지 않지만, 이것들의 위상 보상시에 생긴 타이밍 지연 등에 대해서는, 연속적 고정밀도화 수단 출력의 타이밍과 일치하도록 타이밍 조정 수단이 위상 보상 수단(265A, 265B)에 포함된다. 그리고, 연속적 고정밀도화 수단(266)에 따라서 상관치에 대한 보정 계수를 이용하여, 4배 오버샘플 정밀도로 고정밀도화되며, 심볼 간격마다 시프트 레지스터(268)에 격납되어, 각 타이밍에서의 무게가 격납되어 있는 시프트 레지스터(267)와 각각 승적되어, 가산부(270)로 가산됨에 따라 RAKE 합성이 실현된다.
상기 실시 형태에 나타낸 바와 같이, 디지털 정합 필터를 사용하는 경우라도, 2배 오버샘플 정밀도의 상관 연산 결과를 이용하여, 4배 오버샘플 정밀도로 RAKE 합성이 실현된다. 따라서, 하드웨어 규모의 축소화, 저소비 전력화를 실현되는 효과가 얻어진다. 또한, 도 14와 도 6은 공유할 수 있는 부분이 크고, 양자를 효율이 좋게 결합시킴에 따라, 한층 더 소형화, 저소비 전력화를 도모할 수 있다.
또한, 시프트 레지스터부(267, 268)의 단수를 지연 프로파일 특성에 따라서 제한하여, 하드규모의 삭감을 도모는 것도 가능하다. 그 때는 제한된 시프트 레지스터 내에 수신 샘플이 수습되도록, 입력 샘플 타이밍을 제어할 필요가 있다. 이 제어 방법으로서는, 예를들면 일본 특허 공개 공보 92-347944호에 개시된 방법이 있다. 이 방법은 2배 오버샘플의 타이밍 정밀도의 상관 연산 결과에 따라 실현하고 있지만, 본 실시 형태에서 부여하는 방법에 따라 4배 정밀도로 고정밀도화한 상관치를 이용함에 따라, DLL을 구성하여 평균적인 오차 신호에 따라서 제어를 하는 것이 가능하다.
또, 실시 형태 1로부터 실시 형태 8에서는, 슬라이딩 상관기를 사용한 경우의 구성과, 디지털 정합 필터를 사용한 경우의 구성과 각각 나타내었지만, 양자가 혼재하는 구성이라도 유효하게 동작한다. 예를들면, RAKE 수신기에 있어서, 검색기부는 디지털 정합 필터를 이용하여, 심볼 복조부, 동기 추미부는 슬라이딩 상관기를 사용하는 구성이 고려되며, 본 실시 형태에서 개시한 방법을 이용하여 조합하는 것도 가능하다.
또한, 실시 형태 3, 실시 형태 8에서는 정합 필터를 디지털 정합 필터에 대해서만 나타내었지만, 아날로그 정합 필터를 사용하는 경우도, 상관 연산 결과를 A/D 변환 후 샘플하는 경우에는 샘플 속도가 제한되기 때문에, 본 발명에서 개시한 방법이 유효하게 된다.
또한, 실시 형태 2, 6, 7에 있어서, 심볼 복조부에 사용하는 고정밀도화 수단은, 중앙점의 추정치 이외가 선택될 때는, 항상 증폭된 상관 연산 결과가 출력되어 있다. 이것은, RAKE 수신으로 가중할 때에, 추정 상관치와 증폭 상관치의 신뢰도를 통일하기 위해서 또한 디지털 처리의 비트수를 통일하기 위해서도 필요하다.
또한, 실시 형태 1로부터 실시 형태 8에 있어서, 상관치가 직접 얻어지지 않은 타이밍점의 추정법으로서, 양자의 가산 결과를 이용하여 타이밍 중앙점만을 추정하는 경우를 중심으로 설명하였다. 그렇지만, 추정법은 여러 가지가 있기 때문에, 이들을 적용함에 따라 중앙점 이외의 상관치도 용이하게 추정할 수 있으며, 이 추정 결과를 이용하여 심볼 복조, 동기 추미, 동기 포착 등을 해도 동등의 효과가 얻어진다. 추정 방법으로서는 예를들면 나이키스트(Nyquist)보간, 헐미티언(Hermitian) 보간, 2차 보간 등이 있다. 나이키스트 보간은 나이키스트의 샘플링 정리에 기초를 둔 보간이다.

Claims (3)

  1. 스펙트럼 확산 수신 신호의 베이스밴드 성분에 대하여 확산 부호와의 상관 연산을 행하고 수신 신호를 복조하는 스펙트럼 확산 신호 수신 방법에 있어서,
    스펙트럼 확산 신호 베이스밴드 성분과 확산 부호와의 상관 연산을 할 때에 확산 부호와 베이스밴드 성분과의 상관 연산을 하는 제 1 상관 연산 단계와,
    상기 제 1 단계에 있어서의 확산 부호와 베이스밴드 성분과의 타이밍 관계가 확산 부호 간격의 1/2만 다른 타이밍으로 상관 연산을 하는 제 2 상관 연산 단계와,
    상기 제 1 및 제 2 단계 결과를 이용해 타이밍 관계가 1/2 이하의 타이밍점에서의 상관 연산 결과를 추정하는 추정 단계를 갖는 것을 특징으로 하는 스펙트럼 확산 신호 수신 방법.
  2. 스펙트럼 확산 수신 신호의 베이스밴드 성분에 대하여 확산 부호와의 상관 연산을 행하고 수신 신호를 복조하는 스펙트럼 확산 신호 수신 방법에 있어서,
    확산 부호와 베이스밴드 성분과의 상관 연산을 하는 제 1 상관 연산 단계와,
    상기 확산 부호를 부호 간격의 1/2만 오프셋시킨 확산 부호와 베이스밴드 성분과의 상관 연산을 하는 제 2 상관 연산 단계와,
    상기 제 1 상관 연산 결과와 상기 제 2 상관 연산 결과를 가산하여 2개의 타이밍 중앙점의 상관 연산 결과를 추정하는 추정 단계와,
    상기 제 1 상관 연산 결과 및 상기 제 2 상관 연산 결과를 각각 가중하는 제 1 및 제 2 가중 단계와,
    상기 추정 단계와, 상기 제 1 및 제 2 가중 단계의 연산 결과로부터 최적 타이밍의 상관 연산 결과 또는 추정 결과를 선택하는 최적 타이밍 선택 단계를 갖는 것을 특징으로 하는 스펙트럼 확산 신호 수신 방법.
  3. 스펙트럼 확산 수신 신호의 베이스밴드 성분에 대하여 확산 부호와의 상관 연산을 행하고 수신 신호를 복조하는 스펙트럼 확산 신호의 수신 장치에 있어서,
    확산 신호를 발생하는 확산 부호 발생 수단과,
    상기 확산 부호 발생 수단에서 발생된 확산 부호를 복수 단계에 지연시키는 지연 수단과,
    상기 베이스밴드 성분과 상기 확산 부호 및 상기 복수 단계에 지연된 확산 부호와의 상관 연산을 행하는 복수의 상관 연산 수단과,
    상기 상관 연산 수단의 연산 결과로부터 각각 상관 전력을 구하는 복수의 제곱합 수단과,
    상기 상관 전력에 대하여 각각 평균화 조작을 행하여 평균 상관 전력을 구하는 복수의 평균화 수단과,
    상기 복수의 평균 전력이 얻어지는 타이밍를 조정하는 타이밍 조정 수단과,
    상기 타이밍이 조정된 복수의 평균 상관 전력을 이용해 상관 전력이 얻어진 타이밍 중앙점의 평균 상관 전력을 추정하는 타이밍 고정밀도화 수단과,
    상기 고정밀도화된 평균 상관 전력으로부터 타이밍 제어를 행하는 타이밍 제어 수단과,
    상기 타이밍 제어 수단의 제어 결과에 따라서 확산 부호 클록을 제어하는 클록 제어 수단과,
    상기 타이밍 제어 수단의 제어 결과에 따라서 복수의 상관 연산 결과 및 연산 결과로부터 추정한 타이밍 중앙점의 상관 연산 추정치 중에서 최대의 상관 연산 결과를 선택 출력하는 고정밀도화 수단을 구비하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
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