KR19980082222A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 다층의 금속배선을 구비하고 금속배선간 절연막으로 SOG층을 사용하는 반도체소자에서 금속배선간을 연결시키는 비아콘택홀 형성시 SOG막의 리세스(recess)된 부분을 단차피복성 및 산화막과의 접착성이 우수한 PECVD법으로 W층을 형성하여 리세스된 부분을 메우고, 그 상부에 WNx층을 형성한 다음 Al층을 증착하여 비아콘택홀을 매립하거나, 비아콘택홀을 형성한 다음 PECVD법으로 W층을 형성하고 CVD법으로 W층을 형성하여 비아콘택홀을 매립한 후 AI층을 형성하여 제2금속배선을 형성함으로서 비아콘택홀의 매립실패에 의한 불량률을 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속배선간을 연결시키는 비아콘택홀을 형성시 에스오지(Spin On Glass 이하, SOG)막의 리세스된 부분을 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition 이하, PECVD)으로 텅스텐(W)층을 형성하여 메우거나 PECVD법으로 W층을 형성한 후 화학기상증착법(Chemical Vapor Deposition 이하, CVD)으로 W층을 형성하여 비아콘택홀을 메운 다음, WNx층을 형성하고 알루미늄(Al)층을 형성하여 제2금속배선을 형성함으로서 안정된 비아콘택 저항특성에 의해 반도체 소자의 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
반도체 소자에서 상하의 도전배선을 연결하는 콘택홀은 자체의 크기와 주변 배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가한다.
따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
도 1은 종래 기술에 따른 반도체 소자의 공정단면도이다.
먼저, 반도체 기판(1) 상부에 소정의 하부 구조물들, 예컨대 소자분리 산화막과, 모스 전계효과 트랜지스터, 비트선, 캐패시터등을 형성하고, 상기 구조의 전표면에 제1평탄화막(도시 않됨)을 형성한다.
다음, 상기 제1평탄화막 상부에 금속배선(2)을 형성하여, 산화막으로 이루어진 제1층간절연막(3)을 형성한 다음, 제2평탄화막인 SOG막(4)을 형성하고, 산화막의 재질로 이루어진 제2층간절연막(5)을 형성한다.
그 다음, 상기 제2층간절연막(5) 상부에 비아콘택 식각마스크용 감광막패턴(도시 않됨)을 형성하고, 순차적으로 식각하여 금속배선(2)의 상측을 노출시키는 비아 콘택홀(6)을 형성한다.
다음, 상기 구조의 전표면에 접합층으로서 티타늄(Ti, 7)막을 형성한 다음, 알루미늄(Al)합금을 증착하여 제2금속배선(도시 않됨)을 형성한다.
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 비아콘택홀을 형성한 후 감광막패턴을 제거하는 과정에서 수분 및 탄소의 함유성분이 SOG막 내부로 확산되어 비아콘택홀 측면의 SOG 층이 음푹 들어가게 된다.
따라서, 접착층으로 쓰이는 Ti막 증착시 리세스(recess)된 부분에는 Ti 층이 형성되지 않으며, 후속공정의 Al막을 증착할 때 비아콘택홀이 제대로 일어나지 않게 되어 불량을 유발하게 된다.
또한, SOG층의 리세스를 없애기 위하여 SOG층을 증착한 후 이온주입, 이-빔(e-beam)공정을 진행하여 SOG층의 수분 및 탄소를 제거하면서 고밀화(densify)시키는 방법이 검토되고 있으나, 이는 산화막(oxide)층에 손상(damage)를 주게 되어 Vt저하 및 shift 등 소자의 신뢰성을 저하시키는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 비아콘택홀을 형성 후 감광막 제거과정에서 생기는 SOG막의 리세스된 부분을 단차피복성 및 산화막과의 접착성이 우수한 PECVD법으로 W층을 형성하여 리세스된 부분을 메우고, 그 상부에 WNx층을 형성한 다음 Al층을 증착하여 비아콘택홀을 매립하거나, 비아콘택홀을 형성 후 PECVD법으로 W층을 형성하고 CVD법으로 W층을 형성하여 비아콘택홀을 매립한 다음 AI층을 형성하여 제2금속층을 형성함으로서 비아콘택홀의 매립실패에 의한 불량률을 감소시켜 반도체 소자의 신뢰성을 향상시키는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1는 종래 기술에 따른 반도체 소자의 공정단면도
도 2a 내지 도 2b는 본 발명의 일실시예에 따른 반도체 소자의 제조공정 단면도
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조공정 단면도
*도면의 주요 부분에 대한 부호의 설명*
10:반도체 기판12:제1금속배선
14:제1산화막16:SOG막
18:제2산화막20:비아콘택홀
22,30:PECVD-W층24,34:WNx층
26,36:제2금속배선32:CVD-W층
상기 목적을 달성하기 위해 본 발명의 일실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 제1금속배선을 형성하는 공정과, 상기 구조의 전표면에 제1산화막을 형성하는 공정과, 상기 제1산화막 상부에 SOG막을 형성하는 공정과, 상기 SOG막 상부에 제2산화막을 형성하는 공정과, 상기 제1금속배선과의 콘택으로 예정되어 있는 부분을 식각하여 제1금속배선 상측을 노출시키는 비아콘택홀을 형성하는 공정과, 상기 구조의 전표면에 PECVD법으로 상기 SOG막의 리세스된 부분을 메우는 W층을 형성하는 공정과, 상기 구조의 전표면에 PECVD법으로 WNx층을 형성하는 공정과, 상기 WNx층 상부에 상기 비아콘택홀을 매립하는 제2금속배선을 형성하는 공정을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 제1금속배선을 형성하는 공정과, 상기 구조의 전표면에 제1산화막을 형성하는 공정과, 상기 제1산화막 상부에 SOG막을 형성하는 공정과, 상기 SOG막 상부에 제2산화막을 형성하는 공정과, 상기 제1금속배선과의 콘택으로 예정되어 있는 부분을 식각하여 제1금속배선 상측을 노출시키는 비아콘택홀을 형성하는 공정과, 상기 구조의 전표면에 PECVD법으로 상기 SOG막의 리세스된 부분을 메우는 W층을 형성하는 공정과, 상기 구조의 전표면에 CVD법으로 W층을 형성하여 상기 비아콘택홀을 매립하는 공정과, 상기 구조의 전표면에 PECVD법으로 WNx층을 형성하는 공정과, 상기 WNx층 상부에 제2금속배선을 형성하는 공정을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 제조공정 단면도이다.
먼저, 반도체 기판(10) 상부에 소정의 하부 구조물들, 예컨대 소자분리 산화막과, 모스 전계효과 트랜지스터, 비트선, 캐패시터등을 형성하고, 상기 구조의 전표면에 제1평탄화막(도시 않됨)을 형성한다.
다음, 상기 제1평탄화막 상부에 제1금속배선(12)을 형성하고, 층간절연막으로 제1산화막(14)을 형성한 다음, 제2평탄화막으로 SOG막(16)을 형성하고, 층간절연막으로 제2산화막(18)을 형성한다.
그 다음, 상기 제2산화막(18) 상부에 비아콘택 식각마스크용 감광막패턴(도시 않됨)을 형성하고, 상기 제1금속배선(12)과의 콘택으로 예정되어 있는 부분을 순차적으로 식각하여 제1금속배선(12)의 상측을 노출시키는 비아콘택홀(20)을 형성한다.
이 때, 상기 SOG막(16)은 수분 및 탄소 성분의 확산에 의해 측면에는 움푹 들어간 리세스부분이 형성된다.
다음, 상기 구조의 전표면에 단차피복성(step coverage)이 좋으며, 접착성이 우수한 PECVD법에 의한 W층(22)을 500~1000Å 두께로 증착하여 상기 SOG막(16)의 리세스된 부분을 매립하여 평탄화한다.
이 때, 상기 PECVD-W층(22)은 300~450℃ 온도범위에서 증착한다.
그 다음, 상기 구조의 전표면에 PECVD법에 의한 WNx막(24)을 형성한 다음, 비정질 구조를 갖도록 질소/수소의 유량비를 0.1~1.2 갖는 범위에서 실시하여 10~100Å 두께로 형성한다.
여기서, 상기 W층(22,24)은 인-시튜(in-situ)로 형성한다.
이 때, 상기 PECVD-WNx막(24)은 대기 노출에 의한 텅스텐의 산화를 방지하게 된다.(도 2a 참조)
다음, 상기 구조의 전표면에 Al막을 형성하여 상기 비아콘택홀(20)을 매립하는 제2금속배선(26)을 형성하게 된다.(도 2b 참조)
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조공정 단면도이다.
먼저, 제1금속배선(12) 상측에 형성되는 비아콘택홀(20)의 형성공정 까지는 도 2에 도시된 제조공정과 동일하므로 생략하기로 한다.
다음, SOG막(16) 측면의 리세스 부분을 PECVD법에 의한 W층(30)을 100~500Å 두께로 형성하여 메운다.
이 때, 상기 PECVD-W층(30)은 300~450℃ 온도범위에서 증착한다.
그 다음, 상기 구조의 전표면에 CVD법에 의한 W층(32)을 1000~2500Å 두께로 증착하여 상기 비아콘택홀(20)을 매립한다.
이 때, 상기 CVD-W층(32)은 WF6를 원료로 수소환원법을 사용하여 증착하여도 무방하다.
다음, 상기 구조의 전표면에 PECVD법에 의한 WNx막(34)을 형성한 다음, 비정질 구조를 갖도록 질소/수소의 유량비를 0.1~1.2 갖는 범위에서 실시하여 10~100Å 두께로 형성한다.
여기서, 상기 W층(30,32,34)은 인-시튜(in-situ)로 형성한다.
이 때, 상기 PECVD-WNx막(34)은 대기 노출에 의한 텅스텐의 산화를 방지하게 된다.(도 3a 참조)
그 다음, 상기 구조의 전면에 Al층을 스퍼터(sputter)법으로 형성하여 제2금속배선(36)을 형성하여 본 발명의 제조공정을 완료한다.(도 3b 참조)
상기한 바와 같이 본 발명에 따르면, 비아콘택홀을 형성 후 감광막 제거과정에서 생기는 SOG막의 리세스된 부분을 PECVD법으로 W층을 형성하여 리세스된 부분을 매립하고, 그 상부에 WNx층을 형성한 다음 Al층을 증착하여 비아콘택홀을 매립하거나, 비아콘택홀을 형성 후 PECVD법으로 W층을 형성하고 CVD법으로 W층을 형성하여 비아콘택홀을 매립한 다음 AI층을 형성하여 제2금속층을 형성함으로써 비아콘택홀의 매립실패에 의한 불량률을 감소시켜 반도체 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (15)
- 반도체 기판 상부에 제1금속배선을 형성하는 공정과,상기 구조의 전표면에 제1산화막을 형성하는 공정과,상기 제1산화막 상부에 SOG막을 형성하는 공정과,상기 SOG막 상부에 제2산화막을 형성하는 공정과,상기 제1금속배선과의 콘택으로 예정되어 있는 부분을 식각하여 제1금속배선 상측을 노출시키는 비아콘택홀을 형성하는 공정과,상기 구조의 전표면에 PECVD법으로 상기 SOG막의 리세스된 부분을 메우는 W층을 형성하는 공정과,상기 구조의 전표면에 PECVD법으로 WNx층을 형성하는 공정과,상기 WNx층 상부에 상기 비아콘택홀을 매립하는 제2금속배선을 형성하는 공정을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1에 있어서, 상기 PECVD-W층은 500~1000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1에 있어서, 상기 PECVD-W층은 300~450℃ 온도범위에서 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1에 있어서, 상기 PECVD-WNx층은 10~100Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1에 있어서, 상기 PECVD-WNx층은 질소/수소의 유량비가 0.1~1.2 범위에서 실시하여 비정질구조로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1에 있어서, 상기 PECVD-W층과 PECVD-WNx층은 인-스튜법으로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 1에 있어서, 상기 제2금속배선은 450~500℃ 온도범위에서 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상부에 제1금속배선을 형성하는 공정과,상기 구조의 전표면에 제1산화막을 형성하는 공정과,상기 제1산화막 상부에 SOG막을 형성하는 공정과,상기 SOG막 상부에 제2산화막을 형성하는 공정과,상기 제1금속배선과의 콘택으로 예정되어 있는 부분을 식각하여 제1금속배선 상측을 노출시키는 비아콘택홀을 형성하는 공정과,상기 구조의 전표면에 PECVD법으로 상기 SOG막의 리세스된 부분을 메우는 W층을 형성하는 공정과,상기 구조의 전표면에 CVD법으로 W층을 형성하여 상기 비아콘택홀을 매립하는 공정과,상기 구조의 전표면에 PECVD법으로 WNx층을 형성하는 공정과,상기 WNx층 상부에 제2금속배선을 형성하는 공정을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서, 상기 PECVD-W층은 100~500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서, 상기 PECVD-W층은 300~450℃ 온도범위에서 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서, 상기 CVD-W층은 1000~2500Å 두께로, WF6를 원료로 하여 수소환원법을 사용하여 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서, 상기 PECVD-WNx층은 10~100Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서, 상기 PECVD-WNx층은 질소/수소의 유량비가 0.1~1.2 범위에서 실시하여 비정질구조로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서, 상기 PECVD-W층과 PECVD-WNx층, 및 CVD-W층은 인-스튜법으로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8에 있어서, 상기 제2금속배선은 450~500℃ 온도범위에서 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019970017012A KR100235947B1 (ko) | 1997-05-02 | 1997-05-02 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019970017012A KR100235947B1 (ko) | 1997-05-02 | 1997-05-02 | 반도체 소자의 제조방법 |
Publications (2)
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|---|---|
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| KR100235947B1 KR100235947B1 (ko) | 1999-12-15 |
Family
ID=19504769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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1997
- 1997-05-02 KR KR1019970017012A patent/KR100235947B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100235947B1 (ko) | 1999-12-15 |
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