KR19980072758A - 이에스디(esd) 보호회로 및 그 제조방법 - Google Patents
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Abstract
본 발명은 ESD(Elector Static Discharge) 보호회로 및 그 제조방법에 관한 것으로 제 1 도전형 반도체 기판과, 상기 제 1 도전형 반도체 기판내에 일정한 간격을 갖고 형성되는 제 2 도전형 제 1, 제 2 불순물 영역과, 상기 제 2 도전형 제 1, 제 2 불순물 영역을 감싸며 상기 제 1, 제 2 불순물 영역 인근의 상기 제 1 도전형 반도체 기판내에 형성되는 제 1 도전형 제 3 불순물 영역과, 상기 제 2 도전형 제 1 불순물 영역에 연결되는 패드와, 상기 제 2 도전형 제 2 불순물 영역에 연결되는 접지라인을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, ESD(Elector Static Discharge) 보호회로 및 그 제조방법에 관한 것이다.
일반적으로 정전기에 의한 디바이스의 파괴는 배선막, 산화막의 어느 하나를 생각할 수 있는데, 그 모드는 일반적으로는 열적파괴라고 생각된다.
접합파괴에서는 정전기가 가해짐으로써 접합에 전류가 흘러, 이에 따라 온도가 상승하여 접합의 저항값이 더욱 낮아진다고 하는 열폭주(Thermal Runaway)가 발생하므로 p-n 접합이 부분적으로 용해하여 파괴되는 것이다.
접합의 파괴전력은 펄스폭 의존성이 있다.
즉, 단열적 파괴영역(에너지 일정), 중간영역, 전력 파괴영역(파괴전력일정)의 3가지 영역이 있다.
배선막 파괴는 열적인 원인으로 알루미늄(Al)막 배선이 녹아 오픈되거나 녹은, Al으로 브리지되거나 하는 불량이 발생한다.
그리고 NPN 바이폴라 트랜지스터를 사용하는 ESD 보호회로에서 웰(Well)의 바이어스(Bias)를 낮은 저항을 통해 Vss로 연결하면 NPN 바이폴라 트랜지스터의 이득(Gain)이 증가하여 래치-업(Latch-Up)에서 취약해진다.
이하, 첨부된 도면을 참조하여 종래의 ESD 보호회로를 설명하면 도 1은 종래의 ESD 보호회로를 나타낸 레이아웃도이고, 도 2는 도 1의 Ⅰ-Ⅰ 선에 따른 종래의 ESD 보호회로를 나타낸 단면도이다.
도 1 및 도 2에 도시한 바와같이 n형 반도체 기판(11)의 표면내에 소정깊이 p-웰 영역(12)이 형성되고, 상기 p-웰 영역(12)이 형성된 n형 반도체 기판(11) 표면의 소자 분리 영역에 필드 산화막(13)이 형성된다.
이어, 상기 필드 산화막(13)에 의해 정의된 액티브 영역에 일정한 간격을 갖고, n형 제 1, 제 2 불순물 확산영역(14,15)이 형성되고, 상기 제 1, 제 2불순물 확산영역(14,15)과 일정한 간격을 갖고 내부회로의 p형 불순물 확산영역(16)이 형성된다.
그리고 상기 제 1 불순물 확산영역(14)에 연결되어 입력신호가 들어오는 패드(PAD)(17)가 형성되고, 상기 제 2 불순물 확산영역(15) 및 p형 불순물 확산영역(16)을 연결시키는 접지라인(Vss)(18)이 형성된다.
종래의 ESD 보호회로는 ESD 보호회로 자체에 웰 바이어스를 잡아주는 콘택(Contact)을 제거하고 내부회로의 p-웰(12) 바이어스에 의해 NPN 바이폴라 트랜지스터의 바이어스 전압을 잡아 주게 된다.
그러나 이와같은 종래의 ESD 보호회로에 있어서 NPN 바이폴라 트랜지스터에 인접한 내부회로의 웰 콘택 위치 및 모양에 따라 NPN 바이폴라 트랜지스터의 한 부분 즉, 도 1에서 C 부분에만 전류가 집중하여 C 부분이 먼저 파괴되어 버리는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 어느 한 부분에 전류 집중현상을 방지하도록 한 ESD 보호회로 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 ESD 보호회로를 나타낸 레이아웃도
도 2는 도 1의 Ⅰ-Ⅰ 선에 따른 종래의 ESD 보호회로를 나타낸 단면도
도 3은 본 발명에 의한 ESD 보호회로를 나타낸 레이아웃도
도 4는 도 3의 Ⅱ-Ⅱ 선에 따른 본 발명에 의한 ESD 보호회로를 나타낸 단면도
도 5a 내지 도 5d는 본 발명에 의한 ESD 보호회로의 제조방법을 나타낸 공정단면도
* 도면의 주요부분에 대한 부호의 설명
21 : n형 반도체 기판 22 : p-웰 영역
23 : 필드 산화막 24 : n형 제 1 불순물 확산영역
25 : n형 제 2 불순물 확산영역 26 : p형 가드링 영역
27 : p형 불순물 확산영역 28 : 패드
29 : 접지라인
상기와 같은 목적을 달성하기 위한 본 발명의 ESD 보호회로는 제 1 도전형 반도체 기판과, 상기 제 1 도전형 반도체 기판내에 일정한 간격을 갖고 형성되는 제 2 도전형 제 1, 제 2 불순물 영역과, 상기 제 2 도전형 제 1, 제 2 불순물 영역을 감싸며 상기 제 1, 제 2 불순물 영역 인근의 상기 제 1 도전형 반도체 기판내에 형성되는 제 1 도전형 제 3 불순물 영역과, 상기 제 2 도전형 제 1 불순물 영역에 연결되는 패드와, 상기 제 2 도전형 제 2 불순물 영역에 연결되는 접지라인을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 구조를 갖는 본 발명에 의한 ESD 보호회로의 제조방법은 제 1 도전형 반도체 기판의 표면에 제 1, 제 2 그리고 제 3 소자 격리막을 형성하는 공정과, 상기 제 1, 제 2 소자 격리막 및 제 2, 제 3 소자 격리막 사이의 제 1 도전형 반도체 기판내에 제 2 도전형 제 1, 제 2 불순물 영역을 형성하는 공정과,상기 제 1, 제 3 소자 격리막의 일측으로부터 확장되는 제 1 도전형 반도체 기판내에 제 1 도전형의 제 3 불순물 영역을 형성하는 공정과, 상기 제 1 도전형 제 1 불순물 영역에 연결되는 패드 및 제 1 도전형 제 2 불순물 영역에 연결되는 접지라인을 형성하는 공정을 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 ESD 보호회로 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 ESD 보호회로를 나타낸 레이아웃도이고, 도 4는 도 3의 Ⅱ - Ⅱ 선에 따른 본 발명에 의한 ESD 보호회로를 나타낸 단면도이다.
도 3과 도 4에 도시한 바와같이 n형 반도체 기판(21)의 표면내에 소정깊이로 p-웰 영역(22)이 형성되고, 상기 p-웰 영역(22)의 표면내에 일정한 간격을 갖고 n형 제 1, 제 2 불순물 확산영역(24,25)이 형성된다.
그리고 상기 제 1, 제 2 불순물 확산영역(24,25)을 감싸도록 상기 p-웰 영역(22)이 형성된 상기 반도체 기판(21) 표면내에 p형 가드 링(Guard Ring) 영역(26)이 형성된다.
이어, 상기 제 1, 제 2 불순물 확산영역(24,25)과 일정한 간격을 가지면서 상기 p-웰 영역(22)의 바이어스를 잡아주는 내부회로의 p형 불순물 확산영역(27)이 형성된다.
한편, 상기 제 1, 제 2 불순물 확산영역(24,25) 및 p형 가드링 영역(26) 사이의 p-웰 영역(22)의 표면내에 소자 격리막(23)이 형성되고, 상기 p형 가드링 영역(26)은 p-웰 영역(22) 보다 더 높은 농도로 불순물이 확산되어 형성된다.
이어, 상기 n형 제 1 불순물 확산영역(24)에 콘택되어 입력신호가 들어오는 패드(PAD)(28)가 형성되고, 상기 n형 제 2 불순물 확산영역(25) 및 p형 불순물 확산영역(27)에 콘택되어 접지라인(Vss)(29)이 형성된다.
여기서 상기 n형 제 1, 제 2 불순물 확산영역(24,25) 및 p-웰 영역(22)으로 바이폴라 트랜지스터(Bipolar Transitor)가 형성된다.
상기와 같이 구성된 본 발명의 ESD 보호회로의 제조방법을 설명하면 다음과 같다.
도 5a 내지 도 5d는 본 발명에 의한 ESD 보호회로의 제조방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와같이 n형 반도체 기판(21)의 표면내에 일정깊이로 p-웰 영역(22)을 형성하고, 상기 p-웰 영역(22)이 형성된 n형 반도체 기판(21) 표면의 소자 분리 영역에 필드 산화막(23)을 형성한다.
도 5b에 도시한 바와같이 필드 산화막(23)을 포함한 전면에 포토레지스트(PR 1 : Photo Resist)를 도포한 후, 노광 및 현상 공정으로 포토레지스트를 패터닝한다.
이어, 상기 패터닝된 포토레지스트(PR 1)를 마스크로하여 전면에 n형 불순물 이온을 주입하여 상기 p-웰 영역(22)이 형성된 상기 n형 반도체 기판(21)의 표면내에 n형 제 1, 제 2 불순물 확산영역(24,25)을 형성한다.
도 5c에 도시한 바와같이 상기 포토레지스트(PR 1)를 제거하고, 상기 n형 제 1, 제 2 불순물 확산영역(24,25)을 포함한 n형 반도체 기판(21)의 전면에 포토레지스트(PR 2)를 도포한 후, 노광 및 현상공정으로 포토레지스트(PR 2)를 패터닝한다.
이어, 상기 패터닝된 포토레지스트(PR 2)를 마스크로하여 전면에 불순물 이온을 주입하여 상기 n형 제 1, 제 2 불순물 확산영역(24,25)을 감싸도록 상기 제 1, 제 2 불순물 확산영역(24,25)에 이웃하는 상기 필드 산화막(23)의 일측으로부터 확장되도록 상기 n형 반도체 기판(21)의 표면내에 p형 가드링 영역(26)과 상기 p-웰 영역(22)의 바이어스를 잡아주는 내부회로의 p형 불순물 확산영역(27)을 형성한다.
그리고 도 5d에 도시한 바와같이 상기 포토레지스트(PR 2)를 제거하고, 상기 n형 반도체 기판(21)의 전면에 금속층을 형성하고, 상기 금속층상에 포토레지스트(도면에 도시하지 않음)을 도포한 후, 노광 및 현상공정으로 포토레지스트를 패터닝한다.
이어, 상기 패터닝된 포토레지스트를 마스크로하여 상기 금속층을 선택적으로 패터닝하여 상기 n형 제 1 불순물 확산영역(24)에 연결되는 패드(28)와 상기 n형 제 2 불순물 확산영역(25) 및 p형 불순물 확산영역(27)에 연결되는 접지라인(29)을 형성한다.
여기서 도면에는 도시하지 않았지만 상기 n형 반도체 기판(21)과 패드(28)와 접지라인(29)의 사이에는 층간 절연막을 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 ESD 보호회로 및 그 제조방법에 있어서 트랜지스터의 둘레에 저항이 낮은 가아드(Guard)로 부터의 등전위면을 형성하여 인접한 회로의 웰 바이어스를 잡아주기 때문에 콘택의 모양이나 위치에 무관하게 전류의 집중을 방지함으로써 효율적으로 트랜지스터를 보호하는 효과가 있다.
Claims (12)
- 제 1 도전형 반도체 기판과, 상기 제 1 도전형 반도체 기판내에 일정한 간격을 갖고 형성되는 제 2 도전형의 제 1, 제 2 불순물 영역과, 상기 제 1, 제 2 불순물 영역을 감싸며 상기 제 1, 제 2 불순물 영역 인근의 상기 반도체 기판내에 형성되는 제 1 도전형 제 3 불순물 영역과, 상기 제 2 도전형 제 1 불순물 영역에 연결되는 패드와, 상기 제 2 도전형 제 2 불순물 영역에 연결되는 접지라인을 포함하여 구성됨을 특징으로 하는 ESD 보호회로.
- 제 1항에 있어서, 상기 제 1, 제 2 불순물 영역 사이의 반도체 기판의 표면에 소자 격리막을 더 포함하는 것을 특징으로 하는 ESD 보호회로.
- 제 1항에 있어서, 상기 제 1, 제 2 불순물 영역과 제 3 불순물 영역 사이의 반도체 기판의 표면에 소자 격리막을 더 포함하는 것을 특징으로 하는 ESD 보호회로.
- 제 1항에 있어서, 상기 제 1 도전형은 p형, 제 2 도전형은 n형 인 것을 특징으로 하는 ESD 보호회로.
- 제 1항에 있어서, 상기 접지라인은 내부회로 영역과 연결되는 것을 특징으로 하는 ESD 보호회로.
- 제 1항에 있어서, 상기 제 3 불순물 영역은 제 1 도전형 반도체 기판 보다 더 높은 농도로 불순물이 확산되는 것을 특징으로 하는 ESD 보호회로.
- 제 1항에 있어서, 상기 제 1, 제 2 불순물 영역과 상기 반도체 기판으로 바이폴라 트랜지스터가 구성되는 것을 특징으로 하는 ESD 보호회로.
- 제 1 도전형 반도체 기판의 표면에 제 1, 제 2 그리고 제 3 소자 격리막을 형성하는 공정과,상기 제 1, 제 2 소자 격리막 및 제 2, 제 3 소자 격리막 사이의 제 1 도전형 반도체 기판내에 제 2 도전형 제 1, 제 2 불순물 영역을 형성하는 공정과,상기 제 1, 제 3 소자 격리막의 일측으로부터 확장되는 제 1 도전형 반도체 기판내에 제 1 도전형의 제 3 불순물 영역을 형성하는 공정과,상기 제 1 도전형 제 1 불순물 영역에 연결되는 패드 및 제 1 도전형 제 2 불순물 영역에 연결되는 접지라인을 형성하는 공정을 포함하여 형성함을 특징으로 하는 ESD 보호회로의 제조방법.
- 제 8항에 있어서, 상기 제 1 도전형은 p형, 제 2 도전형은 n형으로 형성하는 것을 특징으로 하는 ESD 보호회로의 제조방법.
- 제 8항에 있어서, 상기 제 3 불순물 영역은 제 1 도전형 반도체 기판 보다 더 높은 농도로 불순물을 확산시키는 것을 특징으로 하는 ESD 보호회로의 제조방법.
- 제 8항에 있어서, 상기 제 1 도전형 반도체 기판과 패드와 접지라인의 사이에 층간 절연막을 형성하는 것을 특징으로 하는 ESD 보호회로의 제조방법.
- 제 8항에 있어서, 상기 접지라인은 내부회로 영역과 연결되도록 형성함을 특징으로 하는 ESD 보호회로의 제조방법.
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Termination category: Default of registration fee Termination date: 20101110 |