KR19980071788A - 평면 유전체 집적회로 - Google Patents

Abstract

본 발명에 따른 평면 유전체 집적회로에서는, 평면 유전체 선로와 전자 부품 사이의 에너지 변환 손실이 적고, 이들 사이의 임피던스 정합(impedance matching)을 용이하게 얻을 수 있다. 회로기판의 양 주면에 대향하는 슬롯(slots)을 설치함으로써 두 개의 평면 유전체 선로가 구성된다. 슬롯을 포함하는 제 1 평면 유전체 선로의 단부에, 슬롯 선로와, 이 슬롯 선로 및 제 1 평면 유전체 선로의 전자계에 결합하여 선로 변환(line conversion)을 수행하는 제 1 선로변환 도전체 패턴을 설치한다. 슬롯을 포함하는 제 2 평면 유전체 선로의 단부에는, 제 2 평면 유전체 선로에 직교하는 방향으로 제 2 선로변환 도전체 패턴이 돌출되도록 공면 선로(coplanar line)를 설치한다. 반도체 소자는 공면 선로와 슬롯 선로에 걸쳐서 연장되도록 배치된다.

Description

평면 유전체 집적회로

본 발명은 밀리미터파대(millimetric band)와 마이크로파대(microwave band)에서 사용되는 평면 유전체 집적회로(planar dielectric integrated circuit)에 관한 것이다.

밀리미터파대와 마이크로파대에서는, 도파관, 동축 선로, 마이크로스트립 선로, 공면(coplanar) 선로, 슬롯(slot) 선로 등의 유전체 기판 상에 소정의 도전체를 형성함으로써 구성되는 전송 선로(transmission lines)가 자주 사용되고 있다. 특히, 전송 선로가 형성된 유전체 기판에서는, IC 등의 전자 부품과의 접속이 용이하기 때문에, 유전체 기판 상에 전자 부품들을 실장시켜 집적회로를 구성하고자 하는 수많은 시도들이 행해지고 있다.

그러나, 종래의 마이크로스트립 선로, 공면 선로, 슬롯 선로 등에서는, 전송 손실이 비교적 크기 때문에, 특히 낮은 전송 손실이 요구되는 회로에는 적합하지 않다. 이에, 본 출원인은 일본특허 공개 8-265007호에서 이러한 문제점들을 해결하기 위한 평면 유전체 선로 및 집적회로에 관한 발명을 출원하였다.

한편, 반도체 소자 등의 전자 부품들의 입/출력부와 평면 유전체 선로는 일반적으로 전자계 분포가 다르기 때문에, 평면 유전체 선로에 전자 부품들을 단순히 실장시키는 것은 변환 손실을 크게 증가시키는 원인이 된다. 또한, 유전체판의 한쪽면에 전자 부품들을 단순히 실장시키는 경우, 이 유전체판의 이면(back surface)의 전자계와 전자 부품들 사이에 결합이 이루어지지 않으며, 이것이 또한 변환 손실을 증가시키는 원인이 된다. 유전체판의 양면에 전자 부품들을 실장시키는 경우 후자의 문제점을 해소시킬 수는 있지만, 이것은 전자 부품들의 특성 변화에 따른 특성 재현성(수율: yield)을 저하시키며, 손실을 증대시키고, 재료 및 실장 비용을 상승시킨다.

따라서, 본 발명의 목적은 평면 유전체 선로와 전자 부품들 사이의 에너지 변환 손실이 적으며, 이들 사이의 임피던스 정합(impedance matching)이 용이하게 얻어지는 평면 유전체 집적회로를 제공하는 것이다.

도 1a 및 도 1b는 본 발명의 첫 번째 구현예에 따른 믹서의 구성을 보여주는 부분 분해사시도이다.

도 2는 믹서의 전체 구성을 보여주는 사시도이다.

도 3은 평면 유전체 선로의 단면도이다.

도 4는 평면 유전체 선로의 단면도이다.

도 5는 회로기판 상의 도전체 패턴을 보여주는 도면이다.

도 6은 도 5에 대하여 FET(전계 효과 트랜지스터)가 실장된 상태를 보여주는 도면이다.

도 7은 인터디지털 커패시터(interdigital capacitor)의 구성을 보여주는 도면이다.

도 8은 본 발명의 두 번째 구현예에 따른 믹서의 주요 부분의 구성을 보여주는 도면이다.

도 9는 본 발명의 세 번째 구현예에 따른 멀티플라이어(multiplier)의 구성을 보여주는 분해사시도이다.

도면의 주요 부호에 대한 설명

10 ... 선로변환 도전체 패턴 12 ... 슬롯 선로

14, 24 ... 제 1 슬롯 16 ... 공면 선로(coplanar line)

17 ... 제 2 선로변환 도전체 패턴 18 ... 인터디지털 커패시터

19, 19' ... 공면 선로 20 ... 배선(wire)

21a, 21b ... 도전체 22a, 22b ... 도전체

23 ... 유전체판 23a, 23b ... 차단 영역

23c ... 전파 영역 30 ... 회로기판

31, 32 ... 공면 선로 33, 34 ... 중심도체

35 ... 게이트 단자 36 ... 드레인 단자

37 ... 슬롯 선로 분기용 도체 41 ... 상부 도전체판

42, 43 ... 공간 44 ... 하부 도전체판

50 ... FET 51, 52 ... 소스 단자

53 ... 게이트 단자 54 ... 드레인 단자

55, 56 ... 활성 영역

137 ... 슬롯 선로 분기용 도체 138 ... 중심도체

150 ... 믹서 다이오드 151 ... 캐소드(cathode) 단자

152 ... 애노드(anode) 단자 153 ... 캐소드/애노드 단자

R ... 임피던스 정합부 S ... 쇼트 스터브

F ... 필터

본 발명의 한 측면에 따르면, 평면 유전체 선로와 전자 부품들과의 결합 부분에서의 신호 손실(signal loss)을 감소시켜 저손실 특성을 유지하면서 집적화를 행하기 위하여, 유전체판의 제 1 주면에 2개의 도전체를 일정한 간격을 두고 배치하여 제 1 슬롯을 설치하고; 상기한 유전체판의 제 2 주면에 2개의 도전체를 일정한 간격을 두고 배치하여 제 1 슬롯의 반대쪽에 제 2 슬롯을 설치하며; 상기한 유전체판의 제 1 슬롯과 제 2 슬롯과의 사이에 삽입된 영역을 평면파(plane-wave)의 전파 영역으로 형성하여 평면 유전체 선로를 구성하는 것을 특징으로 한다. 상기한 평면 유전체 선로의 단부 또는 중간에 공면(coplanar) 선로를 설치하고; 상기한 공면 선로의 중심도체로부터 상기한 평면 유전체 선로에 직교하는 방향으로 돌출하는 선로변환 도전체 패턴을 설치하며; 상기한 공면 선로 위로 연장되도록 전자 부품들을 배치한다.

이러한 구성에 따르면, 평면 유전체 선로를 통해 전파하는 LSM 모드의 신호는, 평면 유전체 선로에 직교하는 방향으로 돌출된 선로변환 도전체 패턴에 결합되어 공면 선로의 전파 모드로 변환된다. 그리고, 이 신호는 상기한 공면 선로 위로 연장되도록 배치된 전자 부품들에 입력된다. 반대로, 전자 부품들로부터 신호가 출력되는 경우, 이 신호는 공면 선로의 전파 모드로 전파되고, 평면 유전체 선로에 직교하는 방향으로 돌출된 선로변환 도전체 패턴과 평면 유전체 선로 사이의 결합에 의해, 이 신호는 평면 유전체 선로를 통해 LSM 모드로 전파된다.

바람직하게는, 유전체판의 제 1 주면에 2개의 전극을 일정한 간격을 두고 배치하여 제 1 슬롯을 설치하고; 상기한 유전체판의 제 2 주면에 2개의 전극을 일정한 간격을 두고 배치하여 제 1 슬롯의 반대쪽에 제 2 슬롯을 설치하며; 상기한 유전체판의 제 1 슬롯과 제 2 슬롯과의 사이에 삽입된 영역을 평면파의 전파 영역으로 형성하여 2개의 평면 유전체 선로를 구성하는 것을 특징으로 한다. 제 1 평면 유전체 선로의 단부에 슬롯 선로를 설치하고; 상기한 슬롯 선로의 한쪽 단부에 상기한 슬롯 선로와 제 1 평면 유전체 선로의 전자계에 결합하는 제 1 선로변환 도전체 패턴을 설치하고; 상기한 슬롯 선로의 다른쪽 단부 근방에 공면 선로를 설치한다. 상기한 공면 선로의 단부에서의 중심도체로부터 상기한 제 2 평면 유전체 선로에 직교하는 방향으로 돌출하는 제 2 선로변환 도전체 패턴을 설치한다. 상기한 공면 선로와 슬롯 선로 위로 연장되도록 전자 부품들을 배치한다.

이러한 구성에 따르면, 제 1 평면 유전체 선로를 통해 전파하는 LSM 모드의 신호는 제 1 선로변환 도전체 패턴에 결합되어 TE 모드로 변환된 후, 슬롯 선로를 통해 전파되어 전자 부품들에 입력된다. 제 2 평면 유전체 선로를 통해 전파하는 LSM 모드의 신호는 제 2 선로변환 도전체 패턴에 결합되어 공면 선로의 전파 모드로 변환된 후 전자 부품들에 입력된다. 이에 반응하여, 전자 부품은 제 1 및 제 2 평면 유전체 선로들로부터 입력된 2개의 신호들을 합성하는 등의 신호 처리를 수행한다. 예를 들어, 이 전자 부품이 믹서 FET(전계 효과 트랜지스터)이거나 믹서 다이오드인 경우에는, 제 1 및 제 2 평면 유전체 선로들로부터의 RF 신호 및 Lo 신호 각각을 입력함으로써, IF 신호를 바이어스전압 공급선로(bias voltage supply line)로부터 외부 소스(external source)로 취출시킬 수 있다.

바람직하게는, 상기한 선로변환 도전체 패턴과 상기한 전자 부품들과의 사이에서의 임피던스 정합을 얻기 위하여 쇼트 스터브(short stub)를 상기한 슬롯 선로 또는 공면 선로의 중간에 설치한다. 그 결과, 선로변환 도전체 패턴과 전자 부품들과의 사이에서 임피던스 정합이 이루어지며, 슬롯 선로와 전자 부품들과의 접속부에서의 손실이 감소된다.

또한, 바람직하게는, 상기한 선로변환 도전체 패턴과 상기한 슬롯 선로 또는 공면 선로와의 사이에 임피던스 정합회로를 설치한다. 그 결과, 선로변환 도전체 패턴과 슬롯 선로 또는 공면 선로와의 사이에서 임피던스 정합이 이루어지며, 이에 의해 불필요한 반사를 억제하고, 선로 변환에 의한 전송 손실을 감소시킬 수 있다.

본 발명의 상기한 및 그외의 목적들, 이점들 및 특징들은, 첨부한 도면들을 참조한 하기의 상세한 설명으로부터 보다 명백하게 이해될 것이다.

본 발명의 첫 번째 구현예에 따른 믹서의 구성을 도 1a 및 도 2b 내지 도 7을 참조하여 설명한다.

도 1a 및 도 1b는 믹서의 구성을 보여주는 부분 분해시시도이다. 도 1a는 하부 도전체판의 사시도이며, 도면에서 하부 도전체판의 상부면에는 홈이 형성되어 있고, 이것에 의해 43으로 표시된 공간부(space section)가 제공된다. 도 1b는 도 1a에 도시된 하부 도전체판의 상부면에 회로기판 30이 탑재된 상태를 보여준다. 회로기판 30은 도전체판의 상하부면에 각종의 도전체 패턴들을 형성시킨 것이며, 회로기판 30의 상부면에는 슬롯 선로 입력형 FET(밀리미터파 GaAs FET) 50이 실장되어 있다. 참고번호 14와 24 각각은 회로기판 30의 상부면상의 슬롯을 나타내며, 이들은 기판 30의 상부면을 노출시킴으로써 형성되며, 후술하겠지만, 회로기판 30을 사이에 두고 대향하는 하부면상의 슬롯과 함께 제 1 및 제 2 평면 유전체 선로를 구성한다. 참고번호 12는 제 1 평면 유전체 선로의 단부에 형성된 슬롯 선로를 나타낸다. 참고번호 10은 제 1 평면 유전체 선로와 결합하고, 슬롯 선로와의 사이에서의 모드 변환을 수행하는데 사용되는, 슬롯 선로 12의 한쪽 단부에 설치된 제 1 선로변환 도전체 패턴을 나타낸다. 참고번호 16은 슬롯 선로 12의 다른쪽 단부 근방에 형성된 공면 선로를 나타내며, 공면 선로의 중심도체로부터 제 2 평면 유전체 선로에 직교하는 방향으로 제 2 선로변환 도전체 패턴 17이 돌출되어 있다. 참고번호 31, 32는 각각 FET 50에 게이트 바이어스전압과 드레인 바이어스전압을 공급하는 공면 선로를 나타낸다. 이들 2개의 공면 선로들 31, 32에는 F로 나타낸 필터들이 제공된다. 참고번호 18은 인터디지털 커패시터를 나타내며, 공면 선로 31의 중심도체와 다른 도체와의 사이에 커패시터를 구성한다. 상술한 각 패턴의 주변부는 RF-GND(접지 도전체)로서 회로기판 30의 상부면을 피복한다. 회로기판 30의 하부면에는 슬롯 14, 24와 대향하는 슬롯들이 설치되며, 회로기판 30의 하부면에서 다른 영역에는 RF-GND가 형성된다.

도 2는 도 1b에 도시된 상태에 대하여, 상부면에 상부 도전체판 41이 더 탑재된 상태를 보여준다. 상부 도전체판 41의 내부면에 하부 도전체판 44의 홈에 대하여 평면 대칭(거울 대칭)으로 홈을 형성함으로써, 공간부 42가 제공된다.

도 3은 도 1에 도시된 슬롯 24를 관통하는 단면도이다. 도 3에서 참고번호 23은 유전체판을 나타내며, 그의 제 1 주면(도면에서 상부면)에는 2개의 도전체 21a, 21b가 형성되어 24로 표시된 부분을 제 1 슬롯으로 구성한다. 또한, 유전체판 23의 제 2 주면(도면에서 하부면)에는 2개의 도전체 22a, 22b가 형성되어, 25로 표시된 부분을 제 2 슬롯으로 구성한다. 2개의 도전체판 41, 44에는 슬롯 24, 25의 근방에 공간 42, 43이 제공되며, 도전체 21a와 21b 사이, 및 도전체 22a와 22b 사이를 각각 도통시킨다.

도 3에 도시된 바와 같이, 대향하는 슬롯 24와 25 사이의 유전체판 23에 설치된 23c로 표시된 부분은, 소정의 전파 주파수 fb를 갖는 고주파 신호가 전파되는 전파 영역이 된다. 또한, 전파 영역 23c를 사이에 두고 양측에 설치된 23a, 23b로 표시된 부분들은 차단 영역들(cut-off areas)이 된다.

도 4는 도 3에 도시된 평면 유전체 선로의 전파 영역이 전파방향으로 통과하는 평면에서의 단면도이다. 도 4에 도시된 바와 같이, 평면파의 전자파인 평면 전자파 pw23은 유전체판 23의 상부면(슬롯 24 부분)에 소정의 입사각 θ로 입사되어, 입사각 θ와 동일한 반사각 θ로 반사된다. 또한, 유전체판 23의 상부면에 반사된 평면 전자파 pw23은 유전체판 23의 하부면(슬롯 25 부분)에 입사각 θ로 입사되어, 입사각 θ와 동일한 반사각 θ로 반사된다. 이후에, 평면 전자파 pw23은 유전체판 23의 슬롯 24, 25 부분의 표면을 경계면으로 하여 교대로 반복적으로 반사되며, 유전체판 23의 전파 영역 23c를 통해 TE 모드로 전파한다. 환언하면, 소정의 전파 주파수 fb가 임계 주파수 fda(입사각 θ가 작아지고, 평면 전자파 pw23이 공간 42, 43을 투과하여, 전파 영역 23c를 통해 전파하는 평면 전자파 pw23이 감쇠되는 상태에서의 주파수) 이상이 되도록, 유전체판 23의 비유전율과 유전체판 23의 두께 t23을 결정한다.

도 3에 도시된 바와 같이, 사이에 삽입된 유전체판 23과 함께 대향하는 전극 21a, 22a는 TE파에 대하여 소정의 전파 주파수 fb에 비하여 충분히 높은 차단 주파수를 갖는 평행한 평판 도파관을 구성한다. 그 결과, 전극 21a, 22a 사이에 삽입된 유전체판 23의 폭방향으로 한쪽 측에, 전극 21a, 22a에 평행한 전계 성분들을 갖는 TE파에 대한 차단 영역 23a가 형성된다. 이와 유사하게, 사이에 삽입된 유전체판 23과 함께 전극 21b, 22b는 TE파에 대하여 소정의 전파 주파수 fb에 비하여 충분히 높은 차단 주파수를 갖는 평행한 평판 도파관을 구성하며, 전극 21b, 22b 사이에 삽입된 유전체판 23의 폭방향으로 한쪽 측에, TE파에 대한 차단 영역 23b가 형성된다.

또한, 공간 42의 도면에서의 상부면과 전극 21a는 평행한 평판 도파관을 구성하며, 그의 두께 t42는, 평행한 평판 도파관의 TE파에 대한 차단 주파수가 소정의 전파 주파수 fb에 비하여 충분히 높도록, 설정된다. 그 결과, 42a로 표시된 부분에, TE파에 대한 차단 영역이 형성된다. 이와 유사하게, 42b, 43a, 43b로 표시된 각 부분에 TE파에 대한 차단 영역이 형성된다.

공간 42의 대향하는 내부면(도면에서는 세로 벽면)은 평행한 평판 도파관을 구성하며, 그의 폭 Ｗ2는, 평행한 평판 도파관의 TE파에 대한 차단 주파수가 소정의 전파 주파수 fb에 비하여 충분히 높도록, 설정되며, 이에 의해 차단 영역 42d가 형성된다. 공간 43에 있어서도 이와 유사하게 차단 영역 43d가 형성된다.

상술한 바와 같이 평면 유전체 선로를 구성함으로써, 임계 주파수 fda 이상의 주파수를 갖은 고주파 신호의 전자계 에너지를 전파 영역 23c의 내부와 그의 근방에 집중시킬 수 있으며, 평면파를 유전체판 23의 길이 방향(z축 방향)으로 전파시킬 수 있다.

예를 들면, 60㎓대의 신호를 전파시키는 경우에, 유전체판 23의 비유전율을 20~30으로 설정하고, 판 두께 t23을 0.3~0.8㎛로 설정하면, 선로폭 Ｗ1은 0.4~1.6㎜가 적당하며, 30~200Ω 범위의 특성 임피던스가 얻어진다. 또한, 상술한 바와 같이, 비유전율이 20 이상인 유전체판을 사용하면, 90% 이상의 에너지가 유전체판 내에 트랩되며, 전체 반사에 의해 극히 저손실의 전송 선로가 실현될 수 있다.

이상에서는 제 2 평면 유전체 선로가 설명되었다. 도 1에 도시된 슬롯 14를 포함하는 제 1 평면 유전체 선로도 이와 유사하게 구성된다.

도 5는 회로기판 30의 상부면의 주요 부분의 도전체 패턴을 보여주는 도면이다. 도 5에서, 참고번호 12는 슬롯 선로를 나타내며, 이 슬롯 선로 12의 한쪽 단부에 제 1 선로변환 도전체 패턴 10이 형성된다. 제 1 선로변환 도전체 패턴 10은 각각 10a, 10b로 표시된 다이폴 안테나(dipole antenna) 형상을 이루고 있다. 슬롯 선로 12의 단부에 대하여 선로변환 도전체 패턴 10의 기저부는, 선로변환 도전체 패턴 10의 배선 저항(wiring resistance)을 감소시켜 변환 손실을 줄이기 위하여, 슬롯 선로 12로부터 선로변환 도전체 패턴 10 쪽으로 점차 가늘어지는 임피던스 정합부(임피던스 정합회로) R을 형성한다. 전극 패턴 10a, 10b 및 임피던스 정합부 R은, 각각의 사용 주파수대에서 주파수의 파장을 λ로 나타내면, 거의 λ/4의 길이를 가지며, 슬롯 선로 12의 폭은 설계된 선로의 특성 임피던스에 의해 결정된다. 예를 들면, 0.05~0.20㎜의 폭에서는 30~100Ω의 특성 임피던스가 실현될 수 있다. 공면 선로 16은 RF-GND와 중심도체 38에 의해 구성되며, 제 2 선로변환 도전체 패턴 17이 중심도체 38로부터 슬롯 24를 포함하는 제 2 평면 유전체 선로에 직교하는 방향으로 돌출된다. 제 2 선로변환 도전체 패턴은 모노폴 안테나(monopole antenna) 형상을 이루고 있다. 공면 선로 16의 크기는 설계된 선로의 특성 임피던스에 의해 결정된다. 예를 들면, 중심도체의 폭을 0.1~0.15㎜, 그의 양측에서 RF-GND의 간격을 0.2~1.0㎜로 하면 30~90Ω의 특성 임피던스가 실현될 수 있다. 그 결과, 공면 선로 16은 그의 기저부로부터 선단(제 2 선로변환 도전체 패턴 17) 방향으로 일정 폭까지 가늘어지는 패턴으로서 임피던스 정합회로를 구성한다. 상술한 바와 같이, 평면 유전체 선로의 특성 임피던스는 30~200Ω이며, FET(밀리미터파 GaAs FET) 50의 입/출력 임피던스는 통상 약 30~90Ω이며; 따라서, 평면 유전체 선로, 슬롯 선로, FET 및 공면 선로를 포함하는 4개의 선로는 용이하게 임피던스 정합을 얻을 수 있다. 또한, 슬롯 선로 12의 중간에 적절한 길이를 갖는 쇼트 스터브(short stub) S를 설치함으로써, 제 1 선로변환 도전체 패턴 10과 FET 사이의 임피던스 정합도 용이하게 얻을 수 있다. 이와 유사하게, 공면 선로 16의 중간에 오픈 스터브(open stub)를 설치함으로써, 제 2 선로변환 도전체 패턴 17과 FET 사이의 임피던스 정합도 용이하게 얻을 수 있다.

또, 도 5에서, 참고번호 37은 슬롯 선로를 분기시키는 도체를, 참고번호 38은 공면 선로 16의 중심도체를, 참고번호 35는 게이트 단자를, 참고번호 36은 드레인 단자를 나타내며, 후술할 FET의 각 단자에 접속된다. 참고번호 31, 32는 각각 공면 선로를 나타내며, 그의 중심도체들 33, 34는 각각 게이트 단자 35, 드레인 단자 36에까지 연장되어 있다. 또한 도 1b에 도시된 바와 같이, 공면 선로 31, 32의 중간에는 F로 표시된 저역통과 필터(low-pass filter)로 작용하는 필터들이 형성되며, 이에 의해 RF 신호가 바이어스 회로측으로 누설되지 않고 전파되지 않는다.

2개의 평면 유전체 선로의 사이에는 RF-GND가 설치되며, 2개의 평면 유전체 선로 사이에서 RF 신호 또는 Lo 신호가 차단되도록 거리가 필요하며, 폭은 1㎜ 이상이면 충분하다.

도 6은 도 5에 도시된 상태에 대하여, FET 50이 실장된 상태를 보여주는 도면이다. 도 6에서, 참고번호 51, 52는 FET 50의 소스 단자들을 나타내며, 참고번호 53은 게이트 단자를, 참고번호 54는 드레인 단자를 나타낸다. 55, 56으로 표시된 부분들은 활성 영역들이다; 이들 부분들에는 각각 전계효과 트랜지스터가 형성되며, 소스 단자 51, 52와, 게이트 단자 53 및 드레인 단자 54가 인출되어 있다. 소스 단자 51, 51과, 게이트 단자 53, 드레인 단자 54와의 사이, 및 게이트 단자 53과 드레인 단자 54, 소스 단자 52, 52와의 사이에는, 도면에 도시된 바와 같이, 슬롯 선로가 형성된다. 십자로 해치된(cross-hatched) 부분은 비아홀(viahole) 형성부이며, 각 단자가 칩의 이면측으로 도출되어 있다.

도면에서의 화살표는 슬롯 선로 12와 공면 선로 16을 통해 전파하는 신호의 전계 분포를 보여준다. 도면에서 14로 표시된 슬롯을 포함하는 제 1 평면 유전체 선로를 통해 도면의 상방에서 하방으로 전파하는 LSM 모드의 RF 신호는, 제 1 선로변환 도전체 패턴 10을 거쳐 슬롯 선로의 모드(TE 모드)로 변환되며, 이 TE 모드 신호는 슬롯 선로 12를 통해 전파하여, FET 50의 소스와 게이트와의 사이에 전압 신호로서 인가된다. 한편, 24로 표시된 슬롯을 포함하는 제 2 평면 유전체 선로를 통해 도면의 우측에서 좌측으로 전파하는 LSM 모드의 Lo 신호는, 제 2 선로변환 도전체 패턴 17에 결합되며, 공면 선로의 모드로 변환되어 공면 선로 16을 통해 전파하여, FET 50의 슬롯 선로를 거쳐 소스와 게이트와의 사이에 전압 신호로서 인가된다. 이때, 공면 선로 31, 32의 중심도체 33, 34 거쳐 각각 게이트 바이어스전압과 드레인 바이어스전압이 인가되는 경우, FET의 상호 컨덕턴스(mutual conductance) 등의 비선형의 변수들에 의해 RF 신호와 Lo 신호와의 사이에 주파수 성분들(IF 신호)이 발생한다. 이 경우에, 2개의 FET에 대하여 RF 신호는 역상으로, Lo 신호는 동상으로 입력되며, 밸런스형(balance-type) 믹서로서 작용한다. 통상, 밸런스형 믹서를 구성하는 경우, 역상의 파형이 발생하기 때문에, 위상 시프터(shifter) 등의 회로를 부가할 필요가 있다. 그러나, 본 구현예에 따르면, 특별한 위상 시프터가 불필요하며, 회로가 소형화될 수 있다.

도 6에 도시된 예에서는, 반도체 소자 형성면이 상부면이 되도록 칩을 실장하였지만, 반도체 소자 형성면이 하향하도록, 회로기판 30과 FET의 슬롯 선로가 직접 범프(bump) 접속되도록 칩을 실장할 수도 있다. 이 경우에, FET의 슬롯 선로는, 유전체판과의 기생 결합을 방지하기 위해서, 유전체판과 수십㎛ 이상 떨어지게 할 필요가 있고, 고도의 범프접속 기술이 요구된다. 그러나, 비아홀들이 불필요하기 때문에, FET의 구조는 간략화될 수 있다.

또한, 도 6에 도시된 예에서는, RF 신호를 제 1 평면 유전체 선로로부터 입력하고, Lo 신호를 제 2 평면 유전체 선로로부터 입력하였다. 그러나, 역으로 RF 신호를 제 2 평면 유전체 선로로부터 입력하고, Lo 신호를 제 1 평면 유전체 선로로부터 입력하여도 되고, 유사하게 밸런스형 믹서로서 작용한다.

도 7은 도 1에 도시된 인터디지털 커패시터 18의 구성을 보여주는 도면이다. 도 7에서, 참고번호 19, 19'는 각각 공면 선로를 나타내며, 공면 선로 19의 중심도체는 공면 선로 31의 중심도체로부터 분기된 것이다. 인터디지털 커패시터 18은 공면 선로 19, 19'의 중심도체들 사이에 용량(capacitance)을 발생시키는데에 사용되며, 인터디지털형 도전체 패턴을 형성한다. 본 구현예에서는, 인터디지털형 도전체 패턴이 고유전율의 유전체판에 형성되기 때문에, 10pＦ 이상의 비교적 큰 용량의 커패시터를 용이하게 실현할 수 있다. 공면 선로 31에서는, 공면 선로 19의 분기점 보다 선단부가 높은 임피던스를 갖도록 함으로써, 바이어스전압 공급회로 측으로의 IF 신호의 누설을 방지할 수 있다.

이상에서 설명한 바와 같이, 고주파 증폭기에 있어서, 전자계 전파의 트랩 효과가 큰 평면 유전체 선로를 입출력에 사용하기 때문에, 이 회로와 외부 회로들과의 사이의 기생 결합을 방지할 수 있다. 또한, 평면 유전체 선로의 Ｑ가 높기 때문에(상술한 예에서는 Ｑ＞500), 전송 손실을 최소화할 수 있다. 또한, 회로기판 상의 전극 패턴들이 사진석판법(photolithography)을 이용하는 통상의 회로기판 제조기술과 유사한 기술을 사용하여 작성될 수 있기 때문에, 전극 패턴들을 극히 용이하게 저비용으로 제조할 수 있다.

이하, 본 발명의 두 번째 구현예에 따른 믹서의 주요 부분의 구성을 도 8을 참조하여 설명한다. 도 6에 도시된 예에서는 FET를 사용하였지만, 두 번째 구현예에서는 믹서 다이오드를 사용한다. 도 8은 믹서 다이오드의 실장부를 보여준다. 도 8에서, 참고번호 150은 믹서 다이오드를, 참고번호 151은 캐소드(cathode) 단자를, 참고번호 152는 애노드(anode) 단자를, 참고번호 153은 캐소드/애노드 단자를 나타낸다. 155, 156으로 표시된 부분들이 활성 영역들이며, 각각은 다이오드를 형성한다. 캐소드 단자들 151, 151과 캐소드/애노드 단자들 153, 153과의 사이, 및 캐소드/애노드 단자들 153, 153과 애노드 단자들 152, 152와의 사이에는, 도면에 도시된 바와 같이 슬롯 선로가 형성된다. 십자로 해치된 부분은 비아홀 형성부이며, 각 단자가 칩의 이면측으로 도출되어 있다.

도면에서의 화살표는 슬롯 선로 12와 공면 선로 16을 통해 전파하는 신호의 전계 분포를 보여준다. 도면에서 좌측에서 우측으로 전파하는 슬롯 선로 모드의 RF 신호는 슬롯 선로 분기용 도체 137에서 분기되어 믹서 다이오드 150의 2개의 다이오드 각각의 애노드와 캐소드와의 사이에 전압 신호로서 인가된다. 한편, 도면에서 우측에서 좌측으로 전파하는 공면 선로 모드의 Lo 신호는 애노드와 캐소드와의 사이에 전압 신호로서 인가된다. 이때, 공면 선로 31의 중심도체를 거쳐 2개의 다이오드 각각의 애노드와 캐소드와의 사이에 바이어스전압이 인가되는 경우, 다이오드의 비선형의 변수들에 의해 RF 신호와 Lo 신호와의 사이에 주파수 성분들(IF 신호)이 발생한다. 이 경우에, 2개의 다이오드에 대하여 RF 신호는 역상으로, Lo 신호는 동상으로 입력되며, 밸런스형(balance-type) 믹서로서 작용한다. 또, 첫 번째 구현예에서와 마찬가지로, 이 경우에도 위상 시프터 등의 회로를 부가하지 않고도 소형의 밸런스형 믹서를 구성할 수 있다.

게다가, 첫 번째 구현예에서와 같이 FET를 사용하는 믹서는 FET의 증폭 작용을 이용함으로써 변환 손실을 0~4㏈의 범위로 감소시킬 수 있지만, 일반적으로 NF 특성은 10㏈ 이상으로까지 악화된다. 두 번째 구현예에서와 같이 다이오드를 사용하는 경우, 변환 손실은 5~8㏈ 이상으로 크지만, 6㏈ 이하의 양호한 NF 특성이 얻어질 수 있다. 또한, 소비전력이 적은 이점도 있다.

도 8에 도시된 예에서는, RF 신호를 슬롯 선로로부터 입력하고, Lo 신호를 공면 선로로부터 입력하였다. 그러나, 역으로 RF 신호를 공면 선로로부터 입력하고, Lo 신호를 슬롯 선로로부터 입력하여도 되며, 유사하게 밸런스형 믹서로서 작용한다.

이하, 본 발명의 세 번째 구현예에 따른 멀티플라이어(multiplier)(2배파 발생기)의 구성을 도 9를 참조하여 설명한다.

도 9는 하부 도전체판 44 위에 회로기판 30이 탑재된 상태(상부 도전체판은 제거된 상태)에서의 사시도이다. 이 멀티플라이어는, 구조상으로는, 기본적으로 도 1b에 도시된 믹서에서 인터디지털 커패시터 18을 제거한 것이다. 그러므로, 이 멀티플라이어의 하부 도전체판 44와 상부 도전체판에는 도 1b에 도시된 인터디지털 커패시터 18 및 이에 접속된 공면 선로의 주위에 공간을 제공하기 위한 홈들이 형성되지 않는다.

도 9에 도시된 구조에서는, 슬롯 14를 포함하는 제 1 평면 유전체 선로로부터 전파되는 입력 신호는 제 1 선로변환 도전체 패턴 10에 결합되어 슬롯 선로의 모드로 변환되며, 슬롯 선로 12의 분할에 의해 180°의 위상차로 슬롯 선로 입력 구조의 FET 50의 게이트와 소스와의 사이에 입력된다. FET 50에는, 고조파(harmonic wave)가 강하게 발생되는 임계치의 근방에 바이어스전압이 인가되며, 발생된 고조파들 중에서 기본파와 2배파가 FET의 드레인과 소스와의 사이에서 출력된다. 이때, 기본파는 입력측에서와 동일하게 180°의 위상차로 되기 때문에, 기본파는 공면 선로 16을 통해 슬롯 모드로 전파하며, 반면 2배파들의 위상들은 서로 일치되기 때문에(위상차가 0°), 2배파들은 공면 선로 16을 통해 공면 모드로 전파한다. 슬롯 24를 포함하는 제 2 평면 유전체 선로와 공면 선로 16 사이의 모드 변환부에서는, 공면 선로 16의 중심도체로부터 돌출된 제 2 선로변환 도전체 패턴 17과, 제 2 평면 유전체 선로가 서로 결합되며, 모드 변환이 수행된다. 그러나, 기본파는 위상차가 있기 때문에, 변환되지 않고 반사된다. 그러므로, 2배파만이 제 2 평면 유전체 선로로 출력되며, 이로써 출력측으로의 기본파의 누설이 방지된다. 예를 들면, 제 1 평면 유전체 선로로부터 30㎓의 신호를 입력함으로써, 제 2 평면 유전체 선로로부터 목적하는 60㎓의 신호만을 출력시킬 수 있다.

이렇게 하여, 평면 유전체 선로와 슬롯 선로 사이의 변환기와, 평면 유전체 선로와 공면 선로 사이의 변환기에 의해, 기본파를 누설하지 않는 소형의 밸런스형 멀티플라이어를 용이하게 구성할 수 있다. 또, 제 2 평면 유전체 선로와 공면 선로 16과의 접속점에서, 공면 선로 16의 양측 전극들을 도면에 도시된 배선 20으로 접속시키는 경우, 또는 이들을 다층 배선의 도전체로 접속시키는 경우, 기본파의 억제가 한층 더 확실하게 될 수 있다.

각 구현예에서 2개의 제 1 및 제 2 선로변환 도전체 패턴을 사용하는 평면 유전체 집적회로를 예시하였지만, 이와 유사하게 평면 유전체 선로의 단부 또는 중간에 공면 선로를 설치함으로써, 그리고 공면 선로의 중심도체로부터 평면 유전체 선로에 직교하는 방향으로 돌출하는 단 하나의 선로변환 도전체 패턴을 설치함으로써, 평면 유전체 선로와 전자 부품들과의 집적회로를 구성할 수 있다. 또한, 2개의 평면 유전체 선로들 각각의 단부 또는 중간에 공면 선로를 설치함으로써, 그리고 2개의 공면 선로들의 중심도체들로부터 각각의 평면 유전체 선로들에 직교하는 방향으로 돌출하는 2개의 모노폴형 선로변환 도전체 패턴들을 설치함으로써, 2개의 평면 유전체 선로들과 전자 부품들과의 집적회로를 구성할 수 있다. 후자의 구성에 의하면, 한쪽의 평면 유전체 선로로부터 입사된 신호에 대하여 증폭 등의 신호처리를 수행할 수 있으며, 신호를 다른쪽의 평면 유전체 선로로 출력할 수 있다.

본 발명에 따르면, 평면 유전체 선로와 전자 부품들 사이의 공간이 선로변환 도전체 패턴과 공면 선로를 거쳐 접속되기 때문에, 평면 유전체 선로와 전자 부품들과의 결합 부분에서의 신호 손실이 감소됨으로써, 평면 유전체 선로의 특징인 저손실 특성을 유지하면서 집적화를 수행할 수 있다.

또, 본 발명에 따르면, 제 1 및 제 2 평면 유전체 선로들을 통해 전파하는 2개의 신호들이 슬롯 선로 모드와 공면 선로 모드로 각각 전자 부품들에 입력되기 때문에, 전자 부품들을 사용하여 2개의 신호들을 합성하는 등의 신호 처리를 수행하는 집적회로를 용이하게 구성할 수 있다. 예를 들면, 이 전자 부품이 믹서 FET이거나 믹서 다이오드인 경우에, 제 1 및 제 2 평면 유전체 선로들로부터의 RF 신호 및 Lo 신호 각각을 입력함으로써, 밸런스형 믹서가 구성되며, IF 신호를 바이어스전압 공급선로로부터 외부 소스로 취출시킬 수 있다.

또한, 본 발명에 따르면, 선로변환 도전체 패턴과 전자 부품들과의 사이에서 임피던스 정합이 이루어지며, 슬롯 선로 또는 공면 선로와 전자 부품들과의 접속부에서의 손실이 감소된다.

또, 본 발명에 따르면, 선로변환 도전체 패턴과 슬롯 선로 또는 공면 선로와의 사이에서 임피던스 정합이 이루어지며, 이에 의해 불필요한 반사를 억제하고, 선로 변환에 의한 전송 손실을 감소시킬 수 있다.

본 발명의 수많은 구현예들을 본 발명의 범위를 벗어나지 않는 범위 내에서 다양하게 구성할 수 있다. 따라서, 본 발명이 본 명세서에서 설명된 특정의 구현예들에 한정되지 않는 것으로 이해되어야 한다. 이에 반하여, 본 발명은 이후에 청구된 발명의 기술적 구성의 요지 내에 포함되는 다양한 변형예들와 균등한 배열들을 포함한다. 첨부된 특허청구범위는 이들 모든 변형, 균등한 구조 및 구성들을 포함할 수 있도록 최대한 광범위하게 해석되어야 한다.

Claims (4)

1. 평면 유전체 집적회로에 있어서,

   유전체판의 제 1 주면에 2개의 도전체를 일정한 간격을 두고 배치하여 제 1 슬롯을 설치하고; 상기한 유전체판의 제 2 주면에 2개의 도전체를 일정한 간격을 두고 배치하여 제 1 슬롯의 반대쪽에 제 2 슬롯을 설치하며; 상기한 유전체판의 제 1 슬롯과 제 2 슬롯과의 사이에 삽입된 영역을 평면파(plane-wave)의 전파 영역으로 형성하여 구성되는 평면 유전체 선로;

   상기한 평면 유전체 선로의 단부 또는 중간에 설치되는 공면(coplanar) 선로;

   상기한 공면 선로의 중심도체로부터 상기한 평면 유전체 선로에 직교하는 방향으로 돌출하는 선로변환 도전체 패턴; 및

   상기한 공면 선로 위로 연장되도록 배치된 전자 부품들

   을 포함하는 것을 특징으로 하는 평면 유전체 집적회로.
2. 평면 유전체 집적회로에 있어서,

   유전체판의 제 1 주면에 2개의 전극들을 일정한 간격을 두고 배치하여 제 1 슬롯을 설치하고; 상기한 유전체판의 제 2 주면에 2개의 전극들을 일정한 간격을 두고 배치하여 제 1 슬롯의 반대쪽에 제 2 슬롯을 설치하며; 상기한 유전체판의 제 1 슬롯과 제 2 슬롯과의 사이에 삽입된 영역을 평면파의 전파 영역으로 형성하여 각각 구성되는 2개의 평면 유전체 선로들;

   상기한 제 1 평면 유전체 선로의 단부에 형성된 슬롯 선로;

   상기한 슬롯 선로의 한쪽 단부에 설치되며, 상기한 슬롯 선로와 제 1 평면 유전체 선로의 전자계에 결합하는 제 1 선로변환 도전체 패턴;

   상기한 슬롯 선로의 다른쪽 단부 근방에 설치된 공면 선로;

   상기한 공면 선로의 단부에서의 중심도체로부터 상기한 제 2 평면 유전체 선로에 직교하는 방향으로 돌출하는 제 2 선로변환 도전체 패턴; 및

   상기한 공면 선로와 슬롯 선로 위로 연장되도록 배치된 전자 부품들

   을 포함하는 것을 특징으로 하는 평면 유전체 집적회로.
3. 제 2항에 있어서, 상기한 선로변환 도전체 패턴들과 상기한 전자 부품들과의 사이에서 임피던스 정합을 얻는데에 사용되는 쇼트 스터브(short stub)를 상기한 슬롯 선로의 중간에 설치하는 것을 특징으로 하는 평면 유전체 집적회로.
4. 제 1항에 있어서, 상기한 선로변환 도전체 패턴과 상기한 공면 선로와의 사이에 임피던스 정합회로를 설치하는 것을 특징으로 하는 평면 유전체 집적회로.