KR100263640B1 - 평면 유전체 집적회로 - Google Patents

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사다오 야마시타
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무라타 야스타카
가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명은, 평면 유전체 선로와 전자부품 사이의 에너지 변환손실이 적으며, 양자간의 임피던스 정합을 용이하게 얻는 평면 유전체 집적회로를 제공한다. 평면 유전체 선로에는, 유전체판을 사이에 두고 서로 대향하여 형성된 두개의 슬롯(slot)이 설치되고, 평면 유전체 선로의 단부에는 슬롯 선로와 선로변환 도전체 패턴이 설치된다. 그리고, 슬롯 선로를 걸쳐 뻗어있게 전계 효과 트랜지스터(fried-effect transistor: FET)가 배치된다.

Description

평면 유전체 집적회로
본 발명은 밀리미터파대(millimetric-wave band)와 마이크로파대(microwave band)에서 사용하는 평면 유전체 집적회로에 관한 것이다.
밀리미터파대와 마이크로파대에서는, 도파관, 동축 선로, 마이크로스트립 선로, 코플레이너(coplanar)선로, 슬롯(slot)선로 등의 유전체 기판상에 소정의 도전체를 형성함으로써, 구성되는 전파선로가 자주 사용되고 있다. 특히, 유전체 기판상에 전파 선로가 형성되는 유전체 기판에서는, IC등의 전자부붐과의 접속이 용이하므로, 유전체 기판상에 전자부품을 실장시켜 집적회로를 구성하는 시도가 수없이 행해지고 있다.
그러나, 종래의 마이크로스트립 선로, 코플레이너 선로, 슬롯 선로 등에는, 전파 손실이 비교적 크기 때문에, 특히 낮은 전파 손실이 요구되는 회로에는 적합하지 않다. 이에 따라, 본 출원인은 일본특허 공개공보 07-069867호에서 상기한 문제들을 해결하는 평면 유전체 선로 및 집적회로에 관한 발명을 출원하였다.
한편, 반도체 소자 등의 전자부품의 입출력부와 평면 유전체 선로는 일반적으로 그 주위의 전자계 분포가 다르기 때문에, 평면 유전체 선로에 전자부품을 실장시키는 것만으로도 변환 손실을 상당히 증가시키는 원인이 된다. 또한, 유전체판의 한쪽면에만 전자 부품을 실장시키면, 이 유전체판의 이면의 전자계와 전자부품이 결합되지 않게 되며, 이것이 또한 변환 손실을 증가시키는 원인이 된다. 유전체판의 양면에 전자부품을 실장시키면 후자의 문제점은 해결할 수 있지만, 이것은 전자부품의 특성 분산에 따른 특성 재현성(수유:yield)의 저하, 손실의 증대, 및 재료와 실장가를 상승시키는 문제점이 있다.
따라서, 본 발명의 목적은 평면 유전체 선로와 전자부품 사이의 에너지 변환 손실이 적으며, 양자간의 임피던스 정합을 용이하게 얻는 평면 유전체 집적회로를 제공하는 것이다.
본 발명의 한 특징에 따르면, 저손실 특성을 유지하면서 평면 유전체 선로와 전자부품과의 결합 부분에서 신호 손실을 저하시킴으로써, 상기한 평면 유전체 선로가, 유전체판의 제1주면에 두개의 도전체를 일정한 간격을 두고 배치한 제1슬롯을 설치하며, 상기한 유전체판의 제2주면에 두개의 도전체를 일정한 간격을 두고 제1슬롯의 반대쪽에 배치한 제2슬롯을 설치하며, 상기한 유전체판의 상기한 제1슬롯과 상기한 제2슬롯과의 사이에 형성된 영역을 평면과 전파 영역으로 형성하여, 구성되는 특징이 있다. 상기한 유전체판의 평면 유전체 선로의 단부에 슬롯 선로를 형성하고, 이 슬롯 선로에, 상기한 평면 유전체 선로에 결합되고, 슬롯 선로와 모드 변환을 행하는 선로변환 도전체 패턴을 설치하며, 상기한 슬롯 선로를 걸쳐 뻗어 있도록 전자부품을 배치한다.
상술한 바와 같이, 평면 유전체 선로를 통해 전파되는 LSM 모드의 RF신호는 선로변환 도전체 패턴에 결합되고, TE모드로 변환되어 슬롯 선로를 통해 전파된다. 이 슬롯 선로를 통해 전파되는 신호가 전자부품에 입력된다. 반대로, 전자부품으로부터 출력된 신호는 슬롯 선로를 통해 TE모드로 전파되고, 이 선로변환 도전체 패턴에 의해 LSM모드로 변환되어 평면 유전체 선로를 통해 전파된다.
바람직하게, 상기한 슬롯 선로의 양단의 위치에 상기한 선로변환 도전체 패턴을 설치하며, 상기한 슬롯 선로의 거의 중앙부에 상기한 전자 부품을 배치한다. 그 결과, 두개의 평면 유전체 선로의 한쪽의 평면 유전체 선로로부터 다른 쪽의 평면 유전체 선로까지 신호를 전파할 때, 이 신호는 선로변환 도전체 패턴과 슬롯 선로의 중간에서 슬롯 선로의 모드로 변환되며, 전자부품에 의해서 증폭 등의 신호 변환이 행해진 다음에, 선로변환 도전체 패턴을 거쳐 평면 유전체 선로의 모드로 귀환된다. 그러므로, 평면 유전체 선로를 사용하여 신호를 전파하면서 에너지 변환 손실이 적은 구성의 전자부품을 사용하는 신호 변환이 가능하게 된다.
바람직하게, 상기한 선로변환 도전체 패턴과 상기한 전자부품과의 사이에서 임피던스 정합을 얻기 위해서, 쇼트 스터브(short stub)를 상기한 슬롯 선로의 중간 위치에 설치한다. 그 결과, 선로변환 도전체 패턴과 전자부품과의 사이에서 임피던스 정합이 이루어지며, 슬롯 선로와 전자부품과의 접촉부에서의 손실이 저하된다.
또한, 바람직하게, 상기한 선로변환 도전체 패턴과 상기한 슬롯 선로와의 사이에 임피던스 정합회로를 설치한다. 그 결과, 선로변환 도전체 패턴과 평면 유전체 선로와의 사이 및 선로변환 도전체 패턴과 슬롯 선로와의 사이에서 임피던스 정합이 이루어지므로, 불필요한 반사가 억제되며, 선로 변환에 의해 전파 손실이 저하된다.
본 발명의 상기한 목적, 이점 및 특징들은, 하술할 구현예들을 통해서 첨부된 도면을 참조하여 보다 상세히 설명되어 명확히 이해될 것이다.
도1은 본 발명의 제1구현예에 따른 고주파 증폭기의 구성을 보여주는 부분 분해 사시도이다.
도2는 고주파 증폭기의 전체 구성을 보여주는 사시도이다.
도3은 평면 유전체 선로의 단면도이다.
도4는 평면 유전체 선로의 단면도이다.
도5는 회로기판상의 도전체 패턴을 보여준다.
도6은 도5에 대한 전계 효과 트랜지스터(field-effect transistor: FET)를 실장시킨 상태를 보여준다.
도7은 본 발명의 제2구현예에 따른 VCO의 구성을 보여주는 분해 사시도이다.
도8은 본 발명의 제2구현예에 따른 VCO의 회로기판의 평면도이다.
도9는 회로기판의 이면측상의 도전체 패턴을 보여준다.
도10은 본 발명의 제3구현예에 따른 VCO의 구성을 보여주는 분해 사시도이다.
* 도면의 주요부분에 대한 설명
10, 11 : 선로변환 도전체 패턴 12, 13 : 슬롯 선로
14, 24, 74 : 제1슬롯 15, 25, 75 : 제2슬롯
21a, 21b : 도전체 22a, 22b : 도전체
23 : 유전체판 23a, 23b : 차단 영역
23c : 전파 영역 30 : 회로기판
31, 32 : 코플레이너 선로 33, 34 : 중심 도체
35 : 게이트 단자 36 : 드레인 단자
37, 38 : 슬롯선로 분기도체 41 : 상부 도전체판
42, 43 : 공간 44 : 하부 도전체판
50 : FET 51, 52 : 소스 단자
53 : 게이트 단자 54 : 드레인 단자
55, 56 : 활성 영역 60 : 가변용량 소자
61 : 박막 저항 64, 65 : 유전체 고용기 도체 비형성부
R : 임피던스 정합부 S: 쇼트 스터브
F : 필터 C : 절단부
본 발명의 제1구현예에 따른 고주파 증폭기의 구성을 도1∼도6을 참조하여 설명한다.
도1은 고주파 증폭기의 구성을 보여주는 부분 분해 사시도이다. 도1a는 하부 도전체판 44의 사시도이며, 하부 도전페판 44의 상면에는 홈 43이 형성되어 있다. 도1b는 도1a에 도시된 하부 도전체판 44의 상면에 회로기판 30을 탑재시킨 상태를 보여준다. 이 회로기판 30에서는 도전체판의 상하면에 각종의 도전체 패턴이 형성되어 있으며, 상면에는 슬롯 선로 입력형 FET(밀리미터파 GaAs FET) 50이 실장되어 있다. 참고번호 14, 24는 두개의 도전체판을 일정한 간격을 두고 배치되어 있는 회로기판 30의 상면의 슬롯을 나타내며, 후술할, 회로기판 30의 하면의 대향하는 슬롯과 함께 두개의 평면 유전체 선로를 형성한다. 참고번호 12, 13은 두개의 평면 유전체 선로의 단부에 형성된 슬롯 선로를 나타낸다. 참고번호 10, 11은 평면 유전체 선로와 결합하며, 또한 슬롯 선로 12, 13과 결합하는 선로변환 도전체 패턴을 나타낸다. 참고번호 31, 32는 FET 50에 대한 게이트 바이어스 전압 및 드레인 바이어스 전압을 공급하는 코플레이너 선로를 나타낸다. 이들 두개의 코플레이너 선로 31, 32에는 F로 표시된 필터가 설치되어 있으며, 코플레이너 선로 31, 32의 주변부는 RF-GND(접지 도전체)로서 회로기판 30의 상면을 피복한다. 회로기판 30의 하면에는 슬롯 14, 24와 대향하는 슬롯이 설치되어 있으며, 회로기판 30의 하면 이외의 영역에는 RF-GND가 형성되어 있다.
도2는 도1b에 도시된 상태에 대한 상면에 상부 도전체판 41을 탑재시킨 상태를 보여준다. 상부 도전체판 41의 내면에는 하부 도전체판 44의 홈에 대한 평면 대칭(거울 대칭)으로 홈을 형성함으로써, 공간부 42가 설치된다.
도3은 도1b에 도시된 슬롯 24를 관통하는 단면도이다. 도3에서, 참고번호 23은 유전체판을 나타내며, 유전체판 23의 제1주면(도면에서는 상면)에는 두개의 도전체 21a, 21b를 형성하며, 24로 표시된 부분을 제1슬롯으로 구성한다. 또한, 유전체판 23의 제2주면(도면에서는 하면)에는 두개의 도전체 22a, 22b를 형성하며, 25로 표시된 부분을 제2슬롯으로 구성한다. 두개의 상하부 도전체판 41, 44에서는 슬롯 24, 25의 근방에 공간 42, 43이 설치되어 있으며, 도전체 21a와 21b 사이 및 도전체 22a와 22b 사이에서 도전이 발생한다.
도3에 도시된 바와 같이, 대향하는 슬롯 24와 25 사이의 유전체판 23에 설치되어 23c로 표시된 부분은, 원하는 전파 주파수 fb를 가지고 있는 고주파 신호를 전파시키는 전파 영역이 된다. 또한, 전파 영역 23c를 사이에 두고 양측에 설치되어 23a, 23b로 표시된 부분은 차단 영역이 된다.
도4는 도3에 도시된 평면 유전체 선로의 전파 영역이 전파방향으로 통과하는 평면에서의 단면도이다. 도4에 도시된 바와 같이, 평면과의 전자파인 평면 전자파 pw23은 유전체판 23의 상면(슬롯 24 부분)에 소정의 입사각 θ로 입사되어, 입사각 θ와 동일한 반사각 θ로 반사된다. 그에 따라, 평면 전자파 pw23은 유전체판 23의 슬롯 24, 25 부분의 표면을 경계면으로 하여 교대로 반사되어, 유전체판 23의 전파 영역 23c를 통해 TE모드에 전파된다. 환언하면, 원하는 전파 주파수 fb가 임계 주파수 fda(입사각 θ가 줄어들어, 평면 전자파 pw23이 공간 42, 43을 관통하며, 전파 영역 23c를 통해 전파되는 평면 전자파 pw23이 감쇠에 이르는 상태에서의 주파수) 이상이 되게, 유전체판 23의 비유전율 및 유전체판 23의 두께 t23을 정한다.
도3에 도시된 바와 같이, 유전체판 23과 이 유전체판 23을 사이에 두고 서로 대향하는 도전체 21a, 21b는 TE파에 대해 원하는 것과 주파수 fb보다 충분히 높은 차단 주파수를 가지고 있는 평행한 평판 도파관을 구성한다. 그 결과, 도전체 21a, 21b를 사이에 두고 설치된 유전체판 23의 폭방향으로 한쪽에, 도전체 21a, 21b에 평행한 전계 성분을 가지고 있는 TE파에 대한 차단 영역 23a가 형성된다. 유사하게, 유전체판 23과 이 유전체판 23을 사이에 두고 설치된 도전체 21a, 21b는 TE파에 대해 원하는 전파 주파수 fb보다 충분히 높은 차단 주파수를 가지고 있는 평행한 평판 도파관을 구성하며, 도전체 21a, 21b를 사이에 두고 설치된 유전체판 23의 폭방향으로 다른쪽에, TE파에 대한 차단 영역 23b가 형성된다.
또한, 공간 42의 상면과 도전체 21a는 평행한 평판 도파관을 형성하며, 공간 42의 두께 t42는, 평행한 평판 도파관의 TE파에 대한 차단 주파수가 원하는 전파 주파수 fb보다 충분히 높도록, 설정된다. 그 결과, 42a로 표시된 부분에, TE파에 대한 차단 영역이 형성된다. 유사하게, 42b, 43a, 43b로 표시된 부분에 TE파에 대한 차단 영역이 형성된다.
공간 42의 대향하는 내면(도면에서는 세로벽)은 평행한 평판 도파관을 구성하며, 공간 42의 폭 W2는, 평행한 평판 도파관의 TE파에 대한 차단 주파수가 원하는 전파 주파수 fb보다 충분히 높도록, 설정되며, 이에 따라 차단 영역 42d를 형성한다. 공간 43에도, 유사하게 차단 영역 43d가 형성된다.
상술한 바와 같이 평면 유전체 선로를 구성함에 따라, 임계 주파수 fda 이상의 주파수를 갖은 고주파 신호의 전자계 에너지를 전파 영역 23c의 내부와 근방에 집중시키며, 평면파를 유전체판 23의 길이 방향(z축 방향)으로 전파하는 것이 가능하다.
예를 들면 60GHz대의 신호를 전파하는 경우에, 유전체판 23의 비유전율을 20∼30, 판두께 t23을 0.3∼0.8㎛로 설정하면, 선로폭 W1은 0.4∼1.6mm가 적당하며, 30∼200Ω 범위의 특성 임피던스를 얻게 된다. 또한, 상술한 바와 같이, 비유전율이 20이상인 유전체판을 사용하면, 90% 이상의 에너지가 유전체판 내에서 트랩되며, 전반사 때문에 극히 저손실의 전파 선로가 실현될 수 있다.
상기에 도시된 평면 유전체 선로는, 도1에 도시된 슬롯 14의 형성부에 유사하게 구성된다.
도5는 회로기판 30의 상면의 주요부의 도전체 패턴을 도시한다. 도5에서, 참고번호 12, 13은 두개의 평면 유전체 선로의 각 단부에 형성된 슬롯 선로를 나타낸다. 참고번호 10, 11은 10a, 10b, 11a, 11b로 표시되어 다이폴 안테나(dipole antenna)의 형상으로 형성된 선로변환 도전체 패턴을 나타낸다. 상기한 부분 10a, 10b, 11a, 11b가 다이폴 안테나의 기능으로 작용하기만 하면, 이 부분 10a, 10b, 11a, 11b는 또다른 형상으로 형성될 수 있다. 선로변환 도전체 패턴 10, 11의 기저부는, 이 평면 유전체 선로 10, 11의 배선 저항을 변환 손실이 줄어들도록 저하시키기 위해, 슬롯 선로 12, 13으로부터 선로변환 도전체 패턴 10, 11로 적당하게 점점 가늘어지는 임피던스 정합부 R을 형성한다. 전극 패턴 10a, 10b, 11a, 11b 및 임피던스 정합부 R은, 사용된 주파수대에서 주파수의 파장을 λ로 나타내면, 그들의 길이는 거의 λ/4이며, 슬롯 선로 12, 13의 폭은 설계된 선로의 특성 임피던스에 의해 결정된다. 선로변환 도전체 패턴 10, 11의 입력 임피던스를 Z1, 부분 100의 입력 임피던스를 Zin, 부분 11의 임피던스를 Z1, 부분 12의 임피던스를 Z2로 가정할 때, 상기한 임피던스들의 값은 하기의 수학식 1:
[수학식 1]
Z1 = {Z2)2/(Z1)2} * Zin
을 만족하는 것이 바람직하다.
예를 들면, 0.05∼0.20mm의 폭에서 30∼100Ω의 특성 임피던스가 실현될 수 있다. 상술한 바와 같이, 평면 유전체 선로의 특성 임피던스는 30∼200Ω이며, FET(밀리미터파 GaAs FET) 50의 입출력 임피던스는 통상 30∼90Ω이며; 그러므로, 평면 유전체 선로, 슬롯 선로 및 FET 세개는 용이하게 임피던스 정합이 이루어진다.
또한, 슬롯 선로 12, 13의 중간에 쇼트 스터브 S를 설치하면, 스터브 길이를 적절하게 선택함으로써, 선로변환 도전체 패턴과 FET 사이의 임피던스 정합을 용이하게 얻는 것이 가능하다.
도5에서, 참고번호 37, 38은 슬롯 선로를 분기시키는 도체를 나타내며, 참고번호 35는 게이트 단자를 나타내며, 참고번호 36은 드레인 단자를 나타내며, 후술할 FET의 각 단자에 접속된다. 참고번호 31, 32는 코플레이너 선로를 나타내며, 코플레이너 선로의 중심 도체 33, 34는 게이트 단자 35 및 드레인 단자 36으로부터 뻗어있다. 또한 도1b에 도시된 바와 같이, 코플레이너 선로 31, 32의 중간 위치에는 F로 표시된 저역 필터로 작용하는 필터가 형성됨으로써, RF 신호가 바이어스 회로측에 누설되지 않으며, 전파되지도 않는다.
두개의 평면 유전체 선로의 사이에는, RF-GND가 설치되며, 두개의 평면 유전체 선로 사이에서 고주파 신호가 차단되는 거리기 필요하며, 폭은 1mm 이상이면 충분하다. 도5에 도시된 바와 같이, FET가 실장된 영역의 주위에는 RF-GND가 존재하므로, 두개의 평면 유전체 선로 사이에서 고주파 신호가 누설되지 않는다.
도6은 도5에서 보여준 상태에 대해 FET 50을 실장시킨 상태를 보여준다. 도6에서, 참고번호 51, 52는 FET 50의 소스 단자를 나타내며, 참고번호 53은 게이트 단자를 나타내며, 참고번호 54는 드레인 단자를 나타낸다. 55, 56으로 표시된 부분은 활성 영역이 된다. 활성 영역의 각 부분에 MES-FET(metal semiconductor FET) 또는 HEMT(high electron mobility transistor) 등의 전계 효과 트랜지스터가 형성되며, 소스 단자 51, 52, 게이트 단자 53 및 드레인 단자 54는 연장되어 있다. 소스 단자 51, 52, 게이트 단자 53과 드레인 단자 54와의 사이 및 게이트 단자 53과 드레인 단자 54, 소스 단자 51, 52와의 사이에는, 도6에 도시되니 바와 같이 슬롯 선로가 형성된다. 십자 해치(cross-hatched) 부분은 비어홀(viahole) 형성부가 되며, 칩의 이면측으로 각 단자가 뻗어있다. 코플레이너 선로 31, 32의 중심 도체 33, 34를 각각 거쳐 게이트 바이어스 전압 및 드레인 바이어스 전압이 인가되면, FET 50은 상보형 증폭회로를 구성한다. 도6에 표시된 화살표는 슬롯 선로 12, 13을 통해 전파되는 신호의 전계 분포를 보여준다. 도6에서, 14로 표시된 슬롯을 포함하는 평면 유전체 선로를 통해 도면의 상방으로부터 하방까지 전파하는 LSM 모드의 신호는, 선로변환 도전체 패턴 10을 거쳐 슬롯 선로의 모드(TE모드)로 변환되고, 이 TE 모드의 신호는 슬롯 선로 12를 통해 전파되어, FET 50의 소스와 게이트와의 사이에 전압 신호로서 인가된다. 그리고 소스와 드레인과의 사이의 전압 인가가 슬롯 선로 13을 통해 TE모드에 다시 전파되며, 또한 선로변환 도저체 패턴 11을 거쳐 LSM 모드의 신호로 변환된다. 이 신호는, 24로 표시되면 슬롯을 포함하는 평면 유전체 선로를 통해 도면에서의 하부 방향으로 전파된다.
도6에 도시된 실례에서는, 반도체 소자의 형성면이 상면이 되어 칩이 실장되더라도, 반도체 소자의 형성면이 아래로 향하는 칩이 실장될 수 있으며, 회로기판 30과 FET의 슬롯 선로는 직접 범프(bump) 접속된다. 이 경우에, FET의 슬롯 선로는, 유전체판과의 기생 결합을 방지하기 위해서, 유전체판과 수십㎛이상 간격을 두고 떨어져 형성되어야 하며, 고도의 범프 접속기술이 필요하게 된다. 그러나, 비어홀이 필요하지 않으므로, FET의 구조는 간단하게 구성된다.
상술한 바와 같이, 이 고주파 증폭기에서, 입출력에는 전자계 전파의 트랩 효과가 높은 평면 유전체 선로를 사용하므로, 이 회로와 외부회로 사이의 기생 결합을 방지할 수 있다. 또한, 평면 유전체 선로의 Q가 높으므로(상술한 실례에서는 Q 〉 500), 전파 손실을 최소화시킬 수 있다. 또한, 회로기판상의 전극 패턴은 포토리써그래피(photolithography)를 사용하여 일반적인 회로기판의 제조기술과 유사한 기술을 사용하여 작성될 수 있으므로, 이 전극 패턴은 극히 용이하게 저가로 제조될 수 있다. 또한, 이 구현예에서는 FET의 두개의 게이트 핑거(게이트 단자에서 활성영역까지 뻗어있는 전극)가 있으며, 두개의 게이트에 소스 전극에 대한 역위상으로 RF 신호가 입력되므로, 짝수 조파가 억제되며, 전력 부하의 효율이 높다.
또한, 슬롯 선로를 분기함으로써, FET의 게이트 핑거의 개수는 자율적으로 실현될 수 있으며, 필요한 증폭율과 출력전력에 따라 용이하게 설계할 수 있다.
다음으로, 본 발명의 제2구현예에 따른 전압억제 발진기(이하, "VCO"(voltage controlled oscillator)라 한다)의 구성을 도7내지 도9를 참조하여 설명한다.
도7은 하부 도전체판 44상에 회로기판 30을 탑재시킨 상태를 보여주는 사시도이다. VCO는 도1b에 도시된 고주파 증폭기의 공진기와 가변용량 소자를 설치한 것이다. 도7에서, 참고번호 61은 박막 저항을 나타내며, 회로기판 30의 상면에 형성된 슬롯 14의 종단 부분은 점점 가늘어지는 형상으로 형성되며, 이 종단 부분상에 박막저항 61이 설치된다. 참고번호 74는 회로기판 30의 상면에 설치된 다른 슬롯을 나타내며, 후술하겠지만, 회로기판 30의 이면측에도 한 슬롯이 설치되어, 그들 사이에 설치된 회로기판 30과 함께 평면 유전체 선로를 구성한다. 참고번호 60은 슬롯 74를 걸쳐 뻗어있게 실장된 가변용량 소자를 나타내며, 이 가변용량 소자의 커패서턴스는 인가 전압에 따라 변화한다. 이 가변용량 소자로서는, 일본 공개공보 5-74655호에 개시된 가변용량 커패시터와 일반적인 가변용량 다이오드가 사용될 수 있다. 또한, 도7에서, 참고번호 64는 회로기판 30의 상면에 설치된 유전체 공진기용 도체 비형성부를 나타내며, 회로기판 30의 이면측에도 회로기판 30을 사이에 두고 서로 대향하여 형성된 유전체 공진기용 도전체 비형성부가 설치되어, 그들 사이에 설치된 회로기판 30과 함께 이 부분에서 TEO10 모드의 유전체 공진기를 구성한다. 여기에서 설명하지 않은 구성은 제1구현예와 동일하며, 도7에 도시된 회로기판 30의 상면은 상부 도전체판으로 피복된다.
도8은 도7에 도시된 회로기판 30의 평면도이다. 도9는 회로기판 30의 이면측의 구성을 보여준다. 그러나, 도9는 회로기판 30을 이면측으로부터 바라본 도면이 아니고, 상면으로부터 투시한 도면이다. 상술한 바와 같이, 회로기판 30의 양주면과 그들 사이에 위치된 유전체판상에 슬롯 14, 24, 74, 15, 25, 75를 형성함으로써, 세개의 평면 유전체 선로가 구성되고, 유전체 공진기용 도전체 비형성부 64, 65가 설치되며, 이에 따라 이 부분에서 전자계의 트래비 효과가 높은 TEO10 모드의 유전체 공진기가 구성된다. 평면 유전체 선로, 슬롯 선로, FET 30 각각의 세개의 실장부 및 코플레이너 선로 31, 32의 형성부의 주위에는, 상하의 도전체판의 홈들이 서로 대향하게 형성되어, 공간부를 형성한다. 이러한 방법으로, 대역 반사형 발진기가 구성된다. 여기에서, 도전체판의 비유전율이 24, 두께가 0.33mm인 경우에, 유전체 공진기용 도전체 비형성부 64, 65의 직경이 1.7mm로 설정되면, 이 공진 주파수는 60GHz로 설정될 수 있다. 이 공진기와 평면 유전체 선로가 서로 전가기적으로 결합되지 않으며, 단지 서로 근접하게 위치되어 있을 뿐이므로, 도면에서 C로 표시된 극히 작은 결합용 절단부가 형성된다. 폭 약 0.2∼0.3mm, 깊이 약 0.05∼0.1mm 정도의 작은 절단부로 충분한 결합을 얻는 것이 가능하다. 이러한 구성에서, 가변용량 소자 60의 커패시턴스가 변화되면, 슬롯 74를 포함하는 평면 유전체 선로의 임피던스가 변화되며, 이로 인해 평면 유전체 선로의 공진 주파수가 변하게 된다. 그 결과, 이 평면 유전체 선로에 결합된 유전체 공진기의 공진 주파수가 변화되며, VCO의 발진 주파수를 변화시키는 것이 가능하게 된다.
본 발명의 제2구현예에 따른 VCO에서, 전자계의 트랩 효과가 높은 TE010 모드의 유전체 공진기를 사용하므로, 이 공진기가 FET 50에 근접하게 배치되어도, FET 50과 유전체 공진기는 서로 기생적으로 결합하지 않으며, 회로 모듈이 소형으로 형성될 수 있다. 또한, 평면 유전체 선로와 TEO10 모드의 유전체 공진기는 밀리미터파에서 Q가 매우 높으므로(Q〉500), 공진회로 전체의 부하 Q를 높이며, 발진기의 위상 노이즈를 억제하는 것이 가능하다.
다음으로, 본 발명의 제3구현예에 따른 VCO의 구성을 도10을 참조하여 설명한다. 본 구현예의 VCO가 도7에 도시된 VCO와 다른 점은, 슬롯 74를 포함하는 평면 유전체 선로와 유전체 공진기의 위치 관계이다. 즉, 도7에서는 유전체 공진기를 슬롯 74를 포함한 평면 유전체 선로(부선로)의 측면에 배치한 반면에, 도10에서는 부선로의 앞측에 배치한 것이 다르다. 이 구성에 따르면, 도7에 도시된 모듈의 크기는 대형화될 수는 있으나, 부선로의 앞쪽 부분에서 보다 강한 결합을 얻게 된다. 이에 따라, 유전체 공진기와 평면 유전체 선로의 결합이 보다 용이하게 이루어진다.
본 발명에 따르면, 평면 유전체 선로와 전자부품 사이의 공간이 선로변환 도전체 패턴과 슬롯 선로를 거쳐 접속되므로, 평면 유전체 선로와 전자부품과의 결합 부분에 신호 손실이 저하되며, 평면 유전체 선로의 특징인 저손실 특성을 유지하면서 집적화를 행할 수 있다.
본 발명에 따르면, 두개의 평면 유전체 선로의 한쪽의 평면 유전체 선로로부터 다른쪽의 평면 유저너체 선로까지 신호가 전파될 때, 이 신호가 선로변환 도전체 패턴 및 슬롯 선로의 중간에서 슬롯 선로의 모드로 변환되며, 전자부품에 의해 신호변환이 행해진 후에, 이 신호는 다시 선로변환 도전체 패턴을 거쳐 평면 유전체 선로의 모드로 귀환된다. 그러므로, 평면 유전체 선로를 사용하며 신호를 전파하면서, 전자부품을 사용하는 신호 변환이 에너지 변환 손실이 적게 구성하는 것이 가능하다.
본 발명에 따르면, 선로변환 도전체 패턴과 전자부품 사이의 임피던스 정합이 이루어지며, 슬롯 선로와 전자부품과의 접속부에 손실이 저하된다.
본 발명에 따르면, 선로변환 도전체 패턴 및 평면 유전체 선로와, 슬롯 선로 사이의 임피던스 정합이 이루어지므로, 불필요한 반사가 억제되며, 선로 변환에 의해 발생되는 전파 손실이 저하된다.
본 발명은, 본 발명의 범위를 벗어나지 않는 범위내에서 구현예들을 다양하게 구성할 수 있다. 따라서, 본 발명이 본 명세서에서 상술한 특정한 구현예들로만 제한되지 않는다는 것이 이해될 것이다. 다시 말해, 본 발명에는 본 발명의 범위내에서 목적하는 다야아한 변형들이 포함된다. 그러므로, 하기에 청두된 본 발명의 청구항들은 이러한 다야아한 변형, 구조, 작용 등을 포함할 수 있도록 광범위한 해석에 따른 것이다.

Claims (4)

  1. 유전체판의 제1주면에 두개의 도전체를 일정한 간격을 두고 배치한 제1슬롯을 설치하며, 상기한 유전체판의 제2주면에 두개의 도전체를 일정한 간격을 두고 상기한 제1슬롯의 반대쪽에 배치한 제2슬롯을 설치하며, 상기한 유전체판의 상기한 제1슬롯과 상기한 제2슬롯과의 사이에 형성된 영역을 평면파 전파영역으로 형성하여, 구성된 평면 유전체 선로; 상기한 유전체판의 상기한 평면 유전체 선로의 단부에 형성된 슬롯 선로; 상기한 슬롯 선로에 설치되어, 상기한 평면 유전체 선로에 결합되고, 상기한 슬롯 선로와 모드 변환을 행하는 선로변환 도전체 패턴; 및 상기한 슬롯 선로를 걸쳐 뻗어있게 배치된 전자부품을 포함함을 특징으로 하는 평면 유전체 집적회로.
  2. 제1항에 있어서, 상기한 슬롯 선로의 양단의 위치에 상기한 선로변환 도전체 패턴이 설치되며, 상기한 슬롯 선로의 거의 중앙부에 상기한 전자부품이 배치됨을 특징으로 하는 평면 유전체 집적회로.
  3. 제2항에 있어서, 상기한 선로변환 도전체 패턴과 상기한 전자부품과의 사이에서 임피던스 정합을 얻기 위해서, 쇼트 스터브(short stub)를 상기한 슬롯 선로의 중간 위치에 설치함을 특징으로 하는 평면 유전체 집적회로.
  4. 제1항에 있어서, 상기한 선로변환 도전체 패턴과 상기한 슬롯 선로와의 사이에 임피던스 정합회로를 설치함을 특징으로 하는 평면 유전체 집적회로.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3067675B2 (ja) * 1997-02-27 2000-07-17 株式会社村田製作所 平面誘電体集積回路
JP3264214B2 (ja) * 1997-06-05 2002-03-11 株式会社村田製作所 非放射性平面誘電体線路およびその集積回路
US6166614A (en) * 1997-04-03 2000-12-26 Murata Manufacturing Co., Ltd. Nonradiative planar dielectric line and integrated circuit
JP3539391B2 (ja) * 2001-03-15 2004-07-07 株式会社村田製作所 高周波増幅器、高周波モジュール、および通信装置
JP2003101301A (ja) * 2001-09-19 2003-04-04 Murata Mfg Co Ltd 高周波モジュール、通信装置およびレーダ装置
SE0200749L (sv) * 2002-03-13 2003-06-24 Optillion Ab Metod och krets för impedansanpassning
GB2423417B (en) * 2003-12-05 2007-10-10 Murata Manufacturing Co High-Frequency Amplifier And High-Frequency Radio Communication Device
WO2006095479A1 (ja) * 2005-03-10 2006-09-14 Murata Manufacturing Co., Ltd. 高周波回路デバイス，高周波モジュール及び通信装置
US7365618B2 (en) 2005-12-06 2008-04-29 Murata Manufacturing Co., Ltd. High-frequency circuit device, high-frequency module, and communication apparatus
WO2007083354A1 (ja) 2006-01-17 2007-07-26 Fujitsu Limited 半導体装置及びその製造方法
US10276648B1 (en) * 2017-12-27 2019-04-30 Texas Instruments Incorporated Plasma treatment for thin film resistors on integrated circuits

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3825863A (en) * 1973-05-18 1974-07-23 Cutler Hammer Inc Microwave transmission line
JPS58215804A (ja) 1982-06-09 1983-12-15 Seki Shoji Kk 誘電体線路
JPS60153602A (ja) 1984-01-23 1985-08-13 Nippon Telegr & Teleph Corp <Ntt> コプレ−ナ線路・スロツト線路変換回路
US4789840A (en) * 1986-04-16 1988-12-06 Hewlett-Packard Company Integrated capacitance structures in microwave finline devices
GB2222489B (en) * 1988-08-31 1992-08-12 Marconi Electronic Devices Waveguide apparatus
JP2897678B2 (ja) * 1995-03-22 1999-05-31 株式会社村田製作所 誘電体共振器及び高周波帯域通過フィルタ装置
JP2991076B2 (ja) * 1995-03-28 1999-12-20 株式会社村田製作所 平面誘電体線路及び集積回路
US5736908A (en) * 1996-06-19 1998-04-07 The Regents Of The University Of California Waveguide-based spatial power combining array and method for using the same
JP3045074B2 (ja) * 1996-07-26 2000-05-22 株式会社村田製作所 誘電体線路、電圧制御発振器、ミキサーおよび回路モジュール
JP3067675B2 (ja) * 1997-02-27 2000-07-17 株式会社村田製作所 平面誘電体集積回路

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