JPH10242717A - 平面誘電体集積回路 - Google Patents
平面誘電体集積回路Info
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- JPH10242717A JPH10242717A JP9044162A JP4416297A JPH10242717A JP H10242717 A JPH10242717 A JP H10242717A JP 9044162 A JP9044162 A JP 9044162A JP 4416297 A JP4416297 A JP 4416297A JP H10242717 A JPH10242717 A JP H10242717A
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- 239000004020 conductor Substances 0.000 claims abstract description 62
- 238000006243 chemical reaction Methods 0.000 claims abstract description 35
- 230000005540 biological transmission Effects 0.000 abstract description 9
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 230000005672 electromagnetic field Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 5
- 230000001902 propagating effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 平面誘電体線路と電子部品との間のエネルギ
変換損が少なく、また両者間のインピーダンス整合を容
易にとれるようにした平面誘電体集積回路を提供する。 【解決手段】 誘電体板を挟んで２つのスロットを対向
させることによって平面誘電体線路を設けるとともに、
その平面誘電体線路の端部にスロット線路および線路変
換導電体パターン１０，１１を設け、スロット線路を跨
いでＦＥＴ５０を配置する。
変換損が少なく、また両者間のインピーダンス整合を容
易にとれるようにした平面誘電体集積回路を提供する。 【解決手段】 誘電体板を挟んで２つのスロットを対向
させることによって平面誘電体線路を設けるとともに、
その平面誘電体線路の端部にスロット線路および線路変
換導電体パターン１０，１１を設け、スロット線路を跨
いでＦＥＴ５０を配置する。
Description
【０００１】
【発明の属する技術分野】この発明は、ミリ波帯やマイ
クロ波帯で用いられる平面誘電体集積回路に関する。
クロ波帯で用いられる平面誘電体集積回路に関する。
【０００２】
【従来の技術】従来より、マイクロ波帯やミリ波帯では
導波管や同軸線路、またはマイクロストリップ線路、コ
プレーナ線路、スロット線路等の誘電体基板上に所定の
導電体を形成して構成された伝送線路が多く用いられて
きた。特に誘電体基板上に伝送線路を形成したもので
は、ＩＣ等の電子部品との接続が容易であるために、誘
電体基板上に電子部品を実装して集積回路を構成する試
みも多くなされている。
導波管や同軸線路、またはマイクロストリップ線路、コ
プレーナ線路、スロット線路等の誘電体基板上に所定の
導電体を形成して構成された伝送線路が多く用いられて
きた。特に誘電体基板上に伝送線路を形成したもので
は、ＩＣ等の電子部品との接続が容易であるために、誘
電体基板上に電子部品を実装して集積回路を構成する試
みも多くなされている。
【０００３】
【発明が解決しようとする課題】ところが、従来のマイ
クロストリップ線路、コプレーナ線路、スロット線路等
では、比較的伝送損失が大きいため、特に低伝送損失が
要求される回路には適さない。そこで、本願出願人は特
願平０７−０６９８６７号にてこれらの課題を解決した
平面誘電体線路および集積回路に関する発明を出願して
いる。
クロストリップ線路、コプレーナ線路、スロット線路等
では、比較的伝送損失が大きいため、特に低伝送損失が
要求される回路には適さない。そこで、本願出願人は特
願平０７−０６９８６７号にてこれらの課題を解決した
平面誘電体線路および集積回路に関する発明を出願して
いる。
【０００４】一方、半導体素子などの電子部品の入出力
部と平面誘電体線路とは一般に電磁界分布が異なるた
め、平面誘電体線路に電子部品を単に実装するだけでは
変換損が極めて大きくなる。また、誘電体板の一方の面
に電子部品を実装しただけでは、その裏面の電磁界と電
子部品との結合がなされず、その点でも変換損失の増大
につながる。誘電体板の両面に電子部品を実装すれば後
者の問題は解消できるが、電子部品の特性ばらつきによ
る特性再現性（歩留り）の低下、損失の増大、材料およ
び実装コストの増大をもたらす。
部と平面誘電体線路とは一般に電磁界分布が異なるた
め、平面誘電体線路に電子部品を単に実装するだけでは
変換損が極めて大きくなる。また、誘電体板の一方の面
に電子部品を実装しただけでは、その裏面の電磁界と電
子部品との結合がなされず、その点でも変換損失の増大
につながる。誘電体板の両面に電子部品を実装すれば後
者の問題は解消できるが、電子部品の特性ばらつきによ
る特性再現性（歩留り）の低下、損失の増大、材料およ
び実装コストの増大をもたらす。
【０００５】この発明は、平面誘電体線路と電子部品と
の間のエネルギ変換損が少なく、また両者間のインピー
ダンス整合を容易にとれるようにした平面誘電体集積回
路を提供することを目的とする。
の間のエネルギ変換損が少なく、また両者間のインピー
ダンス整合を容易にとれるようにした平面誘電体集積回
路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、平面誘電体
線路と電子部品との結合部分における信号ロスを低減し
て、平面誘電体線路の特徴である低損失性を維持しつつ
集積化を行うために、請求項１に記載のとおり誘電体板
の第１主面に２つの導電体を一定間隔で配して第１のス
ロットを設け、前記誘電体板の第２主面に２つの導電体
を一定間隔で配して第１のスロットに対向する第２のス
ロットを設け、前記誘電体板の前記第１のスロットと第
２のスロットとで挟設される領域を平面波の伝搬領域と
する平面誘電体線路を構成し、前記誘電体板の、前記平
面誘電体線路の端部にスロット線路を形成し、該スロッ
ト線路に、前記平面誘電体線路と結合し、且つスロット
線路との間でモード変換を行う線路変換導電体パターン
を設け、前記スロット線路を跨いで電子部品を配置す
る。
線路と電子部品との結合部分における信号ロスを低減し
て、平面誘電体線路の特徴である低損失性を維持しつつ
集積化を行うために、請求項１に記載のとおり誘電体板
の第１主面に２つの導電体を一定間隔で配して第１のス
ロットを設け、前記誘電体板の第２主面に２つの導電体
を一定間隔で配して第１のスロットに対向する第２のス
ロットを設け、前記誘電体板の前記第１のスロットと第
２のスロットとで挟設される領域を平面波の伝搬領域と
する平面誘電体線路を構成し、前記誘電体板の、前記平
面誘電体線路の端部にスロット線路を形成し、該スロッ
ト線路に、前記平面誘電体線路と結合し、且つスロット
線路との間でモード変換を行う線路変換導電体パターン
を設け、前記スロット線路を跨いで電子部品を配置す
る。
【０００７】このように平面誘電体線路を伝搬するＬＳ
ＭモードのＲＦ信号は線路変換導電体パターンに結合
し、ＴＥモードに変換されてスロット線路を伝搬する。
このスロット線路を伝搬する信号が電子部品に入力され
る。逆に、電子部品から出力される信号はスロット線路
をＴＥモードで伝搬し、これが線路変換導電体パターン
によりＬＳＭモードに変換されて平面誘電体線路を伝搬
する。
ＭモードのＲＦ信号は線路変換導電体パターンに結合
し、ＴＥモードに変換されてスロット線路を伝搬する。
このスロット線路を伝搬する信号が電子部品に入力され
る。逆に、電子部品から出力される信号はスロット線路
をＴＥモードで伝搬し、これが線路変換導電体パターン
によりＬＳＭモードに変換されて平面誘電体線路を伝搬
する。
【０００８】また、この発明は請求項２に記載のとお
り、前記スロット線路の両端となる位置に前記線路変換
導電体パターンを設け、前記スロット線路の略中央部に
前記電子部品を配置する。これにより２つの平面誘電体
線路のうち一方の平面誘電体線路から他方の平面誘電体
線路へ信号の伝搬が行われる際、線路変換導電体パター
ンおよびスロット線路によって途中スロット線路のモー
ドに変換され、電子部品によってたとえば増幅等の信号
変換が行われた後、再び線路変換導電体パターンを介し
て平面誘電体線路のモードに戻される。したがって平面
誘電体線路を用いて信号の伝搬を行いつつ、エネルギ変
換損の少ない構成で電子部品を用いた信号変換が可能と
なる。
り、前記スロット線路の両端となる位置に前記線路変換
導電体パターンを設け、前記スロット線路の略中央部に
前記電子部品を配置する。これにより２つの平面誘電体
線路のうち一方の平面誘電体線路から他方の平面誘電体
線路へ信号の伝搬が行われる際、線路変換導電体パター
ンおよびスロット線路によって途中スロット線路のモー
ドに変換され、電子部品によってたとえば増幅等の信号
変換が行われた後、再び線路変換導電体パターンを介し
て平面誘電体線路のモードに戻される。したがって平面
誘電体線路を用いて信号の伝搬を行いつつ、エネルギ変
換損の少ない構成で電子部品を用いた信号変換が可能と
なる。
【０００９】また、この発明は請求項３に記載のとお
り、前記線路変換導電体パターンと前記電子部品との間
のインピーダンス整合をとるショートスタブを前記スロ
ット線路の途中に設ける。これにより線路変換導電体パ
ターンと電子部品とがインピーダンス整合し、スロット
線路と電子部品との接続部での損失が低減する。
り、前記線路変換導電体パターンと前記電子部品との間
のインピーダンス整合をとるショートスタブを前記スロ
ット線路の途中に設ける。これにより線路変換導電体パ
ターンと電子部品とがインピーダンス整合し、スロット
線路と電子部品との接続部での損失が低減する。
【００１０】更に、この発明は請求項４に記載のとお
り、前記線路変換導電体パターンと前記スロット線路と
の間に、インピーダンス整合回路を設ける。これによ
り、線路変換導電体パターンおよび平面誘電体線路とス
ロット線路とがインピーダンス整合し、不要な反射が抑
制され、線路変換に伴う伝送損失が低減する。
り、前記線路変換導電体パターンと前記スロット線路と
の間に、インピーダンス整合回路を設ける。これによ
り、線路変換導電体パターンおよび平面誘電体線路とス
ロット線路とがインピーダンス整合し、不要な反射が抑
制され、線路変換に伴う伝送損失が低減する。
【００１１】
【発明の実施の形態】この発明の第１の実施形態である
高周波増幅器の構成を図１〜図６を参照して説明する。
高周波増幅器の構成を図１〜図６を参照して説明する。
【００１２】図１は高周波増幅器の構成を示す部分分解
斜視図である。（Ａ）は下部導電体板の斜視図であり、
下部導電体板４４の図における上面に溝を形成して４３
で示す空間部を設けている。同図の（Ｂ）は（Ａ）に示
した下部導電体板４４の上面に回路基板３０を載置した
状態を示している。回路基板３０は誘電体板の上下面に
各種導電体パターンを形成したものであり、この回路基
板３０の上面にはスロット線路入力型のＦＥＴ（ミリ波
ＧａＡｓＦＥＴ）５０を実装している。１４，２４はそ
れぞれ２つの導電体を一定間隔で配してなる回路基板３
０上面のスロットであり、後述するように、回路基板３
０を挟んで対向する下面のスロットとともに２つの平面
誘電体線路を構成する。１２，１３は２つの平面誘電体
線路の端部にそれぞれ形成したスロット線路、１０，１
１は平面誘電体線路と結合し、且つスロット線路との間
でモード変換を行う線路変換導電体パターンである。ま
た３１，３２はそれぞれコプレーナ線路であり、ＦＥＴ
５０に対してゲートバイアス電圧およびドレインバイア
ス電圧を供給する。この２つのコプレーナ線路３１，３
２にはＦで示すフィルタを設けるとともに、これらの周
辺部はＲＦ−ＧＮＤ（接地導電体）として回路基板３０
の上面を覆っている。この回路基板３０の下面には、ス
ロット１４，２４にそれぞれ対向するスロットを設けて
いて、回路基板３０の下面のその他の領域にはＲＦ−Ｇ
ＮＤを形成している。
斜視図である。（Ａ）は下部導電体板の斜視図であり、
下部導電体板４４の図における上面に溝を形成して４３
で示す空間部を設けている。同図の（Ｂ）は（Ａ）に示
した下部導電体板４４の上面に回路基板３０を載置した
状態を示している。回路基板３０は誘電体板の上下面に
各種導電体パターンを形成したものであり、この回路基
板３０の上面にはスロット線路入力型のＦＥＴ（ミリ波
ＧａＡｓＦＥＴ）５０を実装している。１４，２４はそ
れぞれ２つの導電体を一定間隔で配してなる回路基板３
０上面のスロットであり、後述するように、回路基板３
０を挟んで対向する下面のスロットとともに２つの平面
誘電体線路を構成する。１２，１３は２つの平面誘電体
線路の端部にそれぞれ形成したスロット線路、１０，１
１は平面誘電体線路と結合し、且つスロット線路との間
でモード変換を行う線路変換導電体パターンである。ま
た３１，３２はそれぞれコプレーナ線路であり、ＦＥＴ
５０に対してゲートバイアス電圧およびドレインバイア
ス電圧を供給する。この２つのコプレーナ線路３１，３
２にはＦで示すフィルタを設けるとともに、これらの周
辺部はＲＦ−ＧＮＤ（接地導電体）として回路基板３０
の上面を覆っている。この回路基板３０の下面には、ス
ロット１４，２４にそれぞれ対向するスロットを設けて
いて、回路基板３０の下面のその他の領域にはＲＦ−Ｇ
ＮＤを形成している。
【００１３】図２は図１の（Ｂ）に示した状態から更に
その上面に上部導電体板４１を載置した状態を示してい
る。上部導電体板４１の内面には下部導電体板４４の溝
と面対称（鏡対称）の溝を形成することによって空間部
４２を設けている。
その上面に上部導電体板４１を載置した状態を示してい
る。上部導電体板４１の内面には下部導電体板４４の溝
と面対称（鏡対称）の溝を形成することによって空間部
４２を設けている。
【００１４】図３は図１に示したスロット２４部分を通
る断面図である。図３において２３は誘電体板であり、
その第１主面（図における上面）に２つの導電体２１
ａ，２１ｂを形成して、２４で示す部分を第１のスロッ
トとして構成している。また、誘電体板２３の第２主面
（図における下面）に２つの導電体２２ａ，２２ｂを形
成して、２５で示す部分を第２のスロットとして構成し
ている。２つの導電体板４１，４４はスロット２４，２
５の近傍に空間４２，４３を設けるとともに、導電体２
１ａ−２１ｂ間および２２ａ−２２ｂ間をそれぞれ導通
させる。
る断面図である。図３において２３は誘電体板であり、
その第１主面（図における上面）に２つの導電体２１
ａ，２１ｂを形成して、２４で示す部分を第１のスロッ
トとして構成している。また、誘電体板２３の第２主面
（図における下面）に２つの導電体２２ａ，２２ｂを形
成して、２５で示す部分を第２のスロットとして構成し
ている。２つの導電体板４１，４４はスロット２４，２
５の近傍に空間４２，４３を設けるとともに、導電体２
１ａ−２１ｂ間および２２ａ−２２ｂ間をそれぞれ導通
させる。
【００１５】図３に示した、対向するスロット２４と２
５との間の誘電体板２３に設けられる２３ｃで示す部分
が所望の伝搬周波数ｆｂを有する高周波信号を伝搬させ
る伝搬領域となる。また、この伝搬領域２３ｃを挟む両
側の２３ａ，２３ｂで示す部分が遮断領域となる。
５との間の誘電体板２３に設けられる２３ｃで示す部分
が所望の伝搬周波数ｆｂを有する高周波信号を伝搬させ
る伝搬領域となる。また、この伝搬領域２３ｃを挟む両
側の２３ａ，２３ｂで示す部分が遮断領域となる。
【００１６】図４は図３に示した平面誘電体線路の伝搬
領域部分を伝搬方向に通る面における断面図である。図
４に示すように、平面波の電磁波である平面電磁波ｐｗ
２３は誘電体板２３の上面（スロット２４部分）に所定
の入射角θで入射して、入射角θと等しい反射角θで反
射する。また、誘電体板２３の上面で反射された平面電
磁波ｐｗ２３は誘電体板２３の下面（スロット２５部
分）に入射角θで入射して、入射角θと等しい反射角θ
で反射する。以降、平面電磁波ｐｗ２３は誘電体板２３
のスロット２４，２５部分の表面を境界面として交互に
繰り返して反射して、誘電体板２３の伝搬領域２３ｃの
内部をＴＥモードで伝搬する。言い換えれば、所望の伝
搬周波数ｆｂが臨界周波数ｆｄａ（入射角θが小さくな
って、平面電磁波ｐｗ２３が空間４２，４３に透過し
て、伝搬領域２３ｃの内部を伝搬する平面電磁波ｐｗ２
３が減衰する状態となる周波数）以上となるように誘電
体板２３の比誘電率、誘電体板２３の厚みｔ２３を定め
る。
領域部分を伝搬方向に通る面における断面図である。図
４に示すように、平面波の電磁波である平面電磁波ｐｗ
２３は誘電体板２３の上面（スロット２４部分）に所定
の入射角θで入射して、入射角θと等しい反射角θで反
射する。また、誘電体板２３の上面で反射された平面電
磁波ｐｗ２３は誘電体板２３の下面（スロット２５部
分）に入射角θで入射して、入射角θと等しい反射角θ
で反射する。以降、平面電磁波ｐｗ２３は誘電体板２３
のスロット２４，２５部分の表面を境界面として交互に
繰り返して反射して、誘電体板２３の伝搬領域２３ｃの
内部をＴＥモードで伝搬する。言い換えれば、所望の伝
搬周波数ｆｂが臨界周波数ｆｄａ（入射角θが小さくな
って、平面電磁波ｐｗ２３が空間４２，４３に透過し
て、伝搬領域２３ｃの内部を伝搬する平面電磁波ｐｗ２
３が減衰する状態となる周波数）以上となるように誘電
体板２３の比誘電率、誘電体板２３の厚みｔ２３を定め
る。
【００１７】また、図３に示した誘電体板２３を挟んで
対向する電極２１ａ，２２ａは、ＴＥ波に対して所望の
伝搬周波数ｆｂに比べて充分に高い遮断周波数を有する
平行平板導波管を構成する。これによって、電極２１ａ
と２２ａとによって挟設された誘電体板２３の幅方向の
一方の側に、電極２１ａ，２２ａに平行な電界成分を有
するＴＥ波に対する遮断領域２３ａを構成する。同様に
誘電体板２３を挟む電極２１ｂ，２２ｂはＴＥ波に対し
て所望の伝搬周波数ｂに比べて充分に高い遮断周波数を
有する平行平板導波管を構成し、この電極２１ｂ，２２
ｂによって挟設された誘電体板２３の幅方向の一方の側
に、ＴＥ波に対する遮断領域２３ｂを構成する。
対向する電極２１ａ，２２ａは、ＴＥ波に対して所望の
伝搬周波数ｆｂに比べて充分に高い遮断周波数を有する
平行平板導波管を構成する。これによって、電極２１ａ
と２２ａとによって挟設された誘電体板２３の幅方向の
一方の側に、電極２１ａ，２２ａに平行な電界成分を有
するＴＥ波に対する遮断領域２３ａを構成する。同様に
誘電体板２３を挟む電極２１ｂ，２２ｂはＴＥ波に対し
て所望の伝搬周波数ｂに比べて充分に高い遮断周波数を
有する平行平板導波管を構成し、この電極２１ｂ，２２
ｂによって挟設された誘電体板２３の幅方向の一方の側
に、ＴＥ波に対する遮断領域２３ｂを構成する。
【００１８】また、空間４２の図における天面と電極２
１ａとが平行平板導波管を構成するが、この厚さｔ４２
は、当該平行平板導波管のＴＥ波に対する遮断周波数が
所望の伝搬周波数ｆｂより充分高くなるように設定す
る。これによって、４２ａで示す部分に、ＴＥ波に対す
る遮断領域を構成する。同様に４２ｂ，４３ａ，４３ｂ
で示す部分にもそれぞれＴＥ波に対する遮断領域を構成
する。
１ａとが平行平板導波管を構成するが、この厚さｔ４２
は、当該平行平板導波管のＴＥ波に対する遮断周波数が
所望の伝搬周波数ｆｂより充分高くなるように設定す
る。これによって、４２ａで示す部分に、ＴＥ波に対す
る遮断領域を構成する。同様に４２ｂ，４３ａ，４３ｂ
で示す部分にもそれぞれＴＥ波に対する遮断領域を構成
する。
【００１９】また、空間４２の対向する内面（図におけ
る縦の壁面）は平行平板導波管を構成するが、この幅Ｗ
２は当該平行平板導波管のＴＥ波に対する遮断周波数が
所望の伝搬周波数ｆｂより充分に高くなるように設定す
る。これによって遮断領域４２ｄを構成する。空間４３
についても同様に遮断領域４３ｄを構成する。
る縦の壁面）は平行平板導波管を構成するが、この幅Ｗ
２は当該平行平板導波管のＴＥ波に対する遮断周波数が
所望の伝搬周波数ｆｂより充分に高くなるように設定す
る。これによって遮断領域４２ｄを構成する。空間４３
についても同様に遮断領域４３ｄを構成する。
【００２０】以上のように平面誘電体線路を構成するこ
とによって、臨界周波数ｆｄａ以上の周波数を有する高
周波信号の電磁界エネルギを、伝搬領域２３ｃの内部と
その近傍に集中させて、平面波を誘電体板２３の長手方
向（ｚ軸方向）に伝搬させることができる。
とによって、臨界周波数ｆｄａ以上の周波数を有する高
周波信号の電磁界エネルギを、伝搬領域２３ｃの内部と
その近傍に集中させて、平面波を誘電体板２３の長手方
向（ｚ軸方向）に伝搬させることができる。
【００２１】たとえば６０ＧＨｚ帯の信号を伝搬させる
場合、上記誘電体板２３の比誘電率を２０〜３０、板厚
ｔ２３を０．３〜０．８μｍとすれば、線路幅Ｗ１は
０．４〜１．６ｍｍが適当であり、３０〜２００Ωの範
囲の特性インピーダンスが得られる。また、このように
比誘電率が２０以上の誘電体板を用いれば９０％以上の
エネルギが誘電体板内に閉じ込められ、全反射による極
めて低損失な伝送路が実現できる。
場合、上記誘電体板２３の比誘電率を２０〜３０、板厚
ｔ２３を０．３〜０．８μｍとすれば、線路幅Ｗ１は
０．４〜１．６ｍｍが適当であり、３０〜２００Ωの範
囲の特性インピーダンスが得られる。また、このように
比誘電率が２０以上の誘電体板を用いれば９０％以上の
エネルギが誘電体板内に閉じ込められ、全反射による極
めて低損失な伝送路が実現できる。
【００２２】以上に示した平面誘電体線路は、図１に示
したスロット１４の形成部にも同様に構成している。
したスロット１４の形成部にも同様に構成している。
【００２３】さて、図５は回路基板３０の上面の主要部
の導電体パターンを示す図である。同図において１２，
１３はそれぞれスロット線路であり、２つの平面誘電体
線路の端部にそれぞれ形成している。１０，１１はそれ
ぞれ線路変換導電体パターンであり、１０ａ，１０ｂ，
１１ａ，１１ｂで示すようにそれぞれダイポールアンテ
ナ形状を成している。スロット線路１２，１３の端部に
対する線路変換導電体パターン１０，１１の付け根部分
は、この線路変換導電体パターン１０，１１の配線抵抗
を下げて変換損を減らすため、スロット線路１２，１３
から線路変換導電体パターン１０，１１へいくほど緩や
かに細くなるインピーダンス整合部Ｒを形成している。
電極パターン１０ａ，１０ｂ，１１ａ，１１ｂおよびイ
ンピーダンス整合部Ｒは、それぞれ使用周波数帯におけ
る周波数の波長をλとすれば、略λ／４の長さであり、
スロット線路の１２，１３の幅は、設計する線路の特性
インピーダンスにより決定する。たとえば０．０５〜
０．２０ｍｍの幅で３０〜１００Ωの特性インピーダン
スが実現できる。上述したように、平面誘電体線路の特
性インピーダンスは３０〜２００Ωであり、ＦＥＴ（ミ
リ波ＧａＡｓＦＥＴ）５０の入出力インピーダンスは通
常３０〜９０Ω前後であるため、平面誘電体線路、スロ
ット線路、ＦＥＴの三者は容易にインピーダンス整合を
とることができる。さらに、スロット線路１２，１３の
途中にショートスタブＳを設ければ、スタブ長を適当に
選ぶことにより、線路変換導電体パターンとＦＥＴとの
間のインピーダンス整合も容易にとることができる。
の導電体パターンを示す図である。同図において１２，
１３はそれぞれスロット線路であり、２つの平面誘電体
線路の端部にそれぞれ形成している。１０，１１はそれ
ぞれ線路変換導電体パターンであり、１０ａ，１０ｂ，
１１ａ，１１ｂで示すようにそれぞれダイポールアンテ
ナ形状を成している。スロット線路１２，１３の端部に
対する線路変換導電体パターン１０，１１の付け根部分
は、この線路変換導電体パターン１０，１１の配線抵抗
を下げて変換損を減らすため、スロット線路１２，１３
から線路変換導電体パターン１０，１１へいくほど緩や
かに細くなるインピーダンス整合部Ｒを形成している。
電極パターン１０ａ，１０ｂ，１１ａ，１１ｂおよびイ
ンピーダンス整合部Ｒは、それぞれ使用周波数帯におけ
る周波数の波長をλとすれば、略λ／４の長さであり、
スロット線路の１２，１３の幅は、設計する線路の特性
インピーダンスにより決定する。たとえば０．０５〜
０．２０ｍｍの幅で３０〜１００Ωの特性インピーダン
スが実現できる。上述したように、平面誘電体線路の特
性インピーダンスは３０〜２００Ωであり、ＦＥＴ（ミ
リ波ＧａＡｓＦＥＴ）５０の入出力インピーダンスは通
常３０〜９０Ω前後であるため、平面誘電体線路、スロ
ット線路、ＦＥＴの三者は容易にインピーダンス整合を
とることができる。さらに、スロット線路１２，１３の
途中にショートスタブＳを設ければ、スタブ長を適当に
選ぶことにより、線路変換導電体パターンとＦＥＴとの
間のインピーダンス整合も容易にとることができる。
【００２４】また、図５において３７，３８はスロット
線路分岐用導体、３５はゲート端子、３６はドレイン端
子であり、後述するＦＥＴの各端子を接続する。３１，
３２はそれぞれコプレーナ線路であり、その中心導体３
３，３４をゲート端子３５およびドレイン端子３６にそ
れぞれ導いている。図１の（Ｂ）にも示したように、こ
のコプレーナ線路３１，３２の途中にはＦで示すローパ
スフィルタとして作用するフィルタを形成して、ＲＦ信
号がバイアス回路側へ洩れて伝搬しないようにしてい
る。
線路分岐用導体、３５はゲート端子、３６はドレイン端
子であり、後述するＦＥＴの各端子を接続する。３１，
３２はそれぞれコプレーナ線路であり、その中心導体３
３，３４をゲート端子３５およびドレイン端子３６にそ
れぞれ導いている。図１の（Ｂ）にも示したように、こ
のコプレーナ線路３１，３２の途中にはＦで示すローパ
スフィルタとして作用するフィルタを形成して、ＲＦ信
号がバイアス回路側へ洩れて伝搬しないようにしてい
る。
【００２５】なお、２つの平面誘電体線路の間には、Ｒ
Ｆ−ＧＮＤを設けて、２つの平面誘電体線路間で高周波
信号が遮断されるだけの距離が必要であるが、その幅は
１ｍｍ以上あれば十分である。図５に示したように、Ｆ
ＥＴをマウントする領域の周囲にはＲＦ−ＧＮＤが存在
するため、２つの平面誘電体線路間で高周波信号が漏洩
することはない。
Ｆ−ＧＮＤを設けて、２つの平面誘電体線路間で高周波
信号が遮断されるだけの距離が必要であるが、その幅は
１ｍｍ以上あれば十分である。図５に示したように、Ｆ
ＥＴをマウントする領域の周囲にはＲＦ−ＧＮＤが存在
するため、２つの平面誘電体線路間で高周波信号が漏洩
することはない。
【００２６】図６は図５に示した状態からＦＥＴ５０を
実装した状態を示す図である。図６において５１，５２
はＦＥＴ５０のソース端子、５３はゲート端子、５４は
ドレイン端子である。５５，５６で示す部分が活性領域
であり、この部分にそれぞれＭＥＳ−ＦＥＴやＨＥＭＴ
などの電界効果型トランジスタを形成し、ソース端子５
１，５２、ゲート端子５３、ドレイン端子５４をそれぞ
れ引き出している。ソース端子５１，５１とゲート端子
５３，ドレイン端子５４との間、およびこのゲート端子
５３，ドレイン端子５４とソース端子５２，５２との間
には、図に示すように、スロット線路をそれぞれ形成し
ている。クロスハッチング部分はバイアホール形成部で
あり、チップの裏面側に各端子を導出している。コプレ
ーナ線路３１，３２の中心導体３３，３４を介してそれ
ぞれゲートバイアス電圧およびドレインバイアス電圧が
印加すれば、ＦＥＴ５０は相補型増幅回路を構成する。
図中の矢印はスロット線路１２，１３を伝搬する信号の
電界分布を示している。図において１４で示すスロット
を含む平面誘電体線路を図において上方から下方へ伝搬
するＬＳＭモードの信号は、線路変換導電体パターン１
０を介してスロット線路のモード（ＴＥモード）に変換
され、このＴＥモードの信号がスロット線路１２を伝搬
し、ＦＥＴ５０のソース−ゲート間に電圧信号として印
加される。そして、ソース−ドレイン間の電圧信号がＴ
Ｅモードとして再びスロット線路１３を伝搬し、さらに
線路変換導電体パターン１１を介してＬＳＭモードの信
号に変換される。この信号は、２４で示すスロットを含
む平面誘電体線路を図における下方へ伝搬されることに
なる。
実装した状態を示す図である。図６において５１，５２
はＦＥＴ５０のソース端子、５３はゲート端子、５４は
ドレイン端子である。５５，５６で示す部分が活性領域
であり、この部分にそれぞれＭＥＳ−ＦＥＴやＨＥＭＴ
などの電界効果型トランジスタを形成し、ソース端子５
１，５２、ゲート端子５３、ドレイン端子５４をそれぞ
れ引き出している。ソース端子５１，５１とゲート端子
５３，ドレイン端子５４との間、およびこのゲート端子
５３，ドレイン端子５４とソース端子５２，５２との間
には、図に示すように、スロット線路をそれぞれ形成し
ている。クロスハッチング部分はバイアホール形成部で
あり、チップの裏面側に各端子を導出している。コプレ
ーナ線路３１，３２の中心導体３３，３４を介してそれ
ぞれゲートバイアス電圧およびドレインバイアス電圧が
印加すれば、ＦＥＴ５０は相補型増幅回路を構成する。
図中の矢印はスロット線路１２，１３を伝搬する信号の
電界分布を示している。図において１４で示すスロット
を含む平面誘電体線路を図において上方から下方へ伝搬
するＬＳＭモードの信号は、線路変換導電体パターン１
０を介してスロット線路のモード（ＴＥモード）に変換
され、このＴＥモードの信号がスロット線路１２を伝搬
し、ＦＥＴ５０のソース−ゲート間に電圧信号として印
加される。そして、ソース−ドレイン間の電圧信号がＴ
Ｅモードとして再びスロット線路１３を伝搬し、さらに
線路変換導電体パターン１１を介してＬＳＭモードの信
号に変換される。この信号は、２４で示すスロットを含
む平面誘電体線路を図における下方へ伝搬されることに
なる。
【００２７】なお、図６に示した例では、半導体素子形
成面が上面となるようにチップを実装したが、半導体素
子形成面を下向きにして、回路基板３０とＦＥＴのスロ
ット線路とを直接バンプ接続することによって実装して
もよい。この場合、ＦＥＴのスロット線路は誘電体板と
の寄生カップリングを防ぐために、両者を数十μｍ以上
離す必要があり、高度なバンプ接続技術が要求される
が、バイアホールが不要となるため、ＦＥＴの構造は簡
略化できる。
成面が上面となるようにチップを実装したが、半導体素
子形成面を下向きにして、回路基板３０とＦＥＴのスロ
ット線路とを直接バンプ接続することによって実装して
もよい。この場合、ＦＥＴのスロット線路は誘電体板と
の寄生カップリングを防ぐために、両者を数十μｍ以上
離す必要があり、高度なバンプ接続技術が要求される
が、バイアホールが不要となるため、ＦＥＴの構造は簡
略化できる。
【００２８】以上に示したように、この高周波増幅器に
おいて、入出力には電磁界の閉じ込め効果の高い平面誘
電体線路を用いたため、この回路と外部回路との寄生カ
ップリングを防ぐことができる。また、平面誘電体線路
のＱが高い（上述した例ではＱ＞５００）ため、伝送損
失を最小限に抑えることができる。また、回路基板上の
電極パターンはフォトリソグラフィを用いた一般的な回
路基板の製造技術と同様の技術を用いて作成できるの
で、極めて簡便で低コストに製造することができる。さ
らに、この実施形態ではＦＥＴのゲートフィンガ（ゲー
ト端子から活性領域へ延びる電極）が２本であり、２つ
のゲートにはソース電極に対して逆位相のＲＦ信号が入
力されるため、偶数高調波が抑圧され、電力付加効率が
高い。
おいて、入出力には電磁界の閉じ込め効果の高い平面誘
電体線路を用いたため、この回路と外部回路との寄生カ
ップリングを防ぐことができる。また、平面誘電体線路
のＱが高い（上述した例ではＱ＞５００）ため、伝送損
失を最小限に抑えることができる。また、回路基板上の
電極パターンはフォトリソグラフィを用いた一般的な回
路基板の製造技術と同様の技術を用いて作成できるの
で、極めて簡便で低コストに製造することができる。さ
らに、この実施形態ではＦＥＴのゲートフィンガ（ゲー
ト端子から活性領域へ延びる電極）が２本であり、２つ
のゲートにはソース電極に対して逆位相のＲＦ信号が入
力されるため、偶数高調波が抑圧され、電力付加効率が
高い。
【００２９】なお、スロット線路を分岐することによっ
てＦＥＴのゲートフィンガの本数は自由に実現できるの
で、必要な増幅率や出力電力に応じて容易に設計でき
る。
てＦＥＴのゲートフィンガの本数は自由に実現できるの
で、必要な増幅率や出力電力に応じて容易に設計でき
る。
【００３０】次に第２の実施形態である電圧制御発振器
（以下「ＶＣＯ」という。）の構成を図７〜図９を参照
して説明する。
（以下「ＶＣＯ」という。）の構成を図７〜図９を参照
して説明する。
【００３１】図７は下部導電体板４４の上に回路基板３
０を載置した状態での斜視図である。このＶＣＯは図１
の（Ｂ）に示した高周波増幅器に共振器と可変容量素子
を設けたものである。図７において６１は薄膜抵抗であ
り、回路基板３０の上面に形成したスロット１４の終端
部分を先細り形状にするとともに、その上部にこの薄膜
抵抗６１を設けている。７４は回路基板３０の上面に設
けた他のスロットであり、後述するように回路基板３０
を挟んでその裏面側にもスロットを設けて平面誘電体線
路を構成している。６０はスロット７４を跨ぐように実
装した可変容量素子であり、印加電圧に応じてキャパシ
タンスが変化する。この可変容量素子としては、特開平
５−７４６５５号に示されている可変容量コンデンサ
や、一般的な可変容量ダイオードを用いることができ
る。また図中６４は回路基板３０の上面に設けた誘電体
共振器用導体非形成部であり、回路基板３０を挟んでそ
の裏面側に対向する誘電体共振器用導電体非形成部とに
よって、この部分にＴＥ０１０モードの誘電体共振器を
構成する。その他の構成は第１の実施形態と同様であ
り、図７に示した回路基板３０の上部は上部導電体板で
覆う。
０を載置した状態での斜視図である。このＶＣＯは図１
の（Ｂ）に示した高周波増幅器に共振器と可変容量素子
を設けたものである。図７において６１は薄膜抵抗であ
り、回路基板３０の上面に形成したスロット１４の終端
部分を先細り形状にするとともに、その上部にこの薄膜
抵抗６１を設けている。７４は回路基板３０の上面に設
けた他のスロットであり、後述するように回路基板３０
を挟んでその裏面側にもスロットを設けて平面誘電体線
路を構成している。６０はスロット７４を跨ぐように実
装した可変容量素子であり、印加電圧に応じてキャパシ
タンスが変化する。この可変容量素子としては、特開平
５−７４６５５号に示されている可変容量コンデンサ
や、一般的な可変容量ダイオードを用いることができ
る。また図中６４は回路基板３０の上面に設けた誘電体
共振器用導体非形成部であり、回路基板３０を挟んでそ
の裏面側に対向する誘電体共振器用導電体非形成部とに
よって、この部分にＴＥ０１０モードの誘電体共振器を
構成する。その他の構成は第１の実施形態と同様であ
り、図７に示した回路基板３０の上部は上部導電体板で
覆う。
【００３２】図８は図７に示した回路基板３０の平面図
であり、図９は回路基板３０の裏面側の構成を示す図で
ある。ただし図９は回路基板３０を裏面側から見た図で
はなく、その上面から透視した図である。このように、
回路基板３０の誘電体板を挟んで両主面にスロット１
４，２４，７４，１５，２５，７５を形成することによ
って、３つの平面誘電体線路を構成し、さらに誘電体共
振器用導電体非形成部６４，６５を設けたことにより、
この部分に、電磁界の閉じ込め効果が高いＴＥ０１０モ
ードの誘電体共振器を構成する。この３つの平面誘電体
線路、誘電体共振器、ＦＥＴ３０の実装部、およびコプ
レーナ線路３１，３２の形成部の周囲には、上下の導電
体板の溝を対向させ、それぞれ空間部を形成する。この
ようにして帯域反射型の発振器を構成する。ここで、誘
電体板の比誘電率が２４、厚さが０．３ｍｍの場合、誘
電体共振器用導電体非形成部６４，６５の直径を１．７
ｍｍとすれば、その共振周波数を６０ＧＨｚとすること
ができる。この共振器と平面誘電体線路とは、単に近接
させただけでは電磁界結合しないため、図中Ｃで示す微
小な結合用切欠部を形成する。この切欠部は幅０．２〜
０．３ｍｍ、奥行き０．０５〜０．１ｍｍ程度の小さな
もので充分な結合が得られる。この構成で、可変容量素
子６０のキャパシタンスを変化させると、スロット７４
を含む平面誘電体線路のインピーダンスが変化し、この
平面誘電体線路の共振周波数が変化する。これにより、
この線路に結合した誘電体共振器の共振周波数が変化
し、ＶＣＯの発振周波数を変化させることができる。
であり、図９は回路基板３０の裏面側の構成を示す図で
ある。ただし図９は回路基板３０を裏面側から見た図で
はなく、その上面から透視した図である。このように、
回路基板３０の誘電体板を挟んで両主面にスロット１
４，２４，７４，１５，２５，７５を形成することによ
って、３つの平面誘電体線路を構成し、さらに誘電体共
振器用導電体非形成部６４，６５を設けたことにより、
この部分に、電磁界の閉じ込め効果が高いＴＥ０１０モ
ードの誘電体共振器を構成する。この３つの平面誘電体
線路、誘電体共振器、ＦＥＴ３０の実装部、およびコプ
レーナ線路３１，３２の形成部の周囲には、上下の導電
体板の溝を対向させ、それぞれ空間部を形成する。この
ようにして帯域反射型の発振器を構成する。ここで、誘
電体板の比誘電率が２４、厚さが０．３ｍｍの場合、誘
電体共振器用導電体非形成部６４，６５の直径を１．７
ｍｍとすれば、その共振周波数を６０ＧＨｚとすること
ができる。この共振器と平面誘電体線路とは、単に近接
させただけでは電磁界結合しないため、図中Ｃで示す微
小な結合用切欠部を形成する。この切欠部は幅０．２〜
０．３ｍｍ、奥行き０．０５〜０．１ｍｍ程度の小さな
もので充分な結合が得られる。この構成で、可変容量素
子６０のキャパシタンスを変化させると、スロット７４
を含む平面誘電体線路のインピーダンスが変化し、この
平面誘電体線路の共振周波数が変化する。これにより、
この線路に結合した誘電体共振器の共振周波数が変化
し、ＶＣＯの発振周波数を変化させることができる。
【００３３】この第２の実施例に係るＶＣＯにおいて
は、電磁界の閉じ込め効果の高いＴＥ０１０モードの誘
電体共振器を用いたため、この共振器をＦＥＴ５０に近
接配置しても、ＦＥＴ５０と共振器とは寄生カップリン
グせず、回路モジュールを小型化することができる。ま
た、平面誘電体線路やＴＥ０１０モードの誘電体共振器
はミリ波においてもＱが極めて高いため（Ｑ＞５０
０）、共振回路全体の負荷Ｑを高めることができ、発振
器の位相ノイズを抑えることができる。
は、電磁界の閉じ込め効果の高いＴＥ０１０モードの誘
電体共振器を用いたため、この共振器をＦＥＴ５０に近
接配置しても、ＦＥＴ５０と共振器とは寄生カップリン
グせず、回路モジュールを小型化することができる。ま
た、平面誘電体線路やＴＥ０１０モードの誘電体共振器
はミリ波においてもＱが極めて高いため（Ｑ＞５０
０）、共振回路全体の負荷Ｑを高めることができ、発振
器の位相ノイズを抑えることができる。
【００３４】次に第３の実施例であるＶＣＯの構成を図
１０を参照して説明する。図７に示したＶＣＯと異なる
点は、スロット７４を含む平面誘電体線路と誘電体共振
器との位置関係である。すなわち、図７では、スロット
７４を含む平面誘電体線路（副線路）の側面に誘電体共
振器を配置しているのに対し、図１０では副線路の前面
に誘電体共振器を配置している。この構成によれば、図
７に示したものよりモジュールのサイズが大型になる場
合があるが、一般に副線路の前面部分で結合するほうが
強い結合が得られるので、誘電体共振器と平面誘電体線
路との結合が容易になる。
１０を参照して説明する。図７に示したＶＣＯと異なる
点は、スロット７４を含む平面誘電体線路と誘電体共振
器との位置関係である。すなわち、図７では、スロット
７４を含む平面誘電体線路（副線路）の側面に誘電体共
振器を配置しているのに対し、図１０では副線路の前面
に誘電体共振器を配置している。この構成によれば、図
７に示したものよりモジュールのサイズが大型になる場
合があるが、一般に副線路の前面部分で結合するほうが
強い結合が得られるので、誘電体共振器と平面誘電体線
路との結合が容易になる。
【００３５】
【発明の効果】請求項１に係る発明によれば、平面誘電
体線路と電子部品との間が、線路変換導電体パターンお
よびスロット線路を介して接続されるため、平面誘電体
線路と電子部品との結合部分における信号ロスを低減し
て、平面誘電体線路の特徴である低損失性を維持しつつ
集積化を行うことができる。
体線路と電子部品との間が、線路変換導電体パターンお
よびスロット線路を介して接続されるため、平面誘電体
線路と電子部品との結合部分における信号ロスを低減し
て、平面誘電体線路の特徴である低損失性を維持しつつ
集積化を行うことができる。
【００３６】請求項２に係る発明によれば、２つの平面
誘電体線路のうち一方の平面誘電体線路から他方の平面
誘電体線路へ信号の伝搬が行われる際、線路変換導電体
パターンおよびスロット線路によって途中スロット線路
のモードに変換され、電子部品によって信号変換が行わ
れた後、再び線路変換導電体パターンを介して平面誘電
体線路のモードに戻されるため、平面誘電体線路を用い
て信号の伝搬を行いつつ、エネルギ変換損の少ない構成
で電子部品を用いた信号変換が可能となる。
誘電体線路のうち一方の平面誘電体線路から他方の平面
誘電体線路へ信号の伝搬が行われる際、線路変換導電体
パターンおよびスロット線路によって途中スロット線路
のモードに変換され、電子部品によって信号変換が行わ
れた後、再び線路変換導電体パターンを介して平面誘電
体線路のモードに戻されるため、平面誘電体線路を用い
て信号の伝搬を行いつつ、エネルギ変換損の少ない構成
で電子部品を用いた信号変換が可能となる。
【００３７】請求項３に係る発明によれば、線路変換導
電体パターンと電子部品とがインピーダンス整合し、ス
ロット線路と電子部品との接続部での損失が低減する。
電体パターンと電子部品とがインピーダンス整合し、ス
ロット線路と電子部品との接続部での損失が低減する。
【００３８】請求項４に係る発明によれば、線路変換導
電体パターンおよび平面誘電体線路とスロット線路とが
インピーダンス整合し、不要な反射が抑制され、線路変
換に伴う伝送損失が低減する。
電体パターンおよび平面誘電体線路とスロット線路とが
インピーダンス整合し、不要な反射が抑制され、線路変
換に伴う伝送損失が低減する。
【図１】第１の実施形態である高周波増幅器の構成を示
す部分分解斜視図である。
す部分分解斜視図である。
【図２】同高周波増幅器の全体の構成を示す斜視図であ
る。
る。
【図３】平面誘電体線路部分の断面図である。
【図４】平面誘電体線路部分の断面図である。
【図５】回路基板上の導電体パターンを示す図である。
【図６】図５に対してＦＥＴを実装した状態を示す図で
ある。
ある。
【図７】第２の実施形態であるＶＣＯの構成を示す分解
斜視図である。
斜視図である。
【図８】第２の実施形態に係るＶＣＯの回路基板の平面
図である。
図である。
【図９】同回路基板の裏面側の導電体パターンを示す図
である。
である。
【図１０】第３の実施形態であるＶＣＯの分解斜視図で
ある。
ある。
１０，１１−線路変換導電体パターン １２，１３−スロット線路 １４，２４，７４−第１のスロット １５，２５，７５−第２のスロット ２１ａ，２１ｂ−導電体 ２２ａ，２２ｂ−導電体 ２３−誘電体板 ２３ａ，２３ｂ−遮断領域 ２３ｃ−伝搬領域 ３０−回路基板 ３１，３２−コプレーナ線路 ３３，３４−中心導体 ３５−ゲート端子 ３６−ドレイン端子 ３７，３８−スロット線路分岐用導体 ４１−上部導電体板 ４２，４３−空間 ４４−下部導電体板 ５０−ＦＥＴ ５１，５２−ソース端子 ５３−ゲート端子 ５４−ドレイン端子 ５５，５６−活性領域 ６０−可変容量素子 ６１−薄膜抵抗 ６４，６５−誘電体共振器用導体非形成部 Ｒ−インピーダンス整合部 Ｓ−ショートスタブ Ｆ−フィルタ Ｃ−切欠部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯尾 憲一 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内
Claims (4)
- 【請求項１】 誘電体板の第１主面に２つの導電体を一
定間隔で配して第１のスロットを設け、前記誘電体板の
第２主面に２つの導電体を一定間隔で配して第１のスロ
ットに対向する第２のスロットを設け、前記誘電体板の
前記第１のスロットと第２のスロットとで挟設される領
域を平面波の伝搬領域とする平面誘電体線路を構成し、
前記誘電体板の、前記平面誘電体線路の端部にスロット
線路を形成し、該スロット線路に、前記平面誘電体線路
と結合し、且つスロット線路との間でモード変換を行う
線路変換導電体パターンを設け、前記スロット線路を跨
いで電子部品を配置してなる平面誘電体集積回路。 - 【請求項２】 前記スロット線路の両端となる位置に前
記線路変換導電体パターンを設け、前記スロット線路の
略中央部に前記電子部品を配置してなる請求項１に記載
の平面誘電体集積回路。 - 【請求項３】 前記線路変換導電体パターンと前記電子
部品との間のインピーダンス整合をとるショートスタブ
を前記スロット線路の途中に設けた請求項１または２に
記載の平面誘電体集積回路。 - 【請求項４】 前記線路変換導電体パターンと前記スロ
ット線路との間に、インピーダンス整合回路を設けた請
求項１〜３のいずれか１項に記載の平面誘電体集積回
路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044162A JP3067675B2 (ja) | 1997-02-27 | 1997-02-27 | 平面誘電体集積回路 |
| CA002230419A CA2230419C (en) | 1997-02-27 | 1998-02-25 | Planar dielectric integrated circuit |
| EP98103379A EP0862216A3 (en) | 1997-02-27 | 1998-02-26 | Planar dielectric integrated circuit |
| US09/031,981 US6445255B1 (en) | 1997-02-27 | 1998-02-26 | Planar dielectric integrated circuit |
| CNB981053009A CN1134843C (zh) | 1997-02-27 | 1998-02-27 | 平面介质集成电路 |
| KR1019980006349A KR100263640B1 (ko) | 1997-02-27 | 1998-02-27 | 평면 유전체 집적회로 |
| US10/072,533 US6717492B2 (en) | 1997-02-27 | 2002-02-08 | Planar dielectric integrated circuit with line conversion conductor patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044162A JP3067675B2 (ja) | 1997-02-27 | 1997-02-27 | 平面誘電体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242717A true JPH10242717A (ja) | 1998-09-11 |
| JP3067675B2 JP3067675B2 (ja) | 2000-07-17 |
Family
ID=12683914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044162A Expired - Fee Related JP3067675B2 (ja) | 1997-02-27 | 1997-02-27 | 平面誘電体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6445255B1 (ja) |
| EP (1) | EP0862216A3 (ja) |
| JP (1) | JP3067675B2 (ja) |
| KR (1) | KR100263640B1 (ja) |
| CN (1) | CN1134843C (ja) |
| CA (1) | CA2230419C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2006095479A1 (ja) * | 2005-03-10 | 2006-09-14 | Murata Manufacturing Co., Ltd. | 高周波回路デバイス，高周波モジュール及び通信装置 |
| US7365618B2 (en) | 2005-12-06 | 2008-04-29 | Murata Manufacturing Co., Ltd. | High-frequency circuit device, high-frequency module, and communication apparatus |
| US8125047B2 (en) | 2006-01-17 | 2012-02-28 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3067675B2 (ja) * | 1997-02-27 | 2000-07-17 | 株式会社村田製作所 | 平面誘電体集積回路 |
| US6166614A (en) * | 1997-04-03 | 2000-12-26 | Murata Manufacturing Co., Ltd. | Nonradiative planar dielectric line and integrated circuit |
| JP3264214B2 (ja) * | 1997-06-05 | 2002-03-11 | 株式会社村田製作所 | 非放射性平面誘電体線路およびその集積回路 |
| JP3539391B2 (ja) * | 2001-03-15 | 2004-07-07 | 株式会社村田製作所 | 高周波増幅器、高周波モジュール、および通信装置 |
| JP2003101301A (ja) * | 2001-09-19 | 2003-04-04 | Murata Mfg Co Ltd | 高周波モジュール、通信装置およびレーダ装置 |
| SE520309C2 (sv) * | 2002-03-13 | 2003-06-24 | Optillion Ab | Metod och krets för impedansanpassning |
| WO2005055418A1 (ja) * | 2003-12-05 | 2005-06-16 | Murata Manufacturing Co., Ltd. | 高周波増幅器及び高周波無線通信装置 |
| US10276648B1 (en) * | 2017-12-27 | 2019-04-30 | Texas Instruments Incorporated | Plasma treatment for thin film resistors on integrated circuits |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825863A (en) * | 1973-05-18 | 1974-07-23 | Cutler Hammer Inc | Microwave transmission line |
| JPS58215804A (ja) * | 1982-06-09 | 1983-12-15 | Seki Shoji Kk | 誘電体線路 |
| JPS60153602A (ja) | 1984-01-23 | 1985-08-13 | Nippon Telegr & Teleph Corp <Ntt> | コプレ−ナ線路・スロツト線路変換回路 |
| US4789840A (en) * | 1986-04-16 | 1988-12-06 | Hewlett-Packard Company | Integrated capacitance structures in microwave finline devices |
| GB2222489B (en) * | 1988-08-31 | 1992-08-12 | Marconi Electronic Devices | Waveguide apparatus |
| JP2897678B2 (ja) * | 1995-03-22 | 1999-05-31 | 株式会社村田製作所 | 誘電体共振器及び高周波帯域通過フィルタ装置 |
| JP2991076B2 (ja) * | 1995-03-28 | 1999-12-20 | 株式会社村田製作所 | 平面誘電体線路及び集積回路 |
| US5736908A (en) * | 1996-06-19 | 1998-04-07 | The Regents Of The University Of California | Waveguide-based spatial power combining array and method for using the same |
| JP3045074B2 (ja) * | 1996-07-26 | 2000-05-22 | 株式会社村田製作所 | 誘電体線路、電圧制御発振器、ミキサーおよび回路モジュール |
| JP3067675B2 (ja) * | 1997-02-27 | 2000-07-17 | 株式会社村田製作所 | 平面誘電体集積回路 |
-
1997
- 1997-02-27 JP JP9044162A patent/JP3067675B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-25 CA CA002230419A patent/CA2230419C/en not_active Expired - Fee Related
- 1998-02-26 EP EP98103379A patent/EP0862216A3/en not_active Withdrawn
- 1998-02-26 US US09/031,981 patent/US6445255B1/en not_active Expired - Fee Related
- 1998-02-27 KR KR1019980006349A patent/KR100263640B1/ko not_active IP Right Cessation
- 1998-02-27 CN CNB981053009A patent/CN1134843C/zh not_active Expired - Fee Related
-
2002
- 2002-02-08 US US10/072,533 patent/US6717492B2/en not_active Expired - Fee Related
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| US8125047B2 (en) | 2006-01-17 | 2012-02-28 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3067675B2 (ja) | 2000-07-17 |
| KR100263640B1 (ko) | 2000-08-01 |
| CA2230419C (en) | 2001-09-25 |
| CN1192594A (zh) | 1998-09-09 |
| CN1134843C (zh) | 2004-01-14 |
| US6717492B2 (en) | 2004-04-06 |
| CA2230419A1 (en) | 1998-08-27 |
| US6445255B1 (en) | 2002-09-03 |
| KR19980071789A (ko) | 1998-10-26 |
| US20020089385A1 (en) | 2002-07-11 |
| EP0862216A3 (en) | 1999-10-06 |
| EP0862216A2 (en) | 1998-09-02 |
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| JPH0210601B2 (ja) |
Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 9 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 10 |
|
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|
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