KR19980053653A - 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터 제조 방법에 관한것으로, 소정의 트랜지스터가 구비된 반도체 기판을 제공하는 단계 ; 상기 반도체 기판 상에 절연막을 형성하는 단계 ; 상기 절연막의 소정 부분을 식각하여 저장 전극용 콘택홀을 형성하는 단계 ; 상기 콘택홀이 매립되도록 전체 상부에 제 1 폴리실리콘층 및 그 상부에 희생 산화막을 형성하는 단계 ; 캐패시터 형태를 만들기 위하여 상기 희생 산화막 및 제 1 폴리실리콘층을 식각하는 단계 ; 상기 희생 산화막을 재차 식각하여 상기 제 1 폴리실리콘층의 양쪽 가장자리 상에 희생 산화막 패턴을 형성하는 단계 ; 전체 상부에 제 2 폴리실리콘층을 형성하는 단계 ; 상기 제 2 폴리실리콘층을 식각하여 상기 희생 산화막 패턴의 상면 및 상기 절연막의 가장자리 부분을 노출시키는 단계 ; 상기 희생 산화막을 제거하여 제 1 및 제 2 폴리실리콘층으로 된 캐패시터 하부 전극을 형성하는 단계 ; 전체 상부에 유전체막을 형성하는 단계 ; 및 상기 유전체막 상에 제 3 폴리실리콘층을 형성하여 캐패시터 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 보다 상세하게는, 희생 산화막을 이용하여 캐패시터의 용량을 증가시키는 캐패시터 제조 방법에 관한 것이다.
최근, 반도체 제조 기술의 발달과 더불어 반도체 메모리 소자의 수요가 급증함에 따라, 좁은 면적에 높은 캐패시턴스를 요구하는 반도체 메모리 소자의 고집적화가 요청되었으며, 반도체 메모리 소자의 고집적화에 대한 고용량을 제공하기 위하여, 캐패시터의 제조시 전극 사이에 고유전율을 갖는 유전체를 형성하거나, 전극의 면적을 확대시키는 방법 등이 제안되었다.
상기에서, 유전체로는 ONO(oxide-nitride-oxide) 또는 Ta2O5등이 이용되며, 전극 면적을 확장시키는 방법으로는 플래너 캐패시터 셀에서 스택형 또는 트랜치형의 3차원적 구조가 제안되었고, 현재는 더욱 진보된 구조인 이중 핀구조와 실린더구조가 제안되었다.
종래 플래너 구조의 저장 전극을 구비하는 캐패시터 제조 방법을 도 1A 내지 도1B를 참조하여 설명하면 다음과 같다.
도 1A를 참조하면, 소정의 트랜지스터(도시되지 않음)가 구비된 반도체 기판(1) 상에 절연막(2)을 형성하고, 반도체 기판(1)의 소정 영역이 노출되도록 상기 절연막(2)을 사진식각하여 저장 전극용 콘택 홀(3)을 형성한다.
도 1B를 참조하면, 전체 상부에 제 1 폴리실리콘층(4)을 형성하고, 이를 패터닝한다. 그리고 나서, 제 1 폴리실리콘층(4) 및 노출된 절연막(2) 상에 유전체로서 ONO막(5)을 형성한 후, 상기 ONO막(5) 상에 제 2 폴리실리콘층(6)을 형성하여 캐패시터를 제조한다.
그러나, 상기와 같은 캐패시터 제조 방법은 제조된 캐패시터의 용량이 작기 때문에 현재의 고집적 대용량의 반도체 메모리 소자에 이용하기는 부적합한 문제점이 있다.
상기 문제점을 해결하기 위한 종래 기술에 따른 이중 핀 구조의 캐패시터 제조 방법을 도 2A 내지 도 2C를 참조하여 설명하면 다음과 같다.
도 2A를 참조하면, 반도체 기판(11) 상에 절연막(12)을 소정 두께로 형성하고, 캐패시터 예정 영역에 콘택 홀을 형성한다. 그리고 나서, 전체 상부에 하부 전극을 형성하기 위한 제 1 폴리실리콘층(13)을 형성하고, 상기 제 1 폴리실리콘층(13)상에 희생 산화막(14)을 형성한다.
도 2B를 참조하면, 희생 산화막(14) 상에 마스크 패턴(도시되지 않음)을 형성하고, 그의 형태로 희생 산화막(14)을 식각하여 콘택홀 하단부의 제 1 폴리실리콘층(13)의 소정 부분을 노출시킨다. 계속해서, 희생 산화막(14) 및 노출된 제 1 폴리실리콘층(13) 상부에 상부 전극을 형성하기 위한 제 2 폴리실리콘층(15)을 형성한다.
도 2C를 참조하면, 제 2 폴리실리콘층(15) 상에 마스크 패턴(도시되지 않음)을 형성하고, 그의 형태로 제 2 폴리실리콘층(15)을 건식 식각한 후에 그 하부의 희생 산화막(14)을 소정 용액으로 습식 식각하여 제거한다. 이어서, 노출된 제 1 폴리실리콘층(13)을 마스크 패턴의 형태로 건식 식각하고, 마스크 패턴을 제거하여 이중 핀 구조의 캐패시터 전하 저장 전극(20)을 형성한다.
그러나, 상기와 같은 종래 기술은, 캐패시터의 용량을 증가시킬 수는 있지만, 캐패시터 제조 공정이 복잡하여 실제적인 생산 공정에 적용하기는 매우 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 캐패시터 용량 증가뿐만 아니라, 제조 공정을 단순화하여 실제적인 반도체 소자의 제조 공정에 적용할 수 있는 캐패시터 제조 방법을 제공하는 것을 목적으로 한다.
도 1A 및 도 1B는 종래의 제 1 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
도 2A 내지 도 2C는 종래의 제 2 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
도 3A 내지 도 3E는 본 발명에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판22 : 절연막
23 : 제 1 폴리실리콘층24 : 희생 산화막
24' : 희생 산화막 패턴25 : 제 2 폴리실리콘층
26 : ONO막27 : 제 3 폴리실리콘층
30 : 하부 전극
상기와 같은 목적은, 소정의 트랜지스터가 구비된 반도체 기판을 제공하는 단계 ; 상기 반도체 기판 상에 절연막을 형성하는 단계 ; 상기 절연막의 소정 부분을 식각하여 저장 전극용 콘택홀을 형성하는 단계 ; 상기 콘택홀이 매립되도록 전체 상부에 제 1 폴리실리콘층 및 그 상부에 희생 산화막을 형성하는 단계 ; 캐패시터 형태를 만들기 위하여 상기 희생 산화막 및 제 1 폴리실리콘층을 식각하는 단계 ; 상기 희생 산화막을 재차 식각하여 상기 제 1 폴리실리콘층의 양쪽 가장자리 상에 희생 산화막 패턴을 형성하는 단계 ; 전체 상부에 제 2 폴리실리콘층을 형성하는 단계 ; 상기 제 2 폴리실리콘층을 식각하여 상기 희생 산화막 패턴의 상면 및 상기 절연막의 가장자리 부분을 노출시키는 단계 ; 상기 희생 산화막을 제거하여 제 1 및 제 2 폴리실리콘층으로 된 캐패시터 하부 전극을 형성하는 단계 ; 전체 상부에 유전체막을 형성하는 단계 ; 및 상기 유전체막 상에 제 3 폴리실리콘층을 형성하여 캐패시터 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 캐패시터 제조 방법에 의하여 달성된다.
본 발명에 따르면, 제 1 및 제 2 폴리실리콘층 사이에 희생 산화막을 형성하고, 후속의 캐패시터 제조 공정에서 상기 희생 산화막을 제거함으로써, 간단한 공정으로 제거된 희생 산화막의 크기 만큼의 캐패시터 용량을 증가시킬 수 있다.
[실시예]
이하, 도 3A 내지 도 3E를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3A를 참조하면, 소정의 트랜지스터(도시되지 않음)가 구비된 반도체 기판(21) 상에 절연막(22)을 형성하고, 상기 절연막(22)을 사진식각하여 캐패시터 예정 영역에 저장 전극용 콘택홀을 형성한 후에, 전체 상부에 제 1 폴리실리콘층(23) 및 희생 산화막(24)을 순차적으로 형성한다. 이때, 희생 산화막(24)은 후속의 식각 공정에서 제거가 용이한 O3-PSG로 형성한다.
도 3B를 참조하면, 캐패시터의 형태를 만들기 위하여 상기 희생 산화막(24) 및 제 1 폴리실리콘층(23)을 식각하고, 재차 희생 산화막(24)을 소정 형태로 식각하여 희생 산화막 패턴(24')을 형성한다.
도 3C를 참조하면, 전체 상부에 소정 두께의 제 2 폴리실리콘층(25)을 형성하고, 상기 희생 산화막 패턴(24')이 노출되도록 제 2 폴리실리콘층(25)을 식각한다.
도 3D를 참조하면, 상기 희생 산화막 패턴(24')을 소정 화학 용액으로 제거하여 제 1 및 제 2 폴리실리콘층(23, 25)으로 된 캐패시터의 하부 전극(30)을 형성한다.
도 3E를 참조하면, 전체 상부 표면에 유전체로서 박막의 ONO막(26)을 형성하고, 상기 ONO막(26) 상에 제 3 폴리실리콘층(27)으로 된 상부 전극을 형성한다. 이 결과, 희생 산화막 패턴(24')이 제거된 부분 만큼의 캐패시터 용량이 증가된다.
이상에서와 같이, 본 발명의 캐패시터 제조 방법은, 하부 전극층을 2개의 층으로 구성하고, 이들 층 사이에 희생 산화막을 형성한 상태에서 후속의 캐패시터 제조 공정에서 상기 희생 산화막을 제거함으로써, 희생 산화막 크기 만큼의 캐패시터 용량을 증가시킬 수 있으며, 이로 인하여, 고집적 반도체 소자의 개발과 양산에 기여할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (2)
- 소정의 트랜지스터가 구비된 반도체 기판을 제공하는 단계 ;상기 반도체 기판 상에 절연막을 형성하는 단계 ;상기 절연막의 소정 부분을 식각하여 저장 전극용 콘택홀을 형성하는 단계 ;상기 콘택홀이 매립되도록 전체 상부에 제 1 폴리실리콘층 및 그 상부에 희생 산화막을 형성하는 단계 ;캐패시터 형태를 만들기 위하여 상기 희생 산화막 및 제 1 폴리실리콘층을 식각하는 단계 ;상기 희생 산화막을 재차 식각하여 상기 제 1 폴리실리콘층의 양쪽 가장자리 상에 희생 산화막 패턴을 형성하는 단계 ;전체 상부에 제 2 폴리실리콘층을 형성하는 단계 ;상기 제 2 폴리실리콘층을 식각하여 상기 희생 산화막 패턴의 상면 및 상기 절연막의 가장자리 부분을 노출시키는 단계 ;상기 희생 산화막을 제거하여 제 1 및 제 2 폴리실리콘층으로 된 캐패시터 하부 전극을 형성하는 단계 ;전체 상부에 유전체막을 형성하는 단계 ; 및상기 유전체막 상에 제 3 폴리실리콘층을 형성하여 캐패시터 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 희생 산화막은 O3-PSG인 것을 특징으로 하는 캐패시터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960072781A KR19980053653A (ko) | 1996-12-27 | 1996-12-27 | 캐패시터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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| KR19980053653A true KR19980053653A (ko) | 1998-09-25 |
Family
ID=66382796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960072781A KR19980053653A (ko) | 1996-12-27 | 1996-12-27 | 캐패시터 제조 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR19980053653A (ko) |
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1996
- 1996-12-27 KR KR1019960072781A patent/KR19980053653A/ko not_active Application Discontinuation
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