KR19980040803A - 박막 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 피모오스 박막 트랜지스터(Thin Film Transistor)에 관한 것으로, 본 발명의 목적은 공정이 단순하면서도 안정된 특성을 가질 수 있는 박막 트랜지스터를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 하부 게이트를 가지는 박막 트랜지스터의 제조방법은 제1절연층상에 제1도전층을 도포한 후 패터닝하여 소정폭의 게이트를 정의하는 과정과, 상기 결과물상에 게이트 산화막과 제2도전층을 순차적으로 도포하는 과정과, 상기 결과물상에 제2절연층을 도포한 후 상기 제2도전층까지 주입되도록 이온주입하는 과정과, 상기 결과물상에 에치백하여 상기 제2도전층의 양 측벽에 스페이서를 형성하는 과정을 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터의 제조방법

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태틱램(Static RAM)의 피모오스 박막 트랜지스터(Thin Film Transistor)에 관한 것이다.

통상적으로, 스태틱램 제품에서 대기상태(Stand-by)시 소모되는 전류를 감소시키기 위해 고부하 저항 대신 피모오스 박막 트랜지스터가 사용되어 왔다. 이러한 박막 트랜지스터의 소오스/드레인을 LDD구조가 아닌 싱글(Single) 드레인구조로 만들경우 드레인과 채널 경계(드레인 졍션에 형성되는 공핍영역 내)에 높은 전계가 형성되고, 그로 인해 터널링 전류가 유발된다. 이와 같이 유발된 터널링 전류는 스태틱 램 제품의 대기전류를 증가시키는 주 요인이 된다.

상기한 문제를 해결하기 위하여 피모오스 박막 트랜지스터에도 LDD구조를 적용한 기술이 발표되었다. 이는 1991년 발표된 Symposium on VLSI Technology Mitsubishi에 23-24쪽에 개시되어 있다. 그 결과 대기전류를 결정하는 박막 트랜지스터의 오프전류를 충분히 낮게 유지함과 동시에 높은 온 전류를 확보할 수 있는 기술이 개발되었다.

그러나, 상기 기술 역시 상부 게이트를 가지는 박막 트랜지스터인 경우에 한해서만 유용한 기술이라는 단점을 안고 있었다. 실제로 제품에 주로 사용되는 박막 트랜지스터의 형성기술이 하부 게이트 기술(상부 게이트 기술 대비 공정이 단순하며 채널 특성이 안정함)을 고려하면 LDD구조를 갖는 하부 게이트 기술이 필수불가결함을 알 수 있다.

전술한 문제점을 해결하기 위한 본 발명의 목적은 공정이 단순하면서도 안정된 특성을 가질 수 있는 박막 트랜지스터를 제공함에 있다.

본 발명의 다른 목적은 셀프 얼라인에 의한 LDD구조를 가지는 박막 트랜지스터를 제공함에 있다.

본 발명의 또 다른 목적은 하부 게이트 전극을 가지는 박막 트랜지스터를 제공함에 있다.

본 발명의 또 다른 목적은 낮은 오프 전류를 가지는 박막 트랜지스터를 제공함에 있다.

도 1 내지 도 5는 본 발명의 실시예에 따라 하부게이트를 가지는 피모오스 박막 트랜지스터를 제조하기 위한 순차적인 공정 단면도들을 나타낸 도면이다.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 1 내지 도 5는 본 발명의 실시예에 따라 하부게이트를 가지는 피모오스 박막 트랜지스터를 제조하기 위한 순차적인 공정 단면도들을 나타낸 도면이다.

도 1을 참조하면, 제1절연층(101)상에 엔형 불순물로 도핑된 제1도전층(102)을 도포한후 패터닝한다. 패터닝된 제1도전층은 박막 트랜지스터의 게이트로 사용된다.

도 2를 참조하면, 상기 결과물 전면에 박막 트랜지스터의 게이트 산화막으로 작용하는 제2절연층(103)을 도포하고 박막 트랜지스터 채널 및 박막 트랜지스터 소오스/드레인으로 사용될 제2도전층(104)을 도포한 후 패터닝한다.

도 3을 참조하면, 상기 결과물 전면에 제3절연층(105)을 도포한후 제2도전층중 영역 A에 Rp(Projected Range)가 형성되도록 이온주입 공정을 실시한다. 이온주입은 3족 불순물인 BF2 또는 B을 소오스로 하여의 도우즈(Dose)로 진행한다. 이때 에너지는 상기 영역 A(제3절연막(105)이 상대적으로 두껍게 도포되어 있는 영역)의 제2도전층(104)에 Rp가 형성되도록 정해져야 한다. 이렇게 실시된 이온주입 공정에 의해 주입되는 Rp의 깊이는 횡방향으로 도시된 실선(106)으로 나타내었다. 상기 영역 A내에 Rp가 형성된 제2도전층은 피모오스 박막 트랜지스터의 LDD영역이 된다.

도 4를 참조하면, 상기 결과물 전면의 제3절연막(105)에 대해 에치백(Etch_back) 공정을 실시하여 측벽 스페이서(107)를 형성하고, 사진공정을 실시한다. 후속공정에서 피모오스 박막 트랜지스터의 소오스/드레인 형성을 위하여 BF2를 이온주입 도펀트(Dopant)로 사용하여정도의 도우즈로 이온주입을 실시한다. 이때 에너지는 가능한한 낮게 유지하여 노출된 제2도전층(104)의 표면에 Rp가 형성되도록 한다. 소오스/드레인 형성을 위하여 이온주입된 도펀트의 Rp는 점선으로 나타내었다. 이때, 사진공정은 미스얼라인(Misalign) 또는 미스레지스트레이션(Misregistration)이 발생하더라도 크게 문제되지 않는다. 그 이유로는 첫째 포토 레지스트 패턴(108)의 에지(Edge)가 게이트로 부터 멀어질 경우 고농도로 이온주입된 소오스/드레인이 후속 열처리 공정을 거치면서 횡방향으로 충분히 확산(Diffusion)되어 LDD영역과 전기적으로 연결되며, 둘째로 포토 레지스트 패턴(108)의 에지가 게이트방향으로 가까워짐으로써 포토 레지스트 패턴(108)의 에지가 측벽 스페이서(107)상에 존재할 경우 측벽 스페이서(107)에 의해 소오스/드레인용 도펀트가 LDD영역의 농도를 추가로 상향시킬 가능성이 배제되기 때문이다.

도 5을 참조하면, 이후의 공정은 통상의 공정을 따르며, 이온주입된 도펀트들은 후속공정중 열처리 과정을 거치면서 활성화 및 확산된다. 즉 열처리 과정을 거치면 상대적으로 농도가 낮은 LDD영역(110, 110')과 소오스 및 드레인으로 사용되는 고농도층(109, 109')이 형성된다. 제2도전층중 LDD영역(110, 110')과 소오스/드레인 고농도층(109, 109')을 제외한 영역은 채널(111)이 된다.

전술한 바와 같이, 본 발명은 상부 게이트를 가지는 피모오스 박막 트랜지스터 대비 더 공정이 단순하고 안정적인 채널 특성을 가질 수 있는 이점을 가진다. 또한, 본 발명은 셀프 얼라인에 의한 LDD구조를 확보할 수 있는 이점을 가진다. 또한, 본 발명은 충분히 낮은 오프 전류를 가질 수 있는 이점을 가진다.

Claims (3)

1. 하부 게이트를 가지는 박막 트랜지스터의 제조방법에 있어서,

   제1절연층상에 제1도전층을 도포한 후 패터닝하여 소정폭의 게이트를 정의하는 과정과,

   상기 결과물상에 게이트 산화막과 제2도전층을 순차적으로 도포하는 과정과,

   상기 결과물상에 제2절연층을 도포한 후 상기 제2도전층까지 주입되도록 이온주입하는 과정과,

   상기 결과물상에 에치백하여 상기 제2도전층의 양 측벽에 스페이서를 형성하는 과정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
2. 제1항에 있어서, 상기 제1도전층은 엔형 불순물이 도핑된 도전층임을 특징으로 하는 박막 트랜지스터의 제조방법.
3. 제1항에 있어서, 상기 제2도전층은 피형 불순물이 도핑된 도전층임을 특징으로 하는 박막 트랜지스터의 제조방법.