KR19980032122A - 반도체 장치와 그 제조 방법 및 스퍼터링 장치 - Google Patents

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Abstract

반도체 장치 제조 방법은, (a) 마스크층 (13) 을 관통하여 기울어진 측벽을 가지며 역 태퍼 (taper) 형태로 형성된 개구 (13a) 를 갖는 마스크층 (13) 을 반도체 기판 (10) 의 상면상에 형성하는 단계,
(b) 제 1 스퍼터링 입사 방향 (I1) 으로 스퍼터링을 함으로서 개구 (13a) 내에서 반도체 기판 (10) 의 상면에 있는 제 1 영역에 제 1 유전체층 (14) 을 형성하는 단계, 및
(c) 제 1 스퍼터링 입사 방향 (I1) 과 상이한 제 2 스퍼터링 입사 방향 (I2) 으로 스퍼터링을 함으로서 상기 개구 (13a) 내에서 반도체 기판 (10) 의 상면에 있는 제 2 영역에 제 1 전극층 (15) 을 형성하는 단계로 이루어진다.

Description

반도체 장치와 그 제조 방법 및 스퍼터링 장치
본 발명은 GaAs 기판과 같은 반도체 기판을 갖는 반도체 소자와 기판에 형성된 커패시터에 관한 것으로, 특히 기판을 제작 하는 방법과 이 제조 방법에 적합한 스퍼터링 장치에 관한 것이다.
예를 들어, 당해 기술분야에서 알려진 종래 커패시터는 유전물이 두 메탈 전극사이에 끼어있는 MIM (Metal-Insulator-Metal) 커패시터 및 쇼트키 장벽 용량을 이용한 쇼트키 커패시터를 포함한다.
MIM 커패시터의 용량 (C) 는 (ε0) 를 진공의 유전율, (εr) 을 유전체 재료의 유전율, S 를 커패시터의 표면적, 및 d 를 전극간 거리로하는 다음식으로 표현될 수도 있다.
C = ε0εr(S/d)
대용량 커패시터를 제조 하기위해서, 큰 유전율 (εr) 의 유전체 재료가 사용 될 수도 있고, 전극간 간격이 감소될 수도 있고, 또는 커패시터 표면적 (S) 가 증가 할 수도 있다. 그러나, 큰 유전율의 유전체 재료를 사용하는 것이 일정한 재료에 한정되어 있고, 또한 전극간 거리 (d) 를 감소하는데에도 한계가 있어, 통상적인 선택 방법은 커패시터의 표면적 (S) 을 증가시키는 것이다.
그러나, 커패시터의 표면적 (S) 을 증가시키려면 칩의 면적을 증가시켜야 되고, 이것은 칩의 단가를 직접적으로 높이는 결과가 된다.
본 발명의 목적은 작은 면적이면서 큰 용량 커패시터를 갖는 반도체 장치를 제공하고, 그런 반도체 장치를 효과적으로 제조하기 위한 방법을 제공하고, 이 제조 방법에 적합한 스퍼터링 장치를 제공하는데 있다.
도 1a 는 본 발명의 제 1 실시예에 따른 반도체 장치의 회로도.
도 1b 는 도 1a 의 반도체 장치의 상면을 도시한 구조도.
도 1c 는 도 1b 에서 선 (A-A´) 의 단면도.
도 2 는 본 발명에 따른 커패시터을 형성하는 공정에 사용되는 스퍼터링 장치의 구조도.
도 3a 는 도 2 의 스퍼터링 장치에서 웨이퍼 스테이지의 상면을 도시한 확대도.
도 3b 는 도 2 의 스퍼터링 장치에서 웨이퍼 스테이지의 세로축 단면도를 도시한 확대도.
도 4a 내지 4b 는 스퍼터링 입사 방향이 스퍼터링 입사각 (θ) 및 스퍼터링 방위각 (φ) 에 의해서 규정되는 방법을 서술하기 위한 도면.
도 5 는 본 발명에 따른 커패시터를 형성하는 공정에 사용되는 스퍼터링 장치의 또다른 형태의 구조도.
도 6a 내지 6e 는 제 1 실시예에 따른 커패시터 형성 공정의 각 단계에서 의 상면을 각각 도시한 도면.
도 6f 내지 6j 는 도 6a 내지 6e 에 도시한 선 (A-A´) 의 부분도를 각각 도시한 도면.
도 7a 는 본 발명의 제 2 실시예에 따른 반도체 장치의 회로도.
도 7b 는 도 7a 의 반도체 장치의 상면을 도시한 부분도.
도 7c 는 도 7b 에서 선 (A-A´) 의 단면도.
도 8a 내지 8c 는 제 2 실시예에 따른 커패시터 형성 공정의 각 단계에서의 상면을 각각 도시한 도면.
도 8d 내지 8f 는 도 8a 내지 8c 에 나타낸 선 (A-A´) 의 단면도를 각각 도시한 도면.
*도면의주요부분에대한부호의설명*
13 : 마스크층 13a : 개구
10 , 61 : 반도체 기판 4 : 층간 절연막
3a , 53a , 14 : 유전체층 15 , 1a , 51a : 제 1 전극층
16 : 제 2 유전쳬층 17 : 제 3 전극층
30 : 웨이퍼 31 : 스퍼터링 챔버
34 , 44 : 웨이퍼 스테이지 34a : 고정 스테이지
Tr1 , Tr2 : N 채널 MES 형 트랜지스터
34b : 홀더 32b , 41c , 42c , 43c : 스퍼터링 재료
32 , 41 , 42 , 43 : 타겟 스테이지
6a : 드레인 전극 8b : 게이트 전극
C1, C2: 커패시터 7a : 소오스 전극
E1 : 접지 전원 R : 저항
10 : GaAs 기판 1a : C1의 제 1 전극
2a : C1의 제 2 전극 3a : C1의 유전체
1b : C2의 제 1 전극 2b : C2의 제 2 전극
3b : C2의 유전체 5a ~ 5g : 컨택홀
본 발명의 제 1 실시예에 따르면, 반도체 장치 제조 방법은 (a) 마스크층 (13) 을 관통하여 기울어진 측벽을 갖는 역 태퍼 형태로 형성된 개구 (13a) 를 갖는 마스크층 (13) 을 반도체 기판 (10) 의 상면상에 형성하는 단계,
(b) 제 1 스퍼터링 입사 방향 (I1) 으로 스퍼터링을 함으로서 개구 (13a) 내에서 반도체 기판 (10) 의 상면에 대한 제 1 영역에 제 1 유전체층 (14) 을 형성하는 단계, 및
(c) 제 1 스퍼터링 입사 방향 (I1) 과 상이한 제 2 스퍼터링 입사 방향 (I2) 으로 스퍼터링함으로서 개구 (13a) 내에서 상기 반도체 기판 (10) 의 상면의 제 2 영역에 제 1 전극층 (15) 을 형성하는 단계로 이루어진다.
이 방법의 바람직한 구성은, (f) 제 3 스퍼터링 입사 방향 (I3) 으로 스퍼터링함으로서 개구 (13a) 내에서 반도체 기판 (10) 의 상면의 제 3 영역에 제 2 반도체 유전체층 (16) 을 형성하는단계, 및
(g) 제 1 내지 제 3 스퍼터링 입사 방향 (I1,I2,I3) 과 상이한 제 4 스퍼터링 입사 방향 (I4) 으로 스퍼터링함으로서 개구 (13a) 내에서 반도체 기판 (10) 의 상면의 제 4 영역에 제 3 전극층 (17) 을 형성하는 단계로 이루어진다.
이 방법에서, 단계 (b), (c), (f) 및 (g) 가 요구되는 시간에 이 순서로 반복된다.
커패시터 (C1) 가 화학 혼합물 반도체 기판 (10 또는 61) 상에 형성된 반도체 장치에 있어서, 상기 커패시터는, 제 1 전극층 (1a 또는 51a), 제 1 전극층 (1a 또는 51a) 상에 형성된 유전체층 (3a 또는 53a), 유전체층 (3a 또는 53a) 상에 형성된 제 2 전극층 (2a 내지 52a) 으로 이루어진다.
본 발명의 더욱 바람직한 실시예에따르면, 스퍼터링 장치가, 스퍼터링 챔버 (31), 웨이퍼 (30) 가 세트되는 웨이퍼 스테이지 (34), 스퍼터링 재료 (32b) 가 설치된 타겟 스테이지로 이루어진다. 웨이퍼 스테이지 (34) 및 타겟 스테이지 (32) 는 스퍼터링 챔버 (31) 내에 설치된다. 웨이퍼 스테이지 (34) 는 스퍼터링 챔버 (31) 에 고정된 고정 스테이지 (34a), 및 웨이퍼 (30) 를 홀딩하고 상기 고정 스테이지 (34a) 상에서 자유회전됨으로서 스퍼터링 입사 방향을 요구되는 방향으로 만드는 움직임이 가능한 웨이퍼 홀더 (34b) 로 이루어진다.
본 발명에 따른 더욱 바람직한 실시예에 따른면, 스퍼터링 장치는 스퍼터링 챔버 (31), 웨이퍼 (30) 가 세트된 웨이퍼 스테이지 (44), 스퍼터링 재료 (41c, 42c, 43c) 가 각각 세트된 복수개의 타겟 스테이지 (41, 42, 43) 로 이루어진다.
웨이퍼 스테이지 (34) 및 타겟 스테이지 (41, 42, 43) 는 스퍼터링 챔버 (31) 내에 설치된다. 타겟 스테이지 (41, 42, 43) 는 웨이퍼 (30) 의 상면에 관련된 스퍼터링 입사 방향이 서로 다른 위치에 노출된다.
타겟 스테이지 (41, 42, 43) 중 한 개에 세트된 스퍼터링 재료 (41c, 42c 또는 43c) 는 웨이퍼 스테이지 (44) 와 타겟 스테이지 (41, 42, 43) 중 한 개와의 사이에 고주파 전압을 인가함으로서 웨이퍼 (30) 에 부착시켜, 웨이퍼 (30) 의 상면에 상기스퍼터링 재료 (41c, 42c, 43c) 를 부착시킨다.
본 발명의 바람직한 실시예를 도면을 참조하여 설명한다.
제 1 실시예
도 1a 는 본 발명의 제 1 실시예에 따른 반도체 장치의 회로도이고, 도 1b 는 도 1a 의 반도체 장치의 상면을 나타낸 부분도이고, 도 1c 는 도 1b 에서 선 (A-A´) 의 단면도이다.
이 반도체 장치는 GaAs 기판 (10) 을 구비한다.
도 1a 에 도시한 회로도는 N 채널 MES 형 트랜지스터 (Tr1 및 Tr2), 커패시터 (C1 내지 C2), 및 저항 (R) 을 포함한다. 커패시터 (C1) 는 트랜지스터 (Tr1) 의 드레인 전극 (6a) 과 트랜지스터 (Tr2) 의 게이트 전극 (8b) 사이에 D.C 성분을 자르기 위한 콘덴서로 사용된다. 커패시터 (C2) 는 또한 트랜지스터 (Tr1) 의 소스 전극 (7a) 과 접지 전원 (E1) 사이에 바이어스 저항 (R) 과 병렬로 제공되어, 바이패스 커패시터로 사용된다.
도 1b 및 1c 를 참조하여, 트랜지스터 (Tr1 내지 Tr2) 및 커패시터 (C1 내지 C2) 는 GaAs 기판 상에 형성된다. 또한 저항 (R) 이 GaAs 기판 (10) 상에 형성되지만, 그 패턴은 도 1b 내지 1c 에 도시하지 않았다. 커패시터 (C1) 는 제 1 전극 (1a) 및 제 2 전극 (2a) 사이에 유전체 (3a) 를 끼워 형성시킨 적층구조 MIM 커패시터이다. 커패시터 (C2) 는 제 1 전극 (1b) 및 제 2 전극 (2b) 사이에 유전체 (3b) 를 끼워 형성시킨 적층구조 MIM 커패시터이다.
커패시터 (C1) 의 제 1 전극 (1a) 에 대한 컨택 홀 (5a), 커패시터 (C1) 의 제 2 전극 (2a) 에 대한 컨택 홀 (5b), 커패시터 (C2) 의 제 1 전극 (1b) 에 대한 컨택 홀 (5c), 커패시터 (C2) 의 제 2 전극 (2b) 에 대한 컨택 홀 (5d), 트랜지스터 (Tr1) 의 드레인 전극 (6a) 에 대한 컨택 홀 (5e), 트랜지스터 (Tr1) 의 소오스 전극 (7a) 에 대한 컨택 홀 (5f), 트랜지스터 (Tr2) 의 게이트 전극 (8b) 에 대한 컨택 홀 (5g) 이 층간절연막 (4) 에 형성된다. 커패시터 (C1) 의 제 1 전극 및 트랜지스터 (Tr1) 의 드레인 전극 (6a) 은 금속 배선 (9a) 에 의해서 컨택 홀 (5a 내지 5e) 을 통해 접속된다. 커패시터 (C1) 의 제 2 전극 (2a) 및 트랜지스터 (Tr2) 의 게이트 전극 (8b) 이 금속 전극 (9b) 에 의해서 컨택 홀 (5b 내지 5g) 을 통해 접속된다. 커패시터 (C2) 및 트랜지스터 (Tr1) 의 소오스 전극 (7a) 이 금속 배선 (9c) 에 의해서 컨택 홀 (5c 및 5f) 을 통해 접속된다. 커패시터 (C2) 의 제 2 전극 (2b) 은 금속 배선 (9d) 에 의해서 접지 전원 (도면에 나타나지 않음) 에 접속된다. 커패시터 (C2) 의 단면 구조는 도 1c 에 나타낸 커패시터 (C1) 의 단면 구조와 동일하다.
다음으로, 커패시터를 형성에 사용되는 스퍼터링 장비를 설명한다.
도 2 는 커패시터를 형성하는데 사용하는 스퍼터링 장비의 구성도를 도시한 도면이다. 이 스퍼터링 장치에서, 스퍼터링이 웨이퍼 표면에 비스듬하게 입사 방향을 가변할 수 있다 (이하, 입사각이 웨이퍼 표면에 수직인 통상적인 수직 스퍼터링과 구별하여 사선 스퍼터링이라 한다).
도 2 에 나타낸 스퍼터링 장치는 챔버 (31) 의 내부에 있는 타겟(32), 웨이퍼 셔터 (shutter), 및 웨이퍼 스테이지 (34) 를 포함한다. 타겟 (32) 은 스퍼터링 재료 (32b) 가 장착되는 타겟 스테이지 (32a) 를 포함한다.
도 3a 는 도 2 의 스퍼터링 장치에서의 웨이퍼 스테이지 (34) 의 상면을 나타낸 확대도이고, 도 3b 는 도 2 의 스퍼터링 장치에서의 웨이퍼 스테이지의 단면 확대도이다. 도 3a 내지 3b 를 참조하여, 웨이퍼 스테이지 (34) 는 웨이퍼 스테이지의 상면에 반구 오목부가 형성되어 있고 챔버 (31) 에 고정된 고정스테이지 (34a), 고정 스테이지 (34a) 의 오목부 (34d) 와 맞물려 있는 반구 볼록부를 갖는 가동 (可動) 웨이퍼 홀더 (34b), 가동 웨이퍼 홀더 (34b) 의 평면상에 제공되어 고정된 웨이퍼 고정링 (34c) 을 포함한다. 웨이퍼 (30) 는 웨이퍼 고정링 (34c) 으로 가동웨이퍼 홀더 (34b) 의 평면에 고정되어 있다. 가동 웨이퍼 홀더 (34b) 는 웨이퍼 (30) 의 상면에 대해 요구되어지는 방향인 스퍼터링 입사 방향으로 고정핀 (35) 에 의해서 고정 스테이지 (34a) 에 고정된다.
도 4a 내지 4b 는 웨이퍼 표면 (30a) 에 상대적인 스퍼터링 입사 방향 (D2) 을 설명하기 위한 웨이퍼 (30) 의 측면도 및 평면도이다. 도 4a 내지 4b 에서, 스퍼터링 입사 방향 (D2) 은 스퍼터링 입사각 (θ) 및 방위각 (φ) 으로 설정되며, 스퍼터링 입사각 (θ) 은 웨이퍼 표면 (30a) 에 수직인 일반선 (D1) 과 스퍼터링 입사 방향 (D2) 사이의 각으로 알 수 있고, 스퍼터링 방위각 (φ) 은 웨이퍼 (30) 의 중심으로 부터 방위 평면 (OF) 으로의 방향 (D3) 과 보통선 (D1) 과 평행한 빛 광선으로 상면상에 방향 (D2) 을 투영함으로서 얻어지는 방향 (D2´) 사이의 각으로 알 수 있다 (즉, OF 방향으로부터 반시계 방향으로 형성되는 각). 도 2 에 나타낸 스퍼터링 장치에서, 스퍼터링 입사각 (θ) 은 0 도 내지 90 도 사이에서 변화될 수 있으며, 스퍼터링 방위각 (φ) 은 0 도 내지 180 사이에서 변화될 수 있다.
도 2 및 도 3a 내지 3b 에 나타낸 스퍼터링 장치에서, 스퍼터링 재료 (32b) 는 타겟 스테이지 (32a) 에 장착되고, 웨이퍼 (30) 는 가동 웨이퍼 홀더 (34b) 에 웨이퍼 고정링 (34c) 으로 장착되고, 가동 웨이퍼 홀더 (34b) 는 고정핀 (35) 을 사용하여 소정의 각으로 고정된다. 그후, 스퍼터링 재료 (32b) 는 소정의 진공 (10-1[torr] 내지 10 [torr]) 하에서 웨이퍼 (30) 의 상면 (30a) 상에 사선 스퍼터링 또는 수직 스퍼터링으로 부착되고, 소정의 유동 속도 (1 [sccm] 내지 30 [sccm]) 로 아르곤 가스를 챔버 (31) 내로 공급하고, 타겟 스테이지 (32a) 와 가동 웨이퍼 홀더 (34b) 사이에 13.56 [MHz] 의 RF 전압을 공급한다.
도 5 는 커패시터 형성에 이용되는 다른 형태의 스퍼터링 장치의 개략도이다. 이 스퍼터링 장치는 사선 스퍼터링이 실행 가능하도록 스퍼터링을 사선 바향으로 변경이 가능하다. 도 5 에 나타낸 스퍼터링 장치는, 챔버 내에 세 개의 타겟 (41, 42, 및 43), 웨이퍼 셔터 (33), 웨이퍼 스테이지 (44) 를 갖는다.
세 개의 타겟 (41, 42, 및 43) 각각은 타겟 스테이지 (41a, 42a, 및 43a) 및 타겟 셔터 (41b, 42b, 및 43b) 를 포함한다. 웨이퍼 (30) 는 웨이퍼 스테이지 (44) 에 제공된 웨이퍼 고정링 (44a) 으로 웨이퍼 스테이지 (44) 의 표면에 고정된다. 세 개의 타겟 스테이지 (41a, 42a, 및 43a) 는 서로다른 값을 갖는 스퍼터링 입사각 (θ) 과 스퍼터링 방위각 (φ) 의 위치에 장착된다. 예를들면, 타겟 스테이지 (41a) 는 θ= 0 도 위치에 장착되고, 타겟 스테이지 (42a) 는 θ= 10 도 ~ 30 도 및 φ= 90 도에 장착되고, 타겟 스테이지 (43a) 는 θ= 10 도 ~ 30 도 및 φ= 270 도에 장착된다.
도 5 의 스퍼터링 장치에서, 스퍼터링 재료 (41c) 는 타겟 스테이지 (41a) 에 장착되고, 스퍼터링 재료 (42c) 는 타겟 스테이지 (42a) 에 장착되고, 스퍼터링 재료 (43c) 는 타겟 스테이지 (43a) 에 장착되고, 웨이퍼 (30) 는 웨이퍼 스테이지 (44) 에 장착된다. 타겟 스테이지 (41) 가 예로 사용된 경우, 타겟 셔터 (41b) 및 웨이퍼 셔터 (33) 가 개봉되어, 스퍼터링 재료 (41c) 는 소정의 진공 (10-1[torr] 내지 10 [torr]) 하에서 웨이퍼 (30) 의 표면상에 수직 스퍼터링으로 부착되고, 그동안 아르곤 가스를 소정의 유동 속도로 챔버 (31) 에 공급하고, 타겟 스테이지 (41a) 및 웨이퍼 스테이지 (44) 의 단자 (41d) 사이에 13.56 [MHz] 의 RF 전압을 인가한다. 타겟 스테이지 (42a 내지 43a) 를 양극으로 충전하여 스퍼터링 재료로부터 이온을 끌어내는 것을 피하고, 타겟 (41) 로부터 스퍼터링 재료 (41c) 가 스퍼터링 재료 (42c 내지 43c) 에 고착되지 않도록 셔터 (42b 내지 43b) 를 닫는다. 타겟 (42) 이 사용되는 경우, 타겟 셔터 (42b) 및 웨이퍼 셔터 (33) 를 개봉여, 타겟 스테이지 (41a 내지 43a) 를 양극으로 충전하고, 타겟 셔터 (41b 내지 43b) 를 닫고, RF 전압을 타겟 스테이지 (42a) 와 웨이퍼 스테이지 (44) 의 단자 (42d) 사이에 인가하고, 스퍼터링 재료에 의한 스퍼터링을 웨이퍼 (30) 의 표면에 사선으로 실행한다. 또한, 도 2 또는 도 5 에 나타낸 스퍼터링 장치는 필요하다면 도 2 에 나타낸 복수개의 챔버를 포함하는 다중 챔버형이 될 수도 있다.
도 6a 내지 6j 는 제 1 실시예에 따른 커패시터를 제조하기 위한 공정을 도시한 도면이고, 도 6a 내지 6e 는 각각 상면을 나타내고, 도 6f 내지 6j 는 각각 도 6a 내지 6e 에서 라인 (A-A＇) 의 단면을 나타낸다. 도 6a 내지 6j 에 나타낸 커패시터 형성 공정에서, 마스크층 (13)(즉, 레지스트 패턴 13) 은 제 1 금속 전극층 (11) 및 하부 금속 전극층 (12) 이 형성된 GaAs 기판 (10)(즉, GaAs 웨이퍼) 상에 형성된다. 마스크층 (13) 은 패턴 에지 (edge) 가 역 테퍼 형태를 갖는 포토 레지스트를 이용하여 형성된다. 제 1 유전층 (14), 제 2 금속 전극층 (15), 제 2 유전체층 (16), 및 제 3 금속 전극층 (17) 을 다른 스퍼터링 입사 방향으로 형성시킨다. 웨이퍼 (30) 의 OF 는 도 6a 내지 6e 의 하단부, 도 6f 내지 6j 의 경우 종이 표면의 전면부로 되도록 가정한다.
도 6a 내지 6f 에서, 전기적으로 서로 분리되어 있는 제 1 금속 전극층 (11) 및 하부 금속 전극층 (12) 이 GaAs 기판 (10) 의 표면상에 형성된다. 예를들어, GaAs 기판 (10)의 전 표면에 걸쳐서 금속막을 형성하고, 스퍼터링 또는 유사공정을 하여, 그후, 금속층을 패턴화 (즉, 에칭) 하거나, 또는, 포토 레지스트 패턴이 형성된 GaAs 기판 (10) 의 표면에 금속층 막을 형성하고, 그후, 포토 레지스트를 제거하여 레지스트 패턴을 녹여, 제 1 금속 전극층 (11) 및 하부 금속 전극층 (12) 을 형성시킨다. 예를들어, 여기에 사용된 GaAs 기판 (10) 은 불순물 농도 1014를 갖는 낮게 도프된 3 인치 웨이퍼 또는 도프 되지 않은 3 인치 웨이퍼가 사용될 수도 있다.
다음으로, 개구 (13a) 를 갖는 마스크층으로서 레지스터 패턴 (13) 은 패턴 에지가 역 테퍼 형태를 갖는 포토 레지스트 (도면에 나타나지 않음) 를 이용한 패턴닝으로 형성된다. 개구 (13a) 는 제 1 금속전극 (11) 을 형성하기 위한 영역 및 하부 금속 전극을 형성하기 위한 영역을 포함한다. 마스크층 (13) 에지의 태퍼 각이 기판 (10) (즉, 웨이퍼 표면) 의 상면에서 10 도 내지 40 도의 각으로 내제되는 것이 바람직하다.
레지스트 패턴 (13) 을 형성하기 위한 포토 레지스트는 예를들어, 네거티브 형 포토레지스트 (예를들어, 상표명 : FSMR) 가 될 수도 있다.
다음으로, 소정의 두께 (9000 [Å] 내지 15000 [Å]) 를 갖는 유전체 막 (14) 은 마스크층 (13) 으로서 레직스트 패턴이 형성된 기판 (10) 의 표면상에 수직 스퍼터링으로 형성된다. 도 6f 에서, 스퍼터링 입사 방향은 화살표 (I0) 로 지시된다. 레지스트 패턴 (13) 은 제 1 금속 전극층 (11) 및 하부 금속 전극층 (12) 의 일부와 겹쳐지는 제 1 유전체막 (14) 을 형성하기 위한 마스크로서 작용한다.
예를들어, 상술한 유전체막 (14) 는 실리콘 아질산염 (SiN), 탄탈 산화물 (Ta2O5), BST (바륨, 스트론튬, 티타늄, 및 산소로 이루어진 단결정 막), 또는 STO (스트론튬, 티탄늄, 및 산소로 이루어진 단결정 막) 와 같은 강유전체 막이 될 수도 있다. 또한, 유전체 막 (14a) 은 레지스트 패턴 (13) 의 표면에 형성된다.
다음으로, 도 6b 내지 6g 는 스퍼터링 각이 θ= 10 도 내지 30 도 및 φ= 90 도인 사선 스퍼터링으로 형성된다. 도 6g 에서, 스퍼터링 입사 방향은 화살표 (I1) 에 의해서 지시된다. 이 제 2 금속 전극층 (15) 은 마스크 작용을 하는 레지스트 패턴 (13) 으로 개구 (13a) 에 형성된다. 제 2 금속 전극층 (15) 은 제 1 유전층 (14) 의 대부분의 표면 (제 1 금속 전극층 (11) 에 인접한 층 (14) 의 일부는 제외), 및 하부 금속 전극층 (12) 의 노출된 표면의 일부와 겹쳐지지만 제 1 금속 전극층 (11) 의 노출된 표면과는 겹쳐지지 않는다. 따라서, 제 2 금속 전극층 (15) 은 하부 금속 전극층 (12) 과 접촉되지만, 전기적으로 제 1 금속 전극층 (11) 으로부터 분리된다.
제 1 금속 전극층 (11), 하부 금속 전극층 (12) 및 제 2 금속 전극층 (15) 은 두 금속층, 티타늄 (Ti) 과 백금 (Pt) (이하, Ti/Pt 라함) 으로 형성될 수도 있다. Ti 층의 두께는 500 [Å] 이고, Pt 층의 두께 1000 [Å] 는 Ti 층에 형성된다. 또한, Pt 층은 평판 커패시터 전극으로 작용하고, 바로위 유전체 막이 스퍼터링으로 형성된 경우, 결정이 유전체 막과 혼합되는 것을 방지한다. 상술한 Ti/Pt 금속을 형성하는데 있어서, 도 2 또는 도 5 에 나타낸 바와 같이 다중 챔버 구성을 갖는 스퍼터링 장치는 스퍼터링에 사용될 수도 있다. 또한, 금속 전극층 (15a) 은 유전체층 (14a) 의 표면상에 형성된다.
다음으로, 도 6c 내지 6h 는 수직 스퍼터링으로 형성된 제 2 유전체층을 나타낸다. 도 6h 에서, 스퍼터링 입사각은 화살표 (I2) 에 의해서 지시된다. 이 제 2 유전체층 (16) 은 개구 (13a) 에 형성된다. 제 2 유전쳬층 (16) 은 제 2 금속층 (15) 의 대부분의 표면 (하부 전극층 (12) 와 인접한 층 (15) 의 일부는 제외) 및 제 1 유전체층 (14) 의 노출된 표면과 겹친다. 이 제 2 유전체층 (16) 이 제 1 유전체층 (14) 과 같은 유전 재료로 같은 막 두께를 갖는 것으로 가정할 수 있다. 또한, 유전층 (16a) 은 금속층 (15a) 의 표면상에 형성된다.
다음으로, 금속 전극층 (17) 은 사선 스퍼터링으로 형성되고, 스퍼터링 각 θ= 10 도 내지 30 도 및 φ= 270 도이다. 도 6g 에서, 스퍼터링 입사각은 화살표 (I3) 로 지시된다. 이 제 3 금속 전극층 (17) 은 개구 (13a) 에 형성된다. 제 3 금속 전극층 (17) 은 제 2 유전체층 (16) 의 대부분의 표면 및 제 1 금속 전극층 (11) 의 노출된 표면과 겹쳐지지만, 하부 금속 전극층 (12) 및 제 2 금속 전극층의 노출된 표면과는 겹쳐지지 않는다. 따라서, 제 3 금속 전극층 (17) 은 제 1 금속 전극층 (11) 과 접촉하게 되지만, 전기적으로 하부 금속전극층 (12) 과 분리된다. 이 제 3 금속 전극 (17) 은 제 2 금속전극 (15) 과 같은 금속으로 같은 두께를 갖는 것으로 가정한다. 또한, 금속 전극층 (17a) 이 유전체층 (16a) 의 표면상에 형성되는 것을 알 수 있다.
다음으로, 도 6d 내지 6i 에서, 레지스트 패턴 (16) 은 그것을 녹임으로서 제거된다. 그후, 레지스트 (13) 의 표면상에서 금속층(15a 내지 17a) 및 유전체층 (14a 내지 16a) 이 함께 제거되고, 금속 전극층 (11), 하부 금속 전극층 (12), 제 1 유전체층 (14), 졔 2 금속 전극층 (15), 제 2 유전체층 (16), 및 제 3 금속 전극층 (17) 으로 이루어진 적층 구조를 갖는 커패시터가 존속된다. 이 커패시터가 도 1 의 커패시터로 사용된 경우, 제 1 금속 전극층 및 제 3 금속 전극층 (17) 이 제 1 전극 (1a) 을 형성하고, 하부 금속 전극층(12) 및 제 2 금속 전극층 (15) 이 제 2 전극 (2a) 을 형성하고, 제 1 유전체층 (14) 및 제 2 유전체층 (14) 및 제 2 유전체층 (16) 이 유전체 (3a) 를 형성한다.
다음으로, 도 6e 내지 6j 에서, 층간 절연막 (18) 은 플라즈마 CVD 또는 그와 같은 것으로 전 표면에 걸쳐 형성된다. 예를들어, 층간 절연막 (18) 은 실리콘 아질산염 (SiN) 막이 될 수도 있다. 제 1 금속 전극층 (11) 에 컨택홀 (19a) 및 하부 금속 전극층 (12) 에 컨택홀 (19b) 은 층간 절연막 (18) 에 형성되고, 접속 배선은 이 컨택홀 (19a 내지 19b) 을 통해서 부착된다. 이 커패시터가 도 1 의 커패시터 (C1) 로 사용되는 경우, 컨택홀 (19a) 은 컨택홀 (5a) 에 대응하고, 컨택홀(19b) 을 컨택홀 (5b) 에 대응된다.
제 1 실시예에 따르면, 제 3 금속 전극층 및 제 2 유전체층을 갖는 적층구조 커패시터를 제공함을로서, 커패시터의 유효 표면적 (S) 이 증가한다. 특히, 커패시터의 유효표면적 (S) 은 패턴 점유 면적에 대해 상대적으로 거의 2 배 증가한다.
더욱이, 커패시터 형성 공정에서 마스크로 레지스터 패턴 (13) 을 사용함으로서 및 각 층을 형서하기위해 스퍼터링 입사각을 변화시킴으로서, 제 1 유전체층 (14), 제 2 금속 전극층 (15), 제 2 유전체층 (16), 및 제 3 금속 전극층 (17) 이 순차적으로 스퍼터링에 의해서 형성된다. 따라서, 에칭 방법이 이용되는 경우와 마찬가지로 각 층을 형성하기 위하여 스퍼터링, 패터닝, 에칭, 및 레지스트 제거 단계가 불필요하기 때문에, 공정이 단순화되고, 커패시터가 효과적으로 형성될 수 있다.
더욱이, 도 2 또는 도 5 에 나타낸 스퍼터링 장치를 사용함으로서, 사선 스퍼터링은 요구되는 스퍼터링 입사각에서 실행되는 것이 용이하다.
상술한 제 1 실시예에서, 2 층을 갖는 경우를 설명했지만, 층의 수가 2 개로 한정되는 것은 아니라는 것으로 이해되어져야 한다. n 층의 커패시터가 형성되는 경우, 커패시터의 유효 표면적 (S) 이 패턴 점유 면적에 대해 상대적으로 거의 n 배 증가할 수도 있이므로, 커패시터의 용량은 종래 경우의 커패시터 보다도 n 배가 된다.
더욱이, 층간 절연막에 형성된 컨택홀을 통해 금속 전극과 금속배선을 접속함으로서, 커패시터가 외부 회로 (도 1 에서의 트랜지스터 Tr1, Tr2) 에 접속되지만, 또한, 제 1 금속전극층 (11) 및 하부 금속전극층 (12) 은 외부회로에 접속될 수도 있고, 이러한 경우에, 층간 절연막 형성후에 배선 단계가 생략될 수도 있다.
또한, 제 1 금속 전극층 (11) 및 하부 금속 전극층 (12) 형성이 필요한 GaAs 반도체 기판 (10) 의 표면의 일부분에 이온 주입 또는 기상성장 기술로 전기적인 전도 영역이 형성 될 수도 있고, 이 전기적인 전도 영역은 제 1 금속 전극층 및 하부 금속 전극층으로 사용된다.
제 2 실시예
도 7a 는 본 발명의 제 2 실시예에 따른 반도체 장치의 회로도이고, 도 7b 는 도 7a 의 반도체 장치의 상면을 부분적으로 나타내고, 도 7c 는 도 7b 에서 선 (A-A´) 의 단면도이다.
이 반도체 장치는 GaAs 기판을 이용한다. 더욱이, 도 7a 는 도 1a 와 같다.
도 7b 내지 7c 에서, 트랜지스터 (Tr1, Tr2) 및 커패시터 (C1, C2) 는 GaAs 기판 (60) 상에 형성된다. 또한, 저항 (R) 은 GaAs 층에 형성되지만, 그 패턴은 도면에 나타나지 않는다. 커패시터 (C1) 는 제 1 전극 (51a) 및 제 2 전극 (52a) 사이에 유전체 (53a) 를 끼워 형성시킨 MIM 커패시터이다. 커패시터 (C2) 는 제 1 전극 (2b) 및 제 2 전극 (52b) 사이에 유전체 (53b) 를 끼워 형성시킨 MIM 커패시터이다.
커패시터 (C1) 의 제 1 전극 (51a) 은 트랜지스터 (Tr1) 의 드레인 전극 (6a) 과 접속되고, 커패시터 (C1) 의 제 2 전극 (25a) 이 트랜지스터 (Tr2) 의 개이트 전극 (8b) 에 접속된다. 커패시터 (C2) 의 제 1 전극 (51b) 은 트랜지스터 (Tr1) 의 소스 전극 (7a) 에 접속되고, 커패시터 (C2) 의 제 2 전극 (52b) 은 접지전원 (E1) (도면에는 나타나지 않음) 에 접속된다. 커패시터 (C2) 의 단면 구조는 도 7c 에 나타낸 커패시터의 구조와 같다.
커패시터 (c1) 에서 접지 전위를 제 1 전극 (51a) 에 및 부전위를 제 2 전극 (52a) 에 인가함으로서, 트랜지스터 (Tr1) 의 사이드 게이트 효과가 나타나고, 트랜지스터의 출력 왜곡이 없어진다.
다음으로, 제 2 실시예에 따른 커패시터의 형성을 설명한다. 이 형성 공정에서, 도 2 또는 도 5 에 나타낸 사선 스퍼터링이 가능한 스퍼터링 장치는 제 1 실시예에서와 마찬가지로 사용된다.
도 8a 내지 8f 는 제 2 실시예에 따른 커패시터 제조 공정을 나타낸 도면이고, 도 8a 내지 8c 에서는 패턴 상면을 나타내고, 도 8d 내지 8f 는 각각 도 8a 내지 8c 에서 선 (A-A´) 의 단면을 나타낸다. 도 8 에 도시한 커패시터 형성 공정에서, 마스크층 (63) (즉, 레지스트 패턴 (63)) 은 패턴 에지가 역태퍼 형태를 갖는 포토레지스트를 이용함으로서 형성된다. 도 7a 의 트랜지스터 (Tr1) 의 드레인 전극 (6a) 에 접속된 제 1 금속 전극을 형성하는 GaAs 기판 (60) (GaAs 웨이퍼) 상에서, 상이한 스퍼터링 각을 사용함으로서, 제 1 유전체층, 제 2 전극층, 제 2 유전체층, 제 3 금속 전극층 및 제 3 유전체층이 적층된다. 레지스트 패턴을 제거한 후, 도 7 의 트랜지스터 (Tr2) 의 게이트 전극 (8a) 에 접속된 제 4 금속 전극층을 적층시킨다. 웨이퍼의 OF 는 도 8a 내지 8c 의 하부에 및 도 8d 내지 8f 에대해 종이 전면부에 위치하는 것으로 가정한다.
도 8a 내지 도 8d 에서, 제 1 금속 전극층 (61) 은 GaAs 기판 (60) (GaAs 웨이퍼) 의 표면상에서, 스퍼터링, 패터닝, 및 에칭 단계 또는 패터닝, 스퍼터링, 및 제거 단계에 의해서 형성된다. 예를들어, GaAs (60) 는 제 1 실시예와 마찬가지로 될 수도 있다.
다음으로, 제 1 금속 전극층 (61) 의 영역을 구성하는 개구 (63a) 를 갖는 레지스터 패턴 (63) 은 포토레시스터를 사용하여 패터닝함으로서 형성된다. 웨이퍼 표면에 대한 레지스트 패턴 (63) 의 에지 태퍼 각은 10 도 내지 40 도로 하는 것이 바람직하다. 예를들어, 상기 포토레지스트는 제 1 실시예에서 이용되는 것과 같다.
다음으로, 소정의 유전체막 두께 (9000Å 내지 15000Å) 는 레지스트 패턴 (63) 이 형성된 기판 (60) 의 표면상에 수직 스퍼터링 (스퍼터링 입사각 θ= 0 도) 에 의해서 형성됨으로서, 개구 (63a) 에서 제 1 금속 전극층 (61) 과 겹쳐지는 제 1 유전체층 (64) 을 형성한다. 예를들어, 이 유전체층 막은 제 1 실시예에서 이용된 것과 같다.
다음으로, 스퍼터링 입사각 (θ) 이 10 도 내지 30 도의 범위내에 있고 스퍼터링 방위각 (φ) 이 90 도인 사선 스퍼터링으로 전극층을 형성함으로서, 개구 (63a) 에 제 2 금속 전극층 (65) 을 형성한다. 이 제 2 금속 전극층 (65) 은 제 1 유전체층 (64) (제 1 금속 전극층 (61) 에 인접한 층 (64) 의 일부는 제외함) 의 대부분의 표면과 겹쳐지지만, 제 1 금속 전극층 (61) 의 노출된 표면과는 겹쳐지지 않는다. 따라서, 제 2 금속 전극층 (65) 은 제 1 금속 전극층 (61) 으로부터 전기적으로 분리된다.
예를들어, 제 1 금속전극층 (61) 및 제 2 금속 전극층 (65) 이 제 1 실시예에서와 같이 Ti/Pt 금속으로 형성될 수도 있다. Ti 막과 Pt 막의 두께는 각각 500 [Å] 과 1000 [Å] 이다.
다음으로, 유전체 막은 수직 스퍼터링으로 형성되고, 제 2 유전체 층 (66) 은 유전체 막에 의해 개구 (63a) 에 형성된다. 이 제 2 유전체층 (66) 은 제 2 금속층 (65) 의 대부분의 표면 및 제 1 유전체층 (64) 의 노출된 표면과 겹쳐진다.
다음으로, 스퍼터링 입사각 (θ) 이 10 도 내지 30 도 범위에 있고 스퍼터링 방위각 (φ) 은 270 도인 사선 스퍼터링으로 전극층을 형성한다. 이 제 3 전극층 (67) 은 개구 (63a) 에 형성된다. 제 3 금속 전극층 (67) 은 제 2 유전체층 (66) 의 대부분의 표면 및 제 1 금속 전극층 (61) 의 노출된 표면과 겹쳐지지만, 제 2 금속 전극층의 노출된 표면과는 겹쳐지지 않는다. 또한, 유전체막은 수직 스퍼터링에 의해서 형성되고, 유전체막에 의해서 제 3 유전체층 (68) 이 개구 (13a) 에 형성된다.
다음으로, 도 8b 내지 도 8e 에서, 레지스트 패턴 (63) 은 이것을 녹임으로서 제거되어, 개구 (69) 를 갖는 또다른 래지스트 패턴 (69) 이 형성된다. 이 레지스트 패턴 (69) 은 제 4 금속 전극층 (70) 을 형성하고 제 4 금속전극층 (70) 을 트랜지스터 (Tr2) 의 게으트 전극 (8b) 과 접속하기 위해 사용된다 (이하 설명함). 따라서, 개구 (69a) 는 트랜지스터 (Tr2) 의 개이트 전극 (8b) 에 도달하는 영역을 포함한다. 또한, 개구 (69a) 는 제 2 금속 전극층 (65) 의 노출된 표면 영역을 포함하지만, 제 1 금속 전극층 (61) 및 제 3 금속 전극층 (67) 의 노출된 표면 영역은 포함하지 않는다.
다음으로, 개구 (69a) 에서 제 4 금속 전극층 (70) 을 형성하기 위해 수직스퍼터링 또는 진공 증착에 의해 형성된다. 제 4 금속 전극층 (70) 은 제 3 유전체층 (68) 의 노출된 표면 및 제 2 금속 전극층 (67) 의 노출된 표면과 제 4 금속 전극 (70) 이 겹쳐지지만 제 1 금속 전극층 (61) 및 제 3 금속 전극층 (67) 의 노출된 표면적과 결합되지 않는다. 또한, 제 4 금속 전극층 (70) 은 트랜지스터 (Tr2) 의 게이트 전극 (8b) 의 노출된 표면과 겹쳐 진다 (접속된다).
다음으로, 도 8c 내지 도 8f 에서, 레지스트 패턴 (69) 은 이것을 녹임으로서 제거된다. 이러한 방법으로, 제 1 금속 전극 (61), 제 1 유전체층 (64), 제 2 금속 전극층 (65), 제 2 유전체층 (66), 제 3 금속 도체층 (67), 제 3 유전체층 (68) 및 제 4 금속 전극 (70) 으로 구성된 적층 구조를 갖는 커패시터가 형성된다. 이 커패시터가 커패시터 (C1) 로 사용되는 경우, 홀수 금속 전극층은 제 1 전극 (51a) 을 구성하고, 짝수 금속층은 제 2 금속 전극 (52a) 을 구성하고, 제 1 내지 제 3 유전체층은 유전체 (3a) 를 구성한다.
제 2 실시예에 따라서, 제 4 금속 전극층 및 제 3 유전체층을 구성하는 적층구조 커패시터를 부여함으로서, 커패시터의 유효표면적 (S) 이 증가한다. 특히, 커패시터의 유효 표면적 (S) 은 커패시터의 패턴 점유 면적에 대하여 3 배의 효과로 증가할 수 있다. 따라서, 커패시터의 용량은 같은 패턴 점유 면적에 대해 거의 3 배로 증가한다.
더욱이, 스퍼터링 입사각이 각 막을 형성하는데 변화하는 커패시터 형성 공정에서 마스크로서 레지스트 패턴 (63) 을 사용하여, 제 1 유전체층 (64), 제 2 금속 전극층 (65), 제 2 유전체층 (66) 및 제 3 금속 전극층 (67) 이 스퍼터링에 의해서 순차적으로 형성된다. 따라서, 각 층을 형성하기 위해서 에칭 방법이 사용되는 경우와 같은, 스퍼터링, 패터닝, 에칭, 및 레지스트 제거를 실행하는 것이 불필요하기 때문에 공정이 단순화된다.
더욱이, 제 1 금속 전극 (61) 및 제 4 금속 전극 (70) 을 외부 회로 (도 7 에서, 트랜지스터 (Tr1 , Tr2)) 에 접속하도록 배열함으로서, 층간 절연막을 형성한 후의 배선 단계가 생략될 수 있다.
커패시터 (C1) 에서, 제 1 전극 (51a) 에 접지전위를 제 2 전극 (52a) 에 부전위를 인가함으로서, 트랜지스터 (Tr1) 의 사이드 게이트 효과가 없어지고, 트랜지스터 출력의 왜곡을 피할 수 있다.
상기 제 2 실시예에서, 커패시터의 적층의 수는 3 이지만, 적층의 수가 이에 한정되는 것이 아니라는 것으로 이해되어져야 한다.
더욱이, 제 1 실시예와 같이 외부 회로에 연결이 또한 층간 절연막 형성후에 실행될 수도 있다.
또한, 제 1 금속 전극층 (61) 의 형성이 요구되는 GaAs 반도체 기판 (60) 의 표면 일부에 이온 주입 또는 기상 성장법으로 전기적인 전도 영역이 형성될 수도 있고, 이 전기적인 전도 영역은 제 1 금속 전극층과 마찬가지로 사용된다.
이상 설명한 본 발명의 반도체 장치에 따르면, n 층 커패시터를 갖는 경우에 커패시터의 실효 면적 (S) 을 커패시터의 점유 면적에 비하여 거의 n 배로 커지는 효과가 있고, 종래와 동등한 패턴의 점유 면적에 커패시터 용량을 거의 n 배로 증대시키는 효과가 있다.
또한 반도체 장치에 따르면, 제 1 전극층에 접지전위를 인가하고 제 2 전극층에 부전위를 인가하는 하는 것에 있어서, 사이드 게이트 효과가 나타나고 트랜지스터의 출력의 왜곡을 방지하는 효과가 있다.
또한 반도체 장치의 제조 방법에 따르면, 스퍼터링 입사각을 각 층을 이루는 막에 따른 가변 스퍼터링이 가능하고, 커패시터의 각 층을 스퍼터링 공정으로 순차적으로 적층을 형성하는 것이 가능하고, 에칭 방법이 용이한 경우에, 각 층을 형성하는 스퍼터링, 패터닝, 에칭, 및 레지스트 제거 등의 공정을 실시할 필요가 없고, 적층 형성 공정을 간략화하는 것이 가능하고, 적층 구조 커패시터를 효율이 좋게 형성하는 효과가 있다.
또한 본 발명의 스퍼터링 장치에 따르면, 임의의 스퍼터링 입사각에 용이하도록 사선 스퍼터링을 실시하는 것이 좋은 효과가 있다.

Claims (23)

  1. (a) 마스크층 (13) 이 역 태퍼 형태로 개구 (13a) 를 형성하기 위해 마스크층 (13) 을 관통하여 기울어진 측벽을 갖는 개구 (13a) 를 갖도록 반도체 기판 (10) 의 상면상에 상기 마스크층 (13) 을 형성하는 단계,
    (b) 제 1 스퍼터링 입사 방향 (I1) 으로 스퍼터링을 함으로서 상기 개구 (13a) 내에서 상기 반도체 기판 (10) 의 상기 상면에 대한 제 1 영역에 제 1 유전체층 (14) 을 형성하는 단계, 및
    (c) 상기 제 1 스퍼터링 입사 방향 (I1) 과 상이한 제 2 스퍼터링 입사 방향 (I2) 으로 스퍼터링함으로서 상기 개구 (13a) 내에서 상기 반도체 기판 (10) 의 상기 상면의 제 2 영역에 제 1 전극층 (15) 을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 단계 (a) 이전에, 상기 반도체 기판 (10) 의 상기 상면상에 금속 전극층 (11 , 12) 을 형성하는 단계 (d) 를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서, 상기 단계 (d) 가 에칭을 이용하여 처리되는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1 항에 있어서, 상기 단계 (a) 전에 상기 반도체 기판 (10) 의 상기 상면내에 전도 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서, 상기 단계 (e) 는 이온 주입법을 이용하여 처리되는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 4 항에 있어서, 상기 단계 (e) 가 기상 성장을 이용하여 처리되는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    (f) 제 3 스퍼터링 입사 방향 (I3) 으로 스퍼터링함으로서 상기 개구 (13a) 내에서 상기 반도체 기판 (10) 의 상기 상면의 제 3 영역에 제 2 유전체층 (16) 을 형성하는단계, 및
    (g) 상기 제 1 내지 제 3 스퍼터링 입사 방향 (I1,I2,I3) 과 상이한 제 4 스퍼터링 입사 방향 (I4) 으로 스퍼터링함으로서 상기 개구 (13a) 내에서 상기 반도체 기판 (10) 의 상기 상면의 제 4 영역에 제 3 전극층 (17) 을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 7 항에 있어서, 상기 단계 (b), (c), (f) 및 (g) 는 순차로 요구되는 시간에 반복되는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 7 항에 있어서, 상기 제 1 및 제 3 스퍼터링 입사 방향 (I1, I3) 이 상기 반도체 기판 (10) 의 상기 상면에 수직인 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 7 항에 있어서, 상기 제 2 스퍼터링 입사 방향 (I2) 과 상기 반도체 기판 (10) 의 상기 상면에 수직인 일반선 사이의 입사각은 10 도 내지 30 도의 범위내에 있고, 상기 제 4 스퍼터링 입삭각 방향 (I4) 및 상기 일반선 사이의 입사각이 10 도 내지 30 도의 범위내에 있고, 상기 제 2 스퍼터링 입사 방향 (I2) 및 상기 제 4 스퍼터링 입사 방향 (I4) 이 상기 일반선에 관하여 서로 역으로 되는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 커패시터 (C1) 가 화학적 화합물 반도체 기판상에 형성된 반도체 장치에 있어서, 상기 커패시터는,
    제 1 전극층 (1a 또는 51a),
    상기 제 1 전극층 (1a 또는 51a) 상에 형성된 유전체층 (3a 또는 53a), 및
    상기 유전체층 (3a 또는 53a) 상에 형성된 제 2 전극층 (2a 또는 52a) 으로 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 제 1 전극층 (51a), 상기 유전체층 (53a), 상기 제 2 전극층 (52a) 및 상기 유전체층 (53a) 이 순차로 서로간의 상면에 배치되는 것을 특징으로 하는 반도체 장치.
  13. 제 10 항에 있어서, 상기 커패시터 (C1) 는 D.C. 성분 전류를 제거하는 기능을 갖는 것을 특징으로 하는 반도체 장치.
  14. 제 10 항에 있어서, 상기 반도체 장치는 상기 반도체 기판 (10 또는 60) 상에 각각 형성된 제 1 트랜지스터 (Tr1) 및 제 2 트랜지스터 (Tr2) 를 더구비하고,
    상기 제 1 전극층 (1a 또는 51a) 의 일단은 상기 제 1 트랜지스터 (Tr1) 에 전기적으로 접속되고, 상기 제 2 전극층 (2a 내지 52a) 의 일단은 상기 제 2 트랜지스터 (Tr2) 에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서, 상기 제 1 전극층 (1a 내지 51a) 의 상기 일단은 상기 제 1 트랜지스터 (Tr1) 의 소오스에 전기적으로 접속되고, 상기 제 2 전극층 (2a 또는 52a) 의 상기 일단은 상기 제 2 트랜지스터 (Tr2) 의 게이트에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서, 접지 전위가 상기 제 1 전극층 (1a 내지 51a) 에 인가되고, 부전위가 상기 제 2 전극층 (2a 또는 52a) 에 인가되는 것을 특징으로 하는 반도체 장치.
  17. 제 10 항에 있어서,
    상기 화학적 화합물 반도체는 GaAs 기판이고,
    상기 유전체층은 실리콘 질화물막, 탄탈 산화막, BST 및 STO 로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  18. 제 10 항에 있어서, 상기 전극층이 티타늄층 및 백금층을 포함하는 적층인 것을 특징으로 하는 반도체 장치.
  19. 스퍼터링 챔버 (31),
    웨이퍼 (30) 가 세트되는 웨이퍼 스테이지 (34), 및
    스퍼터링 재료 (32b) 가 세트되는 타겟 스테이지 (32) 로 이루어지고,
    상기 웨이퍼 스테이지 (34) 및 상기 타겟 스테이지 (32) 는 상기 스퍼터링 챔버 (31) 내에 설치되며,
    상기 웨이퍼 스테이지 (34) 는,
    상기 스퍼터링 챔버 (31) 에 고정된 고정 스테이지 (34a), 및
    상기 웨이퍼 (30) 를 홀딩하고 상기 고정 스테이지 (34a) 상에서 자유회전됨으로서 스퍼터링 입사 방향을 요구되는 방향이 되도록 하는 가동 웨이퍼 홀더 (34b) 로 이루어지는 것을 특징으로 하는 스퍼터링 장치.
  20. 제 19 항에 있어서, 상기 고정 스테이지 (34a) 가 고정 스테이지의 상면에 반구 오목부 (34d) 를 구비하고,
    상기 가동 웨이퍼 홀더 (34b) 는 상기 오목부 (34d) 와 맞물리는 반구 형태의 돌출부를 갖는 것을 특징으로 하는 스퍼터링 장치.
  21. 스퍼터링 챔버 (31),
    웨이퍼 (30) 가 세트되는 웨이퍼 스테이지 (44), 및
    스퍼터링 재료 (41c, 42c, 43c) 가 각각 세트되는 복수개의 타겟 스테이지 (41, 42, 43) 로 이루어지며,
    상기 웨이퍼 스테이지 (34) 및 상기 타겟 스테이지 (41, 42, 43) 는 상기 스퍼터링 챔버 (31) 내에 설치되며, 상기 타겟 스테이지 (41, 42, 43) 는 상기 웨이퍼 (30) 의 상면에 관련된 스퍼터링 입사 방향이 서로 다른 위치에 배치되고,
    상기 웨이퍼 스테이지 (44) 와 상기 타겟 스테이지 (41, 42, 43) 중 한 개와의 사이에 고주파 전압을 인가하여, 상기 타겟 스테이지 (41, 42, 43) 중 한 개에 세트된 스퍼터링 재료 (41c, 42c 또는 43c) 가 상기 웨이퍼 (30) 에 증착됨으로서, 상기 웨이퍼 (30) 의 상기 상면에 상기 스퍼터링 재료 (41c, 42c, 43c) 가 증착되는 것을 특징으로 하는 스퍼터링 장치.
  22. 복수개의 상기 제 19 항의 스퍼터링 챔버로 이루어지는 것을 특징으로 하는 다중 챔버형 스퍼터링 장치.
  23. 복수개의 상기 제 21 항의 스퍼터링 챔버로 이루어지는 것을 특징으로 하는 다중 챔버형 스퍼터링 장치.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7034353B2 (en) * 1998-02-27 2006-04-25 Micron Technology, Inc. Methods for enhancing capacitors having roughened features to increase charge-storage capacity
US6682970B1 (en) 1998-02-27 2004-01-27 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6150706A (en) 1998-02-27 2000-11-21 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6177305B1 (en) * 1998-12-17 2001-01-23 Lsi Logic Corporation Fabrication of metal-insulator-metal capacitive structures
US6255122B1 (en) * 1999-04-27 2001-07-03 International Business Machines Corporation Amorphous dielectric capacitors on silicon
KR100398570B1 (ko) * 2001-04-19 2003-09-19 주식회사 하이닉스반도체 강유전체 커패시터의 제조방법
KR100393975B1 (ko) * 2001-04-19 2003-08-06 주식회사 하이닉스반도체 반도체 소자의 강유전체 커패시터 제조 방법
US20030006480A1 (en) * 2001-06-29 2003-01-09 Jenny Lian MIMCap with high dielectric constant insulator
KR100439772B1 (ko) * 2002-08-21 2004-07-12 주식회사 하이닉스반도체 반도체 메모리장치의 커패시터 제조 방법
US6716692B1 (en) * 2003-05-20 2004-04-06 Via Technologies, Inc. Fabrication process and structure of laminated capacitor
TWI228807B (en) * 2003-07-01 2005-03-01 Advanced Semiconductor Eng Wafer level passive component
US20050082592A1 (en) * 2003-10-16 2005-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Compact capacitor structure having high unit capacitance
JP4336320B2 (ja) 2005-02-25 2009-09-30 キヤノンアネルバ株式会社 ウエハホルダ
US7109090B1 (en) * 2005-03-07 2006-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pyramid-shaped capacitor structure
KR100801849B1 (ko) * 2006-08-29 2008-02-11 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 및 그 제조 방법
US20120132522A1 (en) * 2007-07-19 2012-05-31 Innovative Micro Technology Deposition/bonding chamber for encapsulated microdevices and method of use
WO2009157341A1 (ja) * 2008-06-25 2009-12-30 キヤノンアネルバ株式会社 スパッタリング装置及びその制御用プログラムを記録した記録媒体
JP5666162B2 (ja) * 2010-04-14 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US9219110B2 (en) 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9368392B2 (en) 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9425061B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer cap layer to improve MIM structure performance
TWI709248B (zh) * 2015-12-10 2020-11-01 聯華電子股份有限公司 電容及其製作方法
CN105655257A (zh) * 2016-01-13 2016-06-08 深圳市华星光电技术有限公司 薄膜晶体管结构的制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57153070A (en) * 1981-03-18 1982-09-21 Sakura Color Prod Corp Ink backflow preventing agent composition for writing utensils
JPS57193070A (en) * 1981-05-23 1982-11-27 Nippon Telegr & Teleph Corp <Ntt> Forming method for gate electrode of schottky junction gate type field effect transistor
JPS58110671A (ja) * 1981-12-24 1983-07-01 Tanaka Kikinzoku Kogyo Kk 混合薄膜スパツタリング方法及びその装置
JPS625548A (ja) * 1985-07-01 1987-01-12 Hitachi Ltd イオンビ−ム加工装置
US4664935A (en) * 1985-09-24 1987-05-12 Machine Technology, Inc. Thin film deposition apparatus and method
JPS63208278A (ja) * 1987-02-25 1988-08-29 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPH01184943A (ja) * 1988-01-20 1989-07-24 Clarion Co Ltd 集積回路内蔵用積層コンデンサの製法
US5262029A (en) * 1988-05-23 1993-11-16 Lam Research Method and system for clamping semiconductor wafers
US4959705A (en) * 1988-10-17 1990-09-25 Ford Microelectronics, Inc. Three metal personalization of application specific monolithic microwave integrated circuit
US5186718A (en) * 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5005102A (en) * 1989-06-20 1991-04-02 Ramtron Corporation Multilayer electrodes for integrated circuit capacitors
JP2790661B2 (ja) * 1989-07-10 1998-08-27 沖電気工業株式会社 スパッタ装置
JPH04144166A (ja) * 1990-10-04 1992-05-18 Nippon Philips Kk 分布しきい値型電界効果トランジスタ
US5286296A (en) * 1991-01-10 1994-02-15 Sony Corporation Multi-chamber wafer process equipment having plural, physically communicating transfer means
JPH04369861A (ja) * 1991-06-19 1992-12-22 Matsushita Electric Ind Co Ltd 化合物半導体集積回路用容量素子の製造方法
KR100279763B1 (ko) * 1992-11-12 2001-03-02 조셉 제이. 스위니 저열팽창 클램프 장치 및 클램핑 방법
US5406122A (en) * 1993-10-27 1995-04-11 Hughes Aircraft Company Microelectronic circuit structure including conductor bridges encapsulated in inorganic dielectric passivation layer
US5711858A (en) * 1994-04-12 1998-01-27 International Business Machines Corporation Process for depositing a conductive thin film upon an integrated circuit substrate
JPH08239765A (ja) * 1995-02-28 1996-09-17 Hitachi Ltd マルチチャンバースパッタリング装置
US5667592A (en) * 1996-04-16 1997-09-16 Gasonics International Process chamber sleeve with ring seals for isolating individual process modules in a common cluster
US6013538A (en) * 1997-11-24 2000-01-11 The Trustees Of Princeton University Method of fabricating and patterning OLEDs

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Publication number Publication date
US6207499B1 (en) 2001-03-27
EP0836224A3 (en) 1999-09-29
EP0836224A2 (en) 1998-04-15
US20030089602A1 (en) 2003-05-15
US20010027020A1 (en) 2001-10-04
US5903023A (en) 1999-05-11
JPH10116964A (ja) 1998-05-06

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