KR19980019719A - 노이즈를 방지하기 위한 데이타 출력 드라이버회로를 가지는 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 턴온시 발생하는 노이즈를 방지하기 위한 데이타 출력 드라이버회로를 가지는 반도체 메모리 장치에 관한 것으로, 데이타 출력 드라이버회로의 트랜지스터들을 턴온시킬때 그 트랜지스터들의 문턱전압을 턴온시켜 초기에 문턱전압 만큼 풀다운시키고 일정시간 후 이를 풀업회로 100에 의해 풀 VCC까지 풀업시킴으로서 상기 내부 노이즈를 방지할 수 있는 효과가 있다.

Description

노이즈를 방지하기 위한 데이타 출력 드라이버회로를 가지는 반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이타 출력 드라이버회로의 턴온 동작시 발생하는 내부 노이즈를 방지하기 위한 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리의 칩이 고집적화 또는 고속화, 저전원화 되어감에 따라 메모리 설계에 있어 고려해야할 문제가 많아지고 있다. 특히 저전원화 또는 고속화 제품은 데이타 출력의 천이시 발생하는 내부 노이즈로 인하여 오동작을 하는 문제점이 있다.

따라서, 이러한 문제를 해소코자 현재는 데이타 출력 드라이버회로의 구성 트랜지스터의 크기를 각기 감소하는 방법과, 그 트랜지스터들을 제어하여 그 트랜지스터의 라이징 타임을 조절하는 방법 그리고, 그 트랜지스터들의 전체 크기를 분산하여 시간간격을 주고 턴온 시키는 방법들이 사용된다.

도 1은 종래 기술의 일실시예에 따른 데이타 출력 드라이버회로를 보인 도면이다. 도 1을 참조하면, 출력 드라이버회로는 메인 데이타 라인 MDL의 도출되는 신호를 일측에 입력하고 라이징 타임을 조절하기 위한 제어신호 POUTb를 타측에 입력으로 하는 낸드게이트 2와, 이의 출력신호를 인버터 4로 하여금 인버팅시켜 인버터 6, 8을 통하여 지연된 신호 DODD를 제공하고, 상기 인버터 4의 지연없는 출력신호 DOD를 제공한다. 즉, 상술한 바와 같은 내부 노이즈를 방지하기 위한 방법을 혼용하여 사용한다. 데이타 출력 드라이버회로의 각 트랜지스터들을 적당한 크기로 분리하여 각각의 게이트들을 달리 제어한다. 다시 말하자면, 풀다운 트랜지스터의 크기를 두개로 분리하였다면 하나의 제어신호는 특정 풀다운 트랜지스터의 게이트로 인가되고 다른 하나의 제어신호는 지연수단을 거친후 상기 풀다운 트랜지스터의 게이트로 인가된다. 따라서, 소정 시간의 차를 두어 상기 풀다운 트랜지스터를 턴온 시키기 때문에 레이아웃 측면에서 어려움이 있다.

상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 노이즈를 방지하기 위한 데이타 출력 드라이버회로를 가지는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 용이하게 레이아웃을 할 수 있는 데이타 출력 드라이버회로를 가지는 반도체 메모리 장치를 제공함에 있다.

도 1은 종래 기술의 일실시예에 따른 데이타 출력 드라이버회로를 보인 도면.

도 2는 본 발명의 일실시예에 따른 노이즈가 방지된 데이타 출력 드라이버회로를 보인 도면.

이에, 본 발명의 기술적 사상은 데이타 출력 드라이버회로 트랜지스터들을 종래와 같이 서로 분리하여 레이아웃하지 않고 한개로 사용하며 트랜지스터의 게이트 및 소오스 전압을 제어하였다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 2는 본 발명의 일실시예에 따른 노이즈가 방지된 데이타 출력 드라이버회로를 보인 도면이다. 도 2을 참조하면, 전원전압단과 노드 2 사이에 채널이 직렬접속되고, 게이트로는 낸드게이트 2의 출력신호를 입력으로 하는 피형모오스 트랜지스터 16및 드레인 및 게이트가 쇼트된 엔형 모오스트랜지스터 18과, 상기 노드 2와 접지전압단 사이에 접속되고 게이트로는 상기 낸드게이트 2의 출력신호를 입력으로 하는 엔형 모오스트랜지스터 20으로 이루어지는 풀다운회로로서 데이타 출력 드라이버회로의 트랜지스터들의 게이트 전압을 미리 설정된 문턱전압 만큼 풀다운 시킨다. 낸드게이트 2의 출력신호가 하이에서 로우 레벨로 천이될때 트랜지스터 16, 18은 턴온되어 노드 2의 전압을 문턱전압 만큼 다운된 레벨의 전압으로 차아지한다. 인용부호 100은 풀업회로이다. 상기 노드 2와 노드 1 사이에 접속된 피형 및 엔형 트랜지스터 10, 12로 이루어진 인버터와, 전원전압단과 상기 노드 2 사이에 접속된 피형 모오스트랜지스터 14로 이루어진다. 상술한 바와 같이 노드 2가 풀다운회로 200에 의해 문턱전압 만큼 다운된 레벨로 차아지될때 트랜지스터 14는 오프되어 있다가 노드 2의 전압 레벨이 트랜지스터 12의 문턱전압 이상으로 차아지가 되면 노드 1은 하이에서 로우 전압레벨로 천천히 천이한다. 이는 피형 모오스트랜지스터 14를 턴온시켜 노드 2의 전압을 풀 VCC로 풀업시킨다.

상기한 바와 같은 본 발명에 따르면, 데이타 출력 드라이버회로의 트랜지스터들을 턴온시킬때 그 트랜지스터들의 문턱전압을 턴온시켜 초기에 문턱전압 만큼 풀다운시키고 일정시간 후 이를 풀업회로 100에 의해 풀 VCC까지 풀업시킴으로서 상술한 바와 같은 내부 노이즈를 방지할 수 있는 효과가 있다.

Claims (3)

1. 데이타 출력 드라이버 회로의 턴온 동작시 발생하는 노이즈를 방지하기 위한 반도체 메모리 장치에 있어서:

   메인 데이타 라인의 출력신호와 라이징 타임을 조절하기 위한 제어신호를 입력으로 하는 낸드게이트와,

   상기 낸드게이트의 출력신호에 응답하여 미리 설정된 문턱전압 만큼 다운 시키기 위한 풀다운회로와,

   일정시간 후 상기 다운된 신호를 전원전압 레벨까지 풀업시키기 위한 풀업회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1항에 있어서; 상기 풀업회로는 전원전압단과 제 2노드 사이에 채널이 직렬접속되고, 게이트로는 상기 낸드게이트의 출력신호를 입력으로 하는 제 1피형모오스 트랜지스터 및 드레인 및 게이트가 쇼트된 제 1엔형 모오스트랜지스터와, 상기 제 2노드와 접지전압단 사이에 접속되고 게이트로는 상기 낸드게이트의 출력신호를 입력으로 하는 제 2엔형 모오스트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1항에 있어서; 상기 풀업회로는 상기 제 2노드와 제 1노드 사이에 접속된 인버터와, 전원전압단과 상기 제 2노드 사이에 접속된 제 2피형 모오스트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.