KR20020009975A - 듀티보상회로를 구비하는 출력드라이버 - Google Patents

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Abstract

내부 전원전압과 다른 외부전원전압을 사용하는 출력드라이버의 출력단에 있어서 외부전원전압의 변화에도 일정한 출력듀티 싸이클을 갖는 출력드라이버가 제공된다. 상기 출력드라이버는 제어부, 출력버퍼 및 보상부를 구비항다. 상기 제어부는 제 1전원전압에 의하여 구동되며 출력드라이버 인에이블신호에 응답하여 입력단으로 입력되는 입력신호를 버퍼링하며, 상기 출력버퍼는 제 2전원전압에 의하여 구동되며 상기 제어부의 출력신호에 응답하여 출력단의 전압레벨을 결정한다. 상기 보상부는 상기 출력버퍼의 상기 제 2전원전압의 변동에 따른 상기 출력단의 신호의 듀티의 변동을 보상한다. 상기 출력버퍼는 소오스가 상기 제 2전원전압에 접속되고 게이트가 상기 제어부의 출력단에 접속되는 제 1모스트랜지스터 및 소오스가 접지전압에 접속되고 게이트가 상기 제어부의 출력단에 접속되며 드레인이 상기 제 1모스트랜지스터의 드레인과 공통접속되는 제 2모스트랜지스터를 구비하며, 상기 보상부는 드레인이 상기 출력단에 접속되고 소오스가 상기 접지전압에 접속되는 제 3모스트랜지스터 드레인이 상기 제 2모스트렌지스터의 게이트에 접속되고 소오스가 상기 제 3모스트랜지스터의 게이트에 접속되는 제 4모스트랜지스터 및 소오스가 상기 제 4모스트랜지스터의 게이트에 접속되고 드레인과 게이트가 상기 제 2전원전압에 접속되는 제 5모스트랜지스터를 구비한다.

Description

듀티보상회로를 구비하는 출력드라이버{Out driver with duty compensation circuit}
본 발명은 반도체 집적회로에 관한 것으로, 특히 출력단의 외부 전원전압의 변화에 따라 출력전압파형의 듀티가 변하는 것을 보정하는 회로에 관한 것이다.
도 1은 컨트롤러 마스타(100)와 반도체 메모리장치들(110,120 및 130)이 시리얼(serial)로 연결된 경우를 나타내는 도면이다. 도 1을 참조하면, 컨트롤러 마스타(100)와 첫단의 반도체 메모리장치(110)과 시리얼로 연결되고 첫단의 반도체 메모리 장치(110)와 다음단의 반도체 메모리장치(120)와 시리얼로 연결된다.
전단의 반도체메모리장치와 다음단의 반도체 메모리장치가 시리얼로 연결된경우(시리얼 입출력의 데이지 체인(daisy chain)이라 한다.)에 있어서, 반도체메모리장치의 출력드라이버로 사용하는 회로의 출력단(도 2의 DATO)에는 내부전원전압 (INPOW)을 사용하지 않고 상기 내부전원전압(INPOW)과 다른 외부전원전압(OUPOW)을 사용한다.
이경우 상기 외부전원전압(OUPOW)의 변화는 출력단의 전압파형의 듀티싸이클 (duty cycle)을 변화를 일으킨다.
복수의 반도체 메모리장치(110, 120 및 130)를 사용하는 램버스 디램(Rambus Dynamic Random Access Memory)에서, 상기 램버스 디램(110, 120 및 130)의 각각에서 1%정도의 듀티싸이클에 변동이 생기면 끝단의 램버스 디램에서는 램버스 디램의 갯수 만큼의 듀티의 변동이 생기는 문제점이 있다.
예컨데 반도체 메모리장치를 32개 사용하는 경우에 램버스디램 하나당 1%의 듀티싸이클의 변동이 생기면 끝단의 램버스디램에서는 32%의 듀티싸이클의 변동이 생긴다.
도 2는 종래의 시리얼 입출력장치의 출력드라이버를 나타내는 도면이다. 도 2을 참조하면, 출력드라이버(20)는 제어부(21) 및 출력버퍼(25)를 구비한다. 상기 제어부는 전달게이트(transmission gate; 23)을 구비한다. 출력버퍼(25)는 풀업 (pull-up)용 P형 모스 트랜지스터(P-type MOS transistor 이하'PMOS'라 한다; MP3)와 풀다운(pull-down)용 N형 모스 트랜지스터(N- type MOS transistor 이하 'NMOS'라 한다; MN3)의 CMOS트랜지스터로 구성되어, 게이트에 인가되는 신호를 입력신호로 한다.
전달게이트(23)는 인에이블신호(EN)가 논리 '하이'인 경우, PMOS(MP3)의 1-스위치 기능과 NMOS(MN3)의 0-스위치기능을 동시에 수행한다.
상기 인에이블신호가 논리 '하이'인 경우에는 노드1(NOD1) 및 노드2(NOD2)의 전압은 같고, 상기 노드들(NOD1 및 NOD2)의 전압이 상기 출력버퍼(25)의 입력이 된다. 상기 출력버퍼(25)는 입력신호로서 게이트에 논리 '하이(high)'상태의 신호가 인가되는 경우에는 NMOS(MN3)가 턴온되어 출력레벨을 풀다운시켜 논리 '로우(low)'상태의 신호를 출력하고, 입력신호로서 게이트에 논리 '로우'상태의 신호가 인가되는 경우에는 PMOS(MP3)가 턴온되어 출력레벨을 풀업시켜 논리 '하이'상태의 신호를 출력한다.
도 3은 도 2의 CMOS 인버터의 DC 전달특성 및 동작영역을 나타내는 도면으로 이에 대한 동작은 이미 알려진바 로직 문턱전압(logic threshold voltage)의 경우만 설명되어진다.
도 3를 참조하면, VtermB는 기준 외부전원전압을 나타내며, VtermC는 출력버퍼(25)에 공급되는 외부전원전압(Vterm)이 기준 외부전원전압보다 증가된 경우를 나타낸다. 출력버퍼(25)에 공급되는 외부전원전압(Vterm)이 증가하면, 로직문턱전압이 C점으로(lthC)증가하며, 출력버퍼(25)에 공급되는 외부전원전압(Vterm)이 감소하면, 로직문턱전압이 A점으로(lthA) 감소한다. 따라서 상기 로직문턱전압의 증가(lthC) 또는 감소(lthA)는 듀티싸이클의 변동을 일으킨다.
반도체 회로를 설계함에 있어서 반도체 메모리장치 내부의 동일한 회로 내에서 서로 다른 전원을 사용하므로 출력데이터의 듀티가 변화하는 문제점이 있다.
또한 원하는 듀티 사이클이 아닌 다른 듀티 사이클을 가진 신호가 입력으로 제공될 때 이신호는 입력으로서의 역할을 제대로 수행하지 못하게 되는 문제점이 있다.
본 발명의 목적은 내부 전원전압과 다른 외부전원전압을 사용하는 출력드라이버의 출력단에 있어서 외부전원전압의 변화에도 일정한 출력듀티 싸이클을 갖는 출력드라이버를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 반도체 메모리 장치들이 시리얼로 연결된 경우를 나타내는 도면이다.
도 2는 종래의 시리얼 입출력장치의 출력드라이버를 나타내는 도면이다.
도 3은 도 2의 CMOS 인버터의 DC 전달특성 및 동작영역을 나타내는 도면이다.
도 4은 본 발명의 일 실시예를 나타내는 시리얼 입출력장치의 출력드라이버를 나타내는 도면이다.
본 발명이 이루고자하는 기술적과제를 달성하기 위한 본 발명은 제어부, 출력버퍼 및 보상부로 구성된다. 상기 제어부는 제 1전원전압에 의하여 구동되며 출력드라이버 인에이블신호에 응답하여 입력단으로 입력되는 입력신호를 버퍼링하며, 상기 출력버퍼는 제 2전원전압에 의하여 구동되며 상기 제어부의 출력신호에 응답하여 출력단의 전압레벨을 결정하며, 상기 보상부는 상기 출력버퍼의 상기 제 2전원전압의 변동에 따른 상기 출력단의 신호의 듀티의 변동을 보상한다.
본 발명의 출력드라이버의 바람직한 실시예에 따르면, 상기 출력버퍼는 소오스가 상기 제 2전원전압에 접속되고 게이트가 상기 제어부의 출력단에 접속되는 제 1모스트랜지스터 및 소오스가 접지전압에 접속되고 게이트가 상기 제어부의 출력단에 접속되며 드레인이 상기 제 1모스트랜지스터의 드레인과 공통접속되는 제 2모스트랜지스터를 구비한다.
또한, 상기 보상부는 드레인이 상기 출력단에 접속되고 소오스가 상기 접지전압에 접속되는 제 3모스트랜지스터, 드레인이 상기 제 2모스트렌지스터의 게이트에 접속되고 소오스가 상기 제 3모스트랜지스터의 게이트에 접속되는 제 4모스트랜지스터 및 드레인이 상기 제 4모스트랜지스터의 게이트에 접속되고 소스와 게이트가 상기 제 2전원전압에 접속되는 제 5모스트랜지스터를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 4은 본 발명의 일 실시예를 나타내는 시리얼 입출력장치의 출력드라이버를 나타내는 도면이다. 도 4를 참조하면 출력드라이버는 제어부(40), 출력버퍼(43) 및 보상부(45)를 구비한다.
상기 제어부(40)는 제 1전원전압(VDD)에 의하여 구동되며 출력드라이버 인에이블신호(EN)에 응답하여 입력단(DATI)으로 입력되는 입력신호를 버퍼링한다.
상기 제어부(40)는 전달게이트(41)를 구비한다. 상기 전달게이트(41)는 인에이블 신호에 응답하여 제 3피형 모스트랜지스터(MP13)의 1-스위치 기능과 제 3엔형모스 트랜지스터(MN13)의 0-스위치기능을 동시에 수행한다.
상기 출력버퍼(43)는 제 2전원전압(Vterm)에 의하여 구동되며 상기 제어부 (40)의 출력신호에 응답하여 출력단(DATO)의 전압레벨을 결정한다.
상기 출력버퍼(43)는 소오스가 상기 제 2전원전압(Vterm)에 접속되고 게이트가 상기 제어부(40)의 출력단(NOD1)에 접속되는 제 4피형 모스트랜지스터(MP12) 및 소오스가 접지전압(VSS)에 접속되고 게이트가 상기 제어부(40)의 출력단(NOD2)에 접속되며 드레인이 상기 제 4피형 모스트랜지스터(MP12)의 드레인과 공통접속되는 제 4엔형 모스트랜지스터(MN12)를 구비한다.
상기 보상부(45)는 상기 출력버퍼(41)의 상기 제 2전원전압(Vterm)의 변동에 따른 상기 출력단(DATO)의 신호의 듀티의 변동을 보상한다. 상기 보상부(45)는 드레인이 상기 출력단(DATO)에 접속되고 소오스가 상기 접지전압(VSS)에 접속되는 제 6엔형 스트랜지스터(MN15), 드레인이 상기 제 4엔형 스트렌지스터(MN12)의 게이트에 접속되고 소오스가 상기 제 6엔형 모스트랜지스터(MN15)의 게이트에 접속되는 제 4엔형 모스트랜지스터(MN14) 및 드레인이 상기 제 5엔형 모스트랜지스터(MN14)의 게이트에 접속되고 소스와 게이트가 상기 제 2전원전압(Vterm)에 접속되는 제 7엔형 모스트랜지스터(MN16)를 구비한다.
상기 보상부(45)의 제 7엔형 모스트랜지스터(MN16)의 소오스의 전압은 상기 제 2전원전압(Vterm)에서 제 7엔형 모스트랜지스터(MN16)의 문턱전압(threshold voltage)의 차이다.
또한 제 1전원전압(VDD)가 제 2전원전압(Vterm)보다 높은 경우에, 제 6엔형모스트랜지스터(MN15)의 게이트전압은 상기 제 2전원전압(Vterm)에서 제 7 및 제 6엔형 모스트랜지스터의 문턱전압의 차에 해당하는 전압을 가진다.
상기 제 6엔형 모스트랜지스터(MN15)의 게이트 전압은 상기 제 6엔형 모스트랜지스터(MN15)의 문턱전압과 비슷한 값을 가지므로 상기 제 6엔형 모스트랜지스터 (MN15)는 턴온이 되지 않는다.
그러나 제 2전원전압(Vterm)이 증가하여 제 6엔형 모스트랜지스터(MN15)의 문턱전압을 넘으면 제 6엔형 모스트랜지스터(MN15)는 턴온이 되어 출력단(DATO)과 접지전원(VSS)사이에는 전류패스(current path)가 생긴다.
도 4를 참조하여 본 발명이 상세히 설명되어진다. 우선, 인에이블신호(EN)가 논리 '하이'이고 인에이블바신호(ENB)가 논리 '로우'인 경우를 설명하면, 상기 제 2피형 모스 트랜지스터(MP11)는 턴오프되며, 제 3엔형 모스 트랜지스터(MN13)는 턴온된다.
또한 제 2엔형 모스 트랜지스터(MN11)는 턴오프되며, 제 3피형 모스트랜지스터(MP13)은 턴온이 된다. 따라서 노드 1(NOD1)및 노드 2(NOD2)의 전압은 같아진다.
다음에 인에이블신호(EN)가 논리 '로우'이고 인에이블바신호(ENB)가 논리 '하이'인 경우를 설명하면, 제 2피형 모스 트랜지스터(MP11)의 게이트에 논리 '로우'신호가 입력되어 제 2피형 모스 트랜지스터(MP11)는 턴온이되나, 제 3엔형 모스트랜지스터(MN13)의 게이트에 논리 '로우'신호가 입력되어 제 3엔형 모스 트랜지스터(MM13)는 턴오프가 된다. 따라서 노드 1에는 논리 '하이'가 유지되어 보상부(45)의 제 1모스트랜지스터(MP12)는 턴오프가 된다.
인에이블바신호가 논리 '하이'이면, 제 3피형 모스 트랜지스터(MP13)는 턴오프되고 제2엔형 모스 트랜지스터(MN11)는 턴온이 되어 노드2(NOD2)에는 논리 '로우'가 유지되어 보상부(45)의 제 2모스트랜지스터(MN12)는 턴오프가 된다.
이하에서는 인에이블신호가 논리 '하이'인 경우 출력드라이버의 동작이 상세히 설명되어진다.
제어부(40)의 입력단(DATI)에 논리 '로우'인 상태가 입력이되면, 게이트에 입력단(DATI)이 접속되고 소오스에 제 1전원전압(VDD)이 접속된 제 1피형 모스트랜지스터 (MP10)는 턴온이 되어 노드 1(NOD1)에는 논리 '하이'가 유지되고 전달 게이트(41)는 도통되어 노드 2(NOD2)에도 논리 '하이'가된다. 그러나 게이트에 입력단 (DATI)이 접속되고 소오스에 접지전압(VSS)가 접속된 제 1엔형 모스트랜지스터 (MN10)는 턴오프가 된다.
출력버퍼(43)의 제 4피형 모스트랜지스터(MP12) 및 제 4엔형 모스트랜지스터 (MN12)의 게이트 즉 노드 1(NOD1) 및 노드 2(NOD2)에는 각각 논리 '하이'가 인가되어, 제 4엔형 모스트랜지스터(MN12)가 턴온이 되어 출력단(DATO)에는 논리 '로우'가 출력된다.
제어부(40)의 입력단(DATI)에 논리 '하이'인 상태가 입력이되면, 게이트에 입력단(DATI)이 접속되고 소오스에 제 1전원전압(VDD)이 접속된 제 1피형 모스트랜지스터 (MP10)는 턴오프 되어 노드 1(NOD1)에는 논리 '로우'가 유지되고 전달 게이트(41)는 도통되어 노드 2(NOD2)에도 논리 '로우'가 된다. 그러나 게이트에 입력단 (DATI)이 접속되고 소오스에 접지전압(VSS)가 접속된 제 1엔형 모스트랜지스터(MN10)는 턴온가 된다.
출력버퍼의 소오스에 제2 전원전압(Vterm)이 접속되고 게이트에 논리 '로우'가 인가된 제 4피형 모스트랜지스터(MP12)가 턴온이 되어 출력단(DATO)에는 논리 '하이'가 출력된다. 이경우 상기 제 2전원전압(Vterm)의 변동에 따라서 출력단의 듀티가 증가한 경우 제 6엔형 모스트랜지스터(MN15)가 턴온시켜 듀티를 일정하게 한다.
상기 출력버퍼(43)의 로직 문턱전압(logic threshold voltage)은 상기 제 2전원전압(Vterm)의 변동에 따라서 증감한다. 상기 제 2전원전압(Vterm)의 증가에 의하여 제 4피형 모스트랜지스터(NP12)의 전류구동능력이 변화하여 출력단(DATO)의 듀티가 변경된 경우에는 제 6엔형 모스트랜지스터(MN15)도 동일하게 변화해도록 해주면 출력단의 파형이 일정한 듀티를 갖도록한다.
따라서 본 발명은 원하는 듀티 사이클이 아닌 다른 듀티 사이클을 가진 신호가 입력으로 제공될 때 이신호는 입력으로서의 역할을 제대로 수행하지 못하게 되는 경우에 50퍼센트 듀티 사이클을 조정하여 데이터의 셋업시간 및 홀드시간을 만족시킨다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 원하는 듀티 사이클이 아닌 다른 듀티 사이클을 가진 신호가 입력으로 제공될 때 듀티 사이클을 조정하여 데이터의 셋업시간 및 홀드시간을 만족시키는 효과가 있다.

Claims (3)

  1. 제 1전원전압에 의하여 구동되며 출력드라이버 인에이블신호에 응답하여 입력단으로 입력되는 입력신호를 버퍼링하는 제어부;
    제 2전원전압에 의하여 구동되며 상기 제어부의 출력신호에 응답하여 출력단의 전압레벨을 결정하는 출력버퍼 및
    상기 출력버퍼의 상기 제 2전원전압의 변동에 따른 상기 출력단의 신호의 듀티의 변동을 보상하는 보상부를 구비하는 것을 특징으로 하는 출력드라이버.
  2. 제 1항에 있어서, 상기 출력버퍼는,
    소오스가 상기 제 2전원전압에 접속되고 게이트가 상기 제어부의 출력단에 접속되는 제 1모스트랜지스터 및
    소오스가 접지전압에 접속되고 게이트가 상기 제어부의 출력단에 접속되며 드레인이 상기 제 1모스트랜지스터의 드레인과 공통접속되는 제 2모스트랜지스터를 구비하는 것을 특징으로 하는 출력드라이버
  3. 제 1항에 있어서, 상기 보상부는,
    드레인이 상기 출력단에 접속되고 소오스가 상기 접지전압에 접속되는 제 3모스트랜지스터;
    드레인이 상기 제 2모스트렌지스터의 게이트에 접속되고 소오스가 상기 제 3모스트랜지스터의 게이트에 접속되는 제 4모스트랜지스터 및
    소오스가 상기 제 4모스트랜지스터의 게이트에 접속되고 드레인과 게이트가 상기 제 2전원전압에 접속되는 제 5모스트랜지스터를 구비하는 것을 특징으로 하는 출력드라이버.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170064842A (ko) * 2015-12-02 2017-06-12 에스케이하이닉스 주식회사 송신 회로 및 반도체 장치

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