KR19980017601U - 자기저항 칩의 적층구조 - Google Patents
자기저항 칩의 적층구조 Download PDFInfo
- Publication number
- KR19980017601U KR19980017601U KR2019960030988U KR19960030988U KR19980017601U KR 19980017601 U KR19980017601 U KR 19980017601U KR 2019960030988 U KR2019960030988 U KR 2019960030988U KR 19960030988 U KR19960030988 U KR 19960030988U KR 19980017601 U KR19980017601 U KR 19980017601U
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- film layer
- metal
- terminal
- ferromagnetic thin
- Prior art date
Links
- 238000003475 lamination Methods 0.000 title abstract description 10
- 239000010409 thin film Substances 0.000 claims abstract description 87
- 239000002184 metal Substances 0.000 claims abstract description 60
- 230000005294 ferromagnetic effect Effects 0.000 claims abstract description 44
- 238000007747 plating Methods 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- VLLVVZDKBSYMCG-UHFFFAOYSA-N 1,3,5-trichloro-2-(2-chlorophenyl)benzene Chemical compound ClC1=CC(Cl)=CC(Cl)=C1C1=CC=CC=C1Cl VLLVVZDKBSYMCG-UHFFFAOYSA-N 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- LAXBNTIAOJWAOP-UHFFFAOYSA-N 2-chlorobiphenyl Chemical compound ClC1=CC=CC=C1C1=CC=CC=C1 LAXBNTIAOJWAOP-UHFFFAOYSA-N 0.000 description 4
- 101710149812 Pyruvate carboxylase 1 Proteins 0.000 description 4
- 230000005291 magnetic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Hall/Mr Elements (AREA)
Abstract
본 고안은 금속 강자성 박막층을 기판상에 적층시키어 소자의 저항분배가 균일하게 될 수 있도록 한 자기저항 칩의 적층구조에 관한 것으로 이는 특히, 인쇄회로기판에 금속박막층을 형성시키고, 상기 금속박막층의 상부에는 금속 강자성 박막층을 적층시키며, 그 상측에는 도금처리된 후 단자로서 형성되는 도금박막층을 형성함을 기술적인 요지로 한다.
이에 따라서, 금속박막층이 상기 금속 강자성 박막층을 도금공정시 보호토록 하는 동시에, 금속박막층의 적층상태가 견고하게 유지되게 되어 단자 형성이 용이하게 되어 도금공정으로 인한 단자의 파손이 감소되는 한편, 인쇄회로기판상의 패턴과 도금 박막의 단자사이에 인쇄되는 회로도선의 저항이 극히 적게 되어 단자간 저항분배가 용이토록 되는 자기저항 칩의 적층구조에 관한 것이다.
Description
본 고안은 금속 강자성 박막층을 기판상에 적층시키어 소자의 저항분배가 균일하게 될 수 있도록 한 자기저항 칩의 적층구조에 관한 것으로 이는 특히, 인쇄회로기판(이하, 'PCB'이라고 함)상에 금속박막층을 적층시키어 패턴을 형성시키고, 상기 금속박막층의 상부에는 금속 강자성 박막층을 인쇄시키며, 그 상측으로 일측에 단자로서 형성되는 도금박막층이 도금 형성됨으로써, 금속박막층이 상기 금속 강자성 박막층을 도금공정시 보호토록 하는 동시에, 금속박막층의 적층상태가 견고하게 유지되게 되어 단자 형성이 용이하게 되어 도금공정으로 인한 단자의 파손이 감소되는 한편, PCB상의 패턴과 도금 박막의 단자사이에 인쇄되는 회로도선의 저항이 극히 적게 되어 단자간 저항분배가 용이하게 될 수 있도록 한 자기저항 칩의 적층구조에 관한 것이다.
일반적으로 자기저항 칩은, 자기저항을 이용하여 자계의 흐름에 따라 통과하는 자계를 감지하여 속도, 유량 또는 리미트스위치 등의 센서에 폭 넓게 사용되고 있으며, 이는 기판상에 자계의 영향을 감지하는 금속 강자성 박막층을 적층시키고 이와 연결된 감지용 패턴을 형성시키는 것이다.
이와 같은 기술과 관련되어 일반적으로 알려진 종래의 자기저항 칩의 적층구조에 있어서는, 제 1 도 및 제 2 도에서 도시한 바와 같이, PCB(1)위에 금속 강자성 박막층(2)을 일체로 형성시키고, 상기 금속 강자성 박막층(2)을 도금공정을 통하여 단자(3)를 형성하기 위한 도금박막층(4)이 상기 박막층(2)위에 적층되며, 상기 도금박막층(4)은 PCB(1)상에 형성된 패턴(5)과 연결되는 단자(3)로 인쇄되는 구조로 이루어 진다.
상기와 같은 구조로 된 종래의 자기저항 칩의 적층구조에 있어서는, 제 1 도 및 제 2 도에서 도시한 바와 같이, PCB(1)상에 일체로 금속 강자성 박막층(2)을 형성시키어 상기 강자성 박막층(2)을 패턴(5)과 단자(3)를 연결하기 위하여 필요한 모양으로 에칭시킨 후, 상기 자기저항 칩(10)을 도금시키어 상기 강자성 박막층(2)의 상측에 도금박막층(4)을 형성하는 것이다.
그러나, 상기와 같은 종래의 자기저항 칩의 적층구조에 있어서는, 제 1 도 및 제 2 도에서 도시한 바와 같이, 상기 PCB(1)에 일체로 적층 형성된 금속 강자성 박막층(2)의 도금공정시, 화학적 침투작용(attack)이 발생되고, 동시에 응력이 증가되어 상기 금속 강자성 박막층(2)의 밀착력이 저하되는 한편, 단자(3)와 패턴(5)의 연결접속시 상기 금속 강자성 박막층(2)에 형성토록 되어 단자(3)간의 저항 균배가 어렵게 되어 자기저항 칩(10)의 제품 신뢰성이 저하되는 등의 여러 문제점들이 있었던 것이다.
본 고안은 상기와 같은 종래의 여러 문제점들을 개선시키기 위하여 안출된 것으로서 그 목적은, PCB상에 금속박막층을 적층시키어 패턴을 형성시키고, 상기 금속박막층의 상부에는 금속 강자성 박막층을 인쇄시키며, 그 상측으로 일측에 단자로서 형성되는 도금박막층이 도금 형성됨으로써, 금속박막층이 상기 금속 강자성 박막층을 도금공정시 보호토록 하는 동시에, 금속박막층의 적층상태가 견고하게 유지되게 되어 단자 형성이 용이하게 되어 도금공정으로 인한 단자의 파손이 감소되는 한편, PCB상의 패턴과 도금 박막의 단자사이에 인쇄되는 회로도선의 저항이 극히 적게되어 단자간 저항분배가 용이한 자기저항 칩의 적층구조를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 기술적인 수단으로서 본 고안은, PCB위에 금속 강자성 박막층을 일체로 형성시키고, 상기 강자성 박막층을 에칭 및 도금공정을 통한 후 단자를 형성하기 위한 도금박막층을 상기 강자성 박막층위에 형성토록 하며, 상기 도금박막층을 원하는 패턴부위와 연결되는 단자로 형성하는 자기저항 칩의 적층구조에 있어서, 상기 PCB와 금속 강자성 박막층사이에는 상기 금속 강자성 박막층의 도금공정시 그 층을 보호토록 하여 단자의 형성을 용이토록 하는 금속박막층이 일체로 적층 형성되는 구조로 이루어진 자기저항 칩의 적층구조를 마련함에 의한다.
제 1 도는 종래의 자기저항 칩을 도시한 평면구성도
제 2 도는 종래의 자기저항 칩의 적층구조를 도시한 정면 구조도
제 3 도는 본 고안에 따른 자기저항 칩을 도시한 평면구조도
제 4 도는 본 고안인 자기저항 칩의 적층구조를 도시한 정면구조도
* 도면의 주요 부분에 대한 부호의 설명 *
50 : 인쇄회로기판(PCB)
51 : 금속 강자성 박막층
52 : 단자
53 : 도금박막층
54 : 감지용 패턴
60 : 금속박막층
100 : 금속 강자성 박막소자
이하, 첨부된 도면에 의거하여 본 고안의 실시예를 상세하게 설명하면 다음과 같다.
제 3 도는 본 고안에 따른 자기저항 칩을 도시한 평면구조도이고, 제 4 도는 본 고안인 자기저항 칩의 적층구조를 도시한 정면구조도로서, PCB(50)위에 금속 강자성 박막층(51)을 일체로 형성시킨다.
또한, 상기 강자성 박막층(51)을 에칭 및 도금공정을 통한 후 단자(52)를 형성하기 위한 도금박막층(53)을 상기 금속 강자성 박막층(51)위에 형성토록 하며, 상기 도금박막층(53)은 원하는 패턴(54)부위와 연결되는 단자(52)로 형성된다.
한편, 상기 PCB(50)와 금속 강자성 금속박막층(51)사이에는 상기 금속 강자성 박막층(51)의 도금공정시 그 층을 보호토록 하여 단자(52)의 형성을 용이토록 하는 금속박막층(60)이 일체로 적층되는 구조로 이루어 진다.
상기와 같은 구조로 된 본 고안의 작용을 설명하면 다음과 같다.
제 3 도 및 제 4 도에서 도시한 바와 같이, PCB(50) 위에 금속 강자성 박막층(51)이 일체로 적층되는데, 이 때 상기 금속 강자성 박막층(51)의 두께는 0.1㎛로 매우 얇게 형성되며, 이 금속 강자성 박막층(51)을 에칭 및 도금공정 수행시, 상기 박막층(51)은 에칭작업이나 또는 도금공정의 화학적 침투작용 등으로 손상이 손쉽게 발생하여 그 상측으로 도금되는 도금박막층(53)에 형성되는 단자(52)의 회로 단락이 손쉽게 발생된다.
따라서, 상기 금속 강자성 박막층(51)을 보호하여 단자(52)형성을 용이하게 하기위해서, 상기 PCB(50)와 강자성 박막층(51)사이에 금속박막층(60)을 일체로 적층시킨다.
한편, PCB(50)상에 금속박막층(60)이 적층된 후, 그 상측으로 금속 강자성 박막층(51)을 형성토록 함으로써, 상기 얇은 강자성 박막층(51)의 에칭 및 도금공정시에도 그 밀착성 및 도금형성이 용이하게 되는 것이다.
이에 더하여, 상기 금속 강자성 박막층(51)을 도금처리하여 그 상측으로 형성된 도금박막층(53)을 원하는 패턴(54)과 연결되는 단자(52)로서 형성시키는 것이다.
이에 따라서, 금속 강자성 박막층(51)의 에칭 및 도금공정시에도 그 하측으로 형성된 금속박막층(60)에 의해 보호토록 되어 자기저항 칩의 단자(52) 형성이 용이하게 됨과 아울러, 단자(52)간의 저항이 감소되어 저항균배가 용이하게 되는 것이다.
이와 같이 본 고안인 금속강자성 소자의 단자구조에 의하면, 금속박막층이 금속 강자성 박막층의 도금공정시 상기 금속 강자성 박막층을 보호토록 하는 동시에, 금속박막층의 적층상태가 견고하게 유지되게 되어 단자 형성이 용이함으로 도금공정으로 인한 단자의 파손이 감소되는 한편, PCB상의 패턴과 도금박막층의 단자사이에 인쇄되는 회로도선의 저항이 극히 적게되어 단자간 저항분배가 용이한 우수한 효과가 있다.
Claims (1)
- PCB(50)위에 금속 강자성 박막층(51)을 일체로 형성시키고, 상기 강자성 박막층(51)을 에칭 및 도금공정을 통한 후 단자(52)를 형성하기 위한 도금박막층(53)을 상기 강자성 박막층(51)위에 형성토록 하며, 상기 도금박막층(53)을 원하는 패턴(54)부위와 연결되는 단자(52)로 형성하는 자기저항 칩의 적층구조에 있어서,상기 PCB(50)와 금속 강자성 박막층(51)사이에는 상기 금속박막층(51)의 도금공정시 그 층을 보호토록 하여 단자(52)의 형성을 용이토록 하는 금속박막층(60)이 일체로 적층되는 구조로 이루어 지는 것을 특징으로 하는 자기저항 칩의 적층구조
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960030988U KR200157892Y1 (ko) | 1996-09-24 | 1996-09-24 | 자기저항 칩의 적층구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960030988U KR200157892Y1 (ko) | 1996-09-24 | 1996-09-24 | 자기저항 칩의 적층구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980017601U true KR19980017601U (ko) | 1998-07-06 |
| KR200157892Y1 KR200157892Y1 (ko) | 1999-10-01 |
Family
ID=19467886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019960030988U KR200157892Y1 (ko) | 1996-09-24 | 1996-09-24 | 자기저항 칩의 적층구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200157892Y1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781938B1 (ko) * | 2001-07-18 | 2007-12-04 | 엘지전자 주식회사 | 수동소자를 갖는 인쇄회로기판의 제조방법 |
-
1996
- 1996-09-24 KR KR2019960030988U patent/KR200157892Y1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781938B1 (ko) * | 2001-07-18 | 2007-12-04 | 엘지전자 주식회사 | 수동소자를 갖는 인쇄회로기판의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR200157892Y1 (ko) | 1999-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2003028418A1 (fr) | Systeme de carte a circuits imprimes a couche mince et son procede de realisation | |
| JP4762749B2 (ja) | 配線回路基板およびその製造方法 | |
| KR100240916B1 (ko) | 회로 기판 및 그 형성 방법 | |
| KR200157892Y1 (ko) | 자기저항 칩의 적층구조 | |
| US3850711A (en) | Method of forming printed circuit | |
| JP2000208881A (ja) | プリント配線板の導体パタ―ン形成方法およびプリント配線板 | |
| US10849225B1 (en) | Printed circuit board | |
| CN101990791B (zh) | 印刷电路板及其制造方法 | |
| JPS63232483A (ja) | モ−ルドプリント配線板 | |
| JP3227828B2 (ja) | 多層薄膜デバイスと薄膜の接続方法 | |
| JPS6256656B2 (ko) | ||
| US20130146343A1 (en) | Printed circuit board and method of manufacturing the same | |
| JPS6441297A (en) | Manufacture of wiring board | |
| JPH0621270Y2 (ja) | プリント配線板 | |
| JPH07164787A (ja) | Ｉｃカードの製造方法 | |
| JPH05235200A (ja) | 電子部品搭載用基板 | |
| JPH0291956A (ja) | フィルムキャリヤ | |
| JPS63175494A (ja) | モ−ルドプリント配線板 | |
| JPS5940319B2 (ja) | フレキシブル印刷配基板 | |
| JPH0520363U (ja) | Ｍｒセンサー | |
| JP2001345535A (ja) | 可撓性回路基板の製造法 | |
| JPH09116242A (ja) | プリント配線板位置決めマーク | |
| JPS6366989A (ja) | フレキシブル配線基板 | |
| JPH0389589A (ja) | プリント配線板 | |
| JPH03149896A (ja) | 薄膜多層配線回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20020626 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |