KR102686157B1 - 데이터 통로 인터페이스 회로, 메모리 및 저장 시스템 - Google Patents

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Abstract

데이터 통로 인터페이스 회로, 메모리 및 저장 시스템으로서, 데이터 통로 인터페이스 회로는 내부 포트(12) 및 외부 포트(11)에 각각 연결되고, 저장 데이터를 외부 포트(11)로부터 내부 포트(12)로 전송하기 위한 작성 통로 모듈(100); 내부 포트(12) 및 외부 포트(11)에 각각 연결되고, 저장 데이터를 내부 포트(12)로부터 외부 포트(11)로 전송하기 위한 판독 통로 모듈(200); 외부 포트(11) 및 내부 포트(12)에 각각 연결되고, 외부 포트(11) 또는 내부 포트(12)로부터 저장 데이터를 획득하고, 저장 데이터에 대해 지연 처리를 수행하며, 처리된 저장 데이터를 작성 통로 모듈(100) 및 판독 통로 모듈(200) 중 적어도 하나로 전송하기 위한 제1 지연 모듈(300); 및 제1 지연 모듈(300)에 연결되고, 외부에 의해 입력된 신호 명령어를 수신하고, 신호 명령어에 따라 제1 지연 모듈(300)이 지연 처리를 실행하는 지연 시간을 제어하기 위한 지연 제어 모듈(400)을 포함한다.

Description

데이터 통로 인터페이스 회로, 메모리 및 저장 시스템
관련 출원의 상호 참조
본 출원은 2020년 9월 23일에 제출한 출원 번호가 202011006722.X이고, 출원 명칭이 “데이터 통로 인터페이스 회로, 메모리 및 저장 시스템”인 중국 특허 출원의 우선권을 주장하는 바, 그 전부 내용은 참조로서 본 출원에 인용된다.
본 출원의 실시예는 집적 회로에 관한 것으로서, 특히 데이터 통로 인터페이스 회로, 메모리 및 저장 시스템에 관한 것이다.
반도체 메모리는 반도체 회로를 이용하여 액세스하는 메모리이며, 여기서, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)는 빠른 저장 속도 및 고집적도로 인해 다양한 분야에서 널리 적용되고 있다. 더 큰 저장 공간을 구현하기 위해, 일반적으로 메모리에 복수 개의 저장 블록을 설치하지만, 현재의 메모리는 작동될 경우, 상이한 저장 블록의 데이터 전송 속도가 상이하기 때문에, 상이한 저장 블록의 타이밍이 일치하지 않아, 저장 데이터의 전송 동기화가 좋지 않다.
본 출원의 일 측면으로는 데이터 통로 인터페이스 회로를 제공하고,
내부 포트 및 외부 포트에 각각 연결되고, 저장 데이터를 상기 외부 포트로부터 상기 내부 포트로 전송하기 위한 작성 통로 모듈;
상기 내부 포트 및 상기 외부 포트에 각각 연결되고, 상기 저장 데이터를 상기 내부 포트로부터 상기 외부 포트로 전송하기 위한 판독 통로 모듈;
상기 외부 포트 및 상기 내부 포트에 각각 연결되고, 상기 외부 포트 또는 상기 내부 포트로부터 상기 저장 데이터를 획득하고, 상기 저장 데이터에 대해 지연 처리를 수행하며, 처리된 상기 저장 데이터를 상기 작성 통로 모듈 및 상기 판독 통로 모듈 중 적어도 하나로 전송하기 위한 제1 지연 모듈; 및
상기 제1 지연 모듈에 연결되고, 외부에 의해 입력된 신호 명령어를 수신하고, 상기 신호 명령어에 따라 상기 제1 지연 모듈이 상기 지연 처리를 실행하는 지연 시간을 제어하기 위한 지연 제어 모듈을 포함한다.
본 출원의 다른 일 측면으로는 메모리를 제공하며,
전술한 바와 같은 데이터 통로 인터페이스 회로;
상기 데이터 통로 인터페이스 회로의 외부 포트에 연결되고, 상기 저장 데이터를 처리하기 위한 데이터 처리 모듈; 및
상기 데이터 통로 인터페이스 회로의 내부 포트에 연결되고, 상기 저장 데이터를 저장하기 위한 저장 블록을 포함한다.
본 출원의 다른 일 측면으로는 저장 시스템을 제공하며,
전술한 바와 같은 메모리;
전자 기기; 및
상기 메모리 및 상기 전자 기기에 각각 연결되고, 상기 전자 기기의 시스템 정보에 따라 상기 메모리 중 대응되는 개수의 상기 데이터 처리 모듈을 켜기 위한 처리 모듈 컨트롤러를 포함한다.
본 발명의 각 실시예의 세부 사항은 아래의 첨부 도면 및 묘사에서 설명된다. 명세서, 첨부 도면 및 청구항에 기재된 내용에 따라, 본 분야의 통상의 기술자는 본 발명의 다른 특징, 해결하고자 하는 과제 및 유익한 효과를 쉽게 이해할 것이다.
본 출원의 실시예를 더 잘 묘사하고 설명하기 위해, 하나 또는 복수 개의 도면을 참조할 수 있지만, 도면을 설명하기 위한 추가적인 세부 사항 또는 예는 본 출원의 발명 창조, 현재 설명되고 있는 실시예 또는 바람직한 방식 중 어느 하나의 범위에 대한 한정으로 간주되어서는 안 된다.
도 1은 제1 실시예의 데이터 통로 인터페이스 회로의 구조 예시도이다.
도 2는 제2 실시예의 데이터 통로 인터페이스 회로의 구조 예시도이다.
도 3은 제3 실시예의 데이터 통로 인터페이스 회로의 구조 예시도이다.
도 4는 제4 실시예의 데이터 통로 인터페이스 회로의 구조 예시도이다.
도 5는 제5 실시예의 데이터 통로 인터페이스 회로의 구조 예시도이다.
도 6은 일 실시예의 메모리의 구조 예시도이다.
도 7은 일 실시예의 두 개의 데이터 처리 모듈이 모두 유효한 작동 모드의 예시도이다.
도 8은 제1 실시예의 단일 데이터 처리 모듈이 유효한 작동 모드의 예시도이다.
도 9는 제2 실시예의 단일 데이터 처리 모듈이 유효한 작동 모드의 예시도이다.
도 10은 제3 실시예의 단일 데이터 처리 모듈이 유효한 작동 모드의 예시도이다.
도 11은 제4 실시예의 단일 데이터 처리 모듈이 유효한 작동 모드의 예시도이다.
도 12는 다른 일 실시예의 메모리의 구조 예시도이다.
본 출원의 실시예의 이해를 용이하게 하기 위해, 본 출원의 실시예는 관련 도면을 참조하여 아래에서 보다 상세하게 설명될 것이다. 본 출원의 실시예의 바람직한 실시예는 첨부된 도면에 도시된다. 그러나, 본 출원의 실시예는 여러 가지 상이한 형태로 구현될 수 있으며, 본 문에서 설명된 실시예에 한정되지 않는다. 이와 반대로, 이러한 실시예를 제공한 목적은 본 출원의 실시예에서 개시한 내용이 더욱 철저하고 포괄적이도록 하기 위함이다.
달리 정의되지 않는 한, 본문에서 사용된 모든 기술 및 과학 용어는 본 출원의 실시예의 관련된 기술 분야의 통상의 기술자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 본 문에서 본 출원의 실시예의 명세서에서 사용된 용어는 다만 구체적인 실시예를 설명하기 위해 사용된 것으로, 본 출원의 실시예를 한정하려는 의도가 아니다. 본 문에서 사용된 용어 ”및/또는”은 하나 또는 복수 개의 관련된 나열된 항목의 임의의 조합 및 모든 조합을 포함한다.
본 출원의 실시예의 설명에서 이해해야 할 것은, 존재할 수 있는 용어 “상”, “하”, “수직”, “수평” , “내”, “외” 등 방위 또는 위치 관계는 첨부된 도면에서 나타낸 방법 또는 위치 관계에 기반한 것이며, 다만 본 출원의 실시예를 서술하고 설명을 간소화하기 위한 것일 뿐, 가리키는 장치 또는 소자가 반드시 특정된 방위를 구비하거나, 특정된 방위로 구성되고 조작되는 것을 의미하거나 암시하는 것이 아니므로, 본 출원의 실시예에 대한 한정으로 이해해서는 안된다.
도 1은 제1 실시예의 데이터 통로 인터페이스 회로(10)의 구조 예시도이고, 도 1을 참조하면, 본 실시예에서, 데이터 통로 인터페이스 회로(10)는 작성 통로 모듈(100), 판독 통로 모듈(200), 제1 지연 모듈(300) 및 지연 제어 모듈(400)을 포함한다. 데이터 통로 인터페이스 회로(10)에는 내부 포트(11) 및 외부 포트(12)가 구성되고, 내부 포트(11)는 메모리 내부의 저장 블록(30)을 연결하여, 기입될 저장 데이터를 저장 블록(30)에 전송하거나, 저장 블록(30)으로부터 저장 데이터를 판독하기 위한 것이고, 외부 포트(12)는 외부의 전자 기기로부터 송신된 기입될 저장 데이터를 수신하거나, 저장 블록(30)으로부터 판독된 저장 데이터를 외부의 전자 기기에 송신하기 위한 것이다.
작성 통로 모듈(100)은 내부 포트(11) 및 외부 포트(12)에 각각 연결되고, 저장 데이터를 상기 외부 포트(12)로부터 상기 내부 포트(11)로 전송하기 위한 것이다. 여기서, 작성 통로 모듈(100)의 입력단은 외부 포트(12)에 간접적으로 연결되고, 구체적으로, 작성 통로 모듈(100)의 입력단은 제1 지연 모듈(300)을 통해 외부 포트(12)에 간접적으로 연결되며, 작성 통로 모듈(100)의 출력단은 내부 포트(11)에 직접적으로 연결된다. 즉, 기입될 저장 데이터는 외부의 전자 기기에 의해 입력되고, 인터페이스 회로의 외부 포트(12), 제1 지연 모듈(300), 작성 통로 모듈(100) 및 내부 포트(11)를 거쳐 저장 블록(30)에 도달함으로써, 저장 데이터의 기입을 구현한다.
판독 통로 모듈(200)은 상기 내부 포트(11) 및 상기 외부 포트(12)에 각각 연결되고, 상기 저장 데이터를 상기 내부 포트(11)로부터 상기 외부 포트(12)로 전송한다. 여기서, 판독 통로 모듈(200)의 입력단은 내부 포트(11)에 간접적으로 연결되고, 구체적으로, 판독 통로 모듈(200)의 입력단은 제1 지연 모듈(300)을 통해 내부 포트(11)에 간접적으로 연결되며, 판독 통로 모듈(200)의 출력단은 외부 포트(12)에 직접적으로 연결된다. 즉, 저장 블록(30)로부터 저장 데이터를 판독하고, 데이터 통로 인터페이스 회로의 내부 포트(11), 제1 지연 모듈(300), 판독 통로 모듈(200) 및 외부 포트(12)를 거쳐 외부의 전자 기기에 도달함으로써, 저장 데이터의 판독을 구현한다. 이해할 수 있는 것은, 데이터 통로 인터페이스 회로(10)는 동일한 시간에 작성 동작 및 판독 동작 중 하나만 실행하므로, 작성 통로 모듈(100) 및 판독 통로 모듈(200)은 시분할 방식으로 저장 데이터의 출력을 수행한다.
제1 지연 모듈(300)은 상기 외부 포트(12) 및 상기 내부 포트(11)에 각각 연결되고, 상기 외부 포트(12) 또는 상기 내부 포트(11)로부터 상기 저장 데이터를 획득하고, 상기 저장 데이터에 대해 지연 처리를 수행하며, 처리된 상기 저장 데이터를 상기 작성 통로 모듈(100) 및 상기 판독 통로 모듈(200) 중 적어도 하나로 전송하기 위한 것이다.
구체적으로, 데이터 통로 인터페이스 회로(10)가 저장 데이터의 기입을 수행할 경우, 제1 지연 모듈(300)은 외부 포트(11)로부터 저장 데이터를 획득하고, 데이터에 대해 지연 처리를 수행한 후 작성 통로 모듈(100)에 송신한다. 여기서, 기입될 저장 데이터는 메모리의 데이터 핀으로부터 기입되며, 각 데이터 핀은 복수 개의 저장 블록(30)에 연결되며, 저장 데이터를 연결된 복수 개의 저장 블록(30)에 송신한다. 이해할 수 있는 것은, 각 데이터 통로 인터페이스 회로(10)의 외부 포트(12)와 데이터 핀 간의 전송 경로의 길이는 상이하며, 따라서, 데이터가 데이터 핀에 동시에 도달하더라도, 근접한 데이터 전송 속도 및 상이한 전송 경로 길이로 인해, 저장 데이터는 각 저장 블록(30)에 동시에 도달하지 못함으로써, 배경 기술에 기재된 저장 데이터의 전송이 동기화되지 않는 현상을 초래한다. 데이터 통로 인터페이스 회로(10)가 저장 데이터를 판독할 경우에도, 저장 데이터의 전송이 동기화되지 않는 현상이 존재하며, 발생 원인은 전술한 기입 데이터가 동기화되지 않는 원인과 유사하므로, 여기서 더이상 반복하여 설명하지 않는다. 본 실시예에 있어서, 제1 지연 모듈(300)은 수신된 저장 데이터에 대해 적절한 지연 시간의 지연 처리를 수행하여, 저장 데이터로 하여금 기설정된 타깃 시간에 내부 포트(11)에 도달할 수 있도록 함으로써, 각 데이터 통로 인터페이스 회로(10)에서 저장 데이터가 내부 포트(11)로 도달하는 시간이 동일하도록 하거나, 시간 오차가 데이터 통로 인터페이스 회로(10)가 감당 가능한 오차 범위 내에 존재하도록 함으로써, 저장 데이터의 전송이 동기화되지 않는 현상을 해결한다.
선택적으로, 다양한 하드웨어 구조를 통해 작성 통로 모듈(100) 및 판독 통로 모듈(200)이 시분할 방식으로 저장 데이터를 출력하는 기능을 구현할 수 있다. 예시적으로, 도 1에 도시된 실시예에 있어서, 제1 지연 모듈(300)에는 하나의 출력단이 구성되고, 상기 출력단은 작성 통로 모듈(100) 및 판독 통로 모듈(200)에 각각 연결되며, 제1 지연 모듈(300)은 지연 처리된 저장 데이터를 작성 통로 모듈(100) 및 판독 통로 모듈(200)로 동시에 출력하며, 작성 통로 모듈(100) 및 판독 통로 모듈(200) 중 하나가 켜지도록 제어하는 것을 통해, 둘 중의 하나가 저장 데이터를 출력하도록 한다. 다른 실시예에 있어서, 제1 지연 모듈(300)에 두 개의 출력단이 구성되고, 두 개의 출력단이 작성 통로 모듈(100) 및 판독 통로 모듈(200)에 일대일 대응되게 연결될 수도 있으며, 제1 지연 모듈(300)의 두 개의 출력단 중 하나가 저장 데이터를 출력하도록 제어할 수 있어, 작성 통로 모듈(100) 및 판독 통로 모듈(200) 중 하나만이 저장 데이터를 수신하도록 함으로써, 둘 중 하나가 저장 데이터를 출력하도록 한다.
지연 제어 모듈(400)은 상기 제1 지연 모듈(300)에 연결되고, 외부에 의해 입력된 신호 명령어를 수신하고, 상기 신호 명령어에 따라 상기 제1 지연 모듈(300)이 상기 지연 처리를 실행하는 지연 시간을 제어하기 위한 것이다. 여기서, 신호 명령어는 데이터 통로 인터페이스 회로(10)가 상응한 동작을 실행하도록 지시하기 위한 명령어를 가리키며, 예를 들어 작성 명령어, 판독 명령어, 모드 선택 인코딩 명령어 중 하나 또는 복수 개일 수 있으며, 예시적으로, 작성 명령어는 데이터 통로 인터페이스 회로(10)가 상응한 작성 동작을 실행하도록 지시하기 위한 것이다.
구체적으로, 지연 제어 모듈(400)에는 하나 또는 복수 개의 입력단이 구성될 수 있고, 입력단이 입력한 신호 명령어에 따라 제1 지연 모듈(300)의 제어 신호를 생성할 수 있다. 예를 들어, 지연 제어 모듈(400)에 하나의 입력단이 구성되면, 작성 명령어, 판독 명령어, 모드 선택 인코딩 명령어 중 하나에 응답하여 제어 신호를 생성할 수 있다. 지연 제어 모듈(400)에 두 개의 입력단이 구성되면, 작성 명령어, 판독 명령어, 모드 선택 인코딩 명령어 중 두 개에 응답하여 제어 신호를 생성할 수 있다. 이해할 수 있는 것은, 지연 제어 모듈(400)이 필요한 상응하는 신호 명령어의 카테고리가 많을 수록, 제어 신호를 생성하기 위한 논리가 더 복잡하지만, 더욱 신뢰도가 높고, 포괄적인 제어 기능을 상응하게 구비함으로써, 데이터 통로 인터페이스 회로(10)의 신뢰성 및 포괄성을 향상시키며, 즉 저장 데이터의 전송 동기성을 보다 크게 개선한다.
본 실시예에 있어서, 데이터 통로 인터페이스 회로(10)는 내부 포트(11) 및 외부 포트(12)에 각각 연결되고, 저장 데이터를 상기 외부 포트(12)로부터 상기 내부 포트(11)로 전송하기 위한 작성 통로 모듈(100); 상기 내부 포트(11) 및 상기 외부 포트(12)에 각각 연결되고, 상기 저장 데이터를 상기 내부 포트(11)로부터 상기 외부 포트(12)로 전송하기 위한 판독 통로 모듈(200); 상기 외부 포트(12) 및 상기 내부 포트(11)에 각각 연결되고, 상기 외부 포트(12) 또는 상기 내부 포트(11)로부터 상기 저장 데이터를 획득하고, 상기 저장 데이터에 대해 지연 처리를 수행하며, 처리된 상기 저장 데이터를 상기 작성 통로 모듈(100) 및 상기 판독 통로 모듈(200) 중 적어도 하나에 전송하기 위한 제1 지연 모듈(300); 및 상기 제1 지연 모듈(300)에 연결되고, 외부에서 입력한 신호 명령어를 수신하고, 상기 신호 명령어에 따라 상기 제1 지연 모듈(300)이 상기 지연 처리를 실행하는 지연 시간을 제어하기 위한 지연 제어 모듈(400)을 포함한다. 지연 제어 모듈(400)이 출력한 제어 신호를 통해, 제1 지연 모듈(300)로 하여금 수신된 저장 데이터에 대해 적절한 지연 시간의 지연 처리를 수행하도록 하여, 저장 데이터로 하여금 타깃 시간에 내부 포트(11) 또는 외부 포트(12)에 도달할 수 있도록 함으로써, 각 데이터 통로 인터페이스 회로(10)에서 저장 데이터가 내부 포트(11) 및 외부 포트(12) 간의 전송 시간이 동일하도록 하거나, 전송 시간의 오차가 데이터 통로 인터페이스 회로(10)가 감당 가능한 오차 범위 내에 존재하도록 함으로써, 저장 데이터의 전송 동기성이 더욱 좋은 데이터 통로 인터페이스 회로(10)를 구현한다.
도 2는 제2 실시예의 데이터 통로 인터페이스 회로(10)의 구조 예시도이고, 도 2를 참조하면, 본 실시예에서, 상기 제1 지연 모듈(300)은 선택 유닛(310) 및 임시 저장 유닛(320)을 포함한다. 본 실시예에 있어서, 작성 통로 모듈(100), 판독 통로 모듈(200) 및 지연 제어 모듈(400)의 설치 방식 및 도 1 실시예의 설치 방식은 동일하고, 여기서 더이상 반복하여 설명하지 않는다.
선택 유닛(310)에 있어서, 상기 선택 유닛(310)의 입력단은 상기 외부 포트(12) 및 상기 내부 포트(11)에 각각 연결되고, 상기 선택 유닛(310)의 제어단은 상기 신호 명령어를 수신하기 위한 것이다.
구체적으로, 선택 유닛(310)에는 두 개의 입력단이 구성되고, 선택 유닛(310)의 두 개의 입력단은 내부 포트(11) 및 외부 포트(12)에 각각 일대일 대응되게 연결되어, 두 개의 포트로부터 저장 데이터를 각각 획득하며, 선택 유닛(310)에는 또한 제어단이 구성되고, 선택 유닛(310)의 제어단은 신호 명령어를 수신하여, 신호 명령어에 따라 수신된 두 개의 저장 데이터 중 하나를 선택하여 출력하기 위한 것이다. 예시적으로, 신호 명령어는 작성 명령어일 수 있고, 선택 유닛(310)은 외부 포트(12)로부터의 저장 데이터를 선택하여 출력함으로써, 데이터의 기입을 구현한다. 도 2에 도시된 실시예에 있어서, 선택 유닛(310)은 2대1 멀티플렉서이고, 다른 실시예에서, 선택 유닛(310)은 3대1 멀티플렉서 등일 수도 있으며, 즉, 세 개의 입력단을 구성하는 것을 통해 더욱 복잡한 선택 및 전송 기능을 구현할 수 있다.
임시 저장 유닛(320)에 있어서, 상기 임시 저장 유닛(320)의 데이터 입력단과 상기 선택 유닛(310)의 출력단은 연결되고, 상기 임시 저장 유닛(320)의 제어단과 상기 지연 제어 모듈(400)의 출력단은 연결된다. 여기서, 상기 임시 저장 유닛(320)은 래치, 플립플롭, 레지스터 중 하나 또는 복수 개를 포함하고, 상기 임시 저장 유닛(320)의 제어단은 클럭 구동단, 세팅단, 리셋단 중 하나 또는 복수 개를 포함한다.
구체적으로, 도 2에 도시된 실시예에서, 임시 저장 유닛(320)은 플립플롭을 포함할 수 있고, 상기 플립플롭은 D 플립플롭이며, D 플립플롭의 입력단과 선택 유닛(310)의 출력단은 연결되고, D 플립플롭의 클럭 구동단과 지연 제어 모듈(400)의 출력단은 연결되며, D 플립플롭의 출력단은 작성 통로 모듈(100) 및 판독 통로 모듈(200)에 각각 연결된다. D 플립플롭은 클럭 구동단이 입력한 제어 신호에 응답하여 입력단이 입력한 신호에 대해 샘플링을 수행하고, 따라서, 제어 신호의 지연 시간을 조정하는 것을 통해, D 플립플롭의 샘플링 시간을 제어할 수 있어, 저장 데이터로 하여금 작성 통로 모듈(100) 또는 판독 통로 모듈(200)을 거쳐, 타깃 시간에 내부 포트(11) 또는 외부 포트(12)에 도달하도록 함으로써, 타이밍 동기성이 더 좋은 데이터 통로 인터페이스 회로(10)를 구현한다. 선택적으로, 임시 저장 유닛(320)에 세팅단 및 리셋단 중 적어도 하나를 구성하고, 임시 저장 유닛(320)이 신호 샘플링을 수행하지 않는 경우, 세팅단 및 리셋단 중 적어도 하나에 기설정된 인에이블 신호를 출력하는 것을 통해, 임시 저장 유닛(320)의 안정적인 출력을 보장함으로써, 데이터 통로 인터페이스 회로(10)의 출력 신호의 신뢰성을 향상시킬 수 있다. 다른 실시예에 있어서, 임시 저장 유닛(320)은 JK 플립플롭, RS 플립플롭 등과 같은 신호의 임시 저장 기능을 구비한 다른 디바이스일 수도 있다.
더 나아가, 상기 제어 신호는 펄스 신호, 신호 상승 에지, 신호 하강 에지 중 하나 또는 복수 개를 포함한다. 여기서, 임시 저장 유닛(320)이 래치이면, 펄스 신호를 통해 제어하도록 선택할 수 있다. 임시 저장 유닛(320)이 플립플롭이면, 신호 상승 에지 또는 신호 하강 에지를 통해 트리거하도록 선택할 수 있으며, 이해할 수 있는 것은, 에지 트리거가 더 큰 타이밍 마진을 제공할 수 있음으로써, 임시 저장 유닛(320)의 샘플링 타이밍 정확성을 향상시킴으로써, 데이터 통로 인터페이스 회로(10)의 신뢰성을 향상시킬 수 있다.
도 3은 제3 실시예의 데이터 통로 인터페이스 회로(10)의 구조 예시도이고, 도 3을 참조하면, 본 실시예에서, 상기 작성 통로 모듈(100)은 작성 버퍼 유닛(110)을 포함하고, 판독 통로 모듈(200)은 판독 버퍼 유닛(210)을 포함한다. 본 실시예에 있어서, 선택 유닛(310), 임시 저장 유닛(320) 및 지연 제어 모듈(400)의 설치 방식 및 도 2 실시예의 설치 방식은 동일하고, 여기서 더이상 반복하여 설명하지 않는다.
작성 버퍼 유닛(110)에 있어서, 상기 작성 버퍼 유닛(110)의 입력단과 상기 임시 저장 유닛(320)의 출력단은 연결되고, 상기 작성 버퍼 유닛(110)의 출력단과 상기 내부 포트(11)는 연결되며, 상기 작성 버퍼 유닛(110)의 제어단은 상기 신호 명령어를 수신하기 위한 것이다. 작성 버퍼 유닛(110)은 제어단이 수신한 신호 명령어에 응답하여, 입력단이 입력한 지연 처리된 저장 데이터에 대해 버퍼 출력을 수행함으로써, 타이밍을 추가로 조정하는 것을 구현하여, 저장 데이터를 기입할 경우의 타이밍 정확성이 더 좋은 작성 통로 모듈(100) 및 데이터 통로 인터페이스 회로(10)를 제공한다. 판독 버퍼 유닛(210)에 있어서, 상기 판독 버퍼 유닛(210)의 입력단과 상기 임시 저장 유닛(320)의 출력단은 연결되고, 상기 판독 버퍼 유닛(210)의 출력단과 상기 외부 포트(12)는 연결되며, 상기 판독 버퍼 유닛(210)의 제어단은 상기 신호 명령어를 수신하기 위한 것이다. 작성 버퍼 유닛(110)과 유사하게, 판독 버퍼 유닛(210)을 설치하는 것을 통해, 저장 데이터를 판독할 경우의 타이밍 정확성이 더 좋은 판독 통로 모듈(200) 및 데이터 통로 인터페이스 회로(10)를 제공할 수 있다.
도 4는 제4 실시예의 데이터 통로 인터페이스 회로(10)의 구조 예시도이고, 도 4를 참조하면, 본 실시예에 있어서, 상기 지연 제어 모듈(400)은 지연 체인(410) 및 제어 신호 생성 회로(420)를 포함한다. 본 실시예에 있어서, 선택 유닛(310), 임시 저장 유닛(320), 작성 버퍼 유닛(110) 및 판독 버퍼 유닛(210)의 설치 방식 및 도 3 실시예의 설치 방식은 동일하므로, 여기서 더이상 반복하여 설명하지 않는다.
지연 체인(410)에 있어서, 상기 지연 체인(410)의 입력단은 상기 신호 명령어를 수신하고, 상기 신호 명령어에 대해 지연 및 출력을 수행하기 위한 것이다.
그 중 하나의 실시예에 있어서, 지연 체인(410)은 고정 지연 체인(410)일 수 있다. 예시적으로, 고정 지연 체인(410)은 복수 개의 직렬로 연결된 전송 게이트를 포함할 수 있으며, 각 전송 게이트에는 고정된 지연 시간이 구성되며, 따라서, 지연 체인(410)이 생성해야 되는 기설정된 지연 시간에 따라 상응한 개수의 전송 게이트를 설치할 수 있음으로써, 타깃의 기설정된 지연 시간을 생성할 수 있다. 다른 예로, 고정 지연 체인(410)은 짝수 개의 직렬로 연결된 인버터를 포함할 수도 있고, 짝수 개의 인버터를 설치하는 것을 통해, 출력된 지연 신호가 입력된 신호 명령어의 레벨 상태에 대응되도록 보장할 수 있고, 타이밍 상의 차이만이 존재하고, 전술한 전송 게이트로 구성되는 고정 지연 체인(410)과 유사하게, 지연 체인(410)이 생성해야 되는 지연 시간에 따라 상응한 개수의 인버터를 설치할 수 있음으로써, 타깃의 기설정된 지연 시간을 생성할 수 있다.
그 중 다른 하나의 실시예에 있어서, 상기 지연 체인(410)은 프로그래밍 가능한 지연 체인(410)일 수 있다. 이해할 수 있는 것은, 데이터 통로 인터페이스 회로(10)에서의 신호 전송 속도 등 특성은, 모두 사용 환경의 온도 등과 같은 조건의 변화에 따라 변화가 발생할 수 있다. 따라서, 사용 환경의 조건이 변경되면, 비정상적인 타이밍이 존재하거나 심지어 전송된 신호에 오류가 발생할 위험이 존재한다. 본 실시예에 있어서, 프로그래밍 가능한 지연 체인(410)으로 구성된 지연 체인(410)을 설치하고, 일 상응한 검출 구조를 설치함으로써, 검출 구조를 통해, 데이터 통로 인터페이스 회로(10)의 사용 환경의 조건 변화 상황에 대해 검출을 수행할 수 있고, 검출 결과에 따라 프로그래밍 가능한 지연 체인(410)의 지연 시간을 조정함으로써, 타이밍 오류가 발생하는 것을 방지함으로써, 신뢰성이 더 높은 데이터 통로 인터페이스 회로(10)를 제공한다. 여기서, 검출 구조는 사용 환경에 대해 검출을 수행하는 센서일 수 있음으로써, 환경의 변화에 따라 지연 시간에 대해 상응한 조절을 수행하고; 검출 구조는 피드백 회로일 수도 있으며, 즉, 데이터 통로 인터페이스 회로(10)가 출력한 신호의 타이밍에 따라 입력에 대해 피드백을 수행함으로써, 폐쇄 루프 조정 방식을 통해 타이밍의 정확성을 개선시킨다.
더 나아가, 프로그래밍 가능한 지연 체인(410)은 복수 개의 지연 유닛을 포함할 수 있고, 각 지연 유닛은 설정된 스텝 사이즈의 지연을 생성하고, 인코딩 그룹을 통해 지연 시간에 대한 조절을 구현하기 위한 것이다. 구체적으로, 인코딩 그룹은 복수 개의 제어 인코딩 비트를 포함하고, 인코딩 비트와 지연 유닛은 일대일 대응된다. 예시적으로, 프로그래밍 가능한 지연 체인(410)은 8 개의 지연 유닛을 포함하고, 인코딩 그룹은 8 개의 제어 인코딩 비트를 포함하며, 인코딩 그룹의 값이 10000000일 경우, 첫 번째 지연 유닛이 켜지고, 다른 지연 유닛이 꺼지도록 제어하여, 하나의 설정된 스텝 사이즈를 생성하고; 인코딩 그룹의 값이 10000001일 경우, 첫 번째 지연 유닛 및 여덟 번째 지연 유닛이 켜지고, 다른 지연 유닛이 꺼지도록 제어하여, 두 개의 설정된 스텝 사이즈를 생성한다. 따라서, 인코딩 그룹의 값을 변경시키는 것을 통해, 프로그래밍 가능한 지연 체인(410)에 대한 제어를 구현할 수 있다. 설명해야 할 것은, 상기 예는 설명에만 사용될 뿐, 프로그래밍 가능한 지연 체인(410) 및 인코딩 그룹을 구체적으로 한정하는데 사용되지 않는다.
제어 신호 생성 회로(420)에 있어서, 상기 제어 신호 생성 회로(420)의 입력단과 상기 지연 체인(410)의 출력단은 연결되고, 상기 제어 신호 생성 회로(420)의 출력단과 상기 임시 저장 유닛(320)의 제어단은 연결되며, 상기 제어 신호 생성 회로(420)는 상기 지연 체인(410)이 출력한 신호에 따라 제어 신호를 생성하기 위한 것이다. 구체적으로, 상기 설명에 따르면, 제어 신호 생성 회로(420)가 출력한 제어 신호가 펄스 신호, 신호 상승 에지 또는 신호 하강 에지일 경우, 제어 신호는 임시 저장 유닛(320)에 대한 비교적 신뢰성이 있는 타이밍 제어 기능을 구현할 수 있고, 이해할 수 있는 것은, 신호 명령어 및 지연 처리된 신호 명령어는 반드시 위에서 언급한 소망하는 제어 신호의 형태인 것은 아니며, 따라서, 제어 신호 생성 회로(420)를 설치하는 것을 통해, 지연 처리된 신호 명령어의 타이밍과 매칭되고, 타깃 형태인 제어 신호를 생성함으로써, 임시 저장 유닛(320)에 대한 정확한 제어를 구현할 수 있다.
그 중 하나의 실시예에 있어서, 상기 제1 지연 모듈(300) 및 상기 지연 제어 모듈(400)에는 두 개의 작동 모드가 구성되고, 상기 두 개의 작동 모드는 지연 모드 및 쾌속 모드를 포함하고, 상기 지연 모드인 경우, 상기 제1 지연 모듈(300) 및 상기 지연 제어 모듈(400)은 모두 유효하고; 상기 쾌속 모드인 경우, 상기 지연 제어 모듈(400)은 무효하며, 상기 제1 지연 모듈(300)이 상기 저장 데이터에 대한 전송 지연은 0이다. 여기서, 상기 제1 지연 모듈(300) 및 상기 지연 제어 모듈(400)이 모두 유효한 것은, 제1 지연 모듈(300)의 지연 기능이 켜지고, 지연 제어 모듈(400)이 신호 명령어에 따라 제어 신호를 생성하여, 저장 데이터에 대해 상응한 지연을 수행하는 것을 의미한다. 상기 제1 지연 모듈(300) 및 상기 지연 제어 모듈(400)이 모두 무효한 것은, 제1 지연 모듈(300)이 저장 데이터의 전송 기능만을 켜고, 지연 기능을 켜지 않는 것을 의미하여, 저장 데이터로 하여금 빠르게 통과하도록 함으로써, 데이터 통로 인터페이스 회로(10)의 작동 속도를 향상시킨다. 설명해야 할 것은, 상기“전송 지연은 0”은 제1 지연 모듈(300)이 저장 데이터에 대해 추가적인 지연 시간을 설정하지 않는 것을 의미하지만, 제1 지연 모듈(300)에서의 배선 등 구조가 일정한 고유한 지연이 존재하고, 다만 이러한 고유한 지연의 지연 시간이 매우 작으며, 즉 상기 고유한 지연은 무시할 수 있다.
도 5는 제5 실시예의 데이터 통로 인터페이스 회로(10)의 구조 예시도이고, 도 5를 참조하면, 본 실시예에 있어서, 상기 데이터 통로 인터페이스 회로(10)는 모드 선택 모듈(500)을 더 포함한다.
모드 선택 모듈(500)은, 상기 제1 지연 모듈(300) 및 상기 지연 제어 모듈(400)에 각각 연결되고, 상기 신호 명령어를 수신하고, 상기 신호 명령어에 따라 상기 제1 지연 모듈(300) 및 상기 지연 제어 모듈(400)의 작동 모드를 제어하기 위한 것이다. 이해할 수 있는 것은, 상이한 작동 모드 및 저장 블록(30) 위치의 경우, 각 저장 블록(30)이 저장 데이터를 수신하는 경로 길이가 상이하고, 따라서, 데이터 전송 경로가 가장 긴 저장 블록(30)에 대응되는 데이터 통로 인터페이스 회로(10)를 쾌속 모드로 설정할 수 있음으로써, 저장 데이터로 하여금 빠르게 통과하도록 하고, 다른 저장 블록(30)의 데이터 통로 인터페이스 회로(10)를 지연 모듈로 하도록 하고, 각 저장 블록(30)에 대응되는 데이터 통로 인터페이스 회로(10)가 상응한 지연을 생성하도록 제어하여, 저장 데이터가 전송 경로에서 소모한 전송 시간과 지연 시간의 합으로 하여금 모두 일 설정값이 되도록 함으로써, 각 저장 블록(30)에 대응되는 데이터 전송 시간이 동일하도록 한다. 여기서, 상기 설정값은 가장 긴 데이터 전송 경로에 대응되는 전송 시간일 수 있다.
도 6은 일 실시예의 메모리의 구조 예시도이고, 도 6을 참조하면, 본 실시예에서, 메모리는 데이터 통로 인터페이스 회로(10), 데이터 처리 모듈(20) 및 저장 블록(30)을 포함한다.
전술한 데이터 통로 인터페이스 회로(10)에 있어서, 인터페이스 회로는 데이터 처리 모듈(20) 및 저장 블록(30)에 각각 연결됨으로써, 전송한 저장 데이터에 대한 타이밍 처리를 구현한다.
데이터 처리 모듈(20)은 상기 데이터 통로 인터페이스 회로(10)의 외부 포트(12)에 연결되고, 상기 저장 데이터를 처리하기 위한 것이다. 예시적으로, 데이터 처리 모듈(20)이 저장 데이터에 대한 처리는 저장 데이터 전송의 직렬-병렬 전환일 수 있고, 이해할 수 있는 것은, 데이터 처리 모듈(20)은 저장 데이터에 대해 다른 타입의 처리를 수행하여, 저장 데이터의 전송 속도 향상 등 목적을 구현할 수 있다.
저장 블록(30)은 상기 데이터 통로 인터페이스 회로(10)의 내부 포트(11)에 연결되고, 상기 저장 데이터를 저장하기 위한 것이다. 여기서, 상기 저장 블록(30)은 적어도 두 개의 저장 서브 블록(31)을 포함할 수 있고, 상기 저장 서브 블록(31)은 동일한 저장 블록(30) 제어 회로에 연결된다. 여기서, 제어 회로는 로우 디코딩 회로, 컬럼 디코딩 회로, 리던던시 회로 중 하나 또는 복수 개를 포함하고, 제어 회로를 공유하는 것을 통해, 메모리에서의 배선 개수를 줄임으로써, 메모리의 전반적인 집적도를 향상시킬 수 있고, 이해할 수 있는 것은, 제어 회로를 공유하면 제어의 복잡도를 동시에 향상시킬 수도 있으며, 따라서, 실제의 배선 수요에 따라 적절한 회로를 선택하여 공유함으로써, 집적도 및 제어 난이도 간의 밸런스를 구현할 수 있다.
설명해야 할 것은, 도 6의 실시예는 복수 개의 양방향 드라이버(40)를 도시하고, 양방향 드라이버(40)는 저장 데이터의 전송 경로에 설치되며, 도 6에서의 양방향 드라이버(40)는 데이터 전송 경로의 길이 및 데이터의 전송 속도를 예시적으로 설명하기 위한 것이고, 구체적으로 양방향 드라이버(40)가 설치된 데이터 전송 경로가 비교적 길고, 데이터의 전송 속도가 비교적 늦은 것을 의미한다. 그러나, 도 6에 도시된 양방향 드라이버(40)는 본 출원의 실시예의 데이터 전송 경로의 구체적인 구조를 한정하기 위한 것이 아니고, 각 전송 경로에서의 양방향 드라이버(40)도 도 6에 도시된 개수 및 설치 위치에 한정되지 않는다.
더 나아가, 계속하여 도 6을 참조하면, 상기 메모리는 복수 개의 상기 데이터 통로 인터페이스 회로(10) 및 복수 개의 저장 블록(30)을 포함하고, 상기 데이터 통로 인터페이스 회로(10) 및 상기 저장 블록(30)은 일대일 대응되게 설치되고; 상기 복수 개의 데이터 통로 인터페이스 회로(10)의 외부 포트(12)는 동일한 상기 데이터 처리 모듈(20)에 연결되고, 상기 데이터 통로 인터페이스 회로(10)의 내부 포트(11)는 복수 개의 상기 저장 서브 블록(31)에 연결된다. 판독한 저장 데이터는 저장 서브 블록(31)으로부터 인터페이스 회로의 내부 포트(11), 외부 포트(12)를 거쳐 데이터 처리 모듈(20)에 도달함으로써, 데이터의 판독을 구현한다. 기입된 저장 데이터는 데이터 처리 모듈(20)로부터 인터페이스 회로의 외부 포트(12), 내부 포트(11)를 거쳐 저장 서브 블록(31)에 도달함으로써, 데이터의 기입을 구현한다. 여기서, 상기 저장 데이터가 상기 데이터 처리 모듈(20)의 출력단으로부터 어느 한 상기 저장 서브 블록(31)에 도달하는 전송 시간 및 상기 저장 데이터가 어느 한 상기 저장 서브 블록(31)으로부터 상기 데이터 처리 모듈(20)에 도달하는 전송 시간 중 적어도 하나는 서로 매칭된다. 설명해야 할 것은, 전송 시간이 서로 매칭되는 것은 각 저장 서브 블록(31)에 대응되는 데이터 전송 시간이 완전히 동일한 것을 포함하고, 상이한 저장 서브 블록(31)에 대응되는 데이터 전송 시간 간의 오차가 허용 가능한 범위 내에 위치하는 것을 더 포함하며, 즉 저장 데이터의 정확성에 영향을 미치지 않는다.
더 나아가, 도 6에 도시된 실시예에서, 두 개의 데이터 처리 모듈(20)이 구성되어, 상이한 구성의 전자 기기에 적응된다. 구체적으로, 상기 데이터 처리 모듈(20)은 상기 복수 개의 데이터 통로 인터페이스 회로(10)에 각각 연결되고; 여기서, 상기 메모리가 단일 데이터 처리 모듈(20)의 유효 모드인 경우, 하나의 상기 데이터 처리 모듈(20)이 켜지도록 제어하여 데이터를 전송하고; 상기 메모리가 복수 데이터 처리 모듈(20)의 유효 모드인 경우, 설정된 개수의 상기 데이터 처리 모듈(20)이 켜지도록 제어하여, 데이터를 상이한 상기 저장 블록(30)에 동기화 전송한다. 예시적으로, 메모리를 64 비트 시스템의 컴퓨터에 적용할 경우, 컴퓨터의 연산 속도 및 주소 지정 능력이 비교적 강하고, 따라서 두 개의 데이터 처리 모듈(20)을 동시에 켤 수 있음으로써 더 빠른 데이터 전송 속도를 구현하고; 메모리를 32 비트 시스템의 컴퓨터에 적용할 경우, 하나의 데이터 처리 모듈(20)만 켬으로써, 저장 데이터의 안정적이고, 신뢰성이 있는 전송을 보장한다. 본 실시예의 메모리는 외부의 전자 기기에 따라, 상응한 개수의 데이터 처리 모듈(20)을 키는 것을 선택함으로써, 메모리의 적용 유연성 및 광범위성을 향상시킬 수 있다.
구체적으로, 도 7은 일 실시예의 두 개의 데이터 처리 모듈(20)이 모두 유효한 작동 모드의 예시도이고, 도 7의 실시예는 저장 서브 블록(B0L) 및 저장 서브 블록(B0H)을 액세스하는 것을 예로 든다. 도 7을 참조하면, 도 7의 우측에 위치한 제2 데이터 처리 모듈(20H, High Byte)에 연결된 저장 서브 블록(B0H)의 경우, 데이터 전송 경로(202)가 비교적 길고, 저장 데이터는 가장 빠른 속도로 데이터 통로 인터페이스 회로(10)를 통과해야 하고, 또한 두 개의 데이터 처리 모듈(20) 회로 간의 양방향 드라이버(40)를 통해, 원격 엔드의 제2 데이터 처리 모듈(20H)에 연결된다. 도 7의 좌측에 위치한 제1 데이터 처리 모듈(20L, Low Byte)에 연결된 저장 서브 블록(B0L)의 경우, 데이터 전송 경로(201)가 비교적 짧고, 저장 데이터가 데이터 통로 인터페이스 회로(10)에서 시간이 지연된 다음, 작성 및 판독 동작의 방향에 따라, 저장 데이터를 대응되는 드라이버로 출력한다. 인터페이스 회로의 지연 시간은, 중간의 양방향 드라이버(40) 및 대응되는 전송 경로의 길이를 매칭하기 위한 것이다. 본 실시예에 있어서, 인터페이스 회로의 지연 시간을 조정하는 것을 통해, 두 개의 저장 서브 블록(31, 저장 서브 블록(B0L) 및 저장 서브 블록(B0H))에 대응되는 데이터 타이밍이 일치한 것을 유지하도록 한다. 다른 저장 블록(30)의 지연 시간의 조절 방식은 저장 서브 블록(B0L) 및 저장 서브 블록(B0H)의 조절 방식과 동일하므로, 여기서 더이상 반복하여 설명하지 않는다.
도 8 내지 도 11에서는 네 개의 실시예의 단일 데이터 처리 모듈(20)이 유효한 작동 모드의 예시도를 도시하고, 도 8 내지 도 11을 참조하면, 단일 데이터 처리 모듈(20)이 유효한 작동 모드의 경우, 저장 서브 블록(B0L), 저장 서브 블록(B0H), 저장 서브 블록(B3L), 저장 서브 블록(B3H)을 액세스하는 것을 예로 들어 설명한다.
도 8에 도시된 바와 같이, 단일 데이터 처리 모듈(20L)의 유효한 작동 모드의 경우, 가장 긴 전송 경로는 제1 데이터 처리 모듈(20L)에서 저장 서브 블록(B3H)으로의 데이터 전송 경로(203)(검고 굵은 실선)이고, 따라서, 다른 위치의 데이터 전송 경로를 액세스하려면 저장 서브 블록(B3H)을 액세스하는 데이터 전송 경로(203)와 매칭되어야 하고, 여기서 데이터 전송 경로(203)를 타이밍 기준 경로로 지칭할 수 있고, 상기 타이밍 기준 경로는 배선 및 데이터 통로 인터페이스 회로(10)를 포함한다. 저장 서브 블록(B3H)을 액세스하는 경우, 데이터는 양방향 드라이버(40)를 두 번 통과하며, 한 번은 두 개의 데이터 처리 모듈(20) 간의 양방향 드라이버(401)이고, 다른 한 번은 동일한 데이터 처리 모듈(20H) 아래의 양방향 드라이버(402)이며, 데이터 통로 인터페이스 회로(10)의 경우, 지연 시간 제어를 건너뛰며, 즉 쾌속 모드에서 작동하고, 데이터는 가장 빠른 속도로 전송된다.
도 9를 참조하면, 저장 서브 블록(B3L)을 액세스하는 경우, 저장 서브 블록(B3H)에 비해, 데이터 전송 경로에서 하나의 양방향 드라이버(40) 및 일부 배선이 감소되고, 상기 전송 경로는 도 9의 204(검고 굵은 실선)에 도시된 바와 같고, 따라서, 저장 서브 블록(B3L)의 데이터 통로 인터페이스 회로(10)에서의 지연 시간 회로는 작동되고, 지연 시간은 저장 서브 블록(B3H)의 추가 양방향 드라이버(40) 및 관련 배선과 매칭되도록 설정된다.
도 10 및 도 11을 참조하면, 저장 서브 블록(B0L) 및 저장 서브 블록(B0H)을 액세스하는 경우, 판독 동작이면, 데이터 통로 인터페이스 회로(10)에서의 지연 시간 회로가 생성 가능한 지연 시간이 한정적이기 때문에, 먼저 저장 서브 블록(B0L) 및 저장 서브 블록(B0H)의 신호 명령어에 대해 시간 지연을 수행한 다음, 저장 서브 블록(B0L) 및 저장 서브 블록(B0H)에 송신해야 하고, 또한, 상기 지연 시간은 저장 서브 블록(B3L) 및 저장 서브 블록(B3H)의 데이터 전송 경로에서 중간 양방향 드라이버(40)를 거쳐 도입한 지연 시간과 매칭된다. 데이터 처리 모듈(20L)에서 저장 서브 블록(B0H)으로의 전송 경로는 도 10에서의 205(검고 굵은 실선)에 도시된 바와 같다. 데이터 처리 모듈(20L)에서 저장 서브 블록(B0L)으로의 전송 경로는 도 11에서의 201(검고 굵은 실선)에 도시된 바와 같다.
따라서, 도 12는 다른 일 실시예의 메모리의 구조 예시도이고, 도 12는 개략적인 구조도이고, 저장 서브 블록(B0L) 및 저장 서브 블록(B0H)만을 도시한다. 도 12를 참조하면, 본 실시예에 있어서, 메모리는 제2 지연 모듈(50)을 더 포함하고, 제2 지연 모듈(50)은 상기 저장 서브 블록(B0L) 및 저장 서브 블록(B0H)에 대한 저장 블록 제어 신호 지연을 생성할 수 있어, 전송 경로에서의 지연 시간으로 하여금 추가로 매칭되도록 한다. 구체적으로, 제2 지연 모듈(50)과 상기 저장 블록(30)은 연결되고, 상기 신호 명령어를 수신하고, 상기 신호 명령어에 따라 저장 블록(30) 제어 신호를 생성하기 위한 것이고, 상기 저장 블록(30) 제어 신호는 상기 저장 데이터가 상기 저장 블록(30)에 진입하는 시간을 제어하기 위한 것이다. 상기 구조에 기반하여, 상기 제2 지연 모듈(50)이 저장 블록(30) 제어 신호에 대해 생성한 지연 시간과 상기 데이터 통로 인터페이스 회로(10)가 상기 저장 데이터에 대해 생성한 지연 시간은 서로 매칭된다. 본 실시예에 있어서, 제1 지연 모듈(300) 및 제2 지연 모듈(50)은 동시에 작용하고, 복수 개의 저장 서브 블록(31) 간의 저장 데이터의 전송 동기성을 추가로 향상시킬 수 있다.
계속하여 도 8, 도 9, 도 10, 도 11 및 도 12를 참조하면, 타이밍 기준 경로(203, 도 8 참조)의 지연 시간을 T1로 기록하고, 전송 경로(204, 도 9 참조)의 배선에서의 지연 시간을 T2A로 기록하고, 전송 경로(204, 도 9 참조)의 데이터 통로 인터페이스 회로(10)에서의 지연 시간을 T2B로 기록하며, 전송 경로(205, 도 10 참조)의 배선에서의 지연 시간을 지연 시간을 T3A로 기록하며, 전송 경로(205, 도 10 참조)의 데이터 통로 인터페이스 회로(10)에서의 지연 시간을 T3B로 기록하며, 전송 경로(201, 도 11 참조)의 배선에서의 지연 시간을 T4A로 기록하고, 전송 경로(201, 도 11 참조)의 데이터 통로 인터페이스 회로(10)에서의 지연 시간을 T4B로 기록하며, 신호 명령어로부터 제2 지연 모듈(50)을 거쳐 저장 블록 제어 신호를 생성하는 사이의 지연 시간을 T4C기록하면, T2A와 T2B의 합, T3A와 T3B의 합, T4A, T4B와 T4C의 합은 모두 T1과 매칭되어야 하고, 여기서 매칭은 동일하거나 거의 동일하거나 오차가 허용 가능한 범위 내에 위치하는 것을 의미한다.
본 출원의 실시예는 저장 시스템을 더 제공하고, 전술한 바와 같은 메모리; 전자 기기; 및 상기 메모리와 상기 전자 기기에 각각 연결되고, 상기 전자 기기의 시스템 정보에 따라 상기 메모리 중 대응되는 개수의 상기 데이터 처리 모듈을 켜기 위한 처리 모듈 컨트롤러를 포함한다. 본 실시예에 있어서, 상기 구조를 설치하는 것을 통해, 저장 데이터의 전송 동기성이 더 나은 저장 시스템을 구현하고, 여기서 메모리의 구체적인 설치 방식은 전술한 설명을 참조할 수 있고, 여기서 더이상 반복하여 설명하지 않는다.
상기 실시예의 각 기술적 구성은 임의로 조합될 수 있고, 설명의 간결함을 위해, 상기 실시예에서의 각 기술적 구성의 모든 가능한 조합은 설명되지 않았으나, 이러한 기술적 구성의 조합은 모순이 없는 한, 모두 본 명세서에 기재된 범위로 간주되어야 한다.
상기 실시예는 본 출원의 실시예의 몇 가지 실시 형태만 표현하였으며, 그 설명은 비교적 구체적이고 상세하지만, 본 발명의 범위를 한정하는 것으로 해석되어서는 안된다. 유의해야 할 것은, 본 분야의 통상의 기술자는, 본 출원의 실시예의 구상을 벗어나지 않는 전제 하에서, 일정한 변형 및 개진을 수행할 수 있으며, 이러한 변형 및 개진은 모두 본 출원의 실시예의 보호 범위 내에 속한다. 따라서, 본 출원 실시예의 특허의 보호 범위는 특허 청구 범위를 기준으로 해야 한다.

Claims (19)

  1. 데이터 통로 인터페이스 회로로서,
    내부 포트 및 외부 포트에 각각 연결되고, 저장 데이터를 상기 외부 포트로부터 상기 내부 포트로 기입하기 위한 작성 통로 모듈;
    상기 내부 포트 및 상기 외부 포트에 각각 연결되고, 상기 저장 데이터를 상기 내부 포트로부터 상기 외부 포트로 판독하기 위한 판독 통로 모듈;
    상기 외부 포트 및 상기 내부 포트에 각각 연결되고, 상기 외부 포트로부터 기입될 저장 데이터를 획득하고 또는 상기 내부 포트로부터 상기 저장 데이터를 획득하고, 상기 기입될 저장 데이터 또는 상기 저장 데이터에 대해 지연 처리를 수행하며, 처리된 상기 기입될 저장 데이터를 상기 작성 통로 모듈로 전송하고, 처리된 상기 저장 데이터를 상기 판독 통로 모듈로 전송하기 위한 제1 지연 모듈; 및
    상기 제1 지연 모듈에 연결되고, 외부에 의해 입력된 신호 명령어를 수신하고, 상기 신호 명령어에 따라 상기 제1 지연 모듈이 상기 지연 처리를 실행하는 지연 시간을 제어하기 위한 지연 제어 모듈을 포함하는 것을 특징으로 하는 데이터 통로 인터페이스 회로.
  2. 제1항에 있어서,
    상기 제1 지연 모듈은, 선택 유닛; 및 임시 저장 유닛을 포함하고,
    상기 선택 유닛의 입력단은 상기 외부 포트 및 상기 내부 포트에 각각 연결되고, 상기 선택 유닛의 제어단은 상기 신호 명령어를 수신하기 위한 것이고, 상기 임시 저장 유닛의 입력단과 상기 선택 유닛의 출력단은 연결되고, 상기 임시 저장 유닛의 제어단과 상기 지연 제어 모듈의 출력단은 연결되는 것을 특징으로 하는 데이터 통로 인터페이스 회로.
  3. 제2항에 있어서,
    상기 임시 저장 유닛은 래치, 플립플롭, 레지스터 중 하나 또는 복수 개를 포함하고, 상기 임시 저장 유닛의 제어단은 클럭 구동단, 세팅단, 리셋단 중 하나 또는 복수 개를 포함하는 것을 특징으로 하는 데이터 통로 인터페이스 회로.
  4. 제2항에 있어서,
    상기 작성 통로 모듈은, 작성 버퍼 유닛을 포함하고,
    상기 작성 버퍼 유닛의 입력단과 상기 임시 저장 유닛의 출력단은 연결되고, 상기 작성 버퍼 유닛의 출력단과 상기 내부 포트는 연결되며, 상기 작성 버퍼 유닛의 제어단은 상기 신호 명령어를 수신하기 위한 것이며,
    상기 판독 통로 모듈은, 판독 버퍼 유닛을 포함하고,
    상기 판독 버퍼 유닛의 입력단과 상기 임시 저장 유닛의 출력단은 연결되고, 상기 판독 버퍼 유닛의 출력단과 상기 외부 포트는 연결되며, 상기 판독 버퍼 유닛의 제어단은 상기 신호 명령어를 수신하기 위한 것임을 특징으로 하는 데이터 통로 인터페이스 회로.
  5. 제2항에 있어서,
    상기 지연 제어 모듈은, 지연 체인; 및 제어 신호 생성 회로를 포함하고,
    상기 지연 체인의 입력단은 상기 신호 명령어를 수신하고, 상기 신호 명령어에 대해 지연 및 출력을 수행하기 위한 것이고, 상기 제어 신호 생성 회로의 입력단과 상기 지연 체인의 출력단은 연결되고, 상기 제어 신호 생성 회로의 출력단과 상기 임시 저장 유닛의 제어단은 연결되며, 상기 제어 신호 생성 회로는 상기 지연 체인이 출력한 신호에 따라 제어 신호를 생성하기 위한 것임을 특징으로 하는 데이터 통로 인터페이스 회로.
  6. 제5항에 있어서,
    상기 지연 체인은 프로그래밍 가능한 지연 체인인 것을 특징으로 하는 데이터 통로 인터페이스 회로.
  7. 제1항에 있어서,
    상기 제1 지연 모듈 및 상기 지연 제어 모듈에는 두 개의 작동 모드가 구성되고, 상기 두 개의 작동 모드는 지연 모드 및 쾌속 모드를 포함하고, 상기 지연 모드인 경우, 상기 제1 지연 모듈 및 상기 지연 제어 모듈은 모두 유효하고; 상기 쾌속 모드인 경우, 상기 지연 제어 모듈은 무효하며, 상기 제1 지연 모듈이 상기 저장 데이터에 대해 설정한 추가적인 전송 지연은 0이며, 상기 데이터 통로 인터페이스 회로는, 모드 선택 모듈을 더 포함하고,
    상기 모드 선택 모듈은 상기 제1 지연 모듈 및 상기 지연 제어 모듈에 각각 연결되고, 상기 신호 명령어를 수신하며, 상기 신호 명령어에 따라 상기 제1 지연 모듈 및 상기 지연 제어 모듈의 작동 모드를 제어하기 위한 것임을 특징으로 하는 데이터 통로 인터페이스 회로.
  8. 메모리로서,
    제1항 내지 제7항 중 어느 한 항에 따른 데이터 통로 인터페이스 회로;
    상기 데이터 통로 인터페이스 회로의 외부 포트에 연결되고, 상기 저장 데이터를 처리하기 위한 데이터 처리 모듈; 및
    상기 데이터 통로 인터페이스 회로의 내부 포트에 연결되고, 상기 저장 데이터를 저장하기 위한 저장 블록을 포함하는 것을 특징으로 하는 메모리.
  9. 제8항에 있어서,
    상기 메모리는 제2 지연 모듈을 더 포함하고, 상기 제2 지연 모듈은 상기 저장 블록에 연결되고, 상기 신호 명령어를 수신하고, 상기 신호 명령어에 따라 저장 블록 제어 신호를 생성하기 위한 것이고, 상기 저장 블록 제어 신호는 상기 저장 데이터가 상기 저장 블록에 진입하는 시간을 제어하기 위한 것임을 특징으로 하는 메모리.
  10. 제9항에 있어서,
    상기 제2 지연 모듈이 저장 블록 제어 신호에 대해 생성한 지연 시간과 상기 데이터 통로 인터페이스 회로가 상기 저장 데이터에 대해 생성한 지연 시간은 매칭되는 것을 특징으로 하는 메모리.
  11. 제8항에 있어서,
    상기 저장 블록은 적어도 두 개의 저장 서브 블록을 포함하고, 상기 저장 서브 블록은 동일한 저장 블록 제어 회로에 연결되고,
    상기 저장 블록 제어 회로는 로우 디코딩 회로, 컬럼 디코딩 회로, 리던던시 회로 중 하나 또는 복수 개를 포함하는 것을 특징으로 하는 메모리.
  12. 제11항에 있어서,
    상기 메모리는 복수 개의 상기 데이터 통로 인터페이스 회로 및 복수 개의 저장 블록을 포함하고, 상기 데이터 통로 인터페이스 회로 및 상기 저장 블록은 일대일 대응되게 설치되며,
    상기 복수 개의 데이터 통로 인터페이스 회로의 외부 포트는 동일한 상기 데이터 처리 모듈에 연결되고, 상기 데이터 통로 인터페이스 회로의 내부 포트는 복수 개의 상기 저장 서브 블록에 연결되는 것을 특징으로 하는 메모리.
  13. 제12항에 있어서,
    상기 저장 데이터가 상기 데이터 처리 모듈의 출력단으로부터 어느 한 상기 저장 서브 블록까지 도달하는 전송 시간은 서로 매칭되고,
    상기 저장 데이터가 어느 한 상기 저장 서브 블록으로부터 상기 데이터 처리 모듈까지 도달하는 전송 시간은 서로 매칭되는 것을 특징으로 하는 메모리.
  14. 제12항에 있어서,
    상기 메모리는 두 개의 상기 데이터 처리 모듈을 포함하고, 상기 데이터 처리 모듈은 각각 상기 복수 개의 데이터 통로 인터페이스 회로에 연결되고;
    상기 메모리가 단일 데이터 처리 모듈의 유효 모드인 경우, 하나의 상기 데이터 처리 모듈이 켜지도록 제어하여 데이터를 전송하고; 상기 메모리가 복수 데이터 처리 모듈의 유효 모드인 경우, 설정된 개수의 상기 데이터 처리 모듈이 켜지도록 제어하여, 데이터를 상이한 상기 저장 블록에 동기화 전송하는 것을 특징으로 하는 메모리.
  15. 저장 시스템으로서,
    제8항에 따른 메모리;
    전자 기기; 및
    상기 메모리 및 상기 전자 기기에 각각 연결되고, 상기 전자 기기의 시스템 정보에 따라 상기 메모리 중 대응되는 개수의 상기 데이터 처리 모듈을 켜기 위한 처리 모듈 컨트롤러를 포함하는 것을 특징으로 하는 저장 시스템.
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