RU2796362C1 - Схема интерфейса тракта данных, память и система хранения - Google Patents

Abstract

Изобретение относится к области интегральных схем. Технический результат заключается в обеспечении согласованности привязки по времени различных блоков памяти и синхронизации передачи хранимых данных. Технический результат достигается за счет первого модуля задержки, соединенного с внешним портом и внутренним портом и выполненного с возможностью получения данных с внешнего порта или внутреннего порта, выполнения обработки задержки на данных и передачи задержанных данных модулю тракта записи и/или модулю тракта считывания; при этом первый модуль задержки содержит: блок выбора, входы которого соединены с внешним портом и внутренним портом, и оконечный элемент для управления блока выбора, выполненный с возможностью приема сигнальной команды; и блок временного хранения, вход для данных блока временного хранения, соединенный с выходом блока выбора, выход блока временного хранения, соединенный с модулем тракта записи и модулем тракта считывания, и оконечный элемент для управления блока временного хранения, соединенный с выходом модуля управления задержкой и выполненный с возможностью получения сигнала управления от модуля управления задержкой. 2 н. и 7 з.п. ф-лы, 12 ил.

Description

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУ

[0001] Настоящая заявка испрашивает приоритет по предварительной заявке на патент Китая № 202011006722.X, поданной 23 сентября 2020 г. и озаглавленной «DATA PATH INTERFACE CIRCUIT, MEMORY AND MEMORY SYSTEM», содержимое которой полностью включено в настоящий документ путем ссылки.

ОБЛАСТЬ ТЕХНИКИ

[0002] Настоящая заявка относится к области интегральных схем и, в частности, к схеме интерфейса тракта данных, памяти и системе хранения.

УРОВЕНЬ ТЕХНИКИ

[0003] Полупроводниковая память представляет собой память, которая осуществляет доступ через полупроводниковые схемы, а динамическое оперативное запоминающее устройство (ДОЗУ) широко применяют в различных областях благодаря его высокому быстродействию и высокой интеграции. Обычно для обеспечения большего объема памяти она состоит из множества блоков памяти. Однако во время работы памяти известного уровня скорости передачи различных блоков памяти отличаются, что приводит к несогласованности привязки по времени различных блоков памяти, и синхронизация передачи хранимых данных плохая.

РАСКРЫТИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯ

[0004] В соответствии с аспектом настоящей заявки предложена схема интерфейса тракта данных, которая включает в себя модуль тракта записи, модуль тракта считывания, первый модуль задержки и модуль управления задержкой.

[0005] Модуль тракта записи соединен соответственно с внутренним портом и внешним портом и выполнен с возможностью передачи хранимых данных на внутренний порт с вешнего порта.

[0006] Модуль тракта считывания соединен соответственно с внутренним портом и внешним портом и выполнен с возможностью передачи хранимых данных на внешний порт с внутреннего порта.

[0007] Первый модуль задержки соединен соответственно с внешним портом и внутренним портом и выполнен с возможностью получения хранимых данных с внешнего порта или внутреннего порта, выполнения обработки задержки на хранимых данных и передачи хранимых данных с задержкой модулю тракта записи и/или модулю тракта считывания.

[0008] Модуль управления задержкой соединен с первым модулем задержки и выполнен с возможностью приема сигнальной команды извне и управления временем задержки для выполнения первым модулем задержки обработки задержки в соответствии с сигнальной командой.

[0009] В соответствии с другим аспектом настоящей заявки предложена память, которая включает в себя схему интерфейса тракта данных, модуль обработки данных и блок памяти.

[0010] Модуль обработки данных соединен с внешним портом схемы интерфейса данных и выполнен с возможностью обработки хранимых данных.

[0011] Блок памяти соединен с внутренним портом схемы интерфейса данных и выполнен с возможностью хранения хранимых данных.

[0012] В соответствии еще с одним аспектом настоящей заявки предложена система памяти, которая включает в себя память, электронное устройство и контроллер модуля обработки.

[0013] Контроллер модуля обработки соединен соответственно с памятью и электронным устройством и выполнен с возможностью предоставления соответствующего количества модулей обработки данных в памяти согласно системной информации электронного устройства.

[0014] Подробности каждого из вариантов реализации настоящего изобретения изложены на следующих чертежах и в описании. Другие признаки, решаемые проблемы и полезные эффекты настоящего изобретения будут легко понятны специалисту в данной области на основании описания изобретения, чертежей и формулы изобретения.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ

[0015] Для лучшего описания и иллюстрации вариантов реализации настоящей заявки могут быть сделаны ссылки на один или более чертежей, однако дополнительные сведения или примеры для описания чертежей не следует рассматривать как ограничивающие что-либо из раскрытия, описанных вариантов реализации или предпочтительных вариантов реализации настоящей заявки.

[0016] На ФИГ. 1 приведена структурная принципиальная схема схемы интерфейса тракта данных в первом варианте реализации.

[0017] На ФИГ. 2 приведена структурная принципиальная схема схемы интерфейса тракта данных во втором варианте реализации.

[0018] На ФИГ. 3 приведена структурная принципиальная схема схемы интерфейса тракта данных в третьем варианте реализации.

[0019] На ФИГ. 4 приведена структурная принципиальная схема схемы интерфейса тракта данных в четвертом варианте реализации.

[0020] На ФИГ. 5 приведена структурная принципиальная схема схемы интерфейса тракта данных в пятом варианте реализации.

[0021] На ФИГ. 6 приведена структурная принципиальная схема памяти в одном варианте реализации.

[0022] На ФИГ. 7 приведена принципиальная схема, показывающая режим работы, при котором в варианте реализации действуют два модуля обработки.

[0023] На ФИГ. 8 приведена принципиальная схема, показывающая режим работы, при котором в первом варианте реализации действует один модуль обработки.

[0024] На ФИГ. 9 приведена принципиальная схема, показывающая режим работы, при котором во втором варианте реализации действует один модуль обработки.

[0025] На ФИГ. 10 приведена принципиальная схема, показывающая режим работы, при котором в третьем варианте реализации действует один модуль обработки.

[0026] На ФИГ. 11 приведена принципиальная схема, показывающая режим работы, при котором в четвертом варианте реализации действует один модуль обработки.

[0027] На ФИГ. 12 приведена структурная принципиальная схема памяти еще в одном варианте реализации.

ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯ

[0028] Для лучшего понимания вариантов реализации настоящей заявки они будут описаны более подробно со ссылкой на прилагаемые чертежи. На прилагаемых чертежах показаны предпочтительные варианты реализации настоящей заявки. Однако варианты реализации настоящей заявки могут быть осуществлены во многих различных формах и не должны толковаться как ограниченные вариантами реализации, изложенными в настоящем документе. Напротив, цель приведения этих вариантов реализации состоит в том, чтобы сделать раскрытие вариантов реализации настоящей заявки более подробным и всесторонним.

[0029] Если не указано иное, все технические и научные термины, используемые в настоящем документе, имеют значения в общепринятом понимании для специалиста в области, к которой принадлежат варианты реализации настоящей заявки. Термины, использованные в описании вариантов реализации настоящей заявки, предназначены только для описания конкретных вариантов реализации и не предназначены для ограничения настоящей заявки. Используемый в настоящем документе термин «и/или» включает в себя любые или все комбинации одного или более соответствующих перечисленных элементов.

[0030] Следует понимать, что в описаниях вариантов реализации настоящей заявки отношения ориентации или положения, указанные терминами «верхний», «нижний», «вертикальный», «горизонтальный», «внутренний», «внешний» и т.п., являются отношениями ориентации или положения, показанными на чертежах, и приняты не для того, чтобы указывать или подразумевать, что указанные устройства или компоненты должны иметь конкретные ориентации или быть сконструированы и работать в определенных ориентациях, а только для удобства описания вариантов реализации настоящей заявки и упрощения описаний и, следовательно, не должны пониматься как ограничения вариантов реализации настоящей заявки.

[0031] На ФИГ. 1 приведена структурная принципиальная схема схемы 10 интерфейса тракта данных в первом варианте реализации. Со ссылкой на ФИГ. 1, в этом варианте реализации схема 10 интерфейса тракта данных включает в себя модуль 100 тракта записи, модуль 200 тракта считывания, первый модуль 300 задержки и модуль 400 управления задержкой. Схема 10 интерфейса тракта данных выполнена с внутренним портом 11 и внешним портом 12. Внутренний порт 11 выполнен с возможностью соединения с блоком 30 памяти внутри памяти, передачи хранимых данных, подлежащих записи, в блок 30 памяти или считывания хранимых данных из блока памяти. Внешний порт 12 выполнен с возможностью приема хранимых данных, подлежащих записи, которые отправлены из внешнего электронного устройства, или отправки хранимых данных, считанных в блоке 30 памяти, внешнему электронному устройству.

[0032] Модуль 100 тракта записи соединен соответственно с внутренним портом 11 и внешним портом 12 и выполнен с возможностью передачи хранимых данных на внутренний порт 11 с внешнего порта 12. Вход модуля 100 тракта записи опосредованно соединен с внешним портом 12, в частности, вход модуля 100 тракта записи опосредованно соединен с внешним портом 12 через первый модуль 300 задержки, а выход модуля 100 тракта записи непосредственно соединен с внутренним портом 11. Т.е. чтобы осуществить запись хранимых данных, хранимые данные, подлежащие записи, вводятся из внешнего электронного устройства и достигают блока 30 памяти через внешний порт 12, первый модуль 300 задержки, модуль 100 тракта записи и внутренний порт 11 схемы интерфейса тракта данных.

[0033] Модуль 200 тракта считывания соединен соответственно с внутренним портом 11 и внешним портом 12 и выполнен с возможностью передачи хранимых данных на внешний порт 12 с внутреннего порта 11. Вход модуля 200 тракта считывания опосредованно соединен с внутренним портом 11, в частности, вход модуля 200 тракта считывания опосредованно соединен с внутренним портом 11 через первый модуль 300 задержки, а выход модуля 200 тракта считывания непосредственно соединен с внешним портом 12. Т.е. чтобы осуществить считывание хранимых данных, хранимые данные считываются из блока 30 памяти и достигают внешнего электронного устройства через внутренний порт 11, первый модуль 300 задержки, модуль 200 тракта считывания и внешний порт 12 схемы интерфейса тракта данных. Следует понимать, что схема 10 интерфейса тракта данных одновременно выполняет только одну из операции записи и операции считывания. В результате модуль 100 тракта записи и модуль 200 тракта считывания выводят хранимые данные в режиме разделения времени.

[0034] Первый модуль 300 задержки соединен соответственно с внешним портом 12 и внутренним портом 11 и выполнен с возможностью получения хранимых данных с внешнего порта 12 или внутреннего порта 11, выполнения обработки задержки на хранимых данных и передачи хранимых данных с задержкой модулю 100 тракта записи и/ или модулю 200 тракта считывания.

[0035] В частности, при записи хранимых данных через схему 10 интерфейса тракта данных первый модуль 300 задержки получает хранимые данные с внешнего порта 11, выполняет обработку на хранимых данных и передает данные с задержкой в модуль 100 тракта записи. Хранимые данные, подлежащие записи, записывают с информационных выводов памяти. Каждый из информационных выводов соединен с множеством блоков 30 памяти и выполнен с возможностью передачи хранимых данных в соединенные множество блоков 30 памяти. Следует понимать, что длина трактов передачи между внешним портом 12 каждой схемы 10 интерфейса тракта данных и информационными выводами не одинаковая. В результате, даже если данные достигают информационных выводов одновременно, хранимые данные не могут достичь каждого блока 30 памяти одновременно, учитывая аналогичную скорость передачи данных и разные длины трактов передачи. Таким образом, возникает явление несинхронизированной передачи хранимых данных, записываемых согласно предшествующему уровню техники. Когда схема 10 интерфейса тракта данных считывает хранимые данные, явление несинхронизированной передачи хранимых данных также присутствует по причинам, аналогичным причинам несинхронизированной записи данных, которые здесь не рассматриваются в подробностях еще раз. В этом варианте реализации первый модуль 300 задержки может выполнять обработку задержки на принятых хранимых данных для получения надлежащего времени задержки, чтобы хранимые данные достигали внутреннего порта 11 в течение заданного целевого времени. Таким образом, время достижения хранимыми данными внутреннего порта 11 в каждой схеме 10 интерфейса тракта данных одинаковое, или ошибки времени находятся в допустимом диапазоне ошибок схемы 10 интерфейса тракта данных, что решает проблему с явлением несинхронизированной передачи хранимых данных.

[0036] При необходимости функция вывода хранимых данных модулем 100 тракта записи и модулем 200 тракта считывания в режиме разделения времени может быть реализована с помощью различных аппаратных структур. В качестве иллюстрации в варианте реализации, показанном на ФИГ. 1, первый модуль 300 задержки выполнен с выходом. Выход соединен соответственно с модулем 100 тракта записи и модулем 200 тракта считывания. Первый модуль 300 задержки выводит хранимые данные с задержкой в модуль 100 тракта записи и модуль 200 тракта считывания одновременно. Кроме того, может осуществляться управлением одним из модуля 100 тракта записи и модуля 200 тракта считывания, чтобы обеспечить возможность вывода им хранимых данных. В других вариантах реализации первый модуль 300 задержки также может быть выполнен с двумя выходами. Два выхода соответственно взаимно однозначно соединены с модулем 100 тракта записи и модулем 200 тракта считывания. Может осуществляться управление выводом хранимых данных одним из двух выходов первого модуля 300 задержки, чтобы принимать хранимые данные и выводить хранимые данные мог только один из модуля 100 тракта записи и модуля 200 тракта считывания.

[0037] Модуль 400 управления задержкой соединен с первым модулем 300 задержки и выполнен с возможностью приема сигнальной команды извне и управления временем задержки для выполнения первым модулем 300 задержки обработки задержки в соответствии с сигнальной командой. Сигнальная команда представляет собой команду, которая сконфигурирована для указания схеме 10 интерфейса тракта данных исполнить соответствующую операцию, например, по меньшей мере одну из команды записи, команды считывания или команды кодирования выбора режима. В качестве иллюстрации команда записи сконфигурирована для указания схеме 10 интерфейса тракта данных исполнить соответствующую операцию записи.

[0038] В частности, модуль 400 управления задержкой может быть выполнен с одним или более входами и может быть выполнен с возможностью формирования сигнала управления первого модуля 300 задержки в соответствии с сигнальной командой с входа. Например, если модуль 400 управления задержкой выполнен с одним входом, сигнал управления может быть сформирован в ответ на одну из команды записи, команды считывания и команды кодирования выбора режима. Если модуль 400 управления задержкой выполнен с двумя входами, сигнал управления может быть сформирован в ответ на две из команды записи, команды считывания и команды кодирования выбора режима. Следует понимать, что чем больше типов сигнальных команд требуется для модуля 400 управления задержкой, тем более сложная логистика формирования сигнала управления, и, соответственно, тем более надежная и всеобъемлющая функция управления. Таким образом, можно улучшить надежность и полноту схемы 10 интерфейса тракта данных, т.е. в большей степени улучшить синхронизацию передачи хранимых данных.

[0039] В этом варианте реализации схема 10 интерфейса тракта данных включает в себя модуль 100 тракта записи, модуль 200 тракта считывания, первый модуль 300 задержки и модуль 400 управления задержкой. Модуль 100 тракта записи соединен соответственно с внутренним портом 11 и внешним портом 12 и выполнен с возможностью передачи хранимых данных на внутренний порт 11 с внешнего порта 12. Модуль 200 тракта считывания соединен соответственно с внутренним портом 11 и внешним портом 12 и выполнен с возможностью передачи хранимых данных на внешний порт 12 с внутреннего порта 11. Первый модуль 300 задержки соединен соответственно с внешним портом 12 и внутренним портом 11 и выполнен с возможностью получения хранимых данных с внешнего порта 12 или внутреннего порта 11, выполнения обработки задержки на хранимых данных и передачи хранимых данных с задержкой модулю 100 тракта записи и/ или модулю 200 тракта считывания. Модуль 400 управления задержкой соединен с первым модулем 300 задержки и выполнен с возможностью приема сигнальной команды извне и управления временем задержки для выполнения первым модулем задержки обработки задержки в соответствии с сигнальной командой. На основе сигнала управления из модуля 400 управления задержкой первый модуль 300 задержки может выполнять обработку задержки на принятых хранимых данных для получения правильного времени задержки, чтобы хранимые данные достигали внутреннего порта 11 или внешнего порта 12 в течение заданного целевого времени. Таким образом, время передачи хранимых данных в каждой схеме 10 интерфейса тракта данных между внутренним портом 11 и внешним портом 12 одинаковое, или ошибки времени передачи находятся в допустимом диапазоне ошибок схемы 10 интерфейса тракта данных, так что реализуется схема 10 интерфейса тракта данных с лучшей синхронизацией передачи хранимых данных.

[0040] На ФИГ. 2 приведена структурная принципиальная схема схемы 10 интерфейса тракта данных во втором варианте реализации. Со ссылкой на ФИГ. 2, в этом варианте реализации первый модуль 300 задержки включает в себя блок 310 выбора и блок 320 временного хранения. В этом варианте реализации режим установки модуля 100 тракта записи, модуля 200 тракта считывания и модуля 400 управления задержкой совпадает с режимом установки в варианте реализации, приведенном на ФИГ. 1, который здесь не рассматривается в подробностях еще раз.

[0041] Входы блока 310 выбора соединены соответственно с внешним портом 12 и внутренним портом 11, а оконечный элемент для управления блока 310 выбора выполнен с возможностью приема сигнальной команды.

[0042] В частности, блок 310 выбора выполнен с двумя входами, причем два входа блока 310 выбора взаимно однозначно соединены соответственно с внутренним портом 11 и внешним портом 12 для получения хранимых данных соответственно с двух портов. Блок 310 выбора также выполнен с оконечным элементом для управления, и при этом оконечный элемент для управления блока 310 выбора выполнен с возможностью приема сигнальной команды для выборочного вывода одних из принятых двух хранимых данных в соответствии с сигнальной командой. В качестве иллюстрации, сигнальная команда может быть командой записи, поэтому блок 310 выбора выборочно выводит хранимые данные с внешнего порта 12, чтобы реализовать запись данных. В варианте реализации, показанном на ФИГ. 2, блок 310 выбора представляет собой мультиплексор «один из двух». В других вариантах реализации модуль 310 выбора также может быть мультиплексором «один из трех» и т.п., т.е. три входа могут быть выполнены с возможностью реализации более сложной функции выбора и функции передачи.

[0043] Вход для данных блока 320 временного хранения соединен с выходом блока 310 выбора, а оконечный элемент для управления блока 320 временного хранения соединен с выходом модуля 400 управления задержкой. Блок 320 временного хранения включает в себя по меньшей мере одно из схемы-защелки, триггера или регистра. Оконечный элемент для управления блока 320 временного хранения включает в себя по меньшей мере одно из оконечного элемента для тактовых импульсов, оконечного элемента для установки или оконечного элемента для сброса.

[0044] В частности, в варианте реализации, показанном на ФИГ. 2, блок 320 временного хранения может включать в себя триггер, представляющий собой D-триггер. Вход D-триггера соединен с выходом блока 310 выбора, оконечный элемент для тактовых импульсов D-триггера соединен с выходом модуля 400 управления задержкой, а выход D-триггера соединен соответственно с модулем 100 тракта записи и модулем 200 тракта считывания. D-триггер производит выборку сигнала с входа в ответ на сигнал управления с оконечного элемента для тактовых импульсов. Следовательно, путем коррекции времени задержки сигнала управления можно управлять временем выборки D-триггера, чтобы хранимые данные достигали внутреннего порта 11 или внешнего порта 12 в пределах целевого времени через модуль 100 тракта записи или модуль 200 тракта считывания. Таким образом, реализуется схема 10 интерфейса тракта данных с лучшей синхронизацией по времени. При необходимости оконечный элемент для установки и/или оконечный элемент для сброса можно сконфигурировать так, чтобы когда блок 320 временного хранения не выполняет выборку сигнала, на оконечный элемент для установки и/или оконечный элемент для сброса выводился заданный разрешающий сигнал, позволяющий обеспечить стабильный вывод блока 320 временного хранения и тем самым улучшить надежность выходного сигнала схемы 10 интерфейса тракта данных. В других вариантах реализации блок 320 временного хранения также может быть другими устройствами с функциями временного хранения сигнала, такими как JK-триггер и RS-триггер.

[0045] Кроме того, сигнал управления включает в себя по меньшей мере одно из импульсного сигнала, переднего фронта импульса или заднего фронта импульса. Если блок 320 временного хранения представляет собой схему-защелку, управлять им можно с помощью импульсного сигнала. Если блок 320 временного хранения представляет собой триггер, он может быть запущен передним фронтом импульса или задним фронтом импульса. Следует понимать, что триггер со срабатыванием по переднему фронту может обеспечивать больший запас по времени для улучшения точности синхронизации выборки блока 320 временного хранения и тем самым улучшения надежности схемы 10 интерфейса тракта данных.

[0046] На ФИГ. 3 приведена структурная принципиальная схема схемы 10 интерфейса тракта данных в третьем варианте реализации. Со ссылкой на ФИГ. 3, в этом варианте реализации модуль 100 тракта записи включает в себя блок 100 буфера записи, а модуль 200 тракта считывания включает в себя блок 210 буфера считывания. В этом варианте реализации режим установки блока 310 блок выбора, блока 320 временного хранения и модуля 400 управления задержкой совпадает с режимом установки в варианте реализации, приведенном на ФИГ. 2, который здесь не рассматривается в подробностях еще раз.

[0047] Вход блока 110 буфера записи соединен с выходом блока 320 временного хранения, выход блока 100 буфера записи соединен с внутренним портом 11, а оконечный элемент для управления блока 110 буфера записи выполнен с возможностью приема сигнальной команды. Блок 110 буфера записи буферизует и выводит хранимые данные с задержкой с входа в ответ на сигнальную команду, принятую на оконечном элементе для управления, чтобы реализовать дальнейшую коррекцию времени для обеспечения модуля 100 тракта записи и схемы 10 интерфейса тракта данных лучшей точностью привязки по времени при записи хранимых данных. Вход блока 210 буфера считывания соединен с выходом блока 320 временного хранения, выход блока 210 буфера считывания соединен с внешним портом 12, а оконечный элемент для управления блока 210 буфера считывания выполнен с возможностью приема сигнальной команды. Аналогично блоку 110 буфера записи блок 210 буфера считывания может быть установлен так, чтобы обеспечивать модуль 200 тракта считывания и схему 10 интерфейса тракта данных лучшей точностью привязки по времени при считывании хранимых данных.

[0048] На ФИГ. 4 приведена структурная принципиальная схема схемы 10 интерфейса тракта данных в четвертом варианте реализации. Со ссылкой на ФИГ. 4, в этом варианте реализации модуль 400 управления задержкой включает в себя цепь 410 задержки и схему 420 формирования сигнала управления. В этом варианте реализации режим установки блока 310 блок выбора, блока 320 временного хранения, блока 110 буфера записи и блока 210 буфера считывания совпадает с режимом установки в варианте реализации, приведенном на ФИГ. 3, который здесь не рассматривается в подробностях еще раз.

[0049] Вход цепи 410 задержки выполнен с возможностью приема сигнальной команды, а цепь задержки выполнена с возможностью задержки и вывода сигнальной команды.

[0050] В одном варианте реализации цепь 410 задержки может быть фиксированной цепью 410 задержки. В качестве иллюстрации фиксированная цепь 410 задержки может включать в себя множество передаточных вентилей, соединенных последовательно. Каждый из этих передаточных вентилей выполнен с фиксированным временем задержки. Таким образом, в соответствии с заданным временем задержки, необходимым для формирования цепью 410 задержки целевого заданного времени задержки, может быть установлено соответствующее количество передаточных вентилей. В качестве иллюстрации фиксированная цепь 410 задержки может включать в себя четное количество инверторов, соединенных последовательно. За счет установки четного количества инверторов можно обеспечить, чтобы выходной сигнал задержки соответствовал состоянию электрического уровня входной сигнальной команды и отличался только по времени. Как и в случае фиксированной цепи 410 задержки, состоящей из вышеупомянутых передаточных вентилей, может быть установлено соответствующее количество инверторов согласно заданному времени задержки, необходимому для формирования цепью 410 задержки целевого заданного времени задержки.

[0051] Еще в одном варианте реализации цепь 410 задержки может быть программируемой цепью 410 задержки. Следует понимать, что свойства, такие как скорость передачи сигнала в схеме 10 интерфейса тракта данных, могут изменяться в зависимости от температуры и других условий среды эксплуатации. В результате, если условия среды эксплуатации изменяются, возникнет риск нарушения синхронизации или даже ошибки передаваемого сигнала. В этом варианте реализации за счет установки цепи 410 задержки, состоящей из программируемой цепи 410 задержки, и установки соответствующей структуры обнаружения, изменения условий среды эксплуатации схемы 10 интерфейса тракта данных могут быть обнаружены структурой обнаружения, и время задержки программируемой цепи 410 задержки может быть скорректировано в соответствии с результатами обнаружения, чтобы исключить ошибки привязки по времени и обеспечить схему интерфейса тракта данных с лучшей надежностью. Структура обнаружения может представлять собой датчик, который обнаруживает среду эксплуатации, чтобы корректировать время задержки в соответствии с изменениями среды. Структура обнаружения также может представлять собой схему обратной связи, т.е. входной сигнал подается обратно в соответствии с привязкой по времени сигнала, выводимого из схемы 10 интерфейса тракта данных, чтобы улучшить точность привязки по времени путем коррекции с обратной связью.

[0052] Кроме того, программируемая цепь 410 задержки может включать в себя множество блоков задержки. Каждый из блоков задержки выполнен с возможностью формирования задержки с установленной длиной шага и реализации коррекции времени задержки посредством групп кодирования. В частности, группа кодирования включает в себя множество битов кодирования управления, которые взаимно однозначно соответствуют блокам задержки. В качестве иллюстрации программируемая цепь 410 задержки включает в себя 8 блоков задержки, а группа кодирования включает в себя 8 битов кодирования управления. Когда значение группы кодирования равно 10000000, управление первым блок задержки осуществляется таким образом, чтобы он был включен, а управление остальными блоками задержки осуществляется таким образом, чтобы они были выключены, чтобы формировалась задержка с установленной длиной шага. Когда значение группы кодирования равно 10000001, управление первым блоком задержки и 8-м блоком задержки осуществляется таким образом, чтобы они были включены, а управление остальными блоками задержки осуществляется таким образом, чтобы они были выключены, чтобы формировались две задержки с установленной длиной шага. В результате программируемой цепью 410 задержки можно управлять путем изменения значения группы кодирования. Следует отметить, что примеры используются только для описания и не используются для ограничения программируемой цепи 410 задержки и, в частности, группы кодирования.

[0053] Вход схемы 420 формирования сигнала управления соединен с выходом цепи 410 задержки, а выход схемы 420 формирования сигнала управления соединен с оконечным элементом для управления блока 320 временного хранения. Схема 420 формирования сигнала управления выполнена с возможностью формирования сигнала управления в соответствии с сигналом, выводимым из цепи 410 задержки. В частности, согласно описанию, когда сигнал управления из схемы 420 формирования сигнала управления представляет собой импульсный сигнал, передний фронт импульса или задний фронт импульса, сигнал управления может реализовывать более надежную функцию управления привязкой по времени в блоке 320 временного хранения. Следует понимать, что сигнальная команда и сигнальная команда с задержкой могут не обязательно иметь ожидаемую форму сигнала управления. Таким образом, схемой 420 формирования сигнала управления может быть сформирован сигнал управления, который может совпадать по времени с сигнальной командой с задержкой и иметь целевую форму, чтобы реализовывать точное управление блоком 320 временного хранения.

[0054] В одном варианте реализации первый модуль 300 задержки и модуль 400 управления задержкой выполнены с двумя режимами работы. Два режима работы включают в себя режим задержки и быстрый режим. В случае режима задержки первый модуль 300 задержки и модуль 400 управления задержкой являются действующими. В случае быстрого режима модуль 400 управления задержкой не действует, и задержка передачи хранимых данных первым модулем 300 задержки является нулевой. То, что первый модуль 300 задержки и модуль 400 управления задержкой действуют, означает, что функция задержки первого модуля 300 задержки включена, и модуль 400 управления задержкой может соответствующим образом задерживать хранимые данные путем формирования сигнала управления в соответствии с сигнальной командой. То, что первый модуль 300 задержки и модуль 400 управления задержкой не действуют, означает, что первый модуль 300 задержки разрешает только функцию передачи хранимых данных и не разрешает функцию задержки, так что хранимые данные проходят быстро, тем самым увеличивая скорость работы схемы 10 интерфейса тракта данных. Следует отметить, что сказанное выше «задержка передачи является нулевой» означает, что первый модуль 300 задержки не устанавливает дополнительное время задержки для хранимых данных помимо того, что провода и другие структуры в первом модуле 300 задержки имеют определенную собственную задержку. Время задержки собственной задержки очень короткое, т.е. собственную задержку можно игнорировать.

[0055] На ФИГ. 5 приведена структурная принципиальная схема схемы 10 интерфейса тракта данных в пятом варианте реализации. Со ссылкой на ФИГ. 5, в этом варианте реализации схема 10 интерфейса тракта данных также включает в себя модуль 500 выбора режима.

[0056] Модуль 500 выбора режима соединен соответственно с первым модулем 300 задержки и модулем 400 управления задержкой и выполнен с возможностью приема сигнальной команды и управления режимами работы первого модуля 300 задержки и модуля 400 управления задержкой в соответствии с сигнальной командой. Следует понимать, что длины трактов приема хранимых данных каждым блоком 30 памяти отличаются для разных режимов работы и разных положений блоков 30 памяти. Поэтому схему 10 интерфейса тракта данных, соответствующую блоку 30 памяти с самым длинным трактом передачи данных, устанавливают в быстрый режим, чтобы хранимые данные проходили с самой высокой скоростью. Схемы 10 интерфейса тракта данных других блоков 30 памяти устанавливают в режим задержки, и схемой 10 интерфейса тракта данных, соответствующей каждому блоку 30 памяти, управляют для формирования соответствующей задержки, чтобы сумма времени передачи, затраченного сохраненными данными на тракте передачи, и времени задержки, была равна установленному значению, так что время передачи данных, соответствующих каждому из блоков 30 памяти, одинаковое. Установленное значение может быть временем передачи, соответствующим самому длинному тракту передачи данных.

[0057] На ФИГ. 6 приведена структурная принципиальная схема памяти в варианте реализации. Со ссылкой на ФИГ. 6, в этом варианте реализации память включает в себя схему 10 интерфейса тракта данных, модуль 20 обработки данных и блок 30 памяти.

[0058] Схема 10 интерфейса тракта данных соединена соответственно с модулем 20 обработки данных и блоком 30 памяти, чтобы реализовывать обработку привязки по времени на передаваемых хранимых данных.

[0059] Модуль 20 обработки данных соединен с внешним портом схемы 10 интерфейса данных и выполнен с возможностью обработки хранимых данных. В качестве иллюстрации обработка хранимых данных модулем 20 обработки данных может заключаться в последовательном/параллельном преобразовании для передачи хранимых данных. Следует понимать, что модуль 20 обработки данных может также выполнять обработку других типов на хранимых данных для достижения цели улучшения скорости передачи хранимых данных и т.п.

[0060] Блок 30 памяти соединен с внутренним портом 11 схемы 10 интерфейса данных и выполнен с возможностью хранения хранимых данных. Блок 30 памяти может включать в себя по меньшей мере два подблока 31 памяти, которые соединены с одной и той же схемой управления блоком памяти. Схема управления включает в себя по меньшей мере одну из схемы декодирования строк, схемы декодирования столбцов или резервной схемы. Схема управления может использоваться совместно, чтобы уменьшить количество проводов в памяти для улучшения интеграции памяти в целом. Следует понимать, что за счет совместного использования схемы управления также может быть снижена сложность управления. Чтобы достичь баланса между интеграцией и сложностью управления, можно выбрать надлежащую схему для совместного использования в соответствии с практическими потребностями в проводах.

[0061] Следует отметить, что на ФИГ. 6 показаны множество двунаправленных задающих устройств 40, которые расположены на тракте передачи хранимых данных. На ФИГ. 6 двунаправленные задающие устройства 40 используются только для схематической иллюстрации длины тракта передачи и скорости передачи данных. В частности, это означает, что тракт передачи данных, обеспечиваемый двунаправленными задающими устройствами 40, относительно длинный, а скорость передачи данных относительно медленная. Однако двунаправленные задающие устройства, показанные на ФИГ. 6, не используются для ограничения конкретной структуры тракта передачи данных в вариантах реализации настоящей заявки. На ФИГ. 6 двунаправленные задающие устройства 40 в каждом тракте передачи не ограничены количеством и установленными положениями.

[0062] Кроме того, также со ссылкой на ФИГ. 6, память включает в себя множество схем 10 интерфейса тракта данных и множество блоков 30 памяти, причем схемы 10 интерфейса тракта данных и блоки 30 памяти установлены во взаимно однозначном соответствии. Внешние порты 12 множества схем 10 интерфейса тракта данных соединены с одним и тем же модулем 20 обработки данных. Внутренние порты 11 схем 10 интерфейса тракта данных соединены с множеством подблоков 31 памяти. Для реализации считывания данных считываемые хранимые данные могут достичь модуля 20 обработки данных из подблоков 31 памяти через внутренние порты 11 и внешние порты 12 схем интерфейса. Для реализации записи данных записываемые хранимые данные могут достичь подблоков 31 памяти из модуля 20 обработки данных через внешние порты 12 и внутренние порты 11 схем интерфейса. Времена передачи хранимых данных с выхода модуля 20 обработки данных в любой из подблоков 31 памяти согласованы друг с другом, и/или времена передачи хранимых данных из любого подблока 31 памяти в модуль 20 обработки данных согласованы друг с другом. Следует отметить, что согласование времени передачи в том числе означает, что времена передачи данных, соответствующих каждому из подблоков 31 памяти, абсолютно одинаковые, а ошибки среди времен передачи, соответствующих различным подблоками 31 памяти, находятся в пределах допустимого диапазона, т.е. на точность хранимых данных не влияют.

[0063] Кроме того, в варианте реализации, показанном на ФИГ. 6, два модуля 20 обработки данных выполнены с возможностью адаптации к электронным устройствам с различными конфигурациями. В частности, модули 20 обработки данных соединены соответственно с множеством схем 10 интерфейса тракта данных. Когда память находится в режиме, в котором действует один модуль 20 обработки данных, управление этим модулем 20 обработки данных осуществляют так, чтобы обеспечивать возможность передачи данных. Когда память находится в режиме, в котором действуют множество модулей 20 обработки данных, управление установленным количеством модулей 20 обработки данных осуществляют так, чтобы обеспечивать возможность синхронной передачи данных в различные блоки 30 памяти. В качестве иллюстрации, когда эту память используют в компьютере с 64-разрядной системой, скорость вычисления и возможности адресации компьютера относительно высокие, и, следовательно, для реализации более высокой скорости передачи данных могут быть включены два модуля 20 обработки данных. Когда эту память используют в компьютере с 32-разрядной системой, для обеспечения устойчивой и надежной передачи хранимых данных может быть включен только один модуль 20 обработки данных. Для улучшения гибкости и универсальности применения память в этом варианте реализации может выбрать включение соответствующего количества модулей обработки данных в соответствии с внешним электронным устройством.

[0064] В частности, на ФИГ. 7 приведена принципиальная схема, показывающая режим работы, при котором в варианте реализации действуют два модуля обработки. В варианте, приведенном на ФИГ. 7, в качестве примера осуществляют доступ к подблоку B0L памяти и подблоку B0H памяти. Со ссылкой на ФИГ. 7, для подблока B0H памяти, соединенного со вторым модулем 20H (старший байт) обработки данных справа на ФИГ. 7, тракт 202 передачи данных длиннее, так что хранимые данные должны проходить через схему 10 интерфейса тракта данных с самой высокой скоростью и достигать второго модуля 20H обработки данных на дальнем конце через двунаправленное задающее устройство 40 между схемами двух модулей 20 обработки данных. Для подблока B0L памяти, соединенного с первым модулем 20L (младший байт) обработки данных слева на ФИГ. 7, тракт 201 передачи данных короче, так что хранимые данные задерживаются на некоторое время в схеме 10 интерфейса тракта данных и выводятся в соответствующие задающие устройства в соответствии с направлением операции считывания-записи. Время задержки схемы интерфейса конфигурируют таким образом, чтобы оно соответствовало двунаправленному задающему устройству 40 посередине и длине соответствующего тракта передачи. В этом варианте реализации привязки данных по времени, соответствующие двум подблокам 31 памяти (подблоку B0L памяти и подблоку B0H памяти), могут поддерживаться согласованными. Способ коррекции для времени задержки других блоков 30 памяти такой же, что и способ коррекции подблока B0L памяти и подблока B0H памяти, который здесь не рассматривается в подробностях еще раз.

[0065] На ФИГ. 8-11 показана принципиальная схема режима работы, при котором в этих четырех вариантах реализации действует один модуль 20 обработки данных. Со ссылкой на ФИГ. 8-11, в качестве примера осуществляют доступ соответственно к подблоку B0L памяти, подблоку B0H памяти, подблоку B3L памяти и подблоку B3H памяти, чтобы проиллюстрировать режим работы, в котором действует один модуль 20 обработки данных.

[0066] Как показано на ФИГ. 8, для режима работы, в котором действует один модуль 20L обработки данных, самым длинным трактом передачи является тракт 203 передачи данных (черная жирная линия) от первого модуля 20L обработки данных к подблоку B3H памяти. В результате тракт передачи данных, обеспечивающий доступ к другим положениям, должен соответствовать тракту 203 передачи данных, обеспечивающему доступ к подблоку B3H памяти. В настоящем документе тракт 203 передачи данных называют опорным трактом привязки по времени. Опорный тракт привязки по времени включает в себя провода и схему 10 интерфейса тракта данных. При осуществлении доступа к подблоку B3H памяти данные дважды проходят через двунаправленное задающее устройство 40, одним из которых является двунаправленное задающее устройство 401 между двумя модулями 20 обработки данных, а другим является двунаправленное задающее устройство 402 ниже модуля 20H обработки данных. Время задержки схемы 10 интерфейса тракта данных игнорируется, т.е. схема интерфейса тракта данных работает в быстром режиме, и данные передаются с самой высокой скоростью.

[0067] Со ссылкой на ФИГ. 9, по сравнению с доступом к подблоку B3H памяти, при доступе к подблоку B3L памяти в тракте передачи данных на одно двунаправленное задающее устройство 40 меньше и меньше проводов, и на ФИГ. 9 этот тракт передачи данных обозначен как 204 (черная жирная линия). В результате схема времени задержки в схеме 10 интерфейса тракта данных подблока B3L памяти работает, и время задержки устанавливается в соответствии с дополнительным двунаправленным задающим устройством 40 и соответствующими проводами в тракте передачи данных подблока B3H памяти.

[0068] Со ссылкой на ФИГ. 10 и ФИГ. 11, время задержки, формируемое схемой задержки в схеме 10 интерфейса тракта данных, ограничено, если доступ к подблоку B0L памяти и подблоку B0H памяти является операцией считывания. В результате сигнальная команда для подблока B0L памяти и подблока B0H памяти должна быть задержана на время задержки, а затем отправлена соответственно в подблок B0L памяти и подблок B0H памяти. Кроме того, время задержки может соответствовать времени задержки, введенному посредством расположенного посередине двунаправленного задающего устройства 40 в тракте передачи данных подблока B3L памяти и подблока B3H памяти. На ФИГ. 10 тракт передачи от модуля 20L обработки данных до подблока B0H памяти обозначен как 205 (черная жирная линия). На ФИГ. 11 тракт передачи от модуля 20L обработки данных до подблока B0L памяти обозначен как 201 (черная жирная линия).

[0069] На ФИГ. 12 приведена структурная принципиальная схема памяти еще в одном варианте реализации. На ФИГ. 12 приведен упрощенный чертеж, показывающий только подблок B0L памяти и подблок B0H памяти. Со ссылкой на ФИГ. 12, в этом варианте реализации память также включает в себя второй модуль 50 задержки. Второй модуль 50 задержки может формировать задержку сигнала управления блока памяти для подблока B0L памяти и подблока B0H памяти для дальнейшего приведения в соответствие с временем задержки в тракте передачи. В частности, второй модуль 50 задержки соединен с блоком 30 памяти и выполнен с возможностью приема сигнальной команды и формирования сигнала управления для блока 30 памяти в соответствии с сигнальной командой. Сигнал управления блока 30 памяти конфигурируют так, чтобы управлять временем при поступлении хранимых данных в блок 30 памяти. Исходя из вышеприведенной структуры, время задержки, формируемое вторым модулем 50 задержки на основе сигнала управления блоком памяти, соответствует времени задержки, формируемому для хранимых данных схемой 10 интерфейса тракта данных. В этом варианте реализации первый модуль 300 задержки и второй модуль 50 задержки действуют одновременно, чтобы можно было дополнительно улучшить синхронизацию передачи сохраняемых данных между множеством подблоков 31 памяти.

[0070] Также со ссылкой на ФИГ. 8, ФИГ. 9, ФИГ. 10, ФИГ. 11 и ФИГ. 12, время задержки опорного тракта 203 привязки по времени (на ФИГ. 8) записано как T1, время задержки в проводах тракта 204 передачи (на ФИГ. 9) записано как T2A, время задержки в схеме 10 интерфейса тракта данных тракта 204 передачи (на ФИГ. 9) записано как T2B, время задержки в проводах тракта 205 передачи (на ФИГ. 10) записано как T3A, время задержки в схеме 10 интерфейса тракта данных тракта 205 передачи (на ФИГ. 10) записано как T3B, время задержки в проводах тракта 201 передачи (на ФИГ. 11) записано как T4A, время задержки в схеме 10 интерфейса тракта данных в тракте 201 передачи (на ФИГ. 11) записано как T4B и время задержки при прохождении сигнальной команды через второй модуль 50 задержки для формирования сигнала управления блоком памяти, записано как T4C. Каждая из сумм T2A и T2B, сумма T3A и T3B и сумма T4A, T4B и T4C должна соответствовать T1. Под соответствием понимают, что они равны или по существу равны, или ошибки находятся в допустимом диапазоне.

[0071] Варианты реализации настоящей заявки также обеспечивают систему памяти, которая включает в себя память наподобие описанной выше, электронное устройство и контроллер модуля обработки. Контроллер модуля обработки соединен соответственно с памятью и электронным устройством и выполнен с возможностью предоставления соответствующего количества модулей обработки данных в памяти согласно системной информации электронного устройства. В варианте реализации систему памяти с более высокой синхронизацией передачи хранимых данных реализуют посредством вышеописанной структуры. Конкретный режим установки памяти можно посмотреть на приведенной выше иллюстрации, которая здесь не рассматривается в подробностях еще раз.

[0072] Технические признаки вышеприведенных вариантов реализации могут быть скомбинированы произвольно. Для краткости в настоящем документе не описаны все возможные комбинации технических признаков. Однако все технические признаки должны рассматриваться в диапазоне, изложенном в описании изобретения, при условии отсутствия противоречия в комбинациях.

[0073] Вышеприведенные варианты лишь представляют несколько способов осуществления настоящей заявки, и их описания относительно конкретны и подробны, но не должны пониматься как ограничивающие объем раскрытия. Следует отметить, что модификации или усовершенствования, внесенные специалистами в данной области без отступления от существа настоящей заявки, входят в объем правовой защиты настоящей заявки. Таким образом, объем правовой защиты вариантов реализации настоящей заявки обусловлен прилагаемой формулой изобретения.

Claims (29)

1. Схема интерфейса тракта данных, содержащая:

модуль тракта записи, соединенный соответственно с внутренним портом и внешним портом и выполненный с возможностью передачи данных на внутренний порт с внешнего порта;

модуль тракта считывания, соединенный соответственно с внутренним портом и внешним портом и выполненный с возможностью передачи данных на внешний порт с внутреннего порта;

первый модуль задержки, соединенный соответственно с внешним портом и внутренним портом и выполненный с возможностью получения данных с внешнего порта или внутреннего порта, выполнения обработки задержки на данных и передачи задержанных данных модулю тракта записи и/или модулю тракта считывания; и модуль управления задержкой, соединенный с первым модулем задержки и выполненный с возможностью приема сигнальной команды, поступающей от внешнего электронного устройства, и управления временем задержки для выполнения первым модулем задержки обработки задержки в соответствии с сигнальной командой; в которой первый модуль задержки содержит:

блок выбора, входы блока выбора, соединенные соответственно с внешним портом и внутренним портом, и оконечный элемент для управления блока выбора, выполненный с возможностью приема сигнальной команды; и

блок временного хранения, вход для данных блока временного хранения, соединенный с выходом блока выбора, выход блока временного хранения, соединенный с модулем тракта записи и модулем тракта считывания, и оконечный элемент для управления блока временного хранения, соединенный с выходом модуля управления задержкой и выполненный с возможностью получения сигнала управления от модуля управления задержкой.

2. Схема интерфейса тракта данных по п. 1, в которой модуль тракта записи содержит:

блок буфера записи, вход блока буфера записи, соединенный с выходом блока временного хранения, выход блока буфера записи, соединенный с внутренним портом, и оконечный элемент для управления блока буфера записи, выполненный с возможностью приема сигнальной команды; и

в которой модуль тракта считывания содержит:

блок буфера считывания, вход блока буфера считывания, соединенный с выходом блока временного хранения, выход блока буфера считывания, соединенный с внешним портом, и оконечный элемент для управления блока буфера считывания, выполненный с возможностью приема сигнальной команды.

3. Схема интерфейса тракта данных по п. 1, в которой модуль управления задержкой содержит:

цепь задержки, вход цепи задержки, выполненный с возможностью приема сигнальной команды, причем цепь задержки выполнена с возможностью задержки и вывода сигнальной команды; и

схему формирования сигнала управления, вход схемы формирования сигнала управления, соединенный с выходом цепи задержки, выход схемы формирования сигнала управления, соединенный с оконечным элементом для управления блока временного хранения, причем схема формирования сигнала управления выполнена с возможностью формирования сигнала управления в соответствии с сигналом, выведенным из цепи задержки.

4. Схема интерфейса тракта данных по п. 1, в которой первый модуль задержки и модуль управления задержкой выполнены с двумя режимами работы, включая режим задержки и быстрый режим; причем в случае режима задержки первый модуль задержки и модуль управления задержкой действуют, в случае быстрого режима модуль управления задержкой не действует, и задержка передачи данных первым модулем задержки является нулевой; и при этом схема интерфейса тракта данных содержит:

модуль выбора режима, соединенный соответственно с первым модулем задержки и модулем управления задержкой и выполненный с возможностью приема сигнальной команды и управления режимами работы первого модуля задержки и модуля управления задержкой в соответствии с сигнальной командой.

5. Память, содержащая:

схему интерфейса тракта данных по любому из пп. 1-4;

модуль обработки данных, соединенный с внешним портом схемы интерфейса тракта данных и выполненный с возможностью обработки данных; и

блок памяти, соединенный с внутренним портом схемы интерфейса тракта данных и выполненный с возможностью хранения данных.

6. Память по п. 5, также содержащая:

второй модуль задержки, соединенный с блоком памяти и выполненный с возможностью приема сигнальной команды и формирования сигнала управления блоком памяти в соответствии с сигнальной командой, причем сигнал управления блоком памяти сконфигурирован так, чтобы управлять временем при поступлении данных в блок памяти,

причем время задержки, формируемое вторым модулем задержки на основе сигнала управления блоком памяти, соответствует времени задержки, формируемому для данных схемой интерфейса тракта данных.

7. Память по п. 5, в которой блок памяти содержит по меньшей мере два подблока памяти, соединенных с одной и той же схемой управления блоком памяти, в которой схема управления блоком памяти содержит по меньшей мере одну из схемы декодирования строк, схемы декодирования столбцов или резервной схемы.

8. Память по п. 7, которая содержит множество схем интерфейса тракта данных и множество блоков памяти, причем схемы интерфейса тракта данных расположены во взаимно однозначном соответствии с блоками памяти;

при этом внешние порты множества схем интерфейса тракта данных соединены с одним и тем же модулем обработки данных, а внутренние порты множества схем интерфейса тракта данных соединены с множеством подблоков памяти.

9. Память по п. 8, в которой времена передачи данных с выхода модуля обработки данных в любой из подблоков памяти согласованы друг с другом, и/или

времена передачи данных из любых подблоков памяти в модуль обработки данных согласованы друг с другом, и/или

память содержит два модуля обработки данных, соединенных соответственно с множеством схем интерфейса тракта данных;

при этом, когда память находится в режиме, в котором действует один модуль обработки данных, управление этим модулем обработки данных осуществляют так, чтобы обеспечивать возможность передачи данных; а, когда память находится в режиме, в котором действуют множество модулей обработки данных, управление установленным количеством модулей обработки данных осуществляют так, чтобы обеспечивать возможность синхронной передачи данных в различные блоки памяти.

Images