KR102654503B1 - 딥 러닝 인공 신경망에서의 아날로그 신경 메모리용 고전압 생성을 위한 방법 및 장치 - Google Patents

딥 러닝 인공 신경망에서의 아날로그 신경 메모리용 고전압 생성을 위한 방법 및 장치 Download PDF

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Abstract

딥 러닝 인공 신경망에 사용되는 아날로그 신경 메모리에서 특정 프로그래밍 동작에 필요한 고전압들을 생성하기 위한 고전압 생성 알고리즘 및 시스템에 대한 다수의 실시예들이 개시된다. 상이한 교정 알고리즘들 및 시스템들이 또한 개시된다. 선택적으로, 프로그래밍되고 있는 셀들의 개수가 변화함에 따라 전압 또는 전류의 변화들을 보상하는 보상 측정치들이 활용될 수 있다.

Description

딥 러닝 인공 신경망에서의 아날로그 신경 메모리용 고전압 생성을 위한 방법 및 장치
우선권 주장
본 출원은 2018년 5월 1일자로 출원되고 발명의 명칭이 "Method and Apparatus for High Voltage Generation for Analog Neural Memory in Deep Learning Artificial Neural Network"인 미국 가특허 출원 제62/665,359호, 및 2018년 7월 23일자로 출원되고 발명의 명칭이 "Method and Apparatus for High Voltage Generation for Analog Neural Memory in Deep Learning Artificial Neural Network"인 미국 특허 출원 제16/042,972호에 대한 우선권을 주장한다.
기술분야
딥 러닝 인공 신경망에 사용되는 아날로그 신경 메모리에서 특정 프로그래밍 동작에 필요한 고전압들을 생성하기 위한 고전압 생성 알고리즘 및 시스템에 대한 다수의 실시예들이 개시된다.
인공 신경망은 생물학적 신경망(예컨대, 동물의 중추신경계, 특히 뇌)을 모방하는데, 이들은 다수의 입력에 의존할 수 있고 일반적으로 알려져 있지 않은 기능들을 추정하거나 근사화하는 데 이용된다. 인공 신경망은, 일반적으로, 서로 메시지들을 교환하는 상호연결된 "뉴런(neuron)"의 층들을 포함한다.
도 1은 인공 신경망을 예시하며, 여기서 원은 뉴런의 층 또는 입력을 나타낸다. 연접부(시냅스(synapse)들로 지칭됨)는 화살표로 표현되며, 경험에 기초하여 튜닝될 수 있는 수치 가중치를 갖는다. 이는 신경망을 입력에 적응시키고 학습할 수 있게 한다. 전형적으로, 신경망은 다수의 입력들의 층을 포함한다. 전형적으로 뉴런의 하나 이상의 중간 층, 및 신경망의 출력을 제공하는 뉴런의 출력 층이 있다. 각각의 레벨의 뉴런은 개별적으로 또는 집합적으로 시냅스들로부터의 수신된 데이터에 기초하여 결정을 행한다.
고성능 정보 처리를 위한 인공 신경망의 개발에서의 주요 과제들 중 하나는 적절한 하드웨어 기술의 결여이다. 사실상, 실제 신경망은 매우 많은 수의 시냅스들에 의존하여, 뉴런들 사이의 높은 연결성, 즉 매우 높은 계산 병렬성(computational parallelism)을 가능하게 한다. 원칙적으로, 그러한 복잡성은 디지털 슈퍼컴퓨터들 또는 특수 그래픽 처리 유닛 클러스터들로 달성될 수 있다. 그러나, 고비용에 더하여, 이들 접근법은 또한 주로 저-정밀 아날로그 계산을 수행하기 때문에 훨씬 적은 에너지를 소비하는 생물학적 망(biological network)과 비교하여 평범한 에너지 효율을 겪는다. CMOS 아날로그 회로가 인공 신경망에 사용되어 왔지만, 대부분의 CMOS-구현된 시냅스들은 많은 수의 뉴런들 및 시냅스들이 주어지면 너무 부피가 커졌다.
출원인은, 참고로 포함되는, 미국 특허 출원 제15/594,439호에서 하나 이상의 비휘발성 메모리 어레이를 시냅스로서 이용하는 인공 (아날로그) 신경망을 이전에 개시하였다. 비휘발성 메모리 어레이들은 아날로그 뉴로모픽 메모리(analog neuromorphic memory)로서 동작한다. 신경망 디바이스는 제1 복수의 입력들을 수신하고 그로부터 제1 복수의 출력들을 생성하도록 구성된 제1 복수의 시냅스들, 및 제1 복수의 출력들을 수신하도록 구성된 제1 복수의 뉴런들을 포함한다. 제1 복수의 시냅스들은 복수의 메모리 셀들을 포함하는데, 여기서 메모리 셀들 각각은 반도체 기판 내에 형성되고 채널 영역이 사이에 연장되는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 비-플로팅 게이트를 포함한다. 복수의 메모리 셀들 각각은 플로팅 게이트 상의 전자들의 수에 대응하는 가중치 값을 저장하도록 구성된다. 복수의 메모리 셀들은 제1 복수의 입력들을 저장된 가중치 값들과 승산하여 제1 복수의 출력들을 생성하도록 구성된다.
아날로그 뉴로모픽 메모리 시스템에서 사용되는 각각의 비휘발성 메모리 셀은 플로팅 게이트에서 매우 특정적이고 정확한 양의 전하를 보유하도록 소거되고 프로그래밍되어야 한다. 예를 들어, 각각의 플로팅 게이트는 N개의 상이한 값들 중 하나를 보유해야 하며, 여기서 N은 각각의 셀에 의해 표시될 수 있는 상이한 가중치들의 수이다. N의 예들은 16, 32 및 64를 포함한다.
VMM(vector-by-matrix multiplication) 시스템들에서 하나의 과제는, 프로그래밍되고 있는 셀들의 개수가 각각의 셀에 저장되고 있는 전하의 상대적인 양만큼 변화하기 때문에 프로그래밍 동작에 요구되는 총 전압 및 총 전류의 양이 꾸준히 변화하고 있다는 사실이다. 전압 및 전류의 이러한 극심한 변동은 작동 온도 및 에너지 소비에 급격한 변화들을 초래할 수 있다.
임의의 주어진 시간에 프로그래밍될 셀들의 개수에 기초하여 시스템의 전압 및 전류 필요성의 변화들을 보상하는 고전압 생성 시스템이 필요하다.
딥 러닝 인공 신경망에 사용되는 아날로그 신경 메모리에서 특정 프로그래밍 동작에 필요한 고전압들을 생성하기 위한 고전압 생성 알고리즘 및 시스템에 대한 다수의 실시예들이 개시된다.
도 1은 인공 신경망을 예시하는 도면이다.
도 2는 종래의 2-게이트 비휘발성 메모리 셀의 측단면도이다.
도 3은 종래의 4-게이트 비휘발성 메모리 셀의 측단면도이다.
도 4는 종래의 3-게이트 비휘발성 메모리 셀의 측단면도이다.
도 5는 다른 종래의 2-게이트 비휘발성 메모리 셀의 측단면도이다.
도 6은 비휘발성 메모리 어레이를 활용하는 예시적인 인공 신경망의 상이한 레벨들을 예시하는 도면이다.
도 7은 벡터 승산기 매트릭스를 예시하는 블록도이다.
도 8은 다양한 레벨의 벡터 승산기 매트릭스를 예시하는 블록도이다.
도 9는 벡터 승산기 매트릭스의 다른 실시예를 도시한다.
도 10은 벡터 승산기 매트릭스의 다른 실시예를 도시한다.
도 11은 도 10의 벡터 승산기 매트릭스에 대한 동작들을 수행하기 위한 동작 전압들을 도시한다.
도 12는 벡터 승산기 매트릭스의 다른 실시예를 도시한다.
도 13은 도 12의 벡터 승산기 매트릭스에 대한 동작들을 수행하기 위한 동작 전압들을 도시한다.
도 14는 벡터 승산기 매트릭스의 다른 실시예를 도시한다.
도 15는 도 14의 벡터 승산기 매트릭스에 대한 동작들을 수행하기 위한 동작 전압들을 도시한다.
도 16은 벡터 승산기 매트릭스의 다른 실시예를 도시한다.
도 17은 도 216의 벡터 승산기 매트릭스에 대한 동작들을 수행하기 위한 동작 전압들을 도시한다.
도 18은 벡터 승산기 매트릭스를 포함하는 메모리 시스템을 도시한다.
도 19a, 도 19b, 및 도 19c는 벡터 승산기 매트릭스 내의 하나 이상의 메모리 셀들을 프로그래밍하기 위한 알고리즘을 도시한다.
도 20은 벡터 승산기 매트릭스 내의 하나 이상의 메모리 셀들의 프로그래밍 동안 사용되는 룩업 테이블을 생성하기 위한 교정 알고리즘을 도시한다.
도 21은 상이한 프로그래밍 실시예들 동안에 인가되는 전압에 대한 파형들을 도시한다.
도 22는 상이한 프로그래밍 실시예들 동안에 인가되는 전압에 대한 파형들을 도시한다.
도 23은 상이한 프로그래밍 실시예들 동안에 인가되는 전압에 대한 파형들을 도시한다.
도 24는 벡터 승산기 매트릭스 시스템과 함께 사용하기 위한 고전압 생성 블록을 도시한다.
도 25는 전하 펌프 및 전하 펌프 조절 회로를 도시한다.
도 26은 전류 보상 회로를 갖는 고전압 생성 블록을 도시한다.
도 27은 전류 보상 회로를 갖는 다른 고전압 생성 블록을 도시한다.
도 28은 다른 고전압 생성 블록을 도시한다.
도 29는 전류 보상을 제공하기 위한 더미 비트 라인들을 도시한다.
도 30은 고전압 디코더를 도시한다.
도 31은 고전압 테스트 회로를 도시한다.
도 32는 고전압 생성 블록을 도시한다.
도 33은 다른 고전압 생성 블록을 도시한다.
도 34는 다른 고전압 생성 블록을 도시한다.
도 35는 고전압 연산 증폭기를 도시한다.
도 36은 다른 고전압 연산 증폭기를 도시한다.
도 37은 컬럼(column) 드라이버를 도시한다.
도 38은 컬럼 감지 증폭기를 도시한다.
도 39는 판독 기준 회로를 도시한다.
도 40은 다른 판독 기준 회로를 도시한다.
본 발명의 인공 신경망은 CMOS 기술과 비휘발성 메모리 어레이들의 조합을 이용한다.
비휘발성 메모리 셀들
디지털 비휘발성 메모리들이 잘 알려져 있다. 예를 들어, 미국 특허 제5,029,130호("'130 특허")가 분리형 게이트 비휘발성 메모리 셀들의 어레이를 개시하고 있으며, 모든 목적을 위해 본 명세서에 참고로 포함된다. 그러한 메모리 셀이 도 2에 도시되어 있다. 각각의 메모리 셀(210)은 반도체 기판(12) 내에 형성된 소스 영역(14) 및 드레인 영역(16)을 포함하며, 채널 영역(18)이 그들 사이에 있다. 플로팅 게이트(20)가 소스 영역(16)의 일부분 위에, 그리고 채널 영역(18)의 제1 부분 위에 형성되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 워드 라인 단자(22)(이는 전형적으로, 워드 라인에 커플링됨)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연되는(그리고 그의 전도율을 제어하는) 제1 부분, 및 위쪽으로 그리고 플로팅 게이트(20) 위로 연장되는 제2 부분을 갖는다. 플로팅 게이트(20) 및 워드 라인 단자(22)는 게이트 산화물에 의해 기판(12)으로부터 절연된다. 비트 라인(24)이 드레인 영역(16)에 커플링된다.
메모리 셀(210)은 워드 라인 단자(22) 상에 높은 포지티브 전압을 배치함으로써 소거되는데(여기서 전자들이 플로팅 게이트로부터 제거됨), 이는 플로팅 게이트(20) 상의 전자들이 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통해 중간 절연체를 통과하여 플로팅 게이트(20)로부터 워드 라인 단자(22)로 터널링하게 한다.
메모리 셀(210)은 워드 라인 단자(22) 상에 포지티브 전압을, 그리고 소스(16) 상에 포지티브 전압을 배치함으로써 프로그래밍된다(여기서 전자들이 플로팅 게이트 상에 배치됨). 전자 전류가 소스(16)로부터 드레인(14)을 향해 흐를 것이다. 전자들은 그들이 워드 라인 단자(22)와 플로팅 게이트(20) 사이의 갭에 도달할 때 가속되고 가열될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전 인력으로 인해 게이트 산화물(26)을 통과하여 플로팅 게이트(20) 상으로 주입될 것이다.
메모리 셀(210)은 드레인(14) 및 워드 라인 단자(22) 상에 포지티브 판독 전압들을 배치함(이는 워드 라인 단자 아래의 채널 영역을 턴 온시킴)으로써 판독된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되고 드레인(16)에 포지티브로 커플링되면), 플로팅 게이트(20) 아래의 채널 영역의 부분이 또한 턴 온되고, 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그래밍되면), 플로팅 게이트(20) 아래의 채널 영역의 부분은 대부분 또는 완전히 턴 오프되고, 전류가 채널 영역(18)을 가로질러 흐르지 않을 것이며(또는 흐름이 거의 없을 것이며), 이는 프로그래밍된 또는 "0" 상태로 감지된다.
표 1은 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 메모리 셀(210)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 도시한다:
[표 1]
다른 분리형 게이트 메모리 셀 구성들이 알려져 있다. 예를 들어, 도 3은 소스 영역(14), 드레인 영역(16), 채널 영역(18)의 제1 부분 위의 플로팅 게이트(20), 채널 영역(18)의 제2 부분 위의 선택 게이트(28)(전형적으로 워드 라인에 커플링됨), 플로팅 게이트(20) 위의 제어 게이트(22), 및 소스 영역(14) 위의 소거 게이트(30)를 포함하는 4-게이트 메모리 셀(310)을 도시한다. 이러한 구성은, 모든 목적을 위해 본 명세서에 참고로 포함되는, 미국 특허 제6,747,310호에 기재되어 있다. 여기서, 모든 게이트들은 플로팅 게이트(20)를 제외한 비-플로팅 게이트들이며, 이는 그것들이 전압원에 전기적으로 접속되어 있거나 접속가능하다는 것을 의미한다. 프로그래밍은 채널 영역(18)으로부터의 가열된 전자들이 플로팅 게이트(20) 상으로 자신들을 주입하는 것에 의해 나타난다. 소거는 전자들이 플로팅 게이트(20)로부터 소거 게이트(30)로 터널링하는 것에 의해 나타난다.
표 2는 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 메모리 셀(310)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 도시한다:
[표 2]
도 4는 분리형 게이트 3-게이트 메모리 셀(410)을 도시한다. 메모리 셀(410)은, 메모리 셀(410)이 별개의 제어 게이트를 갖지 않는다는 점을 제외하고는, 도 3의 메모리 셀(310)과 동일하다. 소거 동작(소거 게이트를 통하여 소거함) 및 판독 동작은, 제어 게이트 바이어스가 없다는 점을 제외하고는, 도 3의 것과 유사하다. 프로그래밍 동작은 또한 제어 게이트 바이어스 없이 행해지고, 따라서 소스 라인 상의 프로그래밍 전압은 제어 게이트 바이어스의 결여를 보상하기 위해 더 높다.
표 3은 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 메모리 셀(410)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 도시한다:
[표 3]
도 5는 스택형 게이트 메모리 셀(510)을 도시한다. 메모리 셀(510)은, 절연 층에 의해 분리되어, 플로팅 게이트(20)가 전체 채널 영역(18) 위로 연장되고, 제어 게이트(22)가 플로팅 게이트(20) 위로 연장된다는 점을 제외하고는, 도 2의 메모리 셀(210)과 유사하다. 소거, 프로그래밍, 및 판독 동작은 메모리 셀(210)에 대해 이전에 설명된 것과 유사한 방식으로 동작한다.
표 4는 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 메모리 셀(510)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 도시한다:
[표 4]
인공 신경망에서 위에서 설명된 비휘발성 메모리 셀들의 타입들 중 하나를 포함하는 메모리 어레이들을 이용하기 위해, 두 가지 수정이 이루어진다. 첫째, 라인들은, 하기에서 추가로 설명되는 바와 같이, 각각의 메모리 셀이 어레이 내의 다른 메모리 셀들의 메모리 상태에 악영향을 미치지 않으면서 개별적으로 프로그래밍, 소거, 및 판독될 수 있도록 구성된다. 둘째, 메모리 셀들의 연속적인 (아날로그식) 프로그래밍이 제공된다.
구체적으로, 어레이 내의 각각의 메모리 셀들의 메모리 상태(즉, 플로팅 게이트 상의 전하)는, 독립적으로 그리고 다른 메모리 셀들의 교란을 최소화시킨 상태로, 완전 소거 상태로부터 완전 프로그래밍 상태로 연속적으로 변경될 수 있다. 다른 실시예에서, 어레이 내의 각각의 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의 전하)는, 독립적으로 그리고 다른 메모리 셀들의 교란을 최소화시킨 상태로, 완전 프로그래밍 상태로부터 완전 소거 상태로 연속적으로 변경될 수 있고, 그 역도 성립한다. 이는 셀 저장소가 아날로그식이거나 또는 적어도, 많은 개별 값들(예컨대, 16개 또는 64개의 상이한 값들) 중 하나를 저장할 수 있음을 의미하며, 이것은 메모리 어레이 내의 모든 셀들의 매우 정밀하고 개별적인 튜닝을 허용하고, 메모리 어레이를 신경망의 시냅스 가중치들에 대한 미세 튜닝 조정들을 저장하고 행하는 데 이상적인 것으로 되게 한다.
비휘발성 메모리 셀 어레이들을 채용한 신경망들
도 6은 비휘발성 메모리 어레이를 활용하는 신경망의 비제한적인 예를 개념적으로 예시한다. 이 예는 얼굴 인식 애플리케이션에 대해 비휘발성 메모리 어레이 신경망을 이용하지만, 비휘발성 메모리 어레이 기반 신경망을 이용하여 임의의 다른 적절한 애플리케이션이 구현될 수 있다.
S0은, 이 예에 대해, 5 비트 정밀도를 갖는 32x32 픽셀 RGB 이미지(즉, 각각의 색상 R, G 및 B에 대해 하나씩인 3개의 32x32 픽셀 어레이들, 각각의 픽셀은 5 비트 정밀도임)인 입력이다. S0으로부터 C1로 가는 시냅스들(CB1)은 가중치들 및 공유 가중치들의 상이한 세트들 양측 모두를 가지며, 입력 이미지를 3x3 픽셀 중첩 필터들(커널(kernel))로 스캔하여, 필터를 1 픽셀(또는 모델별로 지시되는 바와 같이 1 초과 픽셀)만큼 시프트시킨다. 구체적으로, 이미지의 3x3 부분 내의 9개 픽셀들(즉, 필터 또는 커널로 지칭됨)에 대한 값들이 시냅스들(CB1)에 제공되고, 이에 의해, 이들 9개의 입력 값들이 적절한 가중치들과 승산되고, 그 승산의 출력들을 합산한 후, 단일 출력 값이 결정되고, 피처 맵(feature map)(C1)의 층들 중 하나의 층의 픽셀을 생성하기 위해 CB1의 제1 뉴런에 의해 제공된다. 이어서, 3x3 필터가 하나의 픽셀씩 우측으로 시프트되고(즉, 우측에 3개 픽셀들의 컬럼(column)을 추가하고, 좌측에서 3개 픽셀들의 컬럼을 뺌), 이에 의해 이러한 새롭게 위치된 필터에서의 9개 픽셀 값들이 시냅스들(CB1)에 제공되고, 이에 의해 이들은 동일한 가중치들과 승산되고, 제2 단일 출력 값이 연관된 뉴런에 의해 결정된다. 이러한 프로세스는, 3개의 모든 색상들에 대해 그리고 모든 비트들(정밀도 값들)에 대해, 3x3 필터가 전체 32x32 픽셀 이미지를 가로질러서 스캔할 때까지 계속된다. 이어서, 프로세스는, 층(C1)의 모든 피처 맵들이 계산될 때까지, 가중치들의 상이한 세트들을 사용하여 반복되어 C1의 상이한 피처 맵을 생성한다.
C1에서, 본 예에서, 각각 30x30 픽셀들을 갖는 16개 피처 맵들이 있다. 각각의 픽셀은 입력들과 커널을 승산한 것으로부터 추출된 새로운 피처 픽셀이고, 따라서 각각의 피처 맵은 2차원 어레이이고, 따라서, 이러한 예에서, 시냅스들(CB1)은 2차원 어레이들의 16개 층들을 구성한다(본 명세서에서 언급된 뉴런 층들 및 어레이들은 반드시 물리적 관계인 것이 아니라 논리적 관계임 - 즉, 어레이들은 반드시 물리적으로 2차원 어레이들로 배향되지는 않음 - 에 유념한다). 16개 피처 맵들 각각은 필터 스캔에 적용되는 시냅스 가중치들의 상이한 16개 세트들 중 하나의 세트에 의해 생성된다. C1 피처 맵들은 모두, 경계 식별과 같은 동일한 이미지 피처의 상이한 태양들에 관한 것일 수 있다. 예를 들어, (제1 맵을 생성하는 데 사용되는 모든 스캔을 위해 공유되는 제1 가중치 세트를 사용하여 생성된) 제1 맵은 원형 에지들을 식별할 수 있고, (제1 가중치 세트와는 상이한 제2 가중치 세트를 사용하여 생성된) 제2 맵은 직사각형 에지들, 또는 특정 피처들의 종횡비 등을 식별할 수 있다.
활성화 함수(P1)(풀링(pooling))는 C1로부터 S1로 가기 전에 적용되는데, 이는 각각의 피처 맵 내의 연속적인 비중첩 2x2 영역들로부터의 값들을 풀링한다. 풀링 스테이지의 목적은, 예를 들어 에지 위치의 의존성을 감소시키고 다음 스테이지로 가기 전에 데이터 크기를 감소시키기 위해 인근 위치를 평균하는 것이다(또는 최대 함수가 또한 사용될 수 있음). S1에는, 16개 15x15 피처 맵들(즉, 각각 15x15 픽셀들의 상이한 16개 어레이들)이 있다. S1로부터 C2로 가는 CB2 내의 시냅스들 및 연관된 뉴런들은 1 픽셀의 필터 시프트를 갖는 4x4 필터들로 S1 내의 맵들을 스캔한다. C2에는, 22개 12x12 피처 맵들이 있다. 활성화 함수(P2)(풀링)가 C2로부터 S2로 가기 전에 적용되는데, 이는 각각의 피처 맵 내의 연속적인 비중첩 2x2 영역들로부터의 값들을 풀링한다. S2에는, 22개 6x6 피처 맵들이 있다. 활성화 함수가 S2로부터 C3으로 가는 시냅스들(CB3)에서 적용되며, 여기서 C3 내의 모든 뉴런은 S2 내의 모든 맵에 연결된다. C3에는, 64개 뉴런들이 있다. C3으로부터 출력(S3)으로 가는 시냅스들(CB4)은 S3을 C3에 완전히 연결한다. S3에서의 출력은 10개 뉴런들을 포함하고, 여기서 최고 출력 뉴런이 클래스를 결정한다. 이러한 출력은, 예를 들어, 원래의 이미지의 콘텐츠의 식별 또는 분류를 나타낼 수 있다.
시냅스들의 각각의 레벨은 비휘발성 메모리 셀들의 어레이 또는 그들의 어레이의 일부분을 사용하여 구현된다. 도 7은 비휘발성 메모리 셀들을 포함하고 입력 층과 다음 층 사이의 시냅스들로서 활용되는 VMM 어레이의 블록도이다. 구체적으로, VMM(32)은 비휘발성 메모리 셀들(33)의 어레이, 소거 게이트 및 워드 라인 게이트 디코더(34), 제어 게이트 디코더(35), 비트 라인 디코더(36) 및 소스 라인 디코더(37)를 포함하며, 이들은 메모리 어레이(33)에 대한 입력들을 디코딩한다. 이 예에서의 소스 라인 디코더(37)는 또한 메모리 셀 어레이의 출력을 디코딩한다. 대안으로, 비트 라인 디코더(36)는 메모리 어레이의 출력을 디코딩할 수 있다. 메모리 어레이는 두 가지 목적들을 제공한다. 첫째, 그것은 VMM에 의해 사용될 가중치들을 저장한다. 둘째, 메모리 어레이는 입력들을 메모리 어레이에 저장된 가중치들과 유효하게 승산하고 이들을 출력 라인(소스 라인 또는 비트 라인)마다 합산하여 출력을 생성하며, 이는 다음 층으로의 입력 또는 최종 층으로의 입력일 것이다. 승산 및 합산 기능을 수행함으로써, 메모리 어레이는 별개의 승산 및 합산 로직 회로들에 대한 필요성을 무효화하고, 또한 인-시츄(in-situ) 메모리 계산으로 인해 전력 효율적이다.
메모리 어레이의 출력은 차동 합산기(예컨대, 합산 연산 증폭기 또는 합산 전류 미러)(38)에 공급되고, 이는 메모리 셀 어레이의 출력들을 합산하여 그 컨볼루션(convolution)에 대한 단일 값을 생성한다. 차동 합산기는 예를 들어 양의 가중치 및 음의 가중치와 양의 입력의 합산을 실현하기 위한 것이다. 이어서 합산된 출력 값들은 출력을 정류하는 활성화 함수 회로(39)에 공급된다. 활성화 함수는 시그모이드, tanh 또는 ReLU 함수들을 포함할 수 있다. 정류된 출력 값들은 다음 층(예를 들어, 위의 설명의 C1)으로서 피처 맵의 요소가 되고, 이어서 다음 시냅스에 적용되어 다음 피처 맵 층 또는 최종 층을 생성한다. 따라서, 이 예에서, 메모리 어레이는 복수의 시냅스들(이들은 이전 뉴런 층으로부터 또는 이미지 데이터베이스와 같은 입력 층으로부터 그들의 입력들을 수신함)을 구성하고, 합산 연산 증폭기(38) 및 활성화 함수 회로(39)는 복수의 뉴런들을 구성한다.
도 8은 다양한 레벨들의 VMM의 블록도이다. 도 8에 도시된 바와 같이, 입력은 디지털-아날로그 변환기(31)에 의해 디지털로부터 아날로그로 변환되고, 입력 VMM(32a)에 제공된다. 변환된 아날로그 입력들은 전압 또는 전류일 수 있다. 제1 층에 대한 입력 D/A 변환은, 입력들을 매트릭스 승산기에 대한 적절한 아날로그 레벨들에 맵핑시키는 함수 또는 LUT(룩업 테이블)를 사용함으로써 행해질 수 있다. 입력 변환은, 또한, 외부 아날로그 입력을 VMM으로의 맵핑된 아날로그 입력으로 변환하기 위해 A/A 변환기에 의해 행해질 수 있다. 입력 VMM(32a)에 의해 생성된 출력은 다음 VMM(은닉 레벨 1)(32b)으로의 입력으로서 제공되고 다음 VMM으로의 입력은 이어서 다음 VMM(은닉 레벨 2)(32b)으로의 입력으로서 제공되는 출력을 생성하고, 등등이다. VMM(32)의 다양한 층들은 컨볼루션 신경망(convolutional neural network, CNN)의 시냅스들 및 뉴런들의 상이한 층들로서 기능한다. 각각의 VMM은 독립형 비휘발성 메모리 어레이일 수 있거나, 또는 다수의 VMM들이 동일한 비휘발성 메모리 어레이의 상이한 부분들을 활용할 수 있거나, 또는 다수의 VMM들이 동일한 비휘발성 메모리 어레이의 중첩 부분들을 활용할 수 있다. 도 8에 도시된 예는 5개의 층들(32a,32b,32c,32d,32e), 즉 하나의 입력 층(32a), 2개의 은닉 층들(32b, 32c), 및 2개의 완전 접속 층들(32d, 32e)을 포함한다. 당업자는, 이것이 단지 예시적인 것이고, 시스템이 대신에, 2개 초과의 은닉 층들 및 2개 초과의 완전 접속 층들을 포함할 수 있다는 것을 이해할 것이다.
VMM 어레이들
도 9는 뉴런 VMM(900)을 도시하며, 이는 도 3에 도시된 타입의 메모리 셀들에 특히 적합하고, 입력 층과 다음 층 사이의 시냅스들 및 뉴런들의 부분들로서 활용된다. VMM(900)은 비휘발성 메모리 셀들의 메모리 어레이(901) 및 (어레이의 상부에 있는) 기준 어레이(902)를 포함한다. 대안적으로, 다른 기준 어레이가 하부에 배치될 수 있다. VMM(900)에서, 제어 게이트 라인(903)과 같은 제어 게이트 라인이 수직 방향으로 연장되고(따라서 입력 제어 게이트 라인들에 직교하는, 로우(row) 방향의 기준 어레이(902)), 소거 게이트 라인(904)과 같은 소거 게이트 라인들이 수평 방향으로 연장된다. 여기서, 입력들은 제어 게이트 라인들 상에 제공되고, 출력은 소스 라인들 상에 나타난다. 일 실시예에서 짝수 로우들만이 사용되고, 다른 실시예에서 홀수 로우들만이 사용된다. 소스 라인 상에 배치된 전류는 소스 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 기능을 수행한다.
신경망에 대해 본 명세서에 설명된 바와 같이, 플래시 셀들은 바람직하게는 서브-임계 영역에서 동작하도록 구성된다.
본 명세서에 기술된 메모리 셀들은 하기와 같은 약 반전(weak inversion)으로 바이어싱된다:
Ids = Io * e (Vg- Vth)/㎸t = w * Io * e (Vg)/㎸t
w = e (- Vth)/㎸t
메모리 셀을 사용하는 I-V(I-to-V) 로그 변환기가 입력 전류를 입력 전압으로 변환하도록 하기 위해:
Vg= k*Vt*log [Ids/wp*Io]
벡터-매트릭스 승산기(VMM)로서 사용되는 메모리 어레이의 경우, 출력 전류는 하기와 같다:
Iout = wa * Io * e (Vg)/㎸t, 즉
Iout = (wa/wp) * Iin = W * Iin
W = e (Vthp - Vtha)/㎸t
워드 라인 또는 제어 게이트가 입력 전압을 위해 메모리 셀에 대한 입력으로서 사용될 수 있다.
대안으로, 플래시 메모리 셀들은 선형 영역에서 동작하도록 구성될 수 있다:
Ids = beta* (Vgs-Vth)*Vds; beta = u*Cox*W/L
W α (Vgs-Vth)
I-V 선형 변환기에 대해, 선형 영역에서 동작하는 메모리 셀은 입력/출력 전류를 입력/출력 전압으로 선형으로 변환하는 데 사용될 수 있다.
ESF 벡터 매트릭스 승산기에 대한 다른 실시예들은, 본 명세서에 참고로 포함되는 미국 특허 출원 제15/826,345호에 기재된 바와 같다. 소스 라인 또는 비트 라인이 뉴런 출력(전류 합산 출력)으로서 사용될 수 있다.
도 10은 뉴런 VMM(1000)을 도시하며, 이는 도 2에 도시된 타입의 메모리 셀들에 특히 적합하고, 입력 층과 다음 층 사이의 시냅스로서 활용된다. VMM(1000)은 비휘발성 메모리 셀들의 메모리 어레이(1003), 기준 어레이(1001) 및 기준 어레이(1002)를 포함한다. 기준 어레이들(1001, 1002)은, 어레이의 컬럼 방향으로, 단자들(BLR0 내지 BLR3) 내로 흐르는 전류 입력들을 전압 입력들(WL0 내지 WL3)로 변환하는 역할을 한다. 실제로, 기준 메모리 셀들은 그들 내로 흐르는 전류 입력들과 멀티플렉서들을 통해 다이오드 접속된다. 기준 셀들은 타깃 기준 레벨들로 튜닝된다(예를 들어, 프로그래밍됨). 타깃 기준 레벨들은 기준 미니-어레이 매트릭스에 의해 제공된다. 메모리 어레이(1003)는 두 가지 목적들을 제공한다. 첫째, 그것은 VMM(1000)에 의해 사용될 가중치들을 저장한다. 둘째, 메모리 어레이(1003)는 사실상 입력들(단자들(BLR0 내지 BLR3)에서 제공되는 전류 입력들; 기준 어레이들(1001, 1002)은 이들 전류 입력들을 입력 전압들로 변환하여 워드 라인들(WL0 내지 WL3)에 공급함)을 메모리 어레이에 저장된 가중치들로 승산하고, 이어서, 모든 결과들(메모리 셀 전류들)을 가산하여, 출력을 생성하는데, 이는 다음 층으로의 입력 또는 최종 층으로의 입력이 될 것이다. 승산 및 합산 기능을 수행함으로써, 메모리 어레이는 별개의 승산 및 합산 로직 회로들에 대한 필요성을 무효화하고, 또한 전력 효율적이다. 여기서, 전압 입력들은 워드 라인들 상에 제공되고, 출력은 판독(추론) 동작 동안 비트 라인 상에 나타난다. 비트 라인 상에 배치된 전류는 비트 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 기능을 수행한다.
도 11은 VMM(1000)에 대한 동작 전압들을 도시한다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그래밍의 동작들을 나타낸다.
도 12는 뉴런 VMM(1200)을 도시하며, 이는 도 2에 도시된 타입의 메모리 셀들에 특히 적합하고, 입력 층과 다음 층 사이의 시냅스들 및 뉴런들의 부분들로서 활용된다. VMM(1200)은 비휘발성 메모리 셀들의 메모리 어레이(1203), 기준 어레이(1201) 및 기준 어레이(1202)를 포함한다. 어레이 VMM(1200)의 로우 방향으로 연장되는 기준 어레이(1201, 1202)는 VMM(1200)에서 워드 라인들이 수직 방향으로 연장되는 것을 제외하고는 VMM(1000)과 유사하다. 여기서, 입력들은 워드 라인들 상에 제공되고, 출력은 판독 동작 동안 소스 라인 상에 나타난다. 소스 라인 상에 배치된 전류는 소스 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 기능을 수행한다.
도 13은 VMM(1200)에 대한 동작 전압들을 도시한다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그래밍의 동작들을 나타낸다.
도 14는 뉴런 VMM(1400)을 도시하며, 이는 도 3에 도시된 타입의 메모리 셀들에 특히 적합하고, 입력 층과 다음 층 사이의 시냅스들 및 뉴런들의 부분들로서 활용된다. VMM(1400)은 비휘발성 메모리 셀들의 메모리 어레이(1403), 기준 어레이(1401) 및 기준 어레이(1402)를 포함한다. 기준 어레이(1401, 1402)는 단자들(BLR0 내지 BLR3) 내로 흐르는 전류 입력들을 전압 입력들(CG0 내지 CG3)로 변환하는 역할을 한다. 실제로, 기준 메모리 셀들은 전류 입력들이 내부로 흐르는 캐스코딩 멀티플렉서들(1414)을 통해 다이오드 접속된다. mux(1414)는 판독시 기준 셀들의 비트 라인 상의 일정한 전압을 보장하기 위한 캐스코딩 트랜지스터(1404) 및 mux(1405)를 포함한다. 기준 셀들은 타깃 기준 레벨들로 튜닝된다. 메모리 어레이(1403)는 두 가지 목적들을 제공한다. 첫째, 그것은 VMM(1400)에 의해 사용될 가중치들을 저장한다. 둘째, 메모리 어레이(1403)는 사실상 입력들(단자들(BLR0 내지 BLR3)로 제공되는 전류 입력들; 기준 어레이들(1401, 1402)은 이들 전류 입력들을 입력 전압들로 변환하여 제어 게이트들(CG0 내지 CG3)에 공급함)을 메모리 어레이에 저장된 가중치들로 승산하고, 이어서, 모든 결과들(셀 전류들)을 가산하여, 출력을 생성하는데, 이는 다음 층으로의 입력 또는 최종 층으로의 입력이 될 것이다. 승산 및 합산 기능을 수행함으로써, 메모리 어레이는 별개의 승산 및 합산 로직 회로들에 대한 필요성을 무효화하고, 또한 전력 효율적이다. 여기서, 입력들은 워드 라인들 상에 제공되고, 출력은 판독 동작 동안 비트 라인 상에서 나온다. 비트 라인 상에 배치된 전류는 비트 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 함수를 수행한다.
VMM(1400)은 메모리 어레이(1403) 내의 메모리 셀들에 대한 단방향 튜닝을 구현한다. 즉, 각각의 셀은 소거된 다음에 플로팅 게이트 상의 원하는 전하에 도달할 때까지 부분적으로 프로그래밍된다. (잘못된 값이 셀에 저장되도록) 너무 많은 전하가 플로팅 게이트 상에 배치되는 경우, 셀은 소거되어야 하고, 부분 프로그래밍 동작들의 시퀀스가 다시 시작되어야 한다. 도시된 바와 같이, 동일한 소거 게이트를 공유하는 2개의 로우가 함께 소거될 필요가 있고(페이지 소거로서 알려짐), 그 후에 각각의 셀은 플로팅 게이트 상의 원하는 전하에 도달할 때까지 부분적으로 프로그래밍된다.
도 15는 VMM(1400)에 대한 동작 전압들을 도시한다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들을 위한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 제어 게이트들, 선택된 셀들과 동일한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들과는 상이한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들에 대한 소거 게이트들, 비선택된 셀들에 대한 소거 게이트들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그래밍의 동작들을 나타낸다.
도 16은 뉴런 VMM(1600)을 도시하며, 이는 도 3에 도시된 타입의 메모리 셀들에 특히 적합하고, 입력 층과 다음 층 사이의 시냅스들 및 뉴런들의 부분들로서 활용된다. VMM(1600)은 비휘발성 메모리 셀들의 메모리 어레이(1603), 기준 어레이(1601) 및 기준 어레이(1602)를 포함한다. EG 라인들은 수직으로 연장되는 반면 CG 및 SL 라인들은 수평으로 연장된다. VMM(1600)은 VMM(1600)이 양방향 튜닝을 구현한다는 점을 제외하고는 VMM(1400)과 유사하며, 양방향 튜닝에서 각각의 개별 셀은 플로팅 게이트 상의 원하는 전하량에 도달하기 위해 필요에 따라 완전히 소거되고, 부분적으로 프로그래밍되고, 부분적으로 소거될 수 있다. 도시된 바와 같이, 기준 어레이들(1601, 1602)은 (멀티플렉서들을 통한 다이오드 접속된 기준 셀들의 액션을 통해) 단자(BLR0-3) 내의 입력 전류를 로우 방향으로 메모리 셀들에 인가될 제어 게이트 전압들(CG0-3)로 변환한다. 전류 출력(뉴런)은 비트 라인에 있으며, 이는 비트 라인에 접속된 메모리 셀들로부터의 모든 전류들을 합산한다.
도 17은 VMM(1600)에 대한 동작 전압들을 도시한다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들을 위한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 제어 게이트들, 선택된 셀들과 동일한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들과는 상이한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들에 대한 소거 게이트들, 비선택된 셀들에 대한 소거 게이트들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그래밍의 동작들을 나타낸다.
도 18은 VMM 시스템(1800)을 도시한다. VMM 시스템(1800)은, VMM 어레이(1807), 저전압 로우 디코더(1803), 고전압 로우 디코더(1805), 기준 셀 저전압 컬럼 디코더(1806)(컬럼 방향으로의 기준 어레이에 대해 도시되며, 이는 로우 방향으로의 입력-출력 변환을 제공하는 것을 의미함), 비트 라인 PE 드라이버(1802), 비트 라인 멀티플렉서(1808), 활성화 함수 회로 및 합산기(1809), 제어 로직(1804), 및 아날로그 바이어스 회로(1801)를 포함한다.
저전압 로우 디코더(1803)는 판독 및 프로그래밍 동작들을 위한 바이어스 전압을 제공하고, 고전압 로우 디코더(1805)에 대한 디코딩 신호를 제공한다. 고전압 로우 디코더(1805)는 프로그래밍 및 소거 동작들을 위한 고전압 바이어스 신호를 제공한다. 비트 라인 PE 드라이버(1801)는 프로그래밍, 검증, 및 소거 시에 비트 라인에 대한 제어 기능을 제공한다. 바이어스 회로(1801)는 다양한 프로그래밍, 소거, 프로그래밍 검증, 및 판독 동작들에 필요한 다수의 전압들을 제공하는 공유 바이어스 블록이다.
VMM 시스템(1800)은 리던던시 어레이(1810)를 추가로 포함한다. 리던던시 어레이(1810)는 결함 어레이 부분을 대체하기 위한 어레이 리던던시를 제공한다. VMM 시스템(1800)은 NVR(비휘발성 레지스터, 정보 섹터로도 알려짐) 섹터들(1811)을 추가로 포함하며, 이들은 사용자 정보, 디바이스 ID, 패스워드, 보안 키, 트리밍비트(trimbit)들, 구성 비트들, 제조 정보 등을 저장하는 데 사용되는 어레이 섹터들이다.
VMM 시스템(1800)은 선택적으로 기준 어레이(1812) 및/또는 기준 시스템(1850)을 포함한다. 기준 시스템(1850)은 기준 어레이(1852), 기준 어레이 저전압 로우 디코더(1851), 기준 어레이 고전압 로우 디코더(1853), 및 기준 어레이 저전압 컬럼 디코더(1854)를 포함한다. 기준 시스템은 다수의 VMM 시스템들에 걸쳐서 공유될 수 있다.
기준 어레이 저전압 로우 디코더(1851)는 기준 어레이(1852)를 수반하는 판독 및 프로그래밍 동작들을 위한 바이어스 전압을 제공하고, 또한, 기준 어레이 고전압 로우 디코더(1853)에 대한 디코딩 신호를 제공한다. 기준 어레이 고전압 로우 디코더(1853)는 기준 어레이(1852)를 수반하는 프로그래밍 및 동작들을 위한 고전압 바이어스를 제공한다. 기준 어레이 저전압 컬럼 디코더(1854)는 기준 어레이(1852)에 대한 디코딩 기능을 제공한다. 기준 어레이(1852)는, 예컨대 프로그래밍 검증 또는 셀 마지닝(margining)(마진 셀들을 검색함)에 대한 기준 타깃을 제공하기 위한 것이다.
도 19a, 도 19b 및 도 19c는 프로그래밍 방법(1900)을 도시한다. 먼저, 방법이 시작되고(단계(1901)), 이는 전형적으로 프로그램 커맨드가 수신된 것에 응답하여 발생한다. 다음으로, 대량 프로그래밍 동작(mass program operation)이 모든 셀들을 '0' 상태로 프로그래밍한다(단계(1902)). 이어서 소프트 소거가 모든 셀들을 대략 1 내지 5 ㎂의 중간의 약하게 소거된 레벨로 소거한다(단계(1903)). 이는 모든 셀들을 디지털 응용을 위해 완전 소거된 상태로, 예를 들어, 대략 20 내지 30 uA 셀 전류로 가져올 깊은 소거와는 대조적이다. 이어서, 사용되지 않는 셀들에 대하여 셀들로부터 매우 깊은 프로그래밍된 상태, 즉 대략 fA 내지 pA까지 전하를 제거하여 그 셀들이 실제로 오프임을 확실히 하도록, 모든 선택되지 않은 셀들에 대해 하드 프로그래밍이 수행되는데(단계(1904)), 이는 이들 메모리 셀들이 미미한 전류에 기여하고 있음을 의미한다. 이어서, 코스(coarse) 알고리즘을 이용하여, 셀들로부터 일부 전하를 대략 0.1 내지 1.5 ㎂의 중간의 약하게 프로그래밍된 레벨까지 제거하도록, 선택된 셀들에 대해 소프트 프로그래밍이 수행된다(단계들(1905, 1906, 1907)). 코스 스텝(coarse step) 프로그래밍 사이클 다음에 검증 동작이 발생하고, 여기서 선택 셀들 상의 전하가 코스 반복 방식으로 다양한 임계 값들과 비교된다(단계(1906), 단계(1907)). 코스 스텝 프로그램 사이클은 하나의 프로그램 단계로부터 다음 프로그램 단계까지 코스 셀 전류 변화를 야기하는 코스 전압 증분(예컨대, SL, CG, 및 EG에 대한 고전압 레벨), 및/또는 코스 프로그램 시간, 및/또는 코스 프로그램 전류를 포함한다.
다음으로, 정밀 프로그래밍이 발생하며(단계(1908)), 여기서 모든 선택된 셀들이 미세 스텝(fine step) 프로그래밍 알고리즘에 의해 원하는 레벨에 따라 1 pA 내지 20 nA 범위 내의 타깃 레벨로 프로그래밍된다. 시스템은 프로그래밍될 비트 수를 검사한다(단계(1909)). 시스템은 프로그래밍될 비트 수에 대한 Vhv(inc)에 대하여 LUT(룩업 테이블)를 사용할지 또는 근사화 함수를 사용할지를 결정한다(단계(1910)). Vhv는 SL, CG, 및 EG에 대한 고전압 레벨과 같은 고전압이다. LUT 또는 함수는 프로그래밍될 #IO들, I 타깃, 및 델타 Icell(= 현재 Icell - 이전 Icell)의 함수이다. 이어서, 시스템은 정밀 프로그래밍 단계들을 수행한다(단계(1911)). 프로그래밍 동작이 수행된다(단계(1912)). 이어서 검증 단계(Icell 대 Itarget을 검사하고, 델타 Icell을 계산/저장함)를 수행한다(단계(1913)). 하나 이상의 셀들이 검증되는 경우, 프로세스는 나머지 셀들을 프로그래밍하기 위해 단계(1909)로 되돌아간다. 그렇지 않은 경우, 카운터가 검사되며, 임계 횟수의 시도들이 행해진 경우, 프로세스는 종료되고 셀들은 불량한 것으로 간주된다. 그렇지 않은 경우, 프로그래밍 단계(1912)가 반복된다. 일단 모든 셀들이 검증되었다면(단계(1914)), 프로세스가 완료된다.
도 2000은 프로그래밍될 각각의 가능한 개수의 비트들에 대해 프로그래밍에 필요한 원하는 전압 레벨을 결정하기 위해 룩업 테이블을 구축하거나 함수를 생성하기 위한 고전압 교정 프로세스를 도시한다. 시작 포인트는 하나의 비트가 프로그래밍되어야 하는 상황이다(단계(2001)). 전압(예컨대, SL, CG, 및 EG에 대한 고전압 레벨)이 하나의 비트를 프로그래밍하기 위해 결정된다(단계(2002)). 이어서, 비트 수가 증분되고(단계(2003)), 프로그래밍 단계가 반복된다(단계(2001)). 일단 프로세스가 N개의 비트들(프로그래밍될 총 개수의 가능한 비트들)에 대해 수행되었다면, 프로그래밍 동작들 동안 컨설트될 룩업 테이블 내로 값들이 프로그래밍된다(단계(2004)).
도 21은 프로그래밍 동작들에 대한 2개의 상이한 접근법들을 도시한다. 각각의 동작은 다수 회의 검증 및 프로그래밍(Vef/Prog) 사이클을 포함한다. 검증 사이클에서, Itarget이 검사되고 프로그래밍될 IO들의 개수가 검사된다. HV 프로그래밍 레벨(예컨대, SL, CG, 및 EG에 대한 고전압 레벨)은 Itarget 및 프로그래밍될 IO들의 개수에 기초하여 조정된다. 파형(2101)에서, 프로그래밍 동작 동안 제공되는 총 전압은 프로그래밍될 비트 수가 증가함에 따라 크기 면에서 증가한다. 시퀀스(2101)는 3개의 비트들이 프로그래밍되어야 하는 상황에 대해 4개의 예시적인 펄스들을 통해 제공되는 전압을 표현한다. 대조적으로, Vef/Prog 사이클마다 HV 레벨 및 프로그래밍 시간 조정을 갖는 파형(2103)에서, 시퀀스(2101)에서와 동일한 크기의 2개의 펄스들이 제공되지만, 이어서, Vef/Prog k 사이클 동안 더 적은 수의 비트들이 프로그래밍되는 일례로서, 크기가 감소하고(예컨대, dV1neg), 더 작은 펄스들이 더 큰 지속기간 동안 제공된다(즉, 2101에서의 더 높은 크기의 2개의 펄스들 대신, 2104에서의 더 낮은 크기의 4개의 펄스들). 즉, 동일한 결과가 전압 크기와 펄스들의 인가의 지속기간의 상이한 조합들로 달성될 수 있다. Vef/Prog k 사이클의 HV 프로그래밍 레벨은, 더 적은 비트들이 프로그래밍되는 것으로 인해 다음 프로그래밍 사이클에서 타깃을 오버슈트(overshoot)하는 것을 방지하도록 낮아지는데, 이는 다음 사이클에 대해 HV 프로그래밍 레벨이 더 높다는 것을 의미한다.
도 22는 프로그래밍 동작들에 대한 2개의 추가 접근법들을 도시한다. 파형(2201)에서, 프로그래밍 동작 동안 제공되는 총 전압은 크기 면에서 동일한 상태에 머무르지만, 프로그래밍될 비트 수가 증가함에 따라 각각의 프로그래밍 펄스들의 길이도 증가한다. Vef/Prog 사이클마다 프로그래밍 펄스폭 시간 조정을 갖는 파형(2201)에서, Vef/Prog z 사이클 동안 더 적은 수의 비트들이 프로그래밍되는 일례로서, (2201에서의 지속기간 T3의 펄스에서와 같은) 긴 펄스들 대신, 펄스들이 그 대신 단축되지만(T1), 그 특정 프로그래밍 레벨에 대해 파형(2201)에서보다 총 지속기간이 더 길게 되도록 더 많은 펄스들이 인가된다. Vef/Prog z 사이클은 프로그래밍될 더 적은 비트들로 인해 다음 프로그래밍 사이클에서 타깃을 오버슈트하는 것을 방지하도록 단축되는데, 이는 HV 프로그래밍 레벨이 다음 사이클에 대해 더 높다는 것을 의미한다. 즉, 각각의 펄스들의 지속기간 또는 모든 펄스들의 총 지속 시간을 변화시킴으로써 동일한 결과가 달성될 수 있으며, 이때 전압 크기는 일정하게 유지된다.
다른 접근법은 전압 크기, 펄스 지속기간, 및 모든 펄스들의 총 지속시간을 변조하는 것이다. 다른 접근법은 프로그래밍 전압 또는 시간 대신에 프로그래밍 전류를 변조하는 것이다.
도 23은 비트들의 다수의 워드들이 프로그래밍되어야 할 때 고전압 생성을 위한 파형들을 도시한다. 신호(2302)는 프로그래밍을 위해 메모리 셀에 인가되는 예시적인 HV 전압(예컨대, SL, CG, 및 EG에 대한 고전압 레벨)이다. 신호(2304)는 예시적인 데이터 입력 [N:1]이고, 그의 값은 프로그래밍될 IO 비트 수를 제어한다. 신호(2305)는 각각의 IO에 대해 개별적으로 프로그래밍 펄스폭을 제어한다. 타이밍(2306)에 도시된 바와 같이, 로우 상태로 가는 것은 프로그래밍을 인에이블시키는 것을 의미하고, 하이 상태로 가는 것은 프로그래밍을 디스에이블시키는 것을 의미한다. 신호(2305)는 모든 IO 비트들이 상이한 하강 에지들 상에서 로우 상태로 가지만 동일한 상승 에지 상에서 하이 상태로 간다는 것을 나타낸다. 이는, 프로그래밍 펄스 동안, 내부 고전압 레벨이 타이밍(2306) 동안 더 낮은 로우 상태로 가고 있어, 다른 방식으로 발생할 가능성이 있는 프로그래밍 오버슈트를 방지한다는 것을 확인하기 위한 것이다(더 많은 비트들이 프로그래밍되도록 인에이블되어, 더 많은 전류 부하를 가져오기 때문이며, 이는 타이밍(2306)에 도시된 바와 같이, 타이밍(2306) 동안의 더 많은 IR 드롭이 좌측으로부터 우측으로 간다는 것을 의미함).
도 24는 VMM 시스템(2400)의 블록도를 도시한다. VMM 시스템은 VMM 매트릭스(2408), 로우 디코더들(2407), 고전압 디코더들(2409), 컬럼 디코더들(2410), 및 비트 라인 드라이버들(2411)을 포함한다. VMM 시스템(2400)은 전하 펌프(2401), 전하 펌프 조절기(2402), 및 고전압 레벨 생성기(2403)를 포함하는 고전압 생성 블록(2412)을 추가로 포함한다. VMM 시스템(2400)은 알고리즘 제어기(2404), 아날로그 회로부(2405), 및 제어 로직(2406)을 추가로 포함한다.
도 25는 전하 펌프(2401) 및 전하 펌프 조절기(2402)에 관한 추가 상세를 제공한다. 전하 펌프(2401)는 인에이블 신호(2501)에 의해 제어된다. 인에이블 신호(2501)가 어써트되지 않을 때, 전하 펌프(2401)는 그의 출력의 전압을 계속 증가시킨다. 인에이블 신호(2501)가 어써트될 때, 전하 펌프(2401)는 그의 출력의 전압 레벨을 유지한다. 전하 펌프 조절기(2402)는 일련의 다이오드들(2504, 2506, 2508) 및 저항기들(2505, 2507, 2509)을 포함한다. 그 구조물 내의 노드는 전압 기준을 포함하는 다른 입력을 수신하는 비교기(2503)로의 입력부이다. 전하 펌프(2401)로부터 출력된 전압이 다이오드들(2504, 2506, 2508)을 활성화시키기에 충분할 때, 전류가 비교기(2503) 내로 흐를 것이고, 인에이블 신호가 어써트될 것이다. 따라서, 전하 펌프 조절기(2404)는 원하는 전압 레벨이 달성될 때까지 전하 펌프(2401)를 제어하며, 이는 다이오드들(2504, 2506, 2508) 및 저항기들(2505, 2507, 2509)의 특성들에 기초한다.
도 26은 고전압 버퍼(2601) 및 조정가능한 전류 싱크(2602)와 함께 사용되는 VMM 시스템(2400)을 도시한다. 고전압 생성기 블록(2412)은 고전압 버퍼(2601)에 제공되는 전압을 생성하고, 이는 이어서 그 전압을 고전압 디코더(2409) 및 조정가능한 전류 싱크(프로그래밍 보상 전류(Icomp))(2602)에 제공한다. 조정가능한 전류 싱크(Icomp)(2602)에 의해 인출된 전류는, 예를 들어 고전압 버퍼(2601) 내에 보상된 전압 강하를 유도하도록 조정되어, 프로그래밍될 IO들의 개수를 보상하고(예컨대, 프로그래밍될 1/2/…/32개의 IO들에 대한 dVout1/2/../32 강하), 고전압 버퍼(2601)의 온도를 감소시킬 수 있다. 예를 들어 Icomp α(프로그래밍될 #IO들)* Iprog* M. Iprog = 셀 프로그래밍 전류, M = 프로그래밍 시에 메모리 셀의 핫 캐리어 효과(hot carrier effect)로 인한 승산 인자. 보상 Icomp는 가변 출력 부하에 걸쳐 일정한 고전압 출력을 유지하도록 인가된다.
도 27은 고전압 버퍼(2701) 및 조정가능한 전류 싱크(2702)와 함께 사용되는 VMM 시스템(2400)을 도시한다. 고전압 생성기(2412)는 고전압 버퍼(2701)에 제공되는 전압을 생성하며, 이는 이어서, 그 전압을 고전압 디코더(2409)에 제공한다. 조정가능한 전류 싱크(보상 전류)에 의해 인출되는 전류(Icomp)(2702)는, 예를 들어, 고전압 디코더(2409) 내의 (프로그래밍될 IO들의 개수의 함수로서) 전류 강하를 감소시켜서 고전압 디코더(2409)의 온도를 감소시키도록 조정될 수 있다. 예를 들어 Icomp α(프로그래밍될 #IO들)* Iprog* M. Iprog = 셀 프로그래밍 전류, M = 프로그래밍 시에 메모리 셀의 핫 캐리어 효과로 인한 승산 인자. 보상 Icomp는 가변 출력 부하에 걸쳐 일정한 고전압 출력을 유지하도록 인가된다.
도 28은, 여기서 연산 증폭기인 고전압 버퍼(2801)와 함께 사용되는 VMM 시스템(2400)을 도시한다. 고전압 생성기(2412)는 고전압 버퍼(2701)에 제공되는 전압을 생성하며, 이는 이어서, 그 전압을 고전압 디코더(2409)에 제공한다. 고전압 디코더(2409)로부터의 출력(예컨대, 출력은 어레이 내의 HV 전압의 피드백 표시자임)이 고전압 버퍼(2801)로의 입력으로서 제공되며, 이는 이어서, 폐루프 비교기로서 동작한다. 폐루프 보상은 가변 출력 부하에 걸쳐 일정한 고전압 출력을 유지하도록 인가된다.
도 29는 VMM 시스템(2400)과 함께 사용될 프로그래밍 전류 보상 블록(2900)을 도시한다. 여기서, 더미 프로그램 비트 라인(프로그래밍가능 더미 어레이)에는 32개의 비트 라인들의 각각의 그룹이 제공된다. 예를 들어, 그룹(2901)은 더미 비트 라인(2903)을 포함하고, 그룹(2902)은 더미 비트 라인(2904)을 포함한다. 이들 더미 비트 라인들(2903, 2904)은 그룹들(2901, 2902) 내의 하나 이상의 다른 비트들이 각각 프로그래밍되고 있지 않은 경우들에 턴 온될 수 있다. 이는 프로그래밍 동작 동안 인출되는 전류를, 더미 비트 라인들(2903, 2904)의 사용이 없는 경우보다 더 일정하게 유지할 것이다. 프로그램 더미 어레이 보상 스킴(scheme)은 가변 출력 부하에 걸쳐 일정한 고전압 출력을 유지하도록 적용된다.
도 30은 고전압 디코더(2409)에서 사용될 수 있는 고전압 디코더 블록(3000)의 일례를 도시한다. 여기서, 소스 라인(3005)은 어레이(2408) 내의 하나 또는 2개의 로우들에 커플링된다. NMOS 트랜지스터들(3001, 3002, 3003, 3004)은 도시된 바와 같이 소스 라인(3005)에 커플링된다. HV 공급물(3010)은, 예컨대 HV 버퍼로부터의 것이고, HV 비교 신호(3011)는, 예컨대 도 28에 도시되어 있다.
도 31은 테스트 회로(3100)를 도시한다. 테스트 회로는 인에이블 신호(EN)를 수신하는 고전압 송신기(3101)를 포함한다. 고전압 송신기는 고전압 인에이블 신호를 NMOS 트랜지스터(3102)에 그리고 NMOS 캐스코드 트랜지스터(3103)에 제공한다. NMOS 트랜지스터(3201)의 하나의 단자는 외부 테스트 패드에 접속하고, NMOS 트랜지스터(3103)의 하나의 단자는 VMM 시스템(2400) 내의 내부 노드에 커플링된다. 이러한 회로는, 예컨대 전압 교정을 위해 사용된다.
도 32는 고전압 생성 블록(2412)의 일 실시예를 도시한다.
도 33은 고전압 생성 블록(2412)의 다른 실시예를 도시한다. 여기서, 고전압 발생 블록은 전하 펌프(3301), 전하 펌프 조절기(3303), 및 고전압 연산 증폭기(3302)를 포함한다. 전하 펌프 조절기(3303)의 출력의 전압은 전하 펌프 조절기(3303) 내의 NMOS 트랜지스터들의 게이트들로 전송되는 신호들에 기초하여 제어될 수 있다.
도 34는 고전압 생성 블록(2412)의 다른 실시예를 도시한다. 고전압 생성 블록(2412)은 고전압 연산 증폭기(3403), SC(switch cap) 네트워크(3402), 및 SC 네트워크(3401)를 포함한다. SC 네트워크(3402)는 조정가능한 커패시터(3404)를 포함한다. SC 네트워크(3401)는 스위치들(3405, 3407, 3408, 3409) 및 조정가능 커패시터(3406)를 포함한다.
도 35는 도 34에서의 고전압 연산 증폭기(3404)에 사용될 수 있는 고전압 연산 증폭기(3500)를 도시한다. 고전압 연산 증폭기(3500)는 도시된 배열물에 도시된 컴포넌트들을 포함한다.
도 36은 도 34에서의 고전압 연산 증폭기(3404)에 사용될 수 있는 고전압 연산 증폭기(3600)를 도시한다. 고전압 연산 증폭기(3600)는 도시된 배열물에 도시된 컴포넌트들을 포함한다.
도 37은 비트 라인 드라이버들(2411)에 사용될 수 있는 컬럼 드라이버(3700)를 도시한다. 컬럼 드라이버(3700)는, 도시된 구성에서, 래치(3701), 인버터(3702), NOR 게이트(3703), PMOS 트랜지스터(3704), NMOS 트랜지스터들(3705, 3706) 및 감지 증폭기(3707)를 포함한다.
도 38은 도 37에서의 감지 증폭기(3707)에 사용될 수 있는 감지 증폭기(3800)를 도시한다. 감지 증폭기(3800)는, 도시된 구성에서, 조정가능한 전류 기준 소스(3801), 스위치(3802), NMOS 트랜지스터(3803), 커패시터(3804), 스위치(3805), 전류원(3806), 및 인버터(3807)를 포함한다. 감지 증폭기(3707)는 어레이(2408) 내의 메모리 셀(3808)에 커플링된다.
도 39는 비트 라인 기준 디코더(3901) 및 기준 셀들(39010 내지 3902N)을 포함하는 기준 어레이 회로부(3900)를 도시한다.
도 40은 비트 라인 기준 디코더(4001) 및 기준 셀들(40020 내지 4000N)을 포함하는 기준 어레이 회로부(4000)를 도시한다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (46)

  1. 단일 프로그래밍 동작에서 메모리 어레이 내에 프로그래밍될 셀들의 개수에 응답하여 고전압 출력을 생성하기 위한 방법으로서,
    선택된 복수의 셀에서의 프로그래밍될 제1 비트 수를 결정하는 단계;
    결정된 제1 비트 수 및 셀에 대한 희망 목표 전류에 기초하여 상기 선택된 복수의 셀을 프로그래밍하는 데 사용될 제1 출력 전압을 결정하는 단계 - 상기 제1 출력 전압을 결정하는 단계는 근사화 함수에 의해 값을 찾는 단계를 포함함 - ;
    상기 제1 출력 전압을 사용하여 선택된 복수의 셀에 대해 프로그래밍 시퀀스를 수행하는 단계;
    상기 선택된 복수의 셀 중 어느 셀들이 올바르게 프로그래밍되었는지를 검증하는 단계;
    셀의 서브세트에서 프로그래밍될 제2 비트 수를 결정하는 단계 - 상기 셀의 서브세트는 상기 복수의 셀 중 올바르게 프로그래밍되지 않은 셀들을 포함함 - ;
    셀의 서브세트에서 프로그래밍될 제2 비트 수 및 제2 개수의 셀에 대한 희망 목표 전류에 기초하여, 셀의 서브세트를 프로그래밍하는 데 사용될 제2 출력 전압을 결정하는 단계 - 제2 비트 수가 제1 비트 수보다 작은 경우 상기 제2 출력 전압은 제1 출력 전압보다 작음 - ; 및
    상기 제2 출력 전압을 사용하여 셀의 서브세트에 대해 프로그래밍 시퀀스를 수행하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 셀의 서브세트 내의 어느 셀들이 올바르게 프로그래밍되었는지를 검증하는 단계;
    셀의 제2 서브세트의 셀의 제3 개수를 결정하는 단계 - 상기 셀의 제2 서브세트는 상기 셀의 서브세트 중 올바르게 프로그래밍되지 않았던 셀들을 포함함 -;
    결정된 제3 개수의 셀에서 프로그램될 제3 비트 수 및 제3 개수의 셀에 대한 희망 목표 전류에 기초하여, 셀의 제2 서브세트를 프로그래밍하는 데 사용될 제3 출력 전압을 결정하는 단계 - 제3 비트 수가 제2 비트 수보다 작은 경우 상기 제3 출력 전압은 제2 출력 전압보다 작음 - , 및
    결정된 제3 출력 전압을 사용하여 셀의 제2 서브세트에 대해 프로그래밍 시퀀스를 수행하는 단계를 더 포함하는, 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제1항에 있어서, 상기 제1 출력 전압은 상기 셀의 서브세트에 커플링된 소스 라인, 제어 게이트 라인, 및 소거 게이트 라인 중 하나 이상에 인가되는, 방법.
  13. 제1항에 있어서, 상기 메모리 어레이는 벡터 매트릭스 승산기인, 방법.
  14. 제13항에 있어서, 상기 벡터 매트릭스 승산기는 상기 메모리 어레이의 비트 라인 상에서의 뉴런 판독을 제공하는, 방법.
  15. 제13항에 있어서, 상기 벡터 매트릭스 승산기는 상기 메모리 어레이의 소스 라인 상에서의 뉴런 판독을 제공하는, 방법.
  16. 제13항에 있어서, 상기 벡터 매트릭스 승산기 내의 메모리 셀들은 가중치 승산을 수행하는, 방법.
  17. 제13항에 있어서, 상기 벡터 매트릭스 승산기 내의 메모리 셀들은 시냅스 추가를 수행하는, 방법.
  18. 단일 프로그래밍 동작에서 메모리 어레이 내에 프로그래밍될 셀들의 개수에 응답하여 고전압 출력을 생성하기 위한 방법으로서,
    선택된 복수의 셀에서 프로그래밍될 제1 비트 수를 결정하는 단계;
    결정된 제1 비트 수 및 셀에 대한 희망 목표 전류에 기초하여 상기 선택된 복수의 셀을 프로그래밍하는 데 사용될 제1 프로그래밍 지속기간을 결정하는 단계;
    상기 제1 프로그래밍 지속기간을 사용하여 선택된 복수의 셀에 대해 프로그래밍 시퀀스를 수행하는 단계;
    상기 선택된 복수의 셀 중 어느 셀들이 올바르게 프로그래밍되었는지를 검증하는 단계;
    셀의 서브세트에서 프로그래밍될 제2 비트 수를 결정하는 단계 - 상기 셀의 서브세트는 상기 복수의 셀 중 올바르게 프로그래밍되지 않았던 셀들을 포함함 - ;
    셀의 서브세트에서 프로그래밍될 제2 비트 수 및 제2 개수의 셀에 대한 희망 목표 전류에 기초하여, 셀의 서브세트를 프로그래밍하는 데 사용될 제2 프로그래밍 지속기간을 결정하는 단계 - 제2 비트 수가 제1 비트 수보다 작은 경우 상기 제2 프로그래밍 지속기간은 제1 프로그래밍 지속기간보다 짧음 - , 및
    결정된 제2 프로그래밍 지속기간을 사용하여 셀의 서브세트에 대해 프로그래밍 시퀀스를 수행하는 단계를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 셀의 서브세트 내의 어느 셀들이 올바르게 프로그래밍되었는지를 검증하는 단계;
    셀의 제2 서브세트의 셀의 제3 개수를 결정하는 단계 - 상기 셀의 제2 서브세트는 셀의 서브세트 중 올바르게 프로그래밍되지 않은 셀을 포함함 - ,
    결정된 제3 개수의 셀에서 프로그래밍될 제3 비트 수 및 상기 제3 개수의 셀에 대한 희망 목표 전류에 기초하여, 셀의 제2 서브세트를 프로그래밍하는 데 사용될, 상기 제1 프로그래밍 지속기간 및 제2 프로그래밍 지속기간과 상이한 제3 프로그래밍 지속기간을 결정하는 단계 - 상기 제3 비트 수가 제2 비트 수보다 작은 경우 제3 프로그래밍 지속시간이 제2 프로그래밍 지속시간보다 작음 - ; 및
    상기 제3 프로그래밍 지속기간을 사용하여 셀의 제2 서브세트에 대해 프로그래밍 시퀀스를 수행하는 단계를 더 포함하는, 방법.
  20. 제18항에 있어서, 상기 제1 프로그래밍 지속기간을 결정하는 단계는 룩업 테이블 내의 값을 찾는 단계를 포함하는, 방법.
  21. 제20항에 있어서, 상기 제2 프로그래밍 지속기간을 결정하는 단계는 룩업 테이블 내의 값을 찾는 단계를 포함하는, 방법.
  22. 제19항에 있어서, 상기 제3 프로그래밍 지속기간을 결정하는 단계는 룩업 테이블 내의 값을 찾는 단계를 포함하는, 방법.
  23. 제19항에 있어서, 상기 제1 프로그래밍 지속기간을 결정하는 단계는 룩업 테이블 내의 값을 찾는 단계를 포함하는, 방법.
  24. 제23항에 있어서, 상기 제2 프로그래밍 지속기간을 결정하는 단계는 룩업 테이블 내의 값을 찾는 단계를 포함하는, 방법.
  25. 삭제
  26. 제18항에 있어서, 상기 제1 프로그래밍 지속기간을 결정하는 단계는 근사화 함수에 의해 값을 찾는 단계를 포함하는, 방법.
  27. 제18항에 있어서, 상기 제1 프로그래밍 지속기간을 결정하는 단계는 현재 셀 값 및 이전 셀 값에 기초하여 값을 찾는 단계를 포함하는, 방법.
  28. 제18항에 있어서, 상기 제2 프로그래밍 지속기간은 상기 셀의 서브세트 내의 셀들의 개수가 상기 선택된 복수의 셀에서의 셀들의 개수보다 적은 경우 상기 제1 프로그래밍 지속기간보다 짧은, 방법.
  29. 제18항에 있어서, 상기 메모리 어레이는 벡터 매트릭스 승산기인, 방법.
  30. 제29항에 있어서, 상기 벡터 매트릭스 승산기는 상기 메모리 어레이의 비트 라인 상에서의 뉴런 판독을 제공하는, 방법.
  31. 제29항에 있어서, 상기 벡터 매트릭스 승산기는 상기 메모리 어레이의 소스 라인 상에서의 뉴런 판독을 제공하는, 방법.
  32. 제29항에 있어서, 상기 벡터 매트릭스 승산기 내의 메모리 셀들은 가중치 승산을 수행하는, 방법.
  33. 제29항에 있어서, 상기 벡터 매트릭스 승산기 내의 메모리 셀들은 시냅스 추가를 수행하는, 방법.
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