CN112106140A - 用于深度学习人工神经网络中的模拟神经存储器的高电压生成的方法和设备 - Google Patents

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Abstract

本发明公开了用于生成深度学习人工神经网络中使用的模拟神经存储器中特定编程操作所必需的高电压的高电压生成算法和系统的多个实施方案。还公开了不同的校准算法和系统。任选地，可利用补偿措施，补偿措施在正被编程的单元的数量改变时补偿电压或电流的变化。

Description

用于深度学习人工神经网络中的模拟神经存储器的高电压生 成的方法和设备
优先权声明
本申请要求于2018年5月1日提交的标题为“Method and Apparatus for HighVoltage Generation for Analog Neural Memory in Deep Learning ArtificialNeural Network”的美国临时专利申请62/665359号和于2018年7月23日提交的标题为“Method and Apparatus for High Voltage Generation for Analog Neural Memory inDeep Learning Artificial Neural Network”的美国专利申请16/042972号的优先权。
技术领域
公开了用于生成深度学习人工神经网络中使用的模拟神经存储器中特定编程操作所必需的高电压的高电压生成算法和系统的多个实施方案。
背景技术
人工神经网络模拟生物神经网络(例如，动物的中枢神经系统，特别是大脑)，这些人工神经网络用于估计或近似可取决于大量输入并且通常未知的功能。人工神经网络通常包括互相交换消息的互连“神经元”层。
图1示出了人工神经网络，其中圆圈表示神经元的输入或层。连接部(称为突触)用箭头表示，并且具有可以根据经验进行调整的数值权重。这使得神经网络适应于输入并且能够学习。通常，神经网络包括多个输入的层。通常存在神经元的一个或多个中间层，以及提供神经网络的输出的神经元的输出层。处于每一级别的神经元分别地或共同地根据从突触所接收的数据作出决定。
在开发用于高性能信息处理的人工神经网络方面的主要挑战中的一个挑战是缺乏足够的硬件技术。实际上，实际神经网络依赖于大量的突触，从而实现神经元之间的高连通性，即非常高的计算并行性。原则上，此类复杂性可通过数字超级计算机或专用图形处理单元集群来实现。然而，相比于生物网络，这些方法除了高成本之外，能量效率也很普通，生物网络主要由于其执行低精度的模拟计算而消耗更少的能量。CMOS模拟电路已被用于人工神经网络，但由于给定大量的神经元和突触，大多数CMOS实现的突触都过于庞大。
申请人先前在美国专利申请15/594439号中公开了一种利用一个或多个非易失性存储器阵列作为突触的人工(模拟)神经网络，该专利申请以引用方式并入本文。非易失性存储器阵列作为模拟神经形态存储器操作。神经网络装置包括被配置为接收第一多个输入并从其生成第一多个输出的第一多个突触，以及被配置为接收第一多个输出的第一多个神经元。第一多个突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：形成于半导体衬底中的间隔开的源极区和漏极区，其中沟道区在源极区和漏极区之间延伸；设置在沟道区的第一部分上方并且与所述第一部分绝缘的浮栅；以及设置在沟道区的第二部分上方并且与所述第二部分绝缘的非浮栅。多个存储器单元中的每一个被配置为存储与浮栅上的多个电子相对应的权重值。多个存储器单元被配置为将第一多个输入乘以所存储的权重值以生成第一多个输出。
必须擦除和编程在模拟神经形态存储器系统中使用的每个非易失性存储器单元，以在浮栅中保持非常特定且精确的电荷量。例如，每个浮栅必须保持N个不同值中的一个，其中N是可由每个单元指示的不同权重的数量。N的示例包括16、32和64。
VMM系统中的一个挑战是以下事实：编程操作所需的总电压和总电流的量随着正被编程的单元的数量以及正被存储在每个单元中的电荷的相对量的改变而不断改变。电压和电流的这些极度的变化可导致工作温度和能量消耗的急剧变化。
需要一种高电压生成系统，该高电压生成系统基于有待在任何给定时间处进行编程的单元的数量来补偿系统的电压和电流需求的变化。
发明内容
公开了用于生成深度学习人工神经网络中使用的模拟神经存储器中特定编程操作所必需的高电压的高电压生成算法和系统的多个实施方案。
附图说明
图1为示出人工神经网络的示意图。
图2为常规的2栅极非易失性存储器单元的横截面侧视图。
图3为常规的4栅极非易失性存储器单元的横截面侧视图。
图4为常规的3栅极非易失性存储器单元的侧面横截面侧视图。
图5为另一个常规的2栅极非易失性存储器单元的横截面侧视图。
图6为示出利用非易失性存储器阵列的示例性人工神经网络的不同级的示意图。
图7为示出矢量乘法器矩阵的框图。
图8为示出矢量乘法器矩阵的各种级的框图。
图9示出了矢量乘法器矩阵的另一实施方案。
图10示出了矢量乘法器矩阵的另一实施方案。
图11示出了对图10的矢量乘法器矩阵执行运算的工作电压。
图12示出了矢量乘法器矩阵的另一实施方案。
图13示出了对图12的矢量乘法器矩阵执行运算的工作电压。
图14示出了矢量乘法器矩阵的另一实施方案。
图15示出了对图14的矢量乘法器矩阵执行运算的工作电压。
图16示出了矢量乘法器矩阵的另一实施方案。
图17示出了对图216的矢量乘法器矩阵执行运算的工作电压。
图18示出了包括矢量乘法器矩阵的存储器系统。
图19A、图19B和图19C示出了用于对矢量乘法器矩阵中的一个或多个存储器单元进行编程的算法。
图20示出了用于生成在矢量乘法器矩阵中的一个或多个存储器单元的编程期间使用的查找表的校准算法。
图21示出了在不同编程实施方案期间施加的电压的波形。
图22示出了在不同编程实施方案期间施加的电压的波形。
图23示出了在不同编程实施方案期间施加的电压的波形。
图24示出了用于与矢量乘法器矩阵系统一起使用的高电压生成块。
图25示出了电荷泵和电荷泵调节电路。
图26示出了具有电流补偿电路的高电压生成块。
图27示出了具有电流补偿电路的另一高电压生成块。
图28示出了另一高电压生成块。
图29示出了用于提供电流补偿的虚拟位线。
图30示出了高电压解码器。
图31示出了高电压测试电路。
图32示出了高电压生成块。
图33示出了另一高电压生成块。
图34示出了另一高电压生成块。
图35示出了高电压运算放大器。
图36示出了另一高电压运算放大器。
图37示出了列驱动器。
图38示出了列读出放大器。
图39示出了读取参考电路。
图40示出了另一读取参考电路。
具体实施方式
本发明的人工神经网络利用CMOS技术和非易失性存储器阵列的组合。
非易失性存储器单元
数字非易失性存储器是众所周知的。例如，美国专利5029130(“所述’130专利”)公开了一种分裂栅非易失性存储器单元阵列，并且出于所有目的将该专利以引用方式并入本文。此类存储器单元在图2中示出。每个存储器单元210包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在源极区16的一部分上方。字线端子22(其通常被耦接到字线)具有设置在沟道区18的第二部分上方并且与该沟道区的第二部分绝缘(并且控制其电导率)的第一部分，以及向上延伸并且位于浮栅20上方的第二部分。浮栅20和字线端子22通过栅极氧化物与衬底12绝缘。位线24耦接到漏极区16。
通过将高的正电压置于字线端子22上来对储器单元210进行擦除(其中电子从浮栅去除)，这导致浮栅20上的电子经由Fowler-Nordheim隧穿从浮栅20到字线端子22隧穿通过中间绝缘体。
通过将正电压置于字线端子22上以及将正电压置于源极16上来编程存储器单元210(其中电子被置于浮栅上)。电子电流将从源极16流向漏极14。当电子到达字线端子22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物26被注入到浮栅20上。
通过将正读取电压置于漏极14和字线端子22(其接通在字线端子下方的沟道区)上来读取存储器单元210。如果浮栅20带正电(即，电子被擦除以及正极耦接到漏极16)，则沟道区在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区的在浮栅20下方的部分被大部分或完全关断，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。
表1示出了可以施加到存储器单元210的端子用于执行读取、擦除和编程操作的典型电压范围：
表1：图2的闪存存储器单元210的操作
WL BL SL
读取 2-3V 0.6-2V 0V
擦除 约11-13V 0V 0V
编程 1-2V 1-3μA 9-10V
其他分裂栅存储器单元配置是已知的。例如，图3示出了四栅极存储器单元310，其包括源极区14、漏极区16、在沟道区18的第一部分上方的浮栅20、在沟道区18的第二部分上方的选择栅28(通常耦接到字线)、在浮栅20上方的控制栅22、以及在源极区14上方的擦除栅30。这种配置在美国专利6747310中有所描述，该专利以引用方式并入本文以用于所有目的。这里，除了浮栅20之外，所有的栅极均为非浮栅，这意味着它们电连接到或能够电连接到电压源。编程由来自沟道区18的受热电子示出，电子将自身注入浮栅20上。擦除通过从浮栅20隧穿到擦除栅30的电子来显示。
表2示出了可以施加到存储器单元310的端子用于执行读取、擦除和编程操作的典型电压范围：
表2：图3的闪存存储器单元310的操作
WL/SG BL CG EG SL
读取 1.0-2V 0.6-2V 0-2.6V 0-2.6V 0V
擦除 -0.5V/0V 0V 0V/-8V 8-12V 0V
编程 1V 1μA 8-11V 4.5-9V 4.5-5V
图4示出了分裂栅三栅极存储器单元410。存储器单元410与图3的存储器单元310相同，除了存储器单元410没有单独的控制栅。擦除操作(通过擦除栅进行擦除)和读取操作与图3的操作类似，不同的是不存在控制栅偏置。编程操作也在无控制栅偏置的情况下完成，因此源极线上的编程电压更高以对缺少控制栅偏置进行补偿。
表3示出了可以施加到存储器单元410的端子用于执行读取、擦除和编程操作的典型电压范围：
表3：图4的闪存存储器单元410的操作
WL/SG BL EG SL
读取 0.7-2.2V 0.6-2V 0-2.6V 0V
擦除 -0.5V/0V 0V 11.5V 0V
编程 1V 2-3μA 4.5V 7-9V
图5示出了叠栅存储器单元510。存储器单元510类似于图2的存储器单元210，不同的是浮栅20在整个沟道区18上方延伸，并且控制栅22在浮栅20上方延伸，由绝缘层分开。擦除、编程和读取操作以与先前针对存储器单元210所述类似的方式操作。
表4示出了可以施加到存储器单元510的端子用于执行读取、擦除和编程操作的典型电压范围：
表4：图5的闪存存储器单元510的操作
CG BL SL P-sub
读取 2-5V 0.6–2V 0V 0V
擦除 -8至-10V/0V FLT FLT 8-10V/15-20V
编程 8-12V 3-5V 0V 0V
为了在人工神经网络中利用包括上述类型的非易失性存储器单元之一的存储器阵列，进行了两个修改。第一，对线路进行配置，使得每个存储器单元可被单独编程、擦除和读取，而不会不利地影响阵列中的其他存储器单元的存储器状态，如下文进一步解释。第二，提供存储器单元的连续(模拟)编程。
具体地，阵列中的每个存储器单元的存储器状态(即，浮栅上的电荷)可在独立地并且对其他存储器单元的干扰最小的情况下连续地从完全擦除状态变为完全编程状态。在另一个实施方案，阵列中的每个存储器单元的存储器状态(即，浮栅上的电荷)可在独立地并且对其他存储器单元的干扰最小的情况下连续地从完全编程状态变为完全擦除状态，反之亦然。这意味着单元存储装置是模拟的，或者至少可存储许多离散值(诸如16或64个不同的值)中的一个离散值，这允许对存储器阵列中的所有单元进行非常精确且单独的调谐，并且这使得存储器阵列对于存储和对神经网络的突触权重进行微调调整是理想的。
采用非易失性存储器单元阵列的神经网络
图6概念性地示出了利用非易失性存储器阵列的神经网络的非限制性示例。该示例将非易失性存储器阵列神经网络用于面部识别应用，但任何其他适当的应用也可使用基于非易失性存储器阵列的神经网络来实现。
对于该示例，S0为输入，其为具有5位精度的32×32像素RGB图像(即，三个32×32像素阵列，分别用于每个颜色R、G和B，每个像素为5位精度)。从S0到C1的突触CB1同时具有不同组的权重和共享权重，并且用3×3像素重叠滤波器(内核)扫描输入图像，将滤波器移位1个像素(或根据模型所指示的多于1个像素)。具体地，将图像的3×3部分中的9个像素的值(即，称为滤波器或内核)提供给突触CB1，由此将这9个输入值乘以适当的权重，并且在对该乘法的输出求和之后，由CB1的第一神经元确定并提供单个输出值以用于生成特征映射的其中一层C1的像素。然后将3×3滤波器向右移位一个像素(即，添加右侧的三个像素的列，并释放左侧的三个像素的列)，由此将该新定位的滤波器中的9个像素值提供给突触CB1，由此将它们乘以相同的权重并且由相关联的神经元确定第二单个输出值。继续该过程，直到3×3滤波器在整个32×32像素图像上扫描所有三种颜色和所有位(精度值)。然后使用不同组的权重重复该过程以生成C1的不同特征映射，直到计算出层C1的所有特征映射。
在C1处，在本示例中，存在16个特征映射，每个特征映射具有30×30像素。每个像素是从输入和内核的乘积中提取的新特征像素，因此每个特征映射是二维阵列，因此在该示例中，突触CB1由16层的二维阵列构成(记住本文所引用的神经元层和阵列是逻辑关系，而不必是物理关系，即阵列不必定向于物理二维阵列)。16个特征映射中的每个特征映射均由应用于滤波器扫描的十六个不同组的突触权重中的一组生成。C1特征映射可全部涉及相同图像特征的不同方面，诸如边界识别。例如，第一映射(使用第一权重组生成，针对用于生成该第一映射的所有扫描而共享)可识别圆形边缘，第二映射(使用与第一权重组不同的第二权重组生成)可识别矩形边缘，或某些特征的纵横比，以此类推。
在从C1转到S1之前，应用激活函数P1(池化)，该激活函数将来自每个特征映射中连续的非重叠2×2区域的值进行池化。池化阶段的目的是对邻近位置求均值(或者也可使用max函数)，以例如减少边缘位置的依赖性，并在进入下一阶段之前减小数据大小。在S1处，存在16个15×15特征映射(即，16个每个15×15像素的不同阵列)。CB2中从S1到C2的突触和相关联神经元利用4×4滤波器扫描S1中的映射，其中滤波器移位1个像素。在C2处，存在22个12×12特征映射。在从C2转到S2之前，应用激活函数P2(池化)，该激活函数将来自每个特征映射中连续的非重叠2×2区域的值进行池化。在S2处，存在22个6×6特征映射。将激活函数应用于从S2到C3的突触CB3，其中C3中的每个神经元连接至S2中的每个映射。在C3处，存在64个神经元。从C3到输出S3的突触CB4将S3完全连接至C3。S3处的输出包括10个神经元，其中最高输出神经元确定类。例如，该输出可指示对原始图像的内容的识别或分类。
使用非易失性存储器单元的阵列或阵列的一部分来实现每个级别的突触。图7为包括非易失性存储器单元并且被用作输入层和下一层之间的突触的矢量-矩阵乘法(VMM)阵列的框图。具体地，VMM 32包括非易失性存储器单元阵列33、擦除栅和字线栅解码器34、控制栅解码器35、位线解码器36和源极线解码器37，这些解码器对存储器阵列33的输入进行解码。在该示例中，源极线解码器37还对存储器单元阵列的输出进行解码。另选地，位线解码器36可以解码存储器阵列的输出。存储器阵列有两个用途。首先，它存储将由VMM使用的权重。其次，存储器阵列有效地将输入与存储在存储器阵列中的权重相乘并且每个输出线(源极线或位线)将它们相加以产生输出，该输出将作为下一层的输入或最终层的输入。通过执行乘法和加法函数，存储器阵列消除了对单独的乘法和加法逻辑电路的需要，并且由于原位存储器计算也是高功效的。
将存储器阵列的输出提供至差动加法器(诸如加法运算放大器或加法电流镜)38，该差动加法器对存储器单元阵列的输出进行求和，以为该卷积创建单个值。差动加法器是为了实现正权重和负权重与正输入的总和。然后将求和后的输出值提供至激活函数电路39，该激活函数电路对输出进行修正。激活函数可包括sigmoid、tanh或ReLU函数。经修正的输出值成为下一层的特征映射的元素(例如，上述描述中的C1)，然后被应用于下一突触以产生下一特征映射层或最终层。因此，在该示例中，存储器阵列构成多个突触(其从现有神经元层或从输入层诸如图像数据库接收它们的输入)，并且求和运算放大器38和激活函数电路39构成多个神经元。
图8是VMM的各个级的框图。如图8所示，通过数模转换器31将输入从数字转换为模拟，并将其提供至输入VMM 32a。转换的模拟输入可以是电压或电流。第一层的输入D/A转换可通过使用将输入映射到矩阵乘法器的适当模拟电平的函数或LUT(查找表)来完成。输入转换还可由A/A转换器完成，以将外部模拟输入转换为映射到VMM的模拟输入。输入VMM 32a生成的输出作为下一VMM(隐藏的级别1)32b的输入而提供，该输入继而生成作为下一VMM(隐藏的级别2)32b的输入而提供的输出，以此类推。VMM 32的各层用作卷积神经网络(CNN)的突触和神经元的不同层。每个VMM可以是独立的非易失性存储器阵列、或者多个VMM可以利用相同非易失性存储器阵列的不同部分、或者多个VMM可以利用相同非易失性存储器阵列的重叠部分。图8所示的示例包含五个层(32a、32b、32c、32d、32e)：一个输入层(32a)、两个隐藏层(32b、32c)和两个完全连接的层(32d、32e)。本领域的普通技术人员将会知道，这仅仅是示例性的，并且相反，系统可包括两个以上的隐藏层和两个以上的完全连接的层。
矢量-矩阵乘法(VMM)阵列
图9示出了神经元VMM 900，其特别适用于图3所示类型的存储器单元，并且用作输入层与下一层之间的神经元的突触和部件。VMM 900包括非易失性存储器单元的存储器阵列901和参考阵列902(在阵列的顶部)。另选地，可将另一个参考阵列置于底部。在VMM 900中，控制栅线(诸如控制栅线903)在竖直方向上延伸(因此参考阵列902在与输入控制栅线正交的行方向上)，并且擦除栅线(诸如擦除栅线904)在水平方向上延伸。这里，输入在控制栅线上提供，并且输出出现在源极线上。在一个实施方案中，仅使用偶数行，并且在另一个实施方案中，仅使用奇数行。置于源极线上的电流执行来自连接到源极线的存储器单元的所有电流的求和功能。
如本文针对神经网络所述，闪存单元优选地被配置为在亚阈值区域中操作。
本文所述的存储器单元以弱反偏置：
Ids＝Io*e(Vg-Vth)/kVt＝w*Io*e(Vg)/kVt
w＝e(-Vth)/kVt
对于使用存储器单元将输入电流转换为输入电压的I到V对数转换器：
Vg＝k*Vt*log[Ids/wp*Io]
对于用作矢量矩阵乘法器VMM的存储器阵列，输出电流为：
Iout＝wa*Io*e(Vg)/kVt，即
Iout＝(wa/wp)*Iin＝W*Iin
W＝e(Vthp-Vtha)/kVt
字线或控制栅可用作输入电压的存储器单元的输入。
另选地，闪存存储器单元可被配置为在线性区域中操作：
Ids＝beta*(Vgs-Vth)*Vds；beta＝u*Cox*W/L
Wα(Vgs-Vth)
对于I至V线性转换器，在线性区域中操作的存储器单元可用于将输入/输出电流线性地转换为输入/输出电压。
ESF矢量矩阵乘法器的其他实施方案如美国专利申请15/826345号中所述，该专利申请以引用方式并入本文。源极线或位线可用作神经元输出(电流求和输出)。
图10示出了神经元VMM 1000，其特别适用于图2所示类型的存储器单元，并且用作输入层与下一层之间的突触。VMM 1000包括非易失性存储器单元的存储器阵列1003、参考阵列1001和参考阵列1002。在阵列的列方向上的参考阵列1001和1002用于将流入端子BLR0-3的电流输入转换为电压输入WL0-3。实际上，参考存储器单元是通过多路复用器连接的二极管，其中电流输入流入其中。参考单元被调谐(例如，编程)为目标参考电平。目标参考电平由参考微阵列矩阵提供。存储器阵列1003用于两个目的。首先，它存储将由VMM 1000使用的权重。其次，存储器阵列1003有效地将输入(端子BLR0-3中提供的电流输入；参考阵列1001和1002将这些电流输入转换成输入电压以提供给字线WL0-3)乘以存储在存储器阵列中的权重并且随后将所述结果(存储器单元电流)相加以产生输出，该输出将是到下一层的输入或到最终层的输入。通过执行乘法和加法函数，存储器阵列消除了对单独的乘法和加法逻辑电路的需要，并且也是高功效的。这里，电压输入在字线上提供，并且输出在读取(推断)操作期间出现在位线上。置于位线上的电流执行来自连接到位线的存储器单元的所有电流的求和功能。
图11示出了用于VMM 1000的工作电压。表中的列指示置于用于所选单元的字线、用于未选单元的字线、用于所选单元的位线、用于未选单元的位线、用于所选单元的源极线和用于未选单元的源极线上的电压。行指示读取、擦除和编程操作。
图12示出了神经元VMM 1200，其特别适用于图2所示类型的存储器单元，并且用作输入层与下一层之间的神经元的突触和部件。VMM 1200包括非易失性存储器单元的存储器阵列1203、参考阵列1201和参考阵列1202。在阵列VMM 1200的行方向上延伸的参考阵列1201和1202与VMM 1000相似，除了在VMM 1200中，字线在垂直方向上延伸。这里，输入在字线上提供，并且输出在读取操作期间出现在源极线上。置于源极线上的电流执行来自连接到源极线的存储器单元的所有电流的求和功能。
图13示出了用于VMM 1200的工作电压。表中的列指示置于用于所选单元的字线、用于未选单元的字线、用于所选单元的位线、用于未选单元的位线、用于所选单元的源极线和用于未选单元的源极线上的电压。行指示读取、擦除和编程操作。
图14示出了神经元VMM 1400，其特别适用于图3所示类型的存储器单元，并且用作输入层与下一层之间的神经元的突触和部件。VMM 1400包括非易失性存储器单元的存储器阵列1403、参考阵列1401和参考阵列1402。参考阵列1401和1402用于将流入端子BLR0-3的电流输入转换为电压输入CG0-3。实际上，参考存储器单元是通过共源共栅多路复用器1414连接的二极管，其中电流输入流入其中。多路复用器1414包括多路复用器1405和共源共栅晶体管1404，以确保读取中的参考单元的位线上的电压恒定。将参考单元调谐至目标参考电平。存储器阵列1403用于两个目的。首先，它存储将由VMM 1400使用的权重。其次，存储器阵列1403有效地将输入(提供到端子BLR0-3的电流输入；参考阵列1401和1402将这些电流输入转换成输入电压以提供给控制栅CG0-3)乘以存储在存储器阵列中的权重并且随后将所述结果(单元电流)相加以产生输出，该输出将是到下一层的输入或到最终层的输入。通过执行乘法和加法函数，存储器阵列消除了对单独的乘法和加法逻辑电路的需要，并且也是高功效的。这里，输入在字线上提供，并且输出在读取操作期间出现在位线上。置于位线上的电流执行来自连接到位线的存储器单元的所有电流的求和功能。
VMM 1400为存储器阵列1403中的存储器单元实现单向调谐。也就是说，每个单元被擦除，然后被部分编程，直到达到浮栅上的所需电荷。如果在浮栅上放置过多电荷(使得错误的值存储在单元中)，则必须擦除单元，并且部分编程操作的序列必须重新开始。如图所示，共享同一擦除栅的两行需要一起擦除(称为页面擦除)，并且此后，每个单元被部分编程，直到达到浮栅上的所需电荷，
图15示出了用于VMM 1400的工作电压。表中的列指示置于用于所选单元的字线、用于未选单元的字线、用于所选单元的位线、用于未选单元的位线、用于所选单元的控制栅、用于与所选单元相同扇区中的未选单元的控制栅、用于与所选单元不同扇区中的未选单元的控制栅、用于所选单元的擦除栅、用于未选单元的擦除栅、用于所选单元的源极线、用于未选单元的源极线上的电压。行指示读取、擦除和编程操作。
图16示出了神经元VMM 1600，其特别适用于图3所示类型的存储器单元，并且用作输入层与下一层之间的神经元的突触和部件。VMM 1600包括非易失性存储器单元的存储器阵列1603、参考阵列1601和参考阵列1602。EG线垂直延伸，而CG和SL线水平延伸。VMM 1600类似于VMM1400，不同的是VMM 1600实现双向调谐，其中每个单独的单元可根据需要被完全擦除、部分编程和部分擦除，以达到浮栅上的所需电荷量。如图所示，参考阵列1601和1602将端子BLR0-3中的输入电流转换为要沿行方向施加到存储器单元的控制栅电压CG0-3(通过经由复用器的二极管连接的参考单元的动作)。电流输出(神经元)在位线中，该位线对来自连接到位线的存储器单元的所有电流求和。
图17示出了用于VMM 1600的工作电压。表中的列指示置于用于所选单元的字线、用于未选单元的字线、用于所选单元的位线、用于未选单元的位线、用于所选单元的控制栅、用于与所选单元相同扇区中的未选单元的控制栅、用于与所选单元不同扇区中的未选单元的控制栅、用于所选单元的擦除栅、用于未选单元的擦除栅、用于所选单元的源极线、用于未选单元的源极线上的电压。行指示读取、擦除和编程操作。
图18示出了VMM系统1800。VMM系统1800包括VMM阵列1807、低电压行解码器1803、高电压行解码器1805、参考单元低电压列解码器1806(针对列方向上的参考阵列示出，这意味着提供行方向上的输入到输出转换)、位线PE驱动器1802、位线多路复用器1808、激活函数电路和加法器1809、控制逻辑器1804和模拟偏置电路1801。
低电压行解码器1803为读取操作和编程操作提供偏置电压，并且为高电压行解码器1805提供解码信号。高电压行解码器1805为编程操作和擦除操作提供高电压偏置信号。位线PE驱动器1801为处于编程、验证和擦除的位线提供控制功能。偏置电路1801是提供各种编程、擦除、编程验证和读取操作所需的多个电压的共享偏置块。
VMM系统1800还包括冗余阵列1810。冗余阵列1810提供用于替换有缺陷的阵列部分的阵列冗余。VMM系统1800还包括NVR(非易失性寄存器也称为信息扇区)扇区1811，其是用于存储用户信息、装置ID、密码、安全密钥、修正位、配置位、制造信息等的阵列扇区。
VMM系统1800任选地包括参考阵列1812和/或参考系统1850。参考系统1850包括参考阵列1852、参考阵列低电压行解码器1851、参考阵列高电压行解码器1853和参考阵列低电压列解码器1854。参考系统可以跨多个VMM系统共享。
参考阵列低电压行解码器1851为涉及参考阵列1852的读取操作和编程操作提供偏置电压，并且还为参考阵列高电压行解码器1853提供解码信号。参考阵列高电压行解码器1853为涉及参考阵列1852的编程和操作提供高电压偏置。参考阵列低电压列解码器1854为参考阵列1852提供解码功能。参考阵列1852是诸如用于为编程验证或单元边际微调(搜索边际单元)提供参考目标。
图19A、图19B和图19C示出了编程方法1900。首先，该方法开始(步骤1901)，这通常响应于接收到编程命令而发生。接下来，批量编程操作将所有单元编程到‘0’状态(步骤1902)。然后，软擦除擦除所有单元至大约1-5μA的中间弱擦除电平(步骤1903)。这与深擦除将使所有单元成为数字应用的完全擦除状态(例如，约20-30uA的单元电流)形成对比。然后，对所有未选择的单元执行硬编程，以从单元移除电荷(步骤1904)，使未使用的单元达到非常深的编程状态(约fA-pA)，以确保单元真正关闭，这意味着这些存储器单元贡献不显著的电流。然后使用粗略算法在选择单元上执行软编程以从单元中移除一些电荷至大约0.1-1.5μA的n个中间弱编程电平(步骤1905、1906、1907)。进行粗略步骤编程循环，然后进行验证操作，其中以粗略迭代方式将选择单元上的电荷与各种阈值进行比较(步骤1906和1907)。粗略步骤编程循环包括粗略电压增量(诸如SL、CG和EG的高电压电平)、和/或粗略编程时间、和/或导致从一个编程步骤到下一个编程步骤的粗略单元电流变化的粗略编程电流。
接下来，进行精确编程(步骤1908)，其中通过精细步骤编程算法将所有选择单元编程至1pA–20nA范围内的目标电平，取决于所需电平。系统检查待编程的位的数量(步骤1909)。它使用LUT(查找表)或使用Vhv(inc)的近似函数来确定待编程的位的数量(步骤1910)。Vhv是高电压，诸如SL、CG和EG的高电压电平，LUT或函数是待编程的#IO、Itarget和ΔIcell(＝当前Icell-先前Icell)的函数。然后执行精确编程步骤(步骤1911)。执行编程操作(步骤1912)。然后执行验证步骤(检查Icell对Itarget并且计算/存储ΔIcell)(步骤1913)。如果验证了一个或多个单元，则该过程返回到步骤1909以对剩余单元进行编程。如果未验证，则检查计数器，并且如果已进行了阈值次数的尝试，则过程结束并且将单元视为不良的。如果未验证，则重复编程步骤1912。一旦已验证所有单元(步骤1914)，则该过程完成。
图2000示出了用于构建查找表或生成函数以确定对待编程的每个可能数量的位进行编程所需的期望电压电平的高电压校准过程。起始点是要对一位进行编程的情况(步骤2001)。确定电压(诸如SL、CG、EG的高电压电平)以对该一位进行编程(步骤2002)。然后位的数量递增(步骤2003)，并且重复编程步骤(步骤2001)。一旦已针对N位(待编程的可能位的总数量)执行了该过程，就将值编程到查找表中(步骤2004)以在编程操作期间进行查询。
图21示出了用于编程操作的两种不同方法。每个操作包括多个验证和编程(Vef/Prog)循环。在验证循环中，检查Itarget并且检查待编程的IO的数量。基于Itarget和待编程的IO的数量来调整HV编程电平(诸如SL、CG、EG的高电压电平)。在波形2101中，在编程操作期间提供的总电压的量值随着待编程的位的数量增加而增加。序列2101表示针对要对三位进行编程的情况通过四个示例性脉冲提供的电压。相比之下，在每Vef/Prog循环进行HV电平和编程时间调整的波形2103中，提供与序列2101中相同量值的两个脉冲，但是然后作为示例，在Vef/Prog k循环期间，较少数量的位有待编程，量值减小(例如，dV1neg)，并且在较长持续时间内提供较少脉冲(即，2104中的较低量值的四个脉冲，而不是2101中的较高量值的两个脉冲)。也就是说，可以用电压量值和脉冲施加持续时间的不同组合来实现相同的结果。降低Vef/Prog k循环的HV编程电平，以防止由于待编程的位较少而在下一个编程循环中超过目标，这意味着HV编程电平对于下一个循环而言较高。
图22示出了用于编程操作的两种另外的方法。在波形2201中，在编程操作期间提供的总电压的量值保持相同，但每个编程脉冲的长度随着待编程的位的数量增加而增加。在每Vef/Prog循环进行编程脉冲宽度时间调整的波形2201中，作为示例，在Vef/Prog z循环期间，较少数量的位有待编程，代替长脉冲(如在2201中的持续时间T3的脉冲中)，脉冲反而被缩短(T1)，但施加更多脉冲，使得对于该特定编程电平，总持续时间比在波形2201中更长。缩短Vef/Prog z循环，以防止由于待编程的位较少而在下一个编程循环中超过目标，这意味着HV编程电平对于下一个循环而言较高。也就是说，可通过改变每个脉冲的持续时间或所有脉冲的总持续时间来实现相同的结果，其中电压幅值保持恒定。
另一种方法是调制所有脉冲的电压幅值、脉冲持续时间和总持续时间。另一种方法是调制编程电流而不是编程电压或时间。
图23示出了当要对位的多个字进行编程时用于高电压生成的波形。信号2302是施加到存储器单元以进行编程的示例性HV电压(诸如SL、CG和EG的高电压电平)。信号2304是示例性输入数据[N:1]，并且其值控制待编程的IO位的数量。信号2305针对每个IO单独地控制编程脉冲宽度。如定时2306所示，变低意味着启用编程，并且变高意味着禁用编程。信号2305示出了在不同下降沿上变低但在相同上升沿上变高的所有IO位。这是为了确保，在编程脉冲期间，内部高电压电平在定时2306期间变得更低(因为更多的位被启用以待进行编程，从而导致更多的电流负载，这意味着更多的IR压降在定时2306期间从左向右发生，如定时2306所示)，以避免原本将发生的可能的编程过冲。
图24示出了VMM系统2400的框图。VMM系统包括VMM矩阵2408、行解码器2407、高电压解码器2409、列解码器2410和位线驱动器2411。VMM系统2400还包括高电压生成块2412，该高电压生成块2412包括电荷泵2401、电荷泵调节器2402和高电压电平发生器2403。VMM系统2400还包括算法控制器2404、模拟电路2405和控制逻辑器2406。
图25提供了关于电荷泵2401和电荷泵调节器2402的进一步细节。电荷泵2401由启用信号2501控制。当启用信号2501未生效时，电荷泵2401继续增加其输出的电压。当启用信号2501生效时，电荷泵2401保持其输出的电压电平。电荷泵调节器2402包括一系列二极管2504、2506和2508以及电阻器2505、2507和2509。该结构内的节点被输入到比较器2503，该比较器接收包括电压参考的另一输入。当从电荷泵2401输出的电压足以激活二极管2504、2506和2508时，则电流将流入比较器2503，并且启用信号将生效。因此，电荷泵调节器2404控制电荷泵2401，直到实现期望的电压电平，这是基于二极管2504、2506和2508以及电阻器2505、2507和2509的特性。
图26示出了与高电压缓冲器2601和可调整电流吸收器2602一起使用的VMM系统2400。高电压发生器块2412生成提供到高电压缓冲器2601的电压，该高电压缓冲器继而将该电压提供到高电压解码器2409和可调整电流吸收器(编程补偿电流Icomp)2602。由可调整电流吸收器Icomp2602汲取的电流可被调整，以例如引起高电压缓冲器2601内的补偿电压降，从而补偿待编程的IO的数量(例如，用于待编程的1/2/……/32个IO的dVout1/2/……/32压降)并且降低高电压缓冲器2601的温度。例如，Icompα(待编程的#IO)*Iprog*M。Iprog＝单元编程电流，M＝由于编程中的存储器单元热载流子效应而引起的乘数因子。应用补偿Icomp以在变化的输出负载上保持恒定的高电压输出。
图27示出了与高电压缓冲器2701和可调整电流吸收器2702一起使用的VMM系统2400。高电压发生器2412生成提供到高电压缓冲器2701的电压，该高电压缓冲器继而将该电压提供到高电压解码器2409。由可调整电流吸收器(补偿电流)Icomp 2702汲取的电流可被调整，以例如减小高电压解码器2409内的电流降(作为待编程的IO的数量的函数)，从而降低高电压解码器2409的温度。例如，Icompα(待编程的#IO)*Iprog*M。Iprog＝单元编程电流，M＝由于编程中的存储器单元热载流子效应而引起的乘数因子。应用补偿Icomp以在变化的输出负载上保持恒定的高电压输出。
图28示出了与高电压缓冲器2801一起使用的VMM系统2400，该高电压缓冲器在此为运算放大器。高电压发生器2412生成提供到高电压缓冲器2701的电压，该高电压缓冲器继而将该电压提供到高电压解码器2409。来自高电压解码器2409的输出(例如，输出是阵列中HV电压的反馈指示器)作为输入提供到高电压缓冲器2801，该高电压缓冲器然后作为闭环比较器操作。应用闭环补偿以在变化的输出负载上保持恒定的高电压输出。
图29示出了将与VMM系统2400结合使用的编程电流补偿块2900。这里，虚拟编程位线(可编程虚拟阵列)设置有每组32个位线。例如，组2901包括虚拟位线2903，并且组2902包括虚拟位线2904。在组2901和2902中的一个或多个其他位分别未被编程的情况下，这些虚拟位线2903和2904可被导通。相较于不使用虚拟位线2903和2904的情况，这将使编程操作期间汲取的电流保持更为恒定。应用编程虚拟阵列补偿方案以在变化的输出负载上保持恒定的高电压输出。
图30示出了可用于高电压解码器2409中的高电压解码器块3000的示例。此处，源极线3005耦接到阵列2408中的一行或两行。NMOS晶体管3001、3002、3003和3004耦接到源极线3005，如图所示。HV电源3010诸如来自HV缓冲器，并且HV comp信号3011诸如在图28中所示。
图31示出了测试电路3100。测试电路包括接收启用信号EN的高电压发射器3101。高电压发射器向NMOS晶体管3102和NMOS共源共栅晶体管3103提供高电压启用信号。NMOS晶体管3201的一个端子连接到外部测试焊盘，并且NMOS晶体管3103的一个端子耦接到VMM系统2400内的内部节点。此电路用于诸如电压校准。
图32示出了高电压生成块2412的实施方案。
图33示出了高电压生成块2412的另一实施方案。此处，高电压生成块包括电荷泵3301、电荷泵调节器3303和高电压运算放大器3302。可基于发送到电荷泵调节器3303中NMOS晶体管的栅极的信号来控制电荷泵调节器3303的输出的电压。
图34示出了高电压生成块2412的另一实施方案。高电压生成块2412包括高电压运算放大器3403、SC(开关电容)网络3402和SC网络3401。SC网络3402包括可调整电容器3404。SC网络3401包括开关3405、3407、3408和3409以及可调整电容器3406。
图35示出了高电压运算放大器3500，其可用于图34中的高电压运算放大器3404。高电压运算放大器3500包括所示布置中示出的部件。
图36示出了高电压运算放大器3600，其可用于图34中的高电压运算放大器3404。高电压运算放大器3600包括所示布置中示出的部件。
图37示出了列驱动器3700，其可用于位线驱动器2411。在所示配置中，列驱动器3700包括锁存器3701、反相器3702、或非门3703、PMOS晶体管3704、NMOS晶体管3705和3706以及读出放大器3707。
图38示出了读出放大器3800，其可用于图37中的读出放大器3707。在所示配置中，读出放大器3800包括可调整电流参考源3801、开关3802、NMOS晶体管3803、电容器3804、开关3805、电流源3806和反相器3807。读出放大器370耦接到阵列2408中的存储器单元3808。
图39示出了参考阵列电路3900，其包括位线参考解码器3901和参考单元39010至3902N。
图40示出了参考阵列电路4000，其包括位线参考解码器4001和参考单员40020至4000N。
应当指出，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”(之间未设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“安装到”包括“直接安装到”(之间没有设置中间材料、元件或空间)和“间接安装到”(之间设置有中间材料、元件或空间)，并且“电耦接至”包括“直接电耦接至”(之间没有将元件电连接在一起的中间材料或元件)和“间接电耦接至”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间没有中间材料/元件的情况下在衬底上直接形成元件，以及在两者间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (46)

1.一种用于在单个编程操作中响应于存储器阵列中待编程的单元的数量而生成高电压输出的方法，所述方法包括：
确定所选择的多个待编程的单元中的单元的所述数量；
确定有待在对所选择的多个单元进行编程时使用的第一输出电压；
使用用于所选择的多个单元的所述第一输出电压执行编程序列；
验证所选择的多个单元中的哪些单元已被正确地编程；
确定有待在对单元的子组进行编程时使用的第二输出电压，所述单元的子组包括所述多个单元中尚未被正确地编程的所述单元；
使用用于所述单元的子组的所述第二输出电压执行编程序列。
2.根据权利要求1所述的方法，还包括：
验证所述单元的子组中的哪些单元已被正确地编程；
确定有待在对单元的第二子组进行编程时使用的第三输出电压，所述单元的第二子组包括所述单元的子组中尚未被正确地编程的所述单元；
使用用于所述单元的第二子组的所述第三输出电压参与编程序列。
3.根据权利要求1所述的方法，其中所述确定第一输出电压的步骤包括在查找表中找到值。
4.根据权利要求3所述的方法，其中所述确定第二输出电压的步骤包括在查找表中找到值。
5.根据权利要求4所述的方法，其中所述确定第三输出电压的步骤包括在查找表中找到值。
6.根据权利要求2所述的方法，其中所述确定第一输出电压的步骤包括在查找表中找到值。
7.根据权利要求6所述的方法，其中所述确定第二输出电压的步骤包括在查找表中找到值。
8.根据权利要求7所述的方法，其中所述确定第三输出电压的步骤包括在查找表中找到值。
9.根据权利要求1所述的方法，其中所述确定第一输出电压的步骤包括通过近似函数找到值。
10.根据权利要求1所述的方法，其中所述确定第一输出电压的步骤包括基于当前单元值和先前单元值找到值。
11.根据权利要求1所述的方法，其中如果所述单元的子组中的单元的所述数量小于所选择的多个单元中的单元的所述数量，则所述第二输出电压低于所述第一输出电压。
12.根据权利要求1所述的方法，其中将所述第一输出电压施加到耦接到所述单元的子组的源极线、控制栅线和擦除栅线中的一者或多者。
13.根据权利要求1所述的方法，其中所述存储器阵列是矢量矩阵乘法器。
14.根据权利要求13所述的方法，其中所述矢量矩阵乘法器在所述存储器阵列的位线上提供神经元读出。
15.根据权利要求13所述的方法，其中所述矢量矩阵乘法器在所述存储器阵列的源极线上提供神经元读出。
16.根据权利要求13所述的方法，其中所述矢量矩阵乘法器中的存储器单元执行权重乘法。
17.根据权利要求13所述的方法，其中所述矢量矩阵乘法器中的所述存储器单元执行突触加法。
18.一种用于在单个编程操作中响应于存储器阵列中待编程的单元的数量而生成高电压输出的方法，所述方法包括：
确定所选择的多个待编程的单元中的单元的所述数量；
确定有待在对所选择的多个单元进行编程时使用的第一编程持续时间；
使用用于所选择的多个单元的所述第一编程持续时间参与编程序列；
验证所选择的多个单元中的哪些单元已被正确地编程；
确定有待在对单元的子组进行编程时使用的第二编程持续时间，所述单元的子组包括所述多个单元中尚未被正确地编程的所述单元；
使用用于所述单元的子组的所述第二编程持续时间参与编程序列。
19.根据权利要求18所述的方法，还包括：
验证所述单元的子组中的哪些单元已被正确地编程；
确定有待在对单元的第二子组进行编程时使用的第三编程持续时间，所述单元的第二子组包括所述单元的子组中尚未被正确地编程的所述单元；
使用用于所述单元的第二子组的所述第三编程持续时间参与编程序列。
20.根据权利要求18所述的方法，其中所述确定第一编程持续时间的步骤包括在查找表中找到值。
21.根据权利要求20所述的方法，其中所述确定第二编程持续时间的步骤包括在查找表中找到值。
22.根据权利要求21所述的方法，其中所述确定第三编程持续时间的步骤包括在查找表中找到值。
23.根据权利要求19所述的方法，其中所述确定第一编程持续时间的步骤包括在查找表中找到值。
24.根据权利要求23所述的方法，其中所述确定第二编程持续时间的步骤包括在查找表中找到值。
25.根据权利要求19所述的方法，其中所述确定第三编程持续时间的步骤包括在查找表中找到值。
26.根据权利要求18所述的方法，其中所述确定第一编程持续时间的步骤包括通过近似函数找到值。
27.根据权利要求18所述的方法，其中所述确定第一编程持续时间的步骤包括基于当前单元值和先前单元值找到值。
28.根据权利要求18所述的方法，其中如果所述单元的子组中的单元的所述数量小于所选择的多个单元中的单元的所述数量，则所述第二编程持续时间短于所述第一编程持续时间。
29.根据权利要求18所述的方法，其中所述存储器阵列是矢量矩阵乘法器。
30.根据权利要求29所述的方法，其中所述矢量矩阵乘法器在所述存储器阵列的位线上提供神经元读出。
31.根据权利要求29所述的方法，其中所述矢量矩阵乘法器在所述存储器阵列的源极线上提供神经元读出。
32.根据权利要求29所述的方法，其中所述矢量矩阵乘法器中的所述存储器单元执行权重乘法。
33.根据权利要求29所述的方法，其中所述矢量矩阵乘法器中的所述存储器单元执行突触加法。
34.一种用于在编程操作期间补偿由高电压发生器施加到存储器阵列的电流的变化的系统，所述系统包括：
非易失性存储器单元的阵列；
高电压发生器，所述高电压发生器用于在编程操作期间将高电压施加到所述阵列中所选择的一组所述非易失性存储器单元；和
可调整补偿电流源，所述可调整补偿电流源耦接到高电压缓冲器以用于汲取补偿电流，其中所述补偿电流在高电压负载改变时改变。
35.根据权利要求34所述的系统，其中所述补偿电流与编程单元电流、待编程的单元的所述数量和热载流子乘法因子成比例。
36.根据权利要求34所述的方法，其中所述存储器阵列是矢量矩阵乘法器。
37.一种用于在编程操作期间补偿由高电压发生器施加到存储器阵列的电流的变化的系统，所述系统包括：
非易失性存储器单元的阵列；
高电压发生器，所述高电压发生器用于在编程操作期间将高电压施加到所述阵列中所选择的一组非易失性存储器单元；和
可调整补偿电流源，所述可调整补偿电流源耦接到所述高电压发生器，其中由所述可调整电流源汲取的所述电流在所述高电压负载改变时改变。
38.根据权利要求37所述的系统，其中所述补偿电流与编程单元电流、待编程的单元的所述数量和热载流子乘法因子成比例。
39.根据权利要求37所述的系统，其中所述存储器阵列是矢量矩阵乘法器。
40.一种用于在编程操作期间补偿由高电压发生器施加到存储器阵列的电流的变化的系统，所述系统包括：
非易失性存储器单元的阵列，其中所述单元被布置成列和行，其中每个列耦接到位线；
其中一组列与虚拟位线相关联，其中在编程操作期间，当所述一组列中的其他位线未导通时，所述虚拟位线导通。
41.根据权利要求42所述的系统，其中所述存储器阵列是矢量矩阵乘法器。
42.一种用于对存储器单元的阵列中的多个所选择的存储器单元进行编程的方法，所述方法包括：
针对所述多个所选择的存储器单元启用编程持续时间；
其中所述编程持续时间包括多个不同的持续时间，所述多个不同的持续时间在不同的编程脉冲沿上开始并且在相同的编程脉冲沿上结束。
43.根据权利要求44所述的方法，其中所述存储器阵列是矢量矩阵乘法器。
44.一种用于对存储器单元的阵列中的所选择的存储器单元进行编程的方法，所述方法包括：
对所选择的存储器单元执行批量编程；
对所选择的存储器单元执行软擦除；
对未使用的所选择的存储器单元执行硬编程；
对已使用的所选择的存储器单元执行软编程；
对已使用的所选择的存储器单元执行精确编程，其中所述精确编程使用高电压电源和补偿方案。
45.根据权利要求46所述的方法，其中所述补偿方案取决于补偿电流。
46.根据权利要求46所述的方法，其中所述存储器阵列是矢量矩阵乘法器。
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