KR102610391B1 - 반도체 장치 - Google Patents

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Abstract

본원의 발명에 따른 반도체 장치는, 반도체 기판과, 반도체 기판 위에 마련된 n형의 제 1 클래드층과, 제 1 클래드층 위에 마련된 n형의 제 2 클래드층과, 제 2 클래드층 위에 마련된 활성층과, 활성층 위에 마련된 p형의 제 3 클래드층과, 제 3 클래드층 위에 마련된 표면 전극과, 반도체 기판 아래에 마련된 이면 전극과, 제 1 클래드층과 제 2 클래드층 사이에 마련된 p형의 확산 억제층을 구비한다.

Description

반도체 장치
이 발명은, 반도체 장치에 관한 것이다.
특허 문헌 1에는 반도체 레이저가 개시되어 있다. 이 반도체 레이저는, p형 클래드층과, n형 클래드층과, p형 클래드층과 n형 클래드층 사이에 마련된 활성층을 구비한다. 활성층과 p형 클래드층 사이에는 i형 반도체로 이루어지는 제 1 광 가둠층(optical confinement layer)이 마련된다. 활성층과 n형 클래드층 사이에는 i형 반도체로 이루어지는 제 2 광 가둠층이 마련된다. 제 1 광 가둠층과 p형 클래드층 사이에는, p형 클래드층으로부터의 불순물이 활성층으로 확산하는 것을 억제하는 확산 억제층이 마련된다.
확산 억제층은 n형 불순물을 포함한다. 이 때문에, p형 클래드층으로부터의 불순물 Zn의 확산이 활성층까지 미치지 않다. 따라서, p형 클래드층으로부터의 불순물 Zn의 확산에 기인하는 흡수 손실이 저감된다.
[특허 문헌 1] 일본 특개 2006－253212호 공보
반도체 레이저에서는, 전극 내에 불순물이 혼입한 경우, 전류 주입에 의해 불순물이 확산하는 경우가 있다. 이 불순물이 활성층 근방에서 결정 결함을 형성하면, 반도체 레이저의 발광 특성이 악화할 우려가 있다. 또, 반도체 레이저의 이면 전극은 반도체 레이저의 전체 면에 형성되는 경우가 있다. 이 경우, 전극 내의 불순물에 의한 확산의 영향이 특별히 커질 우려가 있다.
본 발명은 상술의 문제를 해결하기 위해서 된 것으로, 그 목적은, 발광 특성의 저하를 억제할 수 있는 반도체 장치를 얻는 것이다.
본원의 제 1 발명에 따른 반도체 장치는, 반도체 기판과, 그 반도체 기판 위에 마련된 n형의 제 1 클래드층과, 그 제 1 클래드층 위에 마련된 n형의 제 2 클래드층과, 그 제 2 클래드층 위에 마련된 활성층과, 그 활성층 위에 마련된 p형의 제 3 클래드층과, 그 제 3 클래드층 위에 마련된 표면 전극과, 그 반도체 기판 아래에 마련된 이면 전극과, 그 제 1 클래드층과 그 제 2 클래드층 사이에 마련된 p형의 확산 억제층을 구비한다.
본원의 제 2 발명에 따른 반도체 장치는, 반도체 기판과, 그 반도체 기판 위에 마련된 제 1 도전형의 제 1 클래드층과, 그 제 1 클래드층 위에 마련된 그 제 1 도전형의 제 2 클래드층과, 그 제 2 클래드층 위에 마련된 활성층과, 그 활성층 위에 마련된 제 2 도전형의 제 3 클래드층과, 그 제 3 클래드층 위에 마련된 표면 전극과, 그 반도체 기판 아래에 마련되고, 그 표면 전극보다 광범위하게 마련된 이면 전극과, 그 제 1 클래드층과 그 제 2 클래드층 사이에 마련된 그 제 2 도전형의 확산 억제층을 구비한다.
본원의 제 3 발명에 따른 반도체 장치는, 반도체 기판과, 그 반도체 기판 위에 마련된 제 1 도전형의 제 1 클래드층과, 그 제 1 클래드층 위에 마련된 활성층과, 그 활성층 위에 마련된 제 2 도전형의 제 2 클래드층과, 그 제 2 클래드층 위에 마련된 표면 전극과, 그 반도체 기판 아래에 마련된 이면 전극과, 그 제 1 클래드층 또는 그 제 2 클래드층 중 한쪽의 클래드층에 마련되고, 그 클래드층과 도전형이 다른 회절 격자층을 구비한다.
본원의 제 4 발명에 따른 반도체 장치는, 반도체 기판과, 그 반도체 기판 위에 마련된 제 1 도전형의 제 1 클래드층과, 그 제 1 클래드층 위에 마련되고, 그 제 1 도전형 또는 제 2 도전형 중 어느 한쪽의 활성층과, 그 활성층 위에 마련된 그 제 2 도전형의 제 2 클래드층과, 그 제 2 클래드층 위에 마련된 표면 전극과, 그 반도체 기판 아래에 마련된 이면 전극과, 그 활성층의 측면에 마련된 그 활성층과 같은 도전형의 삽입층(embedded layer)을 구비한다.
본원의 제 1, 제 2 발명에 따른 반도체 장치에서는, 클래드층에 클래드층과는 도전형이 다른 확산 억제층이 마련된다. 이 때문에, 불순물을 클래드층과 활성층의 pn 계면에서 트랩할 수 있다. 따라서, 불순물이 활성층에 도달하는 것을 억제할 수 있어, 발광 특성의 저하를 억제할 수 있다.
본원의 제 3 발명에 따른 반도체 장치에서는, 클래드층에 클래드층과는 도전형이 다른 회절 격자층이 마련된다. 이 때문에, 불순물을 클래드층과 회절 격자층의 pn 계면에서 트랩할 수 있다. 따라서, 불순물이 활성층에 도달하는 것을 억제할 수 있어, 발광 특성의 저하를 억제할 수 있다.
본원의 제 4 발명에 따른 반도체 장치에서는, 활성층의 측면에, 활성층과 같은 도전형의 삽입층이 형성된다. 이것에 의해, 활성층의 내부에 pn 계면이 형성되지 않고, 활성층 내부에의 불순물의 축적을 억제할 수 있다. 따라서, 발광 특성의 저하를 억제할 수 있다.
도 1은 실시의 형태 1에 따른 반도체 장치의 단면도이다.
도 2는 실시의 형태 1의 변형예에 따른 반도체 장치의 단면도이다.
도 3은 실시의 형태 2에 따른 반도체 장치의 단면도이다.
도 4는 도 3의 확대도이다.
도 5는 실시의 형태 3에 따른 반도체 장치의 단면도이다.
본 발명의 실시의 형태에 따른 반도체 장치에 대해 도면을 참조하여 설명한다. 동일 또는 대응하는 구성 요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시의 형태 1.
도 1은, 실시의 형태 1에 따른 반도체 장치(100)의 단면도이다. 반도체 장치(100)는, 반도체 레이저 등의 광 반도체 장치이다. 반도체 장치(100)는 예를 들면 광 통신 용도로 이용된다. 반도체 장치(100)는 반도체 기판(10)을 구비한다. 반도체 기판(10) 위에는 n형의 제 1 클래드층(12)이 마련된다. 제 1 클래드층(12) 위에는, n형의 제 2 클래드층(14)이 마련된다. 제 1 클래드층(12)과 제 2 클래드층(14) 사이에는 p형의 확산 억제층(40)이 마련된다.
제 2 클래드층(14)은 상측의 폭이 하측과 비교하여 좁다. 즉 제 2 클래드층(14)은 메사부(mesa)를 가진다. 제 2 클래드층(14)의 메사부 위에는 언도핑된(undoped)의 활성층(20)이 마련된다. 활성층(20) 위에는, p형의 제 3 클래드층(30)이 마련된다. 제 2 클래드층(14)의 메사부, 활성층(20) 및 제 3 클래드층(30)은, 적층체 메사(11)를 형성한다. 제 2 클래드층(14)의 메사부, 활성층(20) 및 제 3 클래드층(30)은, 도파 방향에 수직인 방향의 단면으로 보아, 반도체 기판(10), 제 1 클래드층(12) 또는 확산 억제층(40)보다 폭이 좁다. 제 2 클래드층(14)의 메사부, 활성층(20) 및 제 3 클래드층(30)의 측면은 삽입층(50)에 삽입된다.
제 3 클래드층(30) 및 삽입층(50) 위에는 p형의 제 4 클래드층(32)이 마련된다. 제 4 클래드층(32) 위에는 p형의 컨택트층(34)이 마련된다.
제 1 클래드층(12), 확산 억제층(40), 제 2 클래드층(14), 삽입층(50), 제 4 클래드층(32) 및 컨택트층(34)은, 반도체 기판(10)까지 형성되어(carved) 있다. 이것에 의해, 반도체 기판(10) 위에는 메사형의 레이저부가 형성된다. 레이저부의 상면의 일부 및 측면은 절연막(60)으로 덮인다. 절연막(60)에는 컨택트층(34) 위에 개구가 형성된다.
컨택트층(34) 위에는 표면 전극(80)이 마련된다. 표면 전극(80)은 절연막(60)의 측면의 일부와 상면을 덮는다. 표면 전극(80)은 절연막(60)의 개구에 있어서 컨택트층(34)과 접촉한다.
반도체 기판(10) 아래에는 이면 전극(70)이 마련된다. 이면 전극(70)은, 반도체 기판(10)의 이면 전체에 마련된다.
다음에, 반도체 장치(100)의 제조 방법을 설명한다. 여기에서는, n형의 InP 기판 상에 AlGaInAs 활성층을 갖는 반도체 레이저의 예를 나타낸다. 이하에 나타나는 재질, 막 두께, 농도, 폭, 높이 등은 일례이다.
반도체 기판(10)은 n형의 InP 기판이다. 우선, 반도체 기판(10)의 100면 위에, 제 1 클래드층(12), 확산 억제층(40), 제 2 클래드층(14), 활성층(20) 및 제 3 클래드층(30)을 이 순서로 성장시킨다. 성장에는 MOCVD(Metal　Organic　Chemical Vapor　Deposition) 법을 이용한다.
제 1 클래드층(12)은 n형의 InP로 형성된다. 제 1 클래드층(12)의 막 두께는 0.5μm이며, 도핑 농도는 1.0×1018cm－3이다. 확산 억제층(40)은, p형의 InP로 형성된다. 확산 억제층(40)의 막 두께는 0.05μm이며, 도핑 농도는 1.0×1018cm－3이다. 제 2 클래드층(14)은 n형의 InP로 형성된다. 제 2 클래드층(14)의 막 두께는 1.5μm이며, 도핑 농도는 1.0×1018cm－3이다. 활성층(20)은 언도핑된 AlGaInAs로 형성된다. 활성층(20)의 막 두께는 0.3μm이다. 제 3 클래드층(30)은 p형의 InP로 형성된다. 제 3 클래드층(30)의 막 두께는 0.3μm이며, 도핑 농도는 1.0×1018cm－3이다.
다음에, 제 3 클래드층(30) 위에, ＜011＞ 방향으로 연장되는 스트라이프 형상의 SiO2 마스크를 형성한다. SiO2 마스크의 폭은 1.5μm이다. SiO2 마스크는 포토리소그래피(photolithography) 기술에 의해 형성한다. 다음에, SiO2 마스크를 이용하여 드라이 에칭을 행하는 것으로, 스트라이프 형상의 적층체 메사(11)를 형성한다. 적층체 메사(11)의 높이는 2.0μm이다.
그 후, 적층체 메사(11)의 양 옆에, 제 1 삽입층, 제 2 삽입층, 제 3 삽입층을 MOCVD법에 따라 순서에 성장시킨다. 제 1 삽입층은 p형의 InP로 형성된다. 제 1 삽입층의 막 두께는 0.5μm이며, 도핑 농도는 1.0×1018cm－3이다. 제 2 삽입층은 n형의 InP로 형성된다. 제 2 삽입층의 막 두께는 1.2μm이며, 도핑 농도는 5.0×1018cm－3이다. 제 3 삽입층은 p형의 InP로 형성된다. 제 3 삽입층의 막 두께는 0.3μm이며, 도핑 농도는 1.0×1018cm－3이다. 제 1 삽입층, 제 2 삽입층, 제 3 삽입층은 삽입층(50)을 형성한다. 삽입층(50)은 pnp 구조가 되어 있고, 전류 블록층으로서 작용한다.
다음에, 불산에 의해 SiO2 마스크를 제거한다. 그 후, 제 3 클래드층(30)과 삽입층(50) 위에, 제 4 클래드층(32), 컨택트층(34)을 이 순서로 MOCVD법에 따라 성장시킨다. 제 4 클래드층(32)은 p형의 InP로 형성된다. 제 4 클래드층(32)의 막 두께는 2.0μm이며, 도핑 농도는 1.0×1018cm－3이다. 컨택트층(34)은 p형의 InP로 형성된다. 컨택트층(34)의 막 두께는 0.3μm이며, 도핑 농도는 1.0×1019cm－3이다.
그 후, 활성층 스트라이프를 포함한 영역에 스트라이프 형상의 SiO2 마스크를 형성한다. 즉, SiO2 마스크는 적층체 메사(11)와 평면에서 보아 겹치는 위치에 마련된다. SiO2 마스크의 폭은 5μm이다. SiO2 마스크는 포토리소그래피에 의해 형성된다. 다음에, SiO2 마스크를 이용하여, HBr에 의해 에피텍셜 구조(epitaxial structure)를 반도체 기판(10)까지 에칭한다. 이것에 의해, 에피텍셜 구조 중 SiO2 마스크에 덮이지 않은 부분은 제거된다. 이상으로부터, 메사형의 레이저부가 형성된다.
다음에, 메사형의 레이저부의 전면에 절연막(60)을 형성한다. 절연막(60)은 예를 들면 SiO2로 형성된다. 다음에, 절연막(60) 중 활성층 스트라이프를 포함하는 폭 3μm의 부분을 드라이 에칭에 의해 개구시킨다. 즉, 절연막(60) 중 적층체 메사(11)의 바로 위의 부분에 개구가 형성된다.
다음에, 컨택트층(34) 및 절연막(60) 위에, 표면 전극(80)을 증착 형성한다. 표면 전극(80)은 Au로 형성된다. 또, 반도체 기판(10)의 이면에 이면 전극(70)을 증착 형성한다. 이면 전극(70)은 예를 들면 Au이다. 이상으로부터, 반도체 장치(100)의 구조가 완성된다.
일반적으로 광 반도체 장치는, 활성층에 전류가 주입되는 것으로, 활성층의 밴드 갭 에너지에 대응한 파장의 광을 생성한다. 광 반도체 장치의 구조로서는, 활성층의 상하를 p형과 n형의 클래드층에 삽입하고, 양 클래드층에 오믹 전극을 형성한 구조가 취해지는 것이 많다.
반도체 레이저에 있어서, 전극 내에 의도하지 않은 불순물이 혼입하는 경우가 있다. 이때, 전류 주입에 의해 확산된 불순물이, 활성층 근방에서 결정 결함을 형성하는 경우가 있다. 이 경우, 반도체 레이저의 발광 특성이 악화할 우려가 있다.
이것에 대해, Au 전극과 반도체층 사이에 배리어 메탈을 형성하는 것으로 대책이 되는 경우가 있다. 배리어 메탈은 Pt 또는 W 등으로 형성된다. 그렇지만, 배리어 메탈에 의해 저항이 증가할 우려가 있다. 또, 배리어 메탈 자체에 불순물이 혼입한 경우에, 종래와 마찬가지로 통전에 의해 불순물이 활성층 근방까지 확산할 우려가 있다.
또, 표면 전극은 고속 동작을 위해서 전극 면적이 작아지도록 가공되는 경우가 많다. 이것에 대해, 이면 전극은 일반적으로 반도체 기판의 이면 전체에 형성되는 경우가 많다. 이 때문에, 이면 전극 내의 불순물에 의한 영향이 특히 큰 경우가 생각된다.
본 실시의 형태의 비교예로서 반도체 기판과 활성층 사이에 마련되는 n형 클래드층 내에 p형 확산 억제층이 없는 구조를 생각한다. 이 구조에서는, 면적이 큰 이면 전극에 포함되는 이온화 불순물이 전자 전류에 의해 확산하여, 활성층 근방의 pn 계면에 축적될 우려가 있다. 통전을 더 계속하면, pn 계면에 축적된 불순물의 주변의 공간 전하 영역에서는, 재결합 전류가 증가한다. 이 때문에, 발광 영역에서는 소수 캐리어 수명이 감소하고, 반도체 레이저의 발광 효율이 저하할 우려가 있다.
이것에 대해 본 실시의 형태에서는, 제 1 클래드층(12)과 제 2 클래드층(14) 사이에 p형의 확산 억제층(40)이 존재한다. 이것에 의해, n형의 클래드층과 p형의 확산 억제층(40)이 형성하는 pn 계면에서 이온화 불순물을 트랩할 수 있다. 이 때문에, 불순물이 활성층(20)까지 도달하는 것을 억제할 수 있다. 따라서, 불순물의 활성층(20) 근방으로의 축적을 억제할 수 있다. 또, 일반적으로 InP 클래드층 내에 이온화 불순물이 존재해도, 활성층의 발광에는 영향이 없다. 따라서, 발광 효율의 저하를 억제할 수 있다.
본 실시의 형태에서는 삽입형 레이저(embedded type laser)의 예를 나타냈다. 이것에 한정하지 않고, 릿지형 레이저(ridge type laser) 등 다른 구조에서도 같은 효과가 기대된다. 또, 본 실시의 형태를 삽입형 레이저에 적용하는 경우는, p형의 확산 억제층(40)이 적층체 메사(11)에 있어도 같은 효과가 기대된다.
본 실시의 형태에서는, 이면 전극(70)은 반도체 기판(10)의 이면 전체에 마련된다. 이것에 한정하지 않고, 이면 전극(70)은 표면 전극(80)보다 광범위하게 마련되면 좋다. 또, 이면 전극(70)과 반도체 기판(10)의 접촉 면적은, 표면 전극(80)과 컨택트층(34)의 접촉 면적보다 큰 것으로 해도 좋다.
또, 각층의 도전형은 본 실시의 형태에 나타낸 것에 한정되지 않는다. 즉, 제 1 클래드층(12)과 제 2 클래드층(14)은 n형과 p형 중 한쪽인 제 1 도전형이며, 확산 억제층(40)과 제 3 클래드층(30)은, n형과 p형 중 다른 쪽인 제 2 도전형이면 좋다.
또, 활성층(20)은 AlGaInAs로 한정하지 않고, InGaAsP로 형성되어도 좋다.
또, 확산 억제층(40)을 AlInAs 등 가전자대(valence band)의 장벽이 큰 재료로 형성해도 좋다. 이것에 의해, 불순물의 트랩 효과를 보다 개선할 수가 있다. 또, 확산 억제층(40)은 Ga 또는 Al을 포함하는 것으로 해도 좋다.
또, 반도체 기판(10), 제 1 클래드층(12), 제 2 클래드층(14) 및 확산 억제층(40)의 캐리어 농도는 1×1017cm－3 이상, 1×1019cm－3 이하이어도 좋다. 이 범위이면, InP계에 대한 p, n 도핑 농도가 제어 가능하다.
또, 확산 억제층(40)의 막 두께는 100nm 이하인 것이 바람직하다. InP계에 대한 p, n 도핑 농도가 1×1017cm－3의 경우에 공핍층(depletion layer)의 두께가 약 100nm가 되기 때문에 있다. 또, 확산 억제층(40)의 막 두께는 2nm 이상인 것이 바람직하다. 이 범위이면, 일반적으로 막 두께를 제어 가능하다.
또, 확산 억제층(40)을 대신하여 산소를 포함하는 층이 마련되어도 좋다. 이 경우, 전극으로부터의 불순물은, 산소와 결합하여 머문다. 이 때문에 불순물이 활성층(20)에 도달하는 것을 억제할 수 있다.
또, 본 실시의 형태에서는 활성층(20) 아래의 클래드층에 확산 억제층(40)이 마련되었다. 이것에 한정하지 않고, 확산 억제층(40)은 활성층(20) 위의 클래드층에 마련되어도 좋다. 이 경우, 확산 억제층(40)은 n형이 된다. 이것에 의해, p형의 클래드층과 n형의 확산 억제층(40)이 형성하는 pn 계면에서 이온화 불순물을 트랩할 수 있다. 따라서, 표면 전극(80)으로부터의 불순물이 활성층(20)에 도달하는 것을 억제할 수 있다.
도 2는, 실시의 형태 1의 변형예에 따른 반도체 장치(200)의 단면도이다. 반도체 장치(200)에 있어서, 제 3 클래드층(30)과 삽입층(50) 위에는 p형의 제 4 클래드층(232)이 마련된다. 제 4 클래드층(232) 위에는 n형의 확산 억제층(242)이 마련된다. 확산 억제층(242) 위에는, p형의 제 5 클래드층(233)이 마련된다. 다른 구성은 반도체 장치(100)와 같다.
이와 같이, 활성층(20)의 상하에 확산 억제층(40), (242)이 마련되어도 좋다. 이것에 의해, 표면 전극(80)과 이면 전극(70)으로부터의 불순물의 확산을 확산 억제층(40), (242)에서 트랩할 수 있다.
이러한 변형은 이하의 실시의 형태에 따른 반도체 장치에 대해 적의 응용할 수가 있다. 또한, 이하의 실시의 형태에 따른 반도체 장치에 대해서는 실시의 형태 1과의 공통점이 많기 때문에, 실시의 형태 1과의 차이점을 중심으로 설명한다.
실시의 형태 2.
도 3은, 실시의 형태 2에 따른 반도체 장치(300)의 단면도이다. 도 4는, 도 3의 확대도이다. 도 3, 4는 반도체 장치(300)의 도파 방향에 수직인 단면의 일례를 나타내고 있다. 반도체 장치(300)는, 확산 억제층(40)을 대신하여 회절 격자층(340)이 마련되는 점이 실시의 형태 1과 다르다.
반도체 장치(300)에 있어서, 반도체 기판(10) 위에는 n형의 제 1 클래드층(312)이 마련된다. 제 1 클래드층(312)은 상측의 폭이 하측과 비교하여 좁다. 즉 제 1 클래드층(312)은 메사부를 가진다. 제 1 클래드층(312)의 메사부 위에는 p형의 회절 격자층(340)이 마련된다. 회절 격자층(340) 위에는 n형의 제 2 클래드층(316)이 마련된다.　
제 2 클래드층(316) 위에는 언도핑된 활성층(20)이 마련된다. 활성층(20) 위에는, p형의 제 3 클래드층(30)이 마련된다. 제 1 클래드층(312)의 메사부, 회절 격자층(340), 제 2 클래드층(316), 활성층(20) 및 제 3 클래드층(30)은, 적층체 메사(11)를 형성한다. 제 1 클래드층(312)의 메사부, 회절 격자층(340), 제 2 클래드층(316), 활성층(20) 및 제 3 클래드층(30)은, 단면에서 보아 반도체 기판(10)보다 폭이 좁다. 제 1 클래드층(312)의 메사부, 회절 격자층(340), 제 2 클래드층(316), 활성층(20) 및 제 3 클래드층(30)의 측면은, 삽입층(50)에 삽입된다. 다른 구성은 반도체 장치(100)와 같다.
다음에, 반도체 장치(300)의 제조 방법을 설명한다. 여기에서는, n형의 InP 기판 상에 AlGaInAs 활성층을 갖는 DFB(Distributed　Feedback) 레이저의 예를 나타낸다. 우선, 반도체 기판(10)의 100면 상에, 제 1 클래드층(312), 회절 격자층(340), 제 2 클래드층(316)을 형성한다. 이들 층은 예를 들면 MOCVD에 의해 형성된다.
제 1 클래드층(312)은 n형의 InP로 형성된다. 제 1 클래드층(312)의 막 두께는 0.5μm이며, 도핑 농도는 1.0×1018cm－3이다. 회절 격자층(340)은 p형의 InGaAsP로 형성된다. 회절 격자층(340)의 막 두께는 0.05μm이며, 도핑 농도는 1.0×1018cm－3이다. 제 2 클래드층(316)은 n형의 InP로 형성된다. 제 2 클래드층(316)의 막 두께는 0.05μm이며, 도핑 농도는 1.0×1018cm－3이다.
그 다음에, CVD(Chemical　Vapor　Deposition)법에 의해, 제 2 클래드층(316)의 전면에 SiO2 마스크를 형성한다. 다음에, SiO2 마스크에 일정한 피치로 복수의 개구를 형성한다. 개구는 포토리소그래피 기술에 의해 형성된다. 개구는, ＜011＞ 방향으로 0.24μm 피치로 형성된다. 또, 개구의 길이는 0.12μm이며, 폭은 10μm이다.
다음에, 드라이 에칭에 의해 SiO2 마스크 아래의 에피텍셜층에 회절 격자를 형성한다. 다음에, 불산에 의해 SiO2를 제거한다. 다음에, 노출한 회절 격자를 n형의 InP층으로 덮는다. 덮음은 MOCVD법에 의해 행해진다. n형의 InP층의 막 두께는 0.2μm이며, 도핑 농도는 1.0×1018cm－3이다.
연속하여, 활성층(20) 및 제 3 클래드층(30)을 이 순서로 성장시킨다. 활성층(20)은 언도핑된 AlGaInAs로 형성된다. 활성층(20)의 막 두께는 0.3μm이다. 제 3 클래드층(30)은 p형의 InP로 형성된다. 제 3 클래드층(30)의 막 두께는 0.3μm이며, 도핑 농도는 1.0×1018cm－3이다.
이상의 제조 방법으로, 도파 방향으로 p형과 n형의 주기 구조를 가진 회절 격자를 형성할 수 있다. 회절 격자의 p형의 층은 회절 격자층(340)이며, n형의 층은 회절 격자층(340) 사이를 충전하는 InP층이다. 그 후의 제조 방법은 실시의 형태 1과 같다.
본 실시의 형태에서는, n형 클래드층 내에 p형의 회절 격자층(340)이 마련된다. 이것에 의해, 이면 전극(70)과 활성층(20) 사이에, 주기적으로 pn 계면이 형성된다. 이 때문에, 이면 전극(70)으로부터의 이온화 불순물을 회절 격자층(340)의 pn 계면에서 트랩할 수 있다. 따라서, 불순물이 활성층(20)에 도달하는 것을 억제할 수 있다. 이러한 작용에 의해, 불순물의 활성층(20) 근방에의 축적을 억제할 수 있어, 반도체 장치(300)의 발광 효율의 저하를 억제할 수 있다.
또, 본 실시의 형태의 회절 격자층(340)은, 회절 격자로서의 기능과 불순물의 트랩의 기능의 양쪽을 가진다. 이 때문에, 효율적으로 발광 효율의 저하를 억제할 수 있다.
또, 본 실시의 형태에서는 회절 격자층(340)은 활성층(20) 아래의 클래드층에 마련된다. 이것에 한정하지 않고, 회절 격자층(340)은 활성층(20) 위의 클래드층에 마련되어도 좋다. 이 경우, 표면 전극(80)으로부터의 이온화 불순물을 회절 격자층(340)의 pn 계면에서 트랩할 수 있다. 따라서, 반도체 장치(300)의 발광 효율의 저하를 억제할 수 있다. 이와 같이, 회절 격자층(340)은 활성층(20)의 하부의 클래드층 또는 활성층(20)의 상부의 클래드층 중 한쪽에 마련되면 좋다. 또, 회절 격자층(340)은, 회절 격자층(340)이 마련된 클래드층과 도전형이 다르면 좋다.
또, 각층의 도전형은 본 실시의 형태에 나타낸 것에 한정되지 않는다. 즉, 제 1 클래드층(312)과 제 2 클래드층(316)은 n형과 p형 중 한쪽인 제 1 도전형이며, 회절 격자층(340)과 제 3 클래드층(30)은, n형과 p형 중 다른 쪽인 제 2 도전형이면 좋다.
또, 활성층(20)은 InGaAsP로 형성되어도 좋다. 또, 회절 격자층(340)은 Ga 또는 Al을 포함하는 것으로 해도 좋다. 전도체 또는 가전자대의 장벽이 클수록, 불순물의 트랩 효과를 크게 할 수가 있다. 이 때문에, 회절 격자층(340)의 재료로서, InP에 격자 정합하고, 또한, 장벽을 형성하기 쉬운 Ga 또는 Al을 선택하는 것으로, 효율적으로 불순물을 트랩할 수 있다.
실시의 형태 3.
도 5는, 실시의 형태 3에 따른 반도체 장치(400)의 단면도이다. 본 실시의 형태는, 활성층(420)이 도핑되어 있는 것이 특징이다.
반도체 장치(400)에 있어서, 반도체 기판(10) 위에는 n형의 제 1 클래드층(12)이 마련된다. 제 1 클래드층(12)은 상측의 폭이 하측과 비교하여 좁다. 즉 제 1 클래드층(12)은 메사부를 가진다. 제 1 클래드층(12)의 메사부 위에는 p형의 활성층(420)이 마련된다. 활성층(420) 위에는, p형의 제 3 클래드층(30)이 마련된다. 제 1 클래드층(12)의 메사부, 활성층(420) 및 제 3 클래드층(30)은, 적층체 메사(11)를 형성한다. 제 1 클래드층(12)의 메사부, 활성층(420) 및 제 3 클래드층(30)은, 단면에서 보아 반도체 기판(10)보다 폭이 좁다. 다른 구조는 실시의 형태 1과 같다.
다음에, 삽입층(50)의 구조를 설명한다. p형의 제 1 삽입층(452)은, 적층체 메사(11)의 측면과, 제 1 클래드층(12)의 상면을 따라 마련된다. 제 1 클래드층(12)의 메사부, 활성층(420) 및 제 3 클래드층(30)의 측면은 제 1 삽입층(452)으로 덮인다. 이 때문에, p형의 활성층(420)의 측면에는, 활성층(420)과 같은 도전형의 제 1 삽입층(452)이 마련된다.
n형의 제 2 삽입층(454)은 제 1 삽입층(452) 위에 마련된다. 제 2 삽입층(454)은 적층체 메사(11)의 상면과 같은 높이까지 마련된다. p형의 제 3 삽입층(456)은, 제 2 삽입층(454) 위에 마련된다. 제 1 삽입층(452), 제 2 삽입층(454), 제 3 삽입층(456)은 삽입층(50)을 형성한다. 또한, 삽입층(50)의 구조는 실시의 형태 1, 2에 있어서도 마찬가지이다.
다음에, 반도체 장치(400)의 제조 방법을 설명한다. 여기에서는, n형의 InP 기판 상에 AlGaInAs 활성층을 갖는 반도체 레이저의 예를 나타낸다. 우선, 반도체 기판(10)의 100면에, 제 1 클래드층(12), 활성층(420) 및 제 3 클래드층(30)을 이 순서로 성장시킨다. 제 1 클래드층(12)은 n형의 InP로 형성된다. 제 1 클래드층(12)의 막 두께는 1.0μm이며, 도핑 농도는 1.0×1018cm－3이다. 활성층(420)은 p형의 AlGaInAs로 형성된다. 활성층(420)의 막 두께는 0.3μm이며, 도핑 농도는 1.0×1018cm－3이다. 제 3 클래드층(30)은 p형의 InP로 형성된다. 제 3 클래드층(30)의 막 두께는 0.3μm이며, 도핑 농도는 1.0×1018cm－3이다. 이후의 제조 방법은 실시의 형태 1과 같다.
본 실시의 형태에서는, 활성층(420)을 도핑하고, 활성층(420)과 제 1 삽입층(452)의 도전형을 동일하게 하고 있다. 이때, 활성층(420)의 내부에 pn 계면이 형성되지 않는다. 이것에 의해, 불순물의 활성층(420) 내부에의 축적을 억제할 수 있다. 따라서, 반도체 장치(400)의 발광 효율의 저하를 억제할 수 있다.
본 실시의 형태의 변형예로서, 각층의 도전형은 본 실시의 형태에 나타낸 것에 한정되지 않는다. 본 실시의 형태에서는, 활성층(420)과 제 1 삽입층(452)이 p형인 예를 나타냈지만, 양자가 n형이어도 같은 효과가 기대된다. 즉, 제 1 클래드층(12)은 n형과 p형 중 한쪽인 제 1 도전형이며, 제 3 클래드층(30)은 n형과 p형 중 다른 쪽인 제 2 도전형이면 좋다. 또, 활성층(420)은 제 1 도전형 또는 제 2 도전형 중 어느 한쪽이면 좋다. 이때, 제 1 삽입층(452)는 활성층(420)과 같은 도전형이다.
또, 각 실시의 형태에서 설명한 기술적 특징은 적의로 조합하여 이용해도 좋다.
10　반도체 기판, 11 적층체 메사, 12 제 1 클래드층, 14 제 2 클래드층, 20 활성층, 30 제 3 클래드층, 32 제 4 클래드층, 34 컨택트층, 40 확산 억제층, 50 삽입층, 60 절연막, 70 이면 전극, 80 표면 전극, 100, 200 반도체 장치, 232 제 4 클래드층, 233 제 5 클래드층, 242 확산 억제층, 300 반도체 장치, 312 제 1 클래드층, 316 제 2 클래드층, 340 회절 격자층, 400 반도체 장치, 420 활성층, 452 제 1 삽입층, 454 제 2 삽입층, 456 제 3 삽입층

Claims (16)

  1. 반도체 기판과,
    상기 반도체 기판 위에 마련된 n형의 제 1 클래드층과,
    상기 제 1 클래드층 위에 마련된 n형의 제 2 클래드층과,
    상기 제 2 클래드층 위에 마련된 활성층과,
    상기 활성층 위에 마련된 p형의 제 3 클래드층과,
    상기 제 3 클래드층 위에 마련된 표면 전극과,
    상기 반도체 기판 아래에 마련된 이면 전극과,
    상기 제 1 클래드층과 상기 제 2 클래드층 사이에 마련된 p형의 확산 억제층
    을 구비하고,
    상기 제 1 클래드층 및 상기 제 2 클래드층은 InP로 형성되는
    것을 특징으로 하는 반도체 장치.
  2. 반도체 기판과,
    상기 반도체 기판 위에 마련된 제 1 도전형의 제 1 클래드층과,
    상기 제 1 클래드층 위에 마련된 상기 제 1 도전형의 제 2 클래드층과,
    상기 제 2 클래드층 위에 마련된 활성층과,
    상기 활성층 위에 마련된 제 2 도전형의 제 3 클래드층과,
    상기 제 3 클래드층 위에 마련된 표면 전극과,
    상기 반도체 기판 아래에 마련되고, 상기 표면 전극보다 광범위하게 마련된 이면 전극과,
    상기 제 1 클래드층과 상기 제 2 클래드층 사이에 마련된 상기 제 2 도전형의 확산 억제층
    을 구비하고,
    상기 제 1 클래드층 및 상기 제 2 클래드층은 InP로 형성되는
    것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 이면 전극은 상기 표면 전극보다 광범위하게 마련되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 3 클래드층은 상기 반도체 기판보다 폭이 좁은 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 이면 전극은, 상기 반도체 기판의 이면 전체에 마련되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 기판, 상기 제 3 클래드층 및 상기 확산 억제층은 InP로 형성되고,
    상기 활성층은 InGaAsP 또는 AlGaInAs로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 기판 및 상기 제 3 클래드층은 InP로 형성되고,
    상기 활성층은 InGaAsP 또는 AlGaInAs로 형성되고,
    상기 확산 억제층은 Ga 또는 Al을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 기판, 상기 제 1 클래드층 및 상기 제 2 클래드층의 캐리어 농도는 1×1017cm－3 이상, 1×1019cm－3 이하이며,
    상기 확산 억제층의 캐리어 농도는 1×1017cm－3 이상, 1×1019cm－3 이하이며,
    상기 확산 억제층의 막 두께는 2nm 이상, 100nm 이하인 것을 특징으로 하는 반도체 장치.
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