KR102603499B1 - 집적 회로 칩 및 집적 회로 칩을 형성하는 방법 - Google Patents

집적 회로 칩 및 집적 회로 칩을 형성하는 방법 Download PDF

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훙-링 시
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Abstract

본 개시내용의 다양한 실시예는 기둥형 패드 구조를 포함하는 집적 회로(IC) 칩에 관한것이다. 와이어는 반도체 기판의 전면상에서 반도체 기판의 아래에 놓인다. 또한, 트렌치 절연 구조는 반도체 기판의 전면으로 연장된다. 기둥형 패드 구조는 전면의 맞은편에 있는 반도체 기판의 배면에 삽입된다. 기둥형 패드 구조는 패드 본체와 패드 돌출부를 포함한다. 패드 돌출부는 패드 본체 아래에 놓이고, 패드 본체로부터 반도체 기판의 일부와 트렌치 절연 구조를 통해 와이어를 향해 돌출된다. 패드 본체는 반도체 기판의 일부 위에 놓이고 반도체 기판의 일부에 의해 트렌치 절연 구조로부터 분리된다.

Description

집적 회로 칩 및 집적 회로 칩을 형성하는 방법{INTEGRATED CIRCUIT CHIP AND METHOD FOR FORMING THE SAME}
본 출원은 2021년 1월 18일에 출원된 미국 가출원 제63/138,566호에 대한 우선권을 주장하며, 여기에 그 전체가 참조로 포함된다.
많은 현대 전자 장치는 광학 이미지를 광학 이미지를 나타내는 디지털 데이터로 변환하는 CMOS(Complementary metal-oxide-semiconductor) 이미지 센서를 포함한다. 전자 장치에서 일반적으로 사용되는 CMOS 이미지 센서의 한 유형은 배면 조명(BSI) 이미지 센서이다. BSI 이미지 센서는 상호접속 구조 위에 가로 놓이고 상호 접속 구조의 맞은편 상에서 방사선을 수신하도록 구성된 광 검출기의 어레이를 포함한다. 이러한 배열은 BSI 이미지 센서가 입사 방사선에 높은 감도를 갖도록 방사선이 상호접속 구조의 전도성 특징에 의해 방해받지 않고 광 검출기에 충돌하는 것을 허용한다.
본 개시는 첨부된 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도1은 기둥형 패드 구조를 포함하는 집적 회로(IC) 칩의 일부 실시예의 단면도를 제공한다.
도2는 도1의 IC 칩의 일부 실시예의 상부 레이아웃도를 제공한다.
도 3a 내지 3h는 기둥형 패드 구조가 변경되는 도1의 IC 칩의 일부 대안적인 실시예의 단면도를 제공한다.
도 4a 내지 4c는 도 3h의 접촉부의 일부 실시예의 상부 레이아웃도를 제공한다.
도5는 도1의 IC 칩이 캐리어 기판에 접합된 IC 패키지의 일부 실시예의 단면도를 제공한다.
도 6a 내지 6c는 도5의 IC 패키지의 일부 대안적인 실시예의 단면도를 제공한다.
도7은 도5의 IC 칩과 제2 IC 칩이 전면에서 전면으로 함께 접합된 3-차원(3D) IC 패키지의 일부 실시예의 단면도를 제공한다.
도 8a 및 8b는 패드 와이어가 제2 IC 칩에 있는 도7의 3D IC 패키지의 일부 대안적인 실시예의 단면도를 제공한다.
도9는 IC 칩이 BSI 이미지 센서로 사용되는 도7의 3D IC 패키지의 일부 대안적인 실시예의 단면도를 제공한다.
도10은 IC 칩 및 제2 IC 칩이 전면에서 배면으로 접합된 도7의 3D IC 패키지의 일부 대안적인 실시예의 단면도를 제공한다.
도 11a 및 11b는 도10의 3D IC 패키지의 일부 대안적인 실시예의 단면도를 도시한다.
도12는 제3 IC 칩이 제2 IC 칩에 접합된 도7의 3D IC 패키지의 일부 대안적인 실시예의 단면도를 제공한다.
도 13a 및 13b는 도 12의 3D IC 패키지의 일부 대안적인 실시예의 단면도를 도시한다.
도 14는 제2 IC 칩이 IC 칩에 대해 배면에서 전면으로 접합된 도12의 3D IC 칩의 일부 대안적인 실시예의 단면도를 도시한다.
도 15 내지 29는 기둥형 패드 구조를 포함하는 IC 칩을 형성하는 방법의 일부 실시예의 일련의 단면도를 제공한다.
도 30은 도15 내지 도29의 방법의 일부 실시예의 블록도를 제공한다.
도 31 내지 33은 도15 내지 도29의 방법의 일부 제1 대안적인 실시예의 일련의 단면도를 제공하고, 여기서 기둥형 패드 구조는 기둥형 패드 구조가 형성되는 개구부를 완전히 채운다.
도 34 내지 도39는 도 15 내지 도29의 방법의 일부 제2 대안적인 실시예의 일련의 단면도를 제공하고, 여기서 유전체 필러층이 기둥형 패드 구조 위에 놓이고 기둥형 패드 구조가 형성되는 개구부의 채워지지 않은 부분을 채운다.
아래의 개시는 본 발명의 다양한 피처부를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 물론, 이는 단지 예 일뿐이며 제한하려는 의도는 아니다. 예를 들어, 다음의 설명에서 제2 피처부 상의 또는 그 위의 제1 피처부의 형성은 제1 및 제2 피처부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 부가적인 피처부가 제1 및 제2 피처부 사이에 형성되어 제1 및 제2 피처부가 직접 접촉하지 않는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, 공간적으로 관계있는 용어, 예를 들면, “아래”, “하”, “하부”, “위”, “상부” 등은 도면에 예시된 다른 요소 또는 피처들에 대한 하나의 요소 또는 피처의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 소자의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
집적 회로(IC) 칩은 반도체 기판의 배면에 삽입된 패드 구조를 포함할 수 있다. 이러한 IC 칩은, 예를 들어, 배면 조명(BSI) 이미지 센서에 해당할 수 있다. IC 칩을 형성하는 방법에 따르면, 반도체 기판의 전면 내로 연장되는 트렌치 절연 구조가 형성된다. 또한, 전면 상의 트렌치 절연 구조를 덮는 상호접속 구조가 형성된다. 트렌치 절연 구조를 노출시키는 제1 개구부를 형성하기 위해 배면으로부터 반도체 기판 내로 선택적으로 제1 에칭이 수행된다. 제2 개구부를 형성하기 위해 배면으로부터 선택적으로 제2 에칭이 수행된다. 제2 개구부는 제1 개구부보다 더 작은 폭을 가지며, 트렌치 절연체를 통해 제1 개구부로부터 상호 접속 구조내의 와이어로 연장된다. 제1 및 제2 개구부 내에 패드 구조가 형성된다. 패드 구조는 제1 개구부에 패드 영역을 포함하고, 제2 개구부를 통해 패드 영역으로부터 와이어로 돌출하는 패드 돌출부를 더 포함한다.
방법에서 문제점은 패드 구조가 접착성이 좋지 않아 박리가 발생한다는 점이다. 예를 들어, 패드 돌출부와 주변 구조 사이의 작은 접착 영역으로 인해 접착성이 나빠질 수 있다. 방법의 또다른 문제는 패드 구조가 크고 반도체 기판의 배면에 깊이 삽입되어 배면 지형의 변동성의 정도가 크다는 점이다. 변동성의 정도가 크다는 것은 배면상에 다른 구조를 형성하기 위한 프로세스 윈도우(예를 들면, 탄력성)를 감소시킨다. 예를 들어, IC 칩이 BSI 이미지 센서에 해당할 때, 금속 그리드 및 컬러 필터가 배면상에 형성될 수 있다. 이러한 문제를 완화하기 위해, 제1 개구부의 채워지지 않은 부분을 채우는 유전체 필러층이 형성될 수 있고, 패드 구조를 노출시키는 제3 개구부를 형성하기 위해 유전체 필러층 내에 제3 에칭이 선택적으로 수행될 수 있다. 그러나, 이것은 처리 단계를 추가하고 비용을 증가시킨다. 또한, 이러한 처리 단계는 반도체 기판의 두께에 따라 달라지므로 두께 변화에 대한 파라미터의 비용이 많이 들고 시기 적절한 조정을 거쳐야 한다.
본 개시의 다양한 실시예는 기둥형 패드 구조뿐만 아니라 기둥형 패드 구조를 형성하는 방법에 관한것이다. 방법의 일부 실시예에 따르면, 제1 개구부를 형성하기 위해 제1 에칭이 반도체 기판의 배면 내로 선택적으로 수행된다. 제1 개구부는 반도체 기판의 전면으로 연장되는 트렌치 절연 구조 위에 놓이고 이격된다. 제2 에칭은 제2 개구부를 형성하기 위해 배면으로부터 선택적으로 수행된다. 제2 개구부는 반도체 기판의 부분을 통해 제1 개구부로부터 트렌치 절연 구조로 연장된다. 또한 제2 개구부는 제1 개구부보다 폭이 작고 반도체 기판의 측벽을 노출시킨다. 배면 스페이서 층은 측벽상에 퇴적되고, 제3 에칭은 배면을 블랭킷하도록 수행된다. 제3 에칭은 배면 스페이서 층으로부터 배면 스페이서를 형성하고 제2 개구부를 전면상의 반도체 기판 아래에 있는 와이어로 연장한다. 기둥형 패드 구조는 제1 및 제2 개구부에 형성된다. 기둥형 패드 구조는 제1 개구부에 패드 영역을 포함하고, 또한 제2 개구부를 통해 패드 영역으로부터 와이어로 돌출된 패드 돌출부를 포함한다.
제1 개구부는 트렌치 절연 구조로부터 이격되어 있기 때문에, 돌출부의 길이는 크고 따라서 돌출부와 주변 구조사이의 접합 영역이 크다. 큰 접합 영역은 결국 기둥형 패드 구조의 접착성을 증가시키고 박리 가능성을 감소시킬 수 있다. 반도체 기판의 두께는 제1 에칭 및 제2 에칭의 결합에 의해 가로질러 지기 때문에, 제1 에칭은 두께와 무관한 깊이까지 반도체 기판의 배면 내로 확장할 수 있다. 그 결과, 제1 에칭은 두께 변화에 대한 파라미터의 비용이 많이 들고 시기 적절한 조정을 거치지 않는다. 또한, 기둥형 패드 구조가 반도체 기판의 배면에 삽입되는 깊이가 작을 수 있고, 배면 지형은 변화의 정도가 작을 수 있다. 변화의 정도가 작기 때문에, 배면에 다른 구조를 형성하기 위한 프로세스 윈도우(예를 들면, 탄력성)는 크고, 유전체 필러층은 제1 개구부의 채워지지 않은 부분으로부터 생략될 수 있다. 또한, 유전체 필러층이 제1 개구부의 채워지지 않은 부분에 형성되는 정도로, 이에 대응하는 처리 단계는 반도체 기판의 두께에 따라 변하지 않으며, 따라서 두께 변화에 대한 파라미터의 비용이 많이 들고 시기 적절한 조정을 거치지 않는다.
도1을 참조하면, 기둥형 패드 구조(102)를 포함하는 집적 회로(IC)칩의 일부 실시예의 단면도(100)가 제공된다. 기둥형 패드 구조(102)는 반도체 기판(104)의 배면(104b)에 삽입되고 전면 트렌치 절연 구조(106)위에 놓인다. 전면 트렌치 절연 구조(106)는 배면의 맞은편에 있는 반도체 기판(104)의 전면(104f)으로 연장된다. 기둥형 패드 구조(102)는 패드 본체(102b) 와 한쌍의 패드 돌출부(102p)를 포함한다.
패드 본체(102b)는 반도체 기판(104)의 배면(104b)으로부터 노출되고, 반도체 기판(104)의 패드 부분(104p)위에 놓인다. 또한, 패드 본체(102b)는 주변 구조의 측벽으로부터 분리되고, 패드 돌출부(102p) 위에 각각 놓이는 오목부(102i)를 제외하고는 평평한 상부를 갖는다. 대안적인 실시예에서, 오목부(102i)는 패드 본체(102b)의 상부로부터 생략된다.
패드 돌출부(102p)는 각각 패드 본체(102b)의 양 측에 있고, 패드 본체(102b)의 하부로부터 패드 와이어(108p)로 연장된다. 패드 와이어(108p)는 반도체 기판(104)의 전면(104f) 상의 전면 상호접속 구조(110)의 일부이고, 전면 상호접속 유전체층(112)에 내장된다. 패드 와이어(108p)로 연장함으로써, 패드 돌출부(102p)는 패드 본체(102b)를 패드 와이어(108p)에 전기적으로 결합한다. 또한, 패드 돌출부(102p)는 기둥형 패드 구조(102)를 제자리에 고정시키기 위해 전면 상호접속 유전체층(112), 전면 트렌치 절연 구조(106), 및 반도체 기판(104)의 패드 부분(104p)과 접합한다.
패드 본체(102b)는 반도체 기판(104)의 패드 부분(104p)에 의해 전면 트렌치 절연 구조(106)로부터 분리되기 때문에, 패드 본체(102b)의 위치설정은 반도체 기판(104)의 두께(Ts)의 변화와 무관할 수 있다. 두께(Ts)의 변화에 대해 패드 본체(102b)의 위치설정을 변경하는 대신에, 패드 부분(104p)의 두께(Tpp)가 대신 변경될 수 있다.
패드 본체(102b)의 위치설정은 반도체 기판(104)의 두께(Ts)의 변화와 무관하기 때문에, 패드 본체(102b)는 반도체 기판(104)의 두께(Ts)와 관계없이 반도체 기판(104)의 배면(104b) 가까이에 배열될 수 있다. 그 결과, 반도체 기판(104)의 배면(104b) 상의 지형은 기둥형 패드 구조(102)에서 작은 변화를 가질 수 있다. 변화의 정도가 작기 때문에, 반도체 기판(104)의 배면(104b) 상에 다른 구조를 형성하기 위한 프로세스 윈도우(예를 들면, 탄력성)는 클 수 있다. 또한, 배면(104b)을 평탄화 하는 유전체 필러층은 생략될 수 있고, 따라서 제조 비용을 줄이고 제조 처리량을 증가시킬 수 있다.
또한, 패드 본체(102b)는 반도체 기판(104)의 패드 부분(104p)에 의해 전면 트렌치 절연 구조(106)로부터 분리되기 때문에, 패드 돌출부(102p)의 길이(L)는 (예를 들어, 패드 부분(104p)이 생략되는 패드 구조에 비해) 클 수 있다.. 그 결과, 패드 돌출부(102p)와 주변 구조 사이의 접합 면적은 클 수 있다. 큰 접합 면접은 결국 기둥형 패드 구조(102)의 접착성을 증가시키고 박리 가능성을 감소시킨다. 또한, 길이(L)가 크기 때문에, 패드 돌출부(102p)는 기둥을 연상시키고, 이에 의해 패드 돌출부(102p)는 또한 기둥이라 지칭될 수 있고 기둥형 패드 구조(102)는 기둥으로 떠받쳐진 것으로 일컬어진다.
계속해서 도1을 참조하면, 반도체 기판(104)은 기둥형 패드 구조(102)의 제1 면으로부터 제1 면의 맞은편에 있는 기둥형 패드 구조(102)의 제2면으로 패드 본체(102b)의 하부를 따라 측방향으로 연장하는 오목한 표면(104r)을 갖는다. 또한, 패드 돌출부(102p)는 오목한 표면(104r)을 통해 연장한다. 오목한 표면(104r)은 분리(A)에 의해 반도체 기판(104)의 상부 표면에 대해 오목하게 되고, 분리(B)에 의해 반도체 기판(104)의 하부 표면에 대해 상승된다. 또한, 분리(A 및 B)의 합은 두께(Ts)와 동일하다.
배면 유전체층(114)은 반도체 기판(104)의 배면(104b) 상에 있고 기둥형 패드 구조(102)가 노출되는 패드 개구부(116)를 부분적으로 정의한다. 이와 같이, 배면 유전체층(114) 및 반도체 기판(104)는 제1 공통 측벽 및 제2 공통 측벽을 정의한다. 제1 및 제2 공통 측벽은 각각 기둥형 패드 구조(102)의 맞은편에 있고, 오목한 표면(104r)은 제1 공통 측벽으로부터 제2 공통 측벽으로 측 방향으로 연장된다.
배면 라이너층(118)은 배면 유전체 층(114)을 덮는다. 또한, 배면 라이너층(118)은 제1 및 제2 공통 측벽과 오목한 표면(104r)을 라이닝한다. 오목한 표면(104r)상의 배면 라이너층(118)의 일부는 오목한 표면(104r)을 기둥형 패드 구조(102)로부터 분리한다.
배면 스페이서(120)는 제1 및 제2 공통 측벽에서 배면 라이너층(118)의 측벽상에 있고 또한 패드 돌출부(102p)에서 반도체 기판(104)의 측벽상에 있다. 제1 및 제2 공통 측벽에서 배면 스페이서(120)는 패드 개구부(116)에 의해 기둥형 패드 구조(102)로부터 분리된다. 또한, 패드 돌출부(102p)에서 배면 스페이서(120)는 패드 돌출부(120p)를 반도체 기판(104) 및 배면 라이너층(118)으로부터 분리한다.
일부 실시예에서, 반도체 기판(104)의 두께(Ts)는 약 1-100 마이크로미터, 약 1-50 마이크로미터, 약 50-100 마이크로미터, 또는 기타 다른 적절한 값이다. 일부 실시예에서, 반도체 기판(104)의 두께(Ts)는 약 3.5 마이크로미터, 약 5 마이크로미터, 약 6마이크로미터, 또는 기타 다른 적절한 값이다.
일부 실시예에서, 분리(A)는 분리(B)보다 작다. 다른 실시예에서, 분리(A)는 분리(B)보다 더 크거나 같다. 일부 실시예에서, 분리(A)는 약 3마이크로미터이거나, 약 3마이크로미터보다 작고/작거나 분리(B)는 약 3마이크로미터 이거나 약 3마이크로미터 보다 크다. 분리(A)가 너무 크면(예를 들어, 약 3마이크로미터 또는 기타 다른 적절한 값보다 크면), 배면 지형은 배면(104b)상에 다른 구조를 형성하기 위한 프로세스 윈도우(예를 들면, 탄력성)를 감소시킬 수 있는 큰 변동성을 가질 수 있다.
일부 실시예에서, 기둥형 패드 구조(102)는 금속 및/또는 일부 다른 적절한 전도성 물질이거나 이를 포함한다. 예를 들어, 금속은 알루미늄 구리, 구리, 알루미늄, 텅스텐, 기타 다른 적절한 금속, 또는 이들의 임의의 조합 이거나 이를 포함한다. 일부 실시예에서, 패드 돌출부(102p)의 폭(Wp)은 약 5마이크로 미터, 약 2-10 마이크로 미터, 약 10-30 마이크로미터, 기타 다른 적절한 값, 또는 이들의 임의의 조합이다. 일부 실시예에서, 패드 돌출부(102p)의 길이(L)는 약 6마이크로 미터, 약 5-50 마이크로미터, 약 50-100 마이크로미터, 기타 다른 적절한 값 또는 이들의 임의의 조합이다.
일부 실시예에서, 반도체 기판(104)은 반도체 물질의 벌크(bulk) 기판, 절연체 상의 반도체(SOI; semiconductor-on-insulator) 기판, 또는 기타 다른 적절한 유형의 반도체 기판이거나 이를 포함한다. 일부 실시예에서, 반도체 기판(104)은 실리콘, 실리콘 게르마늄, 게르마늄, 기타 다른 적절한 유형의 반도체 물질, 또는 이들의 임의의 조합이거나 이를 포함한다. 예를 들어, 반도체 기판(104)은 단결정 실리콘 또는 실리콘 게르마늄의 벌크 기판일 수 있다.
일부 실시예에서, 전면 트렌치 절연 구조(106)는 유전체 물질 및/또는 기타 다른 적절한 물질이거나 이를 포함한다. 예를 들어, 유전체 물질은 실리콘 산화물 및/또는 기타 다른 적절한 유전체 물질이거나 이를 포함할 수 있다. 일부 실시예에서, 전면 트렌치 절연 구조(106)는 얕은 트렌치 절연(STI; shallow trench isolation) 구조, 깊은 트렌치 절연(DTI; deep trench isolation) 구조, 기타 다른 적절한 유형의 트렌치 절연 구조, 또는 이들의 임의의 조합이다.
일부 실시예에서, 패드 와이어(108p)는 금속 및/또는 기타 다른 적절한 전도성 물질이거나 이를 포함한다. 예를 들어, 금속은 알루미늄 구리, 구리, 알루미늄, 기타 다른 적절한 금속, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 전면 상호접속 유전체층(112)은 실리콘 산화물, 로우 k(low k) 유전체 물질, 기타 다른 적절한 유전체, 또는 이들의 임의의 조합이거나 이를 포함한다.
일부 실시예에서, 배면 유전체층(114)은 실리콘 산화물, 하이 k(high k) 유전체 물질, 기타 다른 적절한 유전체, 또는 이들의 임의의 조합이거나 이를 포함한다. 예를 들어 하이 k 유전체 물질은 알루미늄 산화물(예: Al2O3), 하프늄 산화물(예: HfO2), 탄탈륨 산화물(예: Ta2O5), 기타 다른 적절한 하이 k 유전체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 배면 유전체층(114)은 다층 필름이다. 예를 들어, 배면 유전체층(114)은 수직으로 적층된 다수의 하이 k 유전체 층과 다수의 하이 k 유전체 층을 덮는 산화물 층을 포함할 수 있다.
일부 실시예에서, 배면 라이너층(118)은 실리콘 질화물, 실리콘 산화물, 기타 다른 적절한 유전체, 또는 이들의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 배면 라이너층(118)은 다층 필름이다. 예를 들어, 배면 라이너층(118)은 산화층 및 산화층을 덮는 실리콘 질화물 층을 포함할 수 있다. 다른 예로서, 배면 라이너 층(118)은 산화물-질화물-산화물(ONO) 다층 필름이거나 이를 포함할 수 있다. 일부 실시예에서, 배면 스페이서(120)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 다른 적절한 유전체 또는 이들의 임의의 조합이거나 이를 포함한다.
도2를 참조하면, 도1의 기둥형 패드 구조(102)의 일부 실시예의 상부 레이아웃도(200)가 제공된다. 일부 실시예에서, 도1의 단면도(100)는 선 C-C를 따라 취해진다. 패드 돌출부(102p)는 평행하게 측 방향으로 길게 늘어진 라인 형 상부 레이아웃을 갖는다. 일부 대안적인 실시예에서, 패드 돌출부(102p)는 기타 다른 적절한 상부 레이아웃을 갖는다. 또한, 일부 대안적인 실시예에서, 패드 돌출부(102p)는 링 형 패드 돌출부의 세그먼트에 대응한다.
도 3a 내지 3h를 참조하면, 도1의 IC 칩의 일부 대안적인 실시예의 단면도(300A 내지 300H)가 제공된다.
도 3a에서, 유전체 필러층(302)은 기둥형 패드 구조(102) 위에 놓이고, 기둥형 패드 구조(102)의 측면에서 도1의 오목부(102i) 및 도1의 갭을 채운다. 또한, 유전체 필러층(302)은 패드 본체(102b) 바로 위의 패드 개구부(116)를 국한시키고, 배면 라이너층(118)의 상부 표면과 수평이거나 거의 수평인 상부 표면을 갖는다. 일부 실시예에서, 유전체 필러층(302)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 다른 적절한 유전체, 또는 이들의 임의의 조합 이거나 이를 포함한다.
유전체 필러층(302)은 패드 개구부(116)의 크기를 감소시키고 배면 라이너층(118)의 상부 표면과 수평이거나 거의 수평인 상부 표면을 갖기 때문에, 배면 지형은 기둥형 패드구조(102)에서 변화의 정도가 작을 수 있다. 변화의 정도가 작기 때문에, 반도체 기판(104)의 배면(104b)상의 다른 구조를 형성하기 위한 프로세스 윈도우(예를 들어, 탄력성)는 클 수 있다.
전술한 바와 같이, 패드 본체(102b)는 패드 부분(104p)에 의해 전면 트렌치 절연 구조(106)로부터 분리되기 때문에, 패드 본체(102b)의 위치설정은 반도체 기판(104)의 두께(Ts)의 변화와 무관하다. 반도체 기판(104)의 두께(Ts)의 변화에 대해 패드 본체(102b)의 위치설정을 변경하는 대신, 패드 부분(104p)의 두께(Tpp)가 대신 변경될 수 있다. 패드 본체(102b)의 위치설정은 두께(Ts)의 변화에 무관할 수 있기 때문에, 유전체 필러층(302)은 두께(Ts)의 변화에 따라 변하지 않을 수 있다. 따라서, 유전체 필러층(302)의 형성은 두께(Ts)의 변화에 대한 공정 파라미터의 비용이 많이 들고 시간 소모적인 조정을 거치지 않을 수 있다.
도 3b에서, 패드 개구부(116)는 생략되고, 패드 본체(102b)의 상부 표면은 배면 라이너층(118)의 상부 표면과 수평이거나 거의 수평이다. 따라서, 배면 지형은 기둥형 패드 구조(102)에서 변화의 정도가 작다. 변화의 정도가 작기 때문에, 반도체 기판(104)의 배면(104b) 상에 다른 구조를 형성하기 위한 프로세스 윈도우(예를 들면, 탄력성)는 클 수 있다.
도 3c에서, 패드 돌출부(102p)에서 배면 스페이서(120)는 전면 트렌치 절연 구조(106)를 통해 더 연장된다.
도 3d에서, 반도체 기판(104) 및 배면 유전체층(114)에 의해 정의된 제1 및 제2 공통 측벽은 각을 이룬다. 또한, 패드 돌출부(102p)에서 반도체 기판(104)의 측벽은 각을 이룬다. 대안적인 실시예에서, 제1 및 제2 공통 측벽은 수직이고/이거나 패드 돌출부(102p)에서 반도체 기판(104)의 측벽은 수직이다.
도 3e에서, 배면 라이너층(118)은 배면 유전체층(114)의 상부 표면과 수평이거나 거의 수평인 상부 표면을 갖는다. 따라서, 배면 유전체층(114)은 배면 라이너층(118)에 의해 덮여지지 않는다.
도 3f에서, 배면 유전체층(114)는 다층 하이 k 유전체 필름(114a) 및 다층 하이 k 유전체 필름(114a)을 덮는 산화물 유전체층(114b)을 포함한다. 다층 하이 k 유전체 필름(114a)은 수직으로 적층된 3개의 하이 k 유전체 층을 포함한다. 대안적인 실시예에서, 다층 하이 k 유전체 필름(114a)은 더 많거나 더 적은 하이k 유전체 층을 포함한다. 다층 하이 k 유전체 필름(114a)의 하이 k 유전체 층은 개별적으로 라벨링 되지 않는다는 것을 유의하라.
일부 실시예에서, 다층 하이 k 유전체 필름(114a)의 하이 k유전체 층은 산화물 유전체 층(114b)보다 더 큰 유전 상수를 갖는다. 일부 실시예에서, 다층 하이 k 유전체 필름(114a)의 각 하이 k 유전체 층은 다층 하이 k 유전체 필름(114a)의 각각의 다른 하이 k 유전체 층과 상이한 하이 k 물질이다. 일부 실시예에서, 산화물 유전체층(114b)은 실리콘 산화물 및/또는 기타 다른 적절한 유전체 이거나 이를 포함한다.
도 3g에서, 기둥형 패드 구조(102)는 단일 패드 돌출부(102p)를 갖는다.
도 3h에서, 패드 돌출부(102p)는 패드 본체(102b)로부터 복수의 패드 접촉부(304p)로 돌출되고, 복수의 패드 접촉부(304p)는 패드 와이어(108p)로부터 패드 돌출부(102p)로 각각 연장된다. 이와 같이, 패드 접촉부(304p)는 패드 와이어(108p)를 패드 돌출부(102p)로 전기적으로 결합시킨다. 추가적으로, 패드 접촉부(304p)가 패드 돌출부(102p)에 직접 접촉하는 계면은 반도체 기판(104)의 하부 표면 및/또는 전면 트렌치 절연 구조(106)의 하부 표면과 수평이거나 거의 수평을 이룬다.
이하에서 보는것과 같이, 패드 돌출부(102p)가 형성되는 개구부를 형성하기 위해 에칭이 수행될 수 있다. 개구부가 패드 와이어(108p)로 연장되어 이를 노출시키고 패드 와이어(108p)의 두께가 너무 작으면(예를 들어, 고급 공정 노드의 경우와 같이), 오버 에칭이 패드 와이어(108p)를 통해 완전히 연장되는 개구부로 이어질 수 있다. 오버 에칭은 패드 와이어(108p)와 패드 돌출부(102p) 사이에 불량한 전기 접촉을 초래할 수 있다. 예를 들어, 패드 돌출부(102p)의 측벽만이 패드 와이어(108p)에 접촉할 수 있으며, 이에 따라 접촉 면적이 작을 수 있고 접촉 저항이 높을 수 있다. 또한, 오버 에칭은 패드 와이어(108p)아래의 구조의 손상 및/또는 패드 와이어(108p) 아래의 의도하지 않은 전도성 피처에 대한 기둥형 패드 구조(102)의 전기적 결합을 유발할 수 있다.
패드 돌출부(102p)는 패드 접촉부(304p)에 의해 패드 와이어(108p)로부터 분리되기 때문에, 패드 접촉부(304p)는 에칭을 위한 에칭 정지부로서 역할을 할 수 있다. 이것은 결국 패드 와이어(108p)를 보호하고 전술한 문제를 완화할 수 있다.
일부 실시예에서, 패드 접촉부(304p)는 접촉 비아 이거나 다른 적합한 유형의 접촉 구조이다. 일부 실시예에서, 패드 접촉부(304p)는 금속 및/또는 기타 다른 적절한 전도성 물질이거나 이를 포함한다. 예를 들어, 금속은 구리, 텅스텐, 기타 다른 적절한 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도3c 내지 도 3h는 도1의 IC 칩에 대한 변형을 설명하지만, 변형은 도3a의 IC 칩 및/또는 도 3b의 IC 칩에도 적용될 수 있다. 예를 들어, 도 3a의 패드 돌출부(102p)는 대안적으로 도 3h와 같이 패드 접촉부(304p)에 의해 패드 와이어(108p)로부터 분리될 수 있다. 다른 예로서, 도 3b는 대안적으로 도 3c에서와 같이 전면 트렌치 절연 구조(106)를 통해 연장되는 패드 돌출부(102p)에서의 배면 스페이서(120)을 가질 수 있다.
도 4a 내지 4c를 참조하면, 도 3h의 패드 접촉부(304p)의 일부 실시예의 상부 레이아웃 도면(400A - 400C)이 제공된다. 일부 실시예에서, 도 3h의 단면도(300H)는 라인 D-D을 따라 취해진다.
도 4a에서, 패드 접촉부(304p)는 도트 형상이고 복수의 행 및 복수의 열로 배열된다. 또한, 패드 접촉부(304p)는 각 패드 돌출부(102p)에서 15행 3열로 배열된다. 대안적인 실시예에서, 패드 접촉부(304p)는 각 패드 돌출부(102p)에서 더 많거나 적은 행 및/또는 더 많거나 적은 열에 있다.
도 4b에서, 패드 접촉부(304p)는 라인 또는 스트립 형상이다. 또한, 패드 접촉부(304p)는 각 패드 돌출부(102p)에서 3개의 열로 배열된다. 대안적인 실시예에서, 패드 접촉부(304p)는 각 패드 돌출부(102p)에서 더 많거나 적은 열에 있다.
도 4c에서, 패드 접촉부(304p)는 그리드 형상이다.
도 5를 참조하면, IC 패키지의 일부 실시예의 단면도(500)를 제공하며, 여기서 도1의 IC칩(이하 제1 IC칩(502)라고 함)은 추가 구조를 갖고 캐리어 기판(504)에 접합된다.
복수의 반도체 장치(506)는 반도체 기판의 전면(104f)상에 있고, 반도체 기판(104)과 전면 상호접속 구조(110)사이에 있다. 반도체 장치(506)는 전면 트렌치 절연 구조(106)에 의해 분리되고 개별 게이트 스택(508)을 포함한다. 도시되지는 않지만, 예를 들어, 게이트 스택(508)은 개별 게이트 전극 및 반도체 기판(104)으로부터 게이트 전극을 각각 분리하는 개별 게이트 유전체를 포함할 수 있다. 예를 들어, 반도체 장치(506)는 금속-산화물-반도체 전계-효과-트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor), 핀 전계-효과 트랜지스터(FinFET; fin field-effect transistor), 게이트-올-어라운드 전계-효과 트랜지스터(GAA FET;gate-all-around field-effet transistor), 기타 다른 적합한 유형의 반도체 장치, 또는 이들의 임의의 조합 이거나 이를 포함할 수 있다.
전면 상호접속 구조(110)는 전면 상호접속 유전체층(112)에 내장된 복수의 와이어(108), 복수의 비아(510), 복수의 접촉부(304)를 포함한다. 또한, 복수의 와이어(108)는 패드 와이어(108p)를 포함한다. 와이어(108), 비아(510), 및 접촉부(304)는 적층되어 반도체 장치(506) 및 기둥형 패드 구조(102)로부터 유도되고 이들을 상호 접속하는 전도성 경로를 정의한다. 또한, 와이어(108), 비아(510), 및 접촉부(304)는 반도체 기판(104) 아래의 높이에 대응하는 레벨로 그룹화 된다. 접촉부(304)는 단일 접촉 레벨을 갖는 반면, 와이어(108) 및 비아(510)는 각각 복수의 와이어 레벨과 복수의 비아 레벨을 갖는다. 와이어 레벨과 비아 레벨은 접촉 레벨과 캐리어 기판(504) 사이에 교대로 적층된다.
일부 실시예에서, 와이어(108) 및/또는 비아(510)는 금속 및/또는 기타 다른 적합한 전도성 물질이거나 이를 포함한다. 예를 들어, 금속은 알루미늄 구리, 구리, 알루미늄, 기타 다른 적합한 금속, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 접촉부(304)는 접촉 비아 또는 일부 다른 적합한 유형의 접촉 구조이다. 일부 실시예에서, 접촉부(304)는 금속 및/또는 기타 다른 적합한 전도성 물질이거나 이를 포함한다. 예를 들어, 금속은 텅스텐 및/또는 기타 다른 적합한 금속이거나 이를 포함할 수 있다.
캐리어 기판(504)은 반도체 기판(104)의 전면(104f)상에 제1 IC 칩(502) 아래에 놓인다. 일부 실시예에서, 캐리어 기판(504)은 반도체 물질의 벌크 기판 또는 기타 다른 적합한 유형의 기판이다. 예를 들어, 반도체 물질은 실리콘, 실리콘 게르마늄, 게르마늄, 기타 다른 적합한 유형의 반도체 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
와이어 본드 구조(512)는 기둥형 패드 구조(102)상에 있어 기둥형 패드 구조(102)로부터 외부 장치 또는 구조로의 전기적 결합을 제공한다. 대안적인 실시예에서, 일부 다른 적합한 유형의 전도성 구조는 기둥형 패드 구조(102) 상에 있어 기둥형 패드 구조(102)로부터 외부 장치 또는 구조로의 전기적 결합을 제공한다. 또한, 전면 상호접속 구조(110)는 기둥형 패드 구조(102)로부터 반도체 장치(506)로의 전기적 결합을 제공한다. 따라서, 전면 상호접속 구조(110), 기둥형 패드 구조(102) 및 와이어 본드 구조(512)는 외부 장치 또는 구조와 반도체 장치(506) 사이의 전도성 경로를 정의하도록 조정될 수 있다.
도 6a 및 6b를 참조하면, 도5의 IC 패키지의 일부 대안적인 실시예의 단면도(600A 및 600B)가 제공된다.
도 6a에서, 패드 와이어(108p)는 캐리어 기판(504)에 가장 가까운 와이어 레벨에 있다. 일부 대안적인 실시예에서, 패드 와이어(108p)는 전면 상호 접속 구조(110)의 임의의 다른 와이어 레벨에 있을 수 있다.
도 6b에서, 제1 IC 칩(502)은 BSI 이미지 센서로서 사용된다. 복수의 광검출기(602)는 반도체 기판(104)의 전면(104f)으로 연장되고, 광검출기(602)는 전면 트렌치 절연 구조(106)에 의해 분리된다. 또한, 배면 유전체층(114)은 광 검출기(602)를 추가로 분리하는 배면 트렌치 절연 구조(604)를 정의하기 위해 전면 트렌치 절연 구조(106)를 향해 반도체 기판(104)의 배면(104b)으로 돌출한다. 일부 실시예에서, 전면 트렌치 절연 구조(106)는 STI 구조인 반면, 배면 트렌치 절연 구조(604)는 DTI 구조이다. 그러나 다른 적합한 유형의 트렌치 절연 구조가 대안적인 실시예에서 수용될 수 있다.
복수의 컬러 필터(606) 및 복합 그리드(608)는 반도체 기판(104)의 배면(104b)상의 광검출기(602) 위에 놓인다. 컬러 필터(606)는 복합 그리드(608)에 삽입되고, 제1 파장의 방사선은 통과시키는 반면 제2 파장의 방사선은 차단하도록 각각 구성된다.
복합 그리드(608)는 제1 그리드 유전체층(610), 제2 그리드 유전체층(612), 및 제1 및 제2 그리드 유전체 층(610, 612) 사이의 그리드 금속층(614)을 포함한다. 그리드 금속층(614)은 입사 방사선을 반사하여 방사선을 광검출기(602)로 향하게 한다. 또한, 제1 및 제2 그리드 유전체층(610, 612)은 내부 전반사(TIR; total internal reflection)을 촉진하기 위해 컬러 필터(606)보다 더 작은 굴절률을 갖는다. 따라서, 제1 및 제2 그리드 유전체층(610, 612)은 TIR에 의해 입사 방사선을 반사시켜 방사선을 광검출기(602)로 향하게 할 수 있다. 전술한 반사는 결국 반도체 기판(104)의 배면(104b)로부터 수신된 방사선의 흡수를 향상시킬 수 있다.
도 6c에서, 패드 돌출부(102p)는 캐리어 기판(504)에 가장 가까운 비아 레벨에서 패드 비아(510p)로 돌출한다. 대안적인 실시예에서, 패드 비아(510p)는 임의의 다른 비아 레벨에 있다. 도3h와 관련하여 설명된 동일한 이유 때문에, 패드 비아(510p)는 오버 에칭으로부터 패드 와이어(510p)를 보호할 수 있다.
도 7을 참조하면, 3차원(3D) IC패키지의 일부 실시예의 단면도(700)가 제공되고, 여기서 도5의 제1 IC칩(502)은 도5의 캐리어 기판(504) 대신에 제2 IC칩(702)에 접합되고, 접합을 용이하게 하기 위한 추가 구조를 갖는다. 제2 IC칩(702)은 제2 IC 칩(702)에 기둥형 패드 구조(102)가 없는 것을 제외하고는 제1 IC칩(502)이 설명된 바와 같다. 따라서, 제1 및 제2 IC 칩(502, 702)의 구성요소는 참조 번호를 공유한다.
본딩은 하이브리드 본딩에 의해 수행되고, 본드 계면(704)에서 제1 및 제2 IC 칩(502, 702)을 전면에서 전면으로 함께 접착한다. 또한, 본딩을 용이하게 하기 위해, 제1 및 제2 IC칩(502, 702)은 개별 하이브리드 본드 패드(706) 및 개별 하이브리드 본드 비아(708)를 포함한다. 일부 실시예에서, 하이브리드 본드 패드(706)와 하이브리드 본드 비아(708)는 알루미늄 구리, 구리, 알루미늄, 기타 다른 적합한 금속, 또는 이들의 임의의 조합이거나 이를 포함한다.
하이브리드 본드 패드(706) 및 하이브리드 본드 비아(708)는 각각 제1 및 제2 IC 칩(502, 702)의 전면 상호접속 유전체층(112)에 삽입된다. 제1 및 제2 IC 칩(502, 702)의 전면 상호접속 유전체층(112)은 본드 계면(704)에 직접 접촉한다. 또한, 제1 IC 칩(502)의 하이브리드 본드 패드(706)는 본드 계면(704)에서 제2 IC 칩(702)의 하이브리드 본드 패드(706)에 직접 접촉한다. 제1 IC칩(502)의 하이브리드 본드 비아(708)는 각각 제1 IC칩(502)의 하이브리드 본드 패드(706)로부터 제1 IC칩(502)의 와이어(108)로 각각 연장된다. 제2 IC 칩(702)의 하이브리드 본드 비아(708)는 각각 제2 IC칩(702)의 하이브리드 본드 패드(706)로부터 제2 IC 칩(702)의 와이어(108)로 각각 연장된다.
도 8a 및 도8b를 참조하면, 도7의 3D IC 패키지의 일부 대안적인 실시예의 단면도(800A, 800B)가 제공되고, 여기서 패드 와이어(108p)는 제2 IC칩(702)의 전면 상호접속 구조(110)에 있다. 그 결과, 패드 돌출부(102p)는 제1 IC 칩(502)의 전면 상호접속 구조(110)를 통해 제2 IC칩(702)의 전면 상호접속 구조(110)로 연장된다.
도 8a에서, 패드 돌출부(102p)는 패드 와이어(108p)로 연장된다. 추가로, 패드 와이어(108p)는 본드 계면(704)에 가장 가까운 제2 IC칩(702)의 와이어 레벨에 있다. 대안적인 실시예에서, 패드 와이어(108p)는 제1 또는 제2 IC칩(502,702)의 일부 다른 와이어 레벨에 있다.
도 8b에서, 패드 돌출부(102p)는 패드 와이어(108p)로부터 패드 돌출부(102p)로 연장되는 패드 비아(510p)로 연장된다. 대안적인 실시예에서, 패드 와이어(108p) 및 패드 비아(510p)는 제1 또는 제2 IC칩(502,702)의 일부 다른 와이어 및 비아 레벨에 있다.
패드 돌출부(102p)는 도8a 및 도8b에서 각각 패드 와이어(108p)와 패드 비아(510p)로 연장되는 반면, 패드 돌출부(102p)는 대안적으로 제1 또는 제2 IC 칩(502, 702)의 하이브리드 본드 비아(708), 하이브리드 본드 패드(706), 또는 접촉부(304)로 연장될 수 있다. 하이브리드 본드 패드(706)의 두께 증가는 도3h와 관련하여 논의된 오버 에칭 문제를 완화할 수 있다. 유사하게, 하이브리드 본드 비아(708) 및 접촉부(304)는 도 3h와 관련하여 논의된 오버 에칭 문제를 완화할 수 있다.
도9를 참조하면, 도7의 3D IC 패키지의 일부 대안적인 실시예의 단면도(900)가 제공되고, 여기서 제1 IC칩(502)은 도6b와 관련하여 설명된 바와 같이 BSI 이미지 센서로서 사용된다. 따라서, 제1 IC칩(502)은 제1 IC칩(502)의 전면(104f)으로 연장되는 복수의 광 검출기(602)를 포함한다. 또한, 복수의 컬러 필터(606)및 복합 그리드(608)는 제1 IC칩(502)의 배면(104b)상의 광 검출기(602)위에 놓인다.
도10을 참조하면, 도7의 3D IC 패키지의 일부 대안적인 실시예의 단면도(1000)가 제공되며, 여기서 제2 IC칩(702)은 제1 IC칩(502)에 대해 배면에서 전면으로 접착된다. 이와 같이, 제2 IC칩(702)은 제2 IC칩(702)의 배면(104b)상의 배면 상호접속 구조(1002)를 포함한다.
배면 상호접속 구조(1002)는 제2 IC칩(702)의 하이브리드 본드 패드(706)와 제2 IC칩(702)의 하이브리드 본드 비아(708)를 포함한다. 따라서, 제2 IC칩(702)의 하이브리드 본드 패드(706)와 제2 IC칩(702)의 하이브리드 본드 비아(708)는 제2 IC칩(702)의 전면(104f)이 아니라 제2 IC칩(702)의 배면(104b)상에 있다. 또한, 배면 상호접속 구조(1002)는 제2 IC칩(702)의 하이브리드 본드 비아(708)와 제2 IC칩(702)의 반도체 기판(104)사이에 복수의 와이어(108)를 포함한다. 일부 대안적인 실시예에서, 배면 상호접속 구조(1002)는 다수 레벨의 와이어를 포함하고 교대로 적층된 하나 이상의 레벨의 비아(도시되지 않음)를 더 포함한다.
배면 상호접속 유전체층(1004)은 제2 IC칩(702)의 하이브리드 본드 패드(706), 제2 IC칩(702)의 하이브리드 본드 비아(708), 및 제2 IC칩(702)의 와이어(108)를 수용한다. 또한, 관통 기판 비아(TSV)(1006)는 제2 IC칩(702)의 전면 상호접속 구조(110)로부터, 제2 IC칩(702)의 반도체 기판(104)을 통해 배면 상호접속 구조(1002)로 연장되어 그들 사이에 전기적 결합을 제공한다. 일부 실시예에서, 와이어(108) 및/또는 TSV(1006)은 금속 및/또는 기타 다른 적합한 전도성 재료 이거나 이를 포함할 수 있다. 예를 들어, 금속은 알루미늄 구리, 구리, 알루미늄, 텅스텐, 기타 다른 적합한 금속, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
캐리어 기판(504)은 제2 IC칩(702)의 전면(104f)상의 제2 IC칩(702) 아래에 있고, 제2 IC칩(702)에 접착된다. 예를 들어, 캐리어 기판은 도5와 관련하여 설명된 바와 같을 수 있다.
도11a 및 도11b를 참조하면, 도10의 3D IC패키지의 일부 대안적인 실시예의 단면도(1100A, 1100B)가 제공된다.
도 11a에서, 패드 와이어(108p)는 제2 IC칩(702)의 배면 상호접속 구조(1002)에 있다. 대안적인 실시예에서, 패드 돌출부(102p)는 제2 IC칩(702)의 하이브리드 본드 비아(708)에 의해 패드 와이어(108p)로부터 분리되어, 하이브리드 본드 비아(708)는 패드 와이어(108p)로부터 패드 돌출부(102p)로 연장된다.
도11b에서, 패드 와이어(108p)는 본드 계면(704)에 가장 가까운 제2 IC칩(702)의 와이어 레벨에서 제2 IC칩(702)의 전면 상호접속 구조(110)에 있다. 따라서, 패드 돌출부(102p)는 제2 IC칩(702)의 반도체 기판(104)을 통해 패드 와이어(108p)로 연장된다. 대안적인 실시예에서, 패드 와이어(108p)는 제2 IC칩(702)의 전면 상호접속 구조(110)에서 상이한 와이어 레벨에 있다. 대안적인 실시예에서, 패드 돌출부(102p)는 패드 돌출부(102p)를 패드 와이어(108p)로부터 분리하고 패드 돌출부(102p)로부터 패드 와이어(108p)로 연장되는 제2 IC칩(702)의 비아(510) 또는 접촉부(304)로 연장된다.
관통 기판 스페이서(1102)는 제2 IC칩(702)의 반도체 기판(104)으로부터 패드 돌출부(102p)를 분리하기 위해 제2 IC칩(702)의 반도체 기판(104)에서 패드 돌출부(102p)를 라이닝한다. 예를 들어, 관통 기판 스페이서(1102)는 실리콘 산화물 및/또는 기타 다른 적절한 유전체이거나 이를 포함한다.
도12를 참조하면, 도7의 3D IC패키지의 일부 대안적인 실시예의 단면도(1200)가 제공되고, 여기서 제2 IC칩(702)은 제2 IC칩(702)의 전면(104f)에서 제1 IC칩(502)에 하이브리드 본딩 되고, 제2 IC칩(702)의 배면(104b)에서 제3 IC칩(1202)에 하이브리드 본딩 된다.
제2 IC칩(702)은 도10과 관련하여 설명된 바와 같이 배면 상호접속 구조(1002)를 포함하고, 제2 IC칩(702)의 전면(104f)과 제2 IC 다이의 배면(104b) 상에 하이브리드 본드 패드(706) 및 하이브리드 본드 비아(708)를 더 포함한다. 또한, TSV(1006)는 제2 IC칩(702)의 반도체 기판(104)을 통해 제2 IC칩(702)의 배면 상호접속 구조(1002)로부터 제2 IC칩(702)의 전면 상호접속 구조(110)로 연장된다.
제3 IC칩(1202)은 제3 IC칩(1202)에 기둥형 패드 구조(102)가 없는 것을 제외하고는 제1 IC칩(502)이 설명된 바와 같다. 따라서, 제1 및 제3 IC칩(502, 1202)의 구성요소는 참조 번호를 공유한다.
도13a 및 도13b를 참조하면, 도12의 3D IC패키지의 일부 대안적인 실시예의 단면도(1300A, 1300B)가 제공된다.
도13a에서, 패드 와이어(108p)는 제2 IC칩(702)의 배면 상호접속 구조(1002)에 있다. 그 결과, 패드 돌출부(102p)는 제2 IC칩(702)의 반도체 기판(104)을 통해 연장되고 관통 기판 스페이서(1102)에 의해 제2 IC칩(702)의 반도체 기판(104)으로부터 분리된다.
도13b에서, 패드 와이어(108p)는 제3 IC칩(1202)의 전면 상호접속 구조(110)에 있다. 그 결과, 패드 돌출부(102p)는 제2 IC칩(702)의 반도체 기판(104)을 통해 연장되고, 관통 기판 스페이서(1102)에 의해 반도체 기판(104)으로부터 분리된다. 대안적인 실시예에서, 패드 와이어(108p)는 제3 IC칩(1202)의 전면 상호접속 구조(110)에서 상이한 와이어 레벨에 있다. 대안적인 실시예에서, 패드 돌출부(102p)는 패드 와이어(108p)로부터 패드 돌출부(102p)를 분리하고 패드 돌출부(102p)에서 패드 와이어(108p)로 연장하는 제3 IC칩(1202)의 비아(510)로 연장된다.
도14를 참조하면, 도12의 3D IC칩의 일부 대안적인 실시예의 단면도(1400)가 제공되고, 여기서 제2 IC 칩(702)은 제1 IC칩(502)에 대해 배면에서 전면으로 본딩된다. 이와 같이, 제2 IC칩(702)의 배면 상호접속 구조(1002)는 제2 IC칩(702)의 반도체 기판(104)위에 놓이고, 제2 IC칩(702)의 전면 상호접속 구조(110)는 반도체 기판(104)아래에 놓인다. 추가적으로, 제2 IC칩(702)은 제1 IC칩(502)과 유사한 기둥형 패드 구조(102)를 포함한다.
하이브리드 본드 비아(708) 및 하이브리드 본드 패드(706)는 제2 및 제3 IC칩(702, 1202)에서 보다 제1 및 제2 IC칩(502, 702)에서 더 크다. 또한, 제2 IC칩(702)의 하이브리드 본드 비아(708)는 제2 IC칩(702)의 하이브리드 본드 패드(706)로부터 제2 IC칩의 기둥형 패드 구조(102)로 연장된다.
제1 IC칩(502)의 기둥형 패드 구조(102)는 도1에서와 같이 구성되는 반면, 제2 IC칩(702)의 기둥형 패드 구조(102)는 도 3b에서와 같이 구성된다. 대안적인 실시예에서, 제1 IC칩(502)의 기둥형 패드 구조(102) 및/또는 제2 IC칩(702)의 기둥형 패드 구조(102)는 일부 다른 적절한 구성을 갖는다. 대안적인 실시예에서, 제2 IC칩(702)의 기둥형 패드 구조(102)는 제2 IC칩(702)의 일부 다른 와이어 레벨로 돌출하거나 제3 IC칩(1202)의 와이어 레벨로 돌출한다. 대안적인 실시예에서, 제1 IC칩(502)의 기둥형 패드 구조(102)는 패드 와이어(108p)로부터 패드 돌출부(102p)로 연장되는 제1 IC칩(502)의 접촉부(304), 또는 비아(510)에 의해 제1 IC칩(502)의 패드 와이어(108p)로부터 분리된다. 유사하게, 대안적인 실시예에서, 제2 IC칩(702)의 기둥형 패드 구조(102)는 패드 와이어(108p)로부터 패드 돌출부(102p)로 연장하는 제2 IC칩(702)의 접촉부(304), 또는 비아(510)에 의해 제2 IC칩(702)의 패드 와이어(108p)로부터 분리된다.
도 5, 6a 내지 6c, 7, 8a, 8b, 9, 10, 11a, 11b, 12, 13a 및 13b는 도1에서와 같이 기둥형 패드 구조(102)의 실시예를 사용하여 도시되고 있지만, 도 5, 6a 내지 6c, 7, 8a, 8b, 9, 10, 11a, 11b, 12, 13a 및 13b는 대안적으로 도 3a 내지 3h 중 어느 하나의 기둥형 패드 구조(102)의 실시예를 가질 수 있음을 알아야한다. 도14는 도1에서와 같이 기둥형 패드 구조(102)의 실시예를 사용하여 제1 IC칩(502)의 기둥형 패드 구조(102)를 도시하고 있지만, 도 3a 내지 3h 중 어느 하나의 기둥형 패드 구조(102)의 실시예가 대안적으로 사용될 수 있음을 알아야한다. 도14는 도3b에서와 같이 기둥형 패드 구조(102)의 실시예를 사용하여 제2 IC칩(702)의 기둥형 패드 구조(102)를 도시하지만, 도1, 3a 및 3c 내지 3h 중 어느 하나의 기둥형 패드 구조(102)의 실시예가 대안적으로 사용될 수 있음을 알아야 한다. 또한, 도6b 및 9는 광 검출기(602), 배면 트렌치 절연 구조(604), 컬러 필터(606) 및 복합 그리드(608)를 갖는 제1 IC칩(502)을 도시하지만, 도 5, 6a, 7, 8a, 8b, 10, 11a, 11b, 12, 13a, 13b및 14 중 어느 하나의 제1 IC칩(502)은 도6b 및 9에 도시된 바와 같이 광 검출기(602), 배면 트렌치 절연 구조(604), 컬러 필터(606), 및 복합 그리드(608)를 대안적으로 가질 수 있음을 알아야 한다.
도 15내지 29를 참조하면, 기둥형 패드 구조를 포함하는 IC칩을 형성하는 방법의 일부 실시예의 일련의 단면도(1500 내지 2900)가 제공된다. 예를 들어, 방법은 도1에서와 같이 기둥형 패드 구조를 형성할 수 있다.
도15의 단면도(1500)에 의해 도시된 바와 같이, 제1 IC칩(502)이 형성된다. 복수의 광 검출기(602)는 반도체 기판(104)의 전면(104f)으로 연장하고, 반도체 장치(506)는 반도체 기판(104)의 전면(104f) 위에 놓이고 반도체 기판(104)의 전면(104f)에 의해 부분적으로 정의된다. 대안적인 실시예에서, 광 검출기(602)는 추가적인 반도체 장치(506)로 대체된다. 반도체 장치(506)는 게이트 스택(508)을 포함하고, 보이지는 않지만 게이트 스택(508)이 사이에 측방향으로 끼워지는 한쌍의 소스/드레인 영역을 더 포함한다. 전면 트렌치 절연 구조(106)는 광 검출기(602)와 반도체 장치(506)를 서로 분리하기 위해 반도체 기판(104)의 전면(104f)으로 연장되고, 전면 상호접속 구조(110)는 반도체 장치(506)를 덮고 이에 전기적으로 결합된다.
전면 상호접속 구조(110)는 전면 상호접속 유전체층(112)에 내장되고, 접촉부(304), 복수의 와이어(108), 및 복수의 비아(510)를 포함한다. 와이어(108)와 비아(510)는 접촉부(304)위에 교대로 적층된 복수의 와이어 레벨 및 복수의 비아 레벨로 각각 그룹화 된다. 전면 상호접속 구조(110)는 와이어(108) 및 비아(510)위의 복수의 하이브리드 본드 패드(706)와 하이브리드 본드 비아를 더 포함한다. 하이브리드 본드 비아(708)는 상부 와이어 레벨 위에 있고, 하이브리드 본드 패드(706)는 하이브리드 본드 비아(708)위에 있다.
도16의 단면도(1600)에 의해 도시된 바와 같이, 제2 IC칩(702)이 형성된다. 제2 IC칩(702)은 제2 IC칩(702)이 광 검출기(602)가 없고 더 많은 반도체 장치(506)를 갖는 것을 제외하고는 제1 IC칩(502)이 설명된 바와 같다. 또한, 제2 IC칩(702)의 전면 상호접속 구조(110)와 제2 IC칩(702)의 전면 트렌치 절연 구조(106)는 제1 IC칩(502)에서 대응하는 것과 상이한 레이아웃을 갖는다.
도17의 단면도(1700)에 의해 도시된 바와 같이, 제1 IC칩(502)은 수직으로 뒤집히고 본드 계면(704)에서 제2 IC칩(702)에 대해 하이브리드 본딩된다. 또한, 제1 IC칩(502)의 반도체 기판(104)은 반도체 기판(104)의 배면(104b)으로부터 박화되고, 따라서 반도체 기판(104)의 두께(Ts)를 감소시킨다. 예를 들어, 박화는 화학적 기계적 연마(CMP) 또는 기타 다른 적합한 박화 프로세스에 의해 수행될 수 있다.
도18의 단면도(1800)에 의해 도시된 바와 같이, 배면 유전체 층(114)과 배면 트렌치 절연 구조(604)는 제1 IC칩(502)의 배면(104b)상에 형성된다. 배면 트렌치 절연 구조(604)는 광 검출기(602)를 분리하기 위해 제1 IC칩(502)의 전면 트렌치 절연 구조(106)까지 제1 IC칩(502)의 배면(104b)으로 연장된다. 배면 유전체층(114)은 반도체 기판(104)의 배면(104b)를 블랭킷하고 배면 트렌치 절연 구조(604)를 정의한다. 일부 실시예에서, 배면 유전체층(114)은 실리콘 산화물, 하이 k 유전체 물질, 기타 다른 적절한 유전체, 또는 이들의 임의의 조합이거나 이를 포함한다. 예를 들어, 배면 유전체 층(114)은 배면 유전체층(114)의 상부 표면에서 실리콘 산화물 또는 기타 다른 적합한 산화물 이거나 이를 포함할 수 있다. 일부 실시예에서, 배면 유전체층(114)은 도 3f와 관련하여 설명된 바와 같다.
배면 유전체층(114) 및 배면 트렌치 절연 구조(604)를 형성하는 프로세스는, 예를 들어: 광 검출기(602)를 분리하는 트렌치를 형성하기 위해 제1 IC칩(502)의 배면(104b)을 패터닝 하는 단계; 트렌치를 채우고 배면(104b)을 블랭킷하는 배면 유전체층(114)을 퇴적하는 단계; 및 배면 유전체층(114)의 상부 표면을 평평하게 하기 위해 배면 유전체층(114)내에 평탄화를 수행하는 단계를 포함할 수 있다. 그러나, 다른 적절한 프로세스가 가능하다.
이하, 달리 언급될 때까지, 단면도(예를 들어, 도19내지 25의 단면도(1900 내지 2500))는 기둥형 패드 구조를 형성하기 위해 수행되는 다양한 공정 단계의 확대도를 제공하기 위해 도18의 박스 E에 대응한다.
도19의 단면도(1900)에 의해 도시된 바와 같이, 제1 에칭은 제1 개구부(1902)를 형성하기 위해 반도체 기판(104)의 배면(104b) 내로 선택적으로 수행된다. 예를 들어, 제1 에칭은 포토 리소그래피/에칭 프로세스 또는 기타 다른 적절한 프로세스에 의해 선택적으로 수행될 수 있다.
제1 개구부(1902)는 배면 유전체층(114)을 통해 반도체 기판(104)으로 연장되고 패드 와이어(108p) 위에 놓인다. 또한, 제1 개구부(1902)는 반도체 기판(104)의 패드 부분(104p)에 의해 전면 트렌치 절연 구조(106)로부터 분리되고, 반도체 기판(104)의 오목한 표면(104r)을 노출시킨다. 오목한 표면(104r)은 분리(A)에 의해 반도체 기판(104)의 상부 표면에 대해 오목하게 되고, 분리(B)에 의해 반도체 기판(104)의 하부 표면에 대해 상승된다. 또한, 분리 A 및 B의 합은 반도체 기판(104)의 두께(Ts)와 같다. 일부 실시예에서, 분리(A)는 약 1.5 마이크로미터, 약 1-3 마이크로미터, 또는 기타 다른 적합한 값이고/이거나, 분리(B)는 약 4.5 마이크로미터, 약 4-10 마이크로미터, 또는 기타 다른 적합한 값이다.
도20의 단면도(2000)에 의해 도시된 바와 같이, 제1 배면 라이너층(118a) 및 제2 배면 라이너층(118b)는 배면 유전체층(114)을 덮고 제1 개구부(1902)를 라이닝하도록 퇴적된다. 제1 및 제2 배면 라이너층(118a, 118b)은 상이한 유전체 물질이다. 예를 들어, 제1 배면 라이너층(118a)은 실리콘 산화물 또는 기타 다른 적합한 산화물이거나 이를 포함할 수 있는 반면, 제2 배면 라이너층(118b)는 실리콘 질화물 또는 다른 적합한 질화물 이거나 이를 포함할 수 있다. 대안적인 실시예에서, 제1 배면 라이너층(118a) 또는 제2 배면 라이너층(118b)은 생략된다.
도 21의 단면도(2100)에 의해 도시된 바와 같이, 제2 에칭은 한 쌍의 제2 개구부(2102)를 형성하기 위해 반도체 기판(104)의 배면(104b) 내로 선택적으로 수행된다. 예를 들어, 제2 에칭은 포토리소그래피/에칭 프로세스 또는 일부 다른 적합한 프로세스에 의해 선택적으로 수행될 수 있다.
제2 개구부(2102)는 제1 개구부(1902)의 하부에 있고, 제1 개구부(1902)보다 작은 개별 폭(W)을 갖는다. 또한, 제2 개구부(2102)는 제1 개구부(1902)로부터 반도체 기판(104)의 패드 부분(104p)을 통해 전면 트렌치 절연 구조(106)로 연장된다. 따라서, 제2 에칭은 전면 트렌치 절연 구조(106)상에서 정지한다. 대안적인 실시예에서, 제2 개구부(2102)는 또한 전면 트렌치 절연 구조(106)를 통해 전면 상호접속 유전체층(112)으로 연장된다. 따라서, 제2 에칭은 전면 상호접속 유전체층(112)상에서 정지한다.
도 22의 단면도(2200)에 의해 도시된 바와 같이, 배면 스페이서 층(2202)은 제2 배면 라이너층(118b)를 덮고 제1 및 제2 개구부(1902, 2102)를 추가로 라이닝 하도록 퇴적된다. 예를 들어, 배면 스페이서 층(2202)은 실리콘 산화물, 기타 다른 적합한 산화물 및/또는 유전체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 23의 단면도(2300)에 의해 도시된 바와 같이, 제3 에칭은 반도체 기판(104)의 배면(104b)을 블랭킷하도록 수행된다. 제3 에칭은 배면 스페이서층(2202)으로부터 배면 스페이서(120)를 형성하기 위해 배면 스페이서 층(2202)의 수평 연장 부분(예를 들어, 도22 참조)을 제거한다. 배면 스페이서(120)는 반도체 기판(104)의 패드 부분(104p)의 측벽상에 있고 추가로 제2 배면 라이너층(118b)의 측벽상에 있다. 또한, 제3 에칭은 제2 개구부(2102)를 패드 와이어(108p)로 연장하고 배면 스페이서(120)에 의해 덮이지 않은 제2 배면 라이너층(118b)의 수평 연장 부분을 제거한다. 일부 실시예에서, 제2 배면 라이너층(118b)의 나머지 부분은 또한 배면 스페이서로 간주될 수 있다. 일부 실시예에서, 제3 에칭은 제1 배면 라이너층(118a)의 두께를 추가로 감소시킨다.
도24의 단면도(2400)에 의해 도시된 바와 같이, 패드층(2402) 및 패드 보호층(2404)는 반도체 기판(104)의 배면(104b)을 덮고 제1 및 제2 개구부(1902, 2102)(예를 들어 도23을 참조)를 라이닝 하도록 퇴적된다. 예를 들어, 패드층(2402)는 알루미늄 구리, 구리, 알루미늄, 기타 다른 적합한 금속 및/또는 전도성 재료, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 패드 보호층(2404)는 패드층(2402) 위에 놓이고, 예를 들어, 실리콘 산질화물, 실리콘 질화물, 기타 다른 적합한 유전체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도25의 단면도(2500)에 의해 도시된 바와 같이, 제4 에칭은 패드층(2402)와 패드 보호층(2404) 내로 선택적으로 수행된다. 제4 에칭은 패드층(2402)으로부터 기둥형 패드 구조(102)를 형성하고 기둥형 패드 구조(102) 위에 패드 보호층(2404)을 추가로 국한시킨다. 예를 들어, 제4 에칭은 포토리소그래피/에칭 프로세스 또는 기타 다른 적합한 패터닝 프로세스에 의해 선택적으로 수행될 수 있다.
기둥형 패드 구조(102)는 패드 본체(102b)와 한쌍의 패드 돌출부(102p)를 포함한다. 패드 본체(102b)는 반도체 기판(104)의 배면(104b)로부터 노출되고, 반도체 기판(104)의 패드 부분(104p) 위에 놓인다. 또한, 패드 본체(102b)는 주변 구조의 측벽으로부터 분리되고 패드 돌출부(102p) 위에 각각 높이는 오목부(102i)를 제외하고는 평평한 상부를 갖는다. 대안적인 실시예에서, 오목부(102i)는 패드 본체(102b)의 상부로부터 생략된다. 패드 돌출부(102p)는 각각 패드 본체(102b)의 맞은편에 있고, 패드 본체(102b)의 하부로부터 패드 와이어(108p)로 연장된다. 패드 와이어(108p)로 연장됨으로써, 패드 돌출부(102p)는 패드 본체(102b)를 패드 와이어(108p)에 전기적으로 결합시킨다. 또한, 패드 돌출부(102p)는 전면 상호접속 유전체층(112), 전면 트렌치 절연 구조(106), 및 패드 부분(104p)에 접합하여 기둥형 패드 구조(102)를 제자리에 고정시킨다.
제1 개구부(1902)(예를 들어, 도19에서 더 잘 볼 수 있음)는 반도체 기판(104)의 패드 부분(104p)에 의해 전면 트렌치 절연 구조(106)로부터 이격되기 때문에, 패드 돌출부(102p)는 큰 길이(L)로 형성된다. 예를 들어, 패드 부분(104p)이 생략되고 제1 개구부가 전면 트렌치 절연 구조(106)를 노출시키도록 형성되면, 길이(L)는 작을 것이다. 길이(L)가 크기 때문에, 패드 돌출부(102p)와 주변 구조 사이의 접합 영역은 크다. 큰 접합 영역은 결국 기둥형 패드 구조(102)의 접착성을 증가시키고 박리 가능성을 감소시킬 수 있다.
반도체 기판(104)의 두께(Ts)가 제1및 제2 에칭의 결합에 의해 가로질러지기 때문에(예를 들어, 도19 및 도21 참조), 제1 에칭은 반도체 기판(104)의 배면(104b) 내로 두께(Ts)와 무관한 깊이까지 연장될 수 있다. 그 결과, 제1 에칭은 두께(Ts)의 변화에 대한 파라미터의 비용이 많이 들고 시기 적절한 조정을 거치지 않는다. 또한, 패드 본체(102b)가 반도체 기판(104)의 배면(104b)에 삽입되는 깊이는 작을 수 있고, 배면 지형은 작은 변동을 가질 수 있다. 변화의 정도가 작기 때문에, 배면(104b)상에 다른 구조를 형성하기 위한 프로세스 윈도우(예를 들어, 탄성력)는 크고 유전체 필러층이 제1 개구부(1902)의 채워지지 않은 부분으로부터 생략될 수 있다. 또한, 유전체 필러층이 제1 개구부(1902)의 채워지지 않은 부분에 형성되는 정도까지, 대응하는 프로세스 단계는 두께(Ts)에 따라 변하지 않으며 따라서 두께(Ts)의 변화에 대한 파라미터의 비용이 많이 들고 시기 적절한 조정을 거치지 않는다.
이하, 단면도(예를 들어, 도26 내지 29의 단면도(2600 내지 2900))는 박스 E를 넘어 확장하여 기둥형 패드 구조(102)를 형성한 후에 수행된 다양한 처리 단계에 대한 광범위한 뷰를 제공한다. 그러나, 간결한 도면을 위해, 도16내지 도18과 관련하여 위에 설명된 제2 IC 칩(702)은 도시되지 않는다. 따라서, 이하 설명되는 단면도는 제2 IC칩(702)을 도시하지 않지만, 제2 IC칩(702)은 보이지 않는 곳에 있음을 알아야 한다.
도26의 단면도(2600)에 의해 도시되는 바와 같이, 제1 그리드 유전체층(610), 제2 그리드 유전체층(612), 및 그리드 금속층(614)은 제1 IC칩(502)의 배면(104b)을 블랭킷하도록 퇴적된다. 그리드 금속층(614)은 제1 그리드 유전체층(610)위에 퇴적되고, 제2 그리드 유전체층(612)은 그리드 금속층(614)위에 퇴적된다. 제1 그리드 유전체층(610) 및/또는 제2 그리드 유전체층(612)은, 예를 들어, 실리콘 산화물, 기타 다른 적합한 산화물 및/또는 유전체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예에서, 제1 그리드 유전체층(610)은 약 250 옹스트롬의 두께를 갖거나 기타 다른 적합한 값을 갖는다. 그리드 금속층(614)은, 예를 들어, 텅스텐 및/또는 기타 다른 적합한 금속이거나 이를 포함할 수 있다.
도27의 단면도(2700)에 의해 도시된 바와 같이, 제1 그리드 유전체층(610), 제2 그리드 유전체층(612), 및 그리드 금속층(614)은 복합 그리드(608)를 형성하기 위해 패터닝 된다. 복합 그리드(608)는 복수의 그리드 개구부(2702)를 포함한다. 그리드 개구부(2702)는 광 검출기(602)에 대해 개별적이고 각각 광 검출기(602) 위에 놓인다. 예를 들어, 패터닝은 포토 리소그래피/에칭 프로세스 또는 기타 다른 적합한 패터닝 프로세스에 의해 수행될 수 있다.
도28의 단면도(2800)에 의해 도시되는 바와 같이, 그리드 라이너층(2802)은 반도체 기판(104)의 배면(104b)을 블랭킷하고, 그리드 개구부(2702)를 라이닝 하도록 퇴적된다(예를 들어, 도27 참조). 또한, 복수의 컬러필터(606)는 복합 그리드(608)에 삽입되도록 형성된다. 컬러 필터(606)는 그리드 라이너층(2802)위의 그리드 개구부(2702)에 개별적이고 각각 그리드 개구부(2702)를 채운다. 예를 들어, 그리드 라이너층(2802)은 실리콘 산화물, 기타 다른 적합한 산화물 및/또는 유전체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도29의 단면도(2900)에 의해 도시되는 와 같이, 그리드 라이너층(2802) 및 패드 보호층(2404)은 기둥형 패드 구조(102) 위에 있고 이를 노출시키는 개구부(2902)를 형성하기 위해 패터닝 된다. 예를 들어, 패터닝은 포토 리소그래피/에칭 프로세스 또는 기타 다른 적합한 패터닝 프로세스에 의해 수행될 수 있다.
도 15 내지 29는 방법의 다양한 실시예를 참조하여 설명되는 반면, 도15 내지 29에 도시된 구조는 방법에 국한되지 않고 방법과 별도로 독립할 수 있음을 알 것이다. 도15내지 29는 일련의 동작으로 설명되지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 알 것이다. 도15 내지 29는 동작의 특정 세트로서 도시하고 설명하지만, 도시되고/되거나 설명되는 일부 동작은 다른 실시예에서 생략될 수 있다. 또한, 도시되지 않고/않거나 설명되지 않은 동작은 다른 실시예에서 포함될 수 있다.
도30을 참조하면, 도 15내지 29의 방법의 일부 실시예의 블록도(3000)가 제공된다.
3002에서, 제1 IC칩이 형성되고, 여기서 제1 IC칩은 복수의 광 검출기 및 반도체 기판의 전면으로 연장되는 전면 트렌치 절연 구조를 포함한다. 예를 들어, 도 15를 참조한다.
3004에서, 제2 IC 칩이 형성된다. 예를 들어, 도 16을 참조한다.
3006에서, 제1 IC칩과 제2 IC칩이 전면에서 전면으로 함께 접합된다. 예를 들어, 도17을 참조한다.
3008에서, 배면 유전체층이 반도체 기판의 배면에 퇴적된다. 예를 들어, 도18을 참조한다.
3010에서, 반도체 기판의 배면 내로 선택적으로 제1 에칭이 수행되어 전면 트렌치 절연 구조위에 배치되고 전면 트렌치 절연 구조로부터 이격된 제1 개구부를 형성한다. 예를 들어, 도 19를 참조한다.
3012에서, 배면 라이너층이 제1 개구부를 라이닝하도록 퇴적된다. 예를 들어, 도20을 참조한다.
3014에서, 반도체 기판의 배면 내로 선택적으로 제2 에칭이 수행되어 제1 개구부의 아래에서부터 전면 트렌치 절연 구조로 연장되는 제2 개구부를 형성하며, 여기서 제2 개구부는 제1 개구부보다 더 작은 폭을 갖는다. 예를 들어, 도 21을 참조한다.
3016에서, 배면 스페이서층은 제2 개구부를 라이닝하도록 퇴적된다. 예를 들어, 도22를 참조한다.
3018에서, 제3 에칭은 반도체의 배면을 블랭킷하도록 수행되어 반도체 기판의 전면상에 있는 패드 와이어로 제2 개구부를 연장한다. 예를 들어, 도23을 참조한다.
3020에서, 기둥형 패드 구조가 제1 및 제2 개구부에 형성되고, 여기서 기둥형 패드 구조는 제1 개구부에 패드 본체를 가지며 패드 본체로부터 제2 개구부를 통해 패드 와이어로 연장하는 패드 돌출부를 추가로 갖는다. 예를 들어, 도24 및 도25를 참조한다.
3022에서, 복합 그리드가 반도체 기판의 배면상의 광 검출기 위에 형성된다. 예를 들어, 도26및 도27을 참조한다.
3024에서, 컬러 필터는 합성 그리드에 삽입되도록 형성된다. 예를 들어, 도28을 참조한다.
3026에서, 기둥형 패드 구조가 열린다. 예를 들어, 도29를 참조한다.
도30의 블록도가 본 명세서에서 일련의 동작 또는 이벤트로서 도시되고 설명되지만, 그러한 동작 또는 이벤트의 도시된 순서는 제한적인 의미로 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 일부 동작은 본 명세서에서 도시 및/또는 설명된 것과 상이한 순서 및/또는 다른 동작 또는 이벤트와 동시에 나타날 수 있다. 또한, 설명된 모든 동작이 본 명세서의 하나 이상의 양상 또는 실시예를 설명하는데 필요한 것은 아니고, 본 명세서에 설명된 동작 중 하나 이상은 하나 이상의 별도의 행위 및/또는 단계에서 수행될 수 있다.
도 31내지 도33을 참조하면, 도 15내지 29의 방법의 일부 제1 대안적인 실시예의 일련의 단면도(3100-3300)가 제공되고, 여기서 기둥형 패드 구조(102)는 제1 및 제2 개구부(1902, 2102)를 완전히 채운다. 예를 들어, 제1 대안적인 실시예는 도3b에서와 같이 기둥형 패드 구조를 형성할 수 있다.
도15내지 23과 관련하여 설명된 동작은 제1 대안적인 실시예에서 변경되지 않는다. 따라서, 제1 대안적인 실시예에 따라, 도15내지 23과 관련하여 설명된 동작은 위에서 도시되고 설명된 대로 수행된다. 그 후, 도31의 단면도(3100)에 의해 도시된 바와 같이, 패드층(2402)이 제1 및 제2 개구부(1902, 2102)를 완전히 채우도록 퇴적되고(예를 들어, 도23을 참조) 패드 보호층(2404)이 생략되는 것을 제외하고는, 도24와 관련하여 설명된 동작이 수행된다.
도32의 단면도(3200)에 의해 도시된 바와 같이, 평탄화가 패드 층(2402)에서 수행된다. 평탄화는 패드 층(2402)으로부터 제1 배면 라이너층(118a)과 수평인 상부 표면 갖는 기둥형 패드 구조(102)를 형성한다. 예를 들어, 평탄화는 CMP 또는 일부 다른 적절한 평탄화로 수행될 수 있다. 상부 표면은 제1 배면 라이너층(118a)과 수평이기 때문에, 배면 지형은 작은 변화의 정도를 가질 수 있다. 변화의 정도가 작기 때문에, 배면 상에 다른 구조를 형성하기 위한 프로세스 윈도우(예를 들어, 탄력성)가 크다.
도33의 단면도(3300)에 의해 도시된 바와 같이, 도 26내지 29와 관련하여 설명된 동작은 위에 도시되고 설명된 대로 수행된다.
도31내지 33은 방법의 다양한 실시예를 참조하여 설명되지만, 도31 내지 33에 도시된 구조는 방법에 국한되지 않고 방법과 별도로 독립적일 수 있음을 알 것이다. 도31 내지 33은 일련의 동작으로서 설명되지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 알 것이다. 도 31 내지 33은 동작의 특정 세트로서 도시되고 설명되지만, 도시되고/되거나 설명되는 일부 동작은 다른 실시예에서 생략될 수 있다. 또한, 도시되지 않고/않거나 설명되지 않는 동작이 다른 실시예에서 포함될 수 있다.
도34 내지 39를 참조하면, 도 15내지 29의 방법의 일부 제2 대안적인 실시예의 일련의 단면도(3400-3900)이 제공되고, 여기서 유전체 필러층은 기둥형 패드 구조(102)위에 놓이고 제1 및 제2 개구부(1902, 2102)의 채워지지 않은 부분을 채운다. 예를 들어, 제2 대안적인 실시예는 도3a에서와 같이 기둥형 패드 구조를 형성한다.
도15내지 18과 관련하여 설명된 동작은 제2 대안적인 실시예에서 변경되지 않는다. 따라서, 제2 대안적인 실시예에 따르면, 도15내지 18과 관련하여 설명된 동작은 위에서 도시되고 설명된 대로 수행된다. 그 후, 도34의 단면도(3400)에의해 도시된 바와 같이, 제2 배면 유전체층(3403)는 배면 유전체층(114)을 덮도록 퇴적된다. 제2 배면 유전체층(3402)는 배면 유전체 층(114)과 다른 재료 유형이며, 예를 들어, 실리콘 질화물 및/또는 일부 다른 적합한 유전체이거나 이를 포함할 수 있다.
도35의 단면도(3500)에 의해 도시된 바와 같이, 도19내지 25과 관련하여 설명된 동작은 위에서 도시되고 설명된 바와 같이 수행된다.
도36의 단면도(3600)에 의해 도시된 바와 같이, 유전체 필러층(302)은 제1 배면 라이너층(118a)을 덮고, 기둥형 패드 구조(102)위의 제1 및 제2 개구부(1902, 2102) (예를 들어, 도23을 참조.)를 채우도록 퇴적된다. 또한, 평탄화는 유전체 필러층(302)의 상부 표면을 평평하게 하기 위해 유전체 필러층(302)에서 수행된다. 예를 들어, 유전체 필러층(302)은 실리콘 산화물, 일부 다른 적합한 산화물 및/또는 유전체, 또는 이들의 임의의 조합 이거나 이를 포함할 수 있다. 예를 들어, 평탄화는 CMP 또는 일부 다른 적합한 평탄화에 의해 수행된다. 일부 실시예에서, 유전체 필러층(302)의 두께는 대략 2000 옹스트롬 이거나 제1 개구부(1902)(예를 들어, 도23을 참조) 밖으로 다른 적합한 값이다.
도37의 단면도(3700)에 의해 도시된 바와 같이, 제1 에칭백이 유전체 필러층(302)과 제1 배면 라이너 층(118a)에서 수행된다. 제1 에칭 백은 유전체 필러층(302)의 상부 표면을 제2 배면 유전체층(3402)의 상부표면과 동일하게 하거나 또는 대략적으로 동일하도록 함몰시킨다. 또한, 제1 에칭 백은 제2 배면 유전체층(3402) 상부의 제1 배면 라이너층(118a)의 일부를 제거한다. 일부 실시예에서, 제1 에칭백은 제2 배면 유전체층(3402)을 박화한다. 예를 들어, 제1 에칭백은 습식 에칭 또는 에칭의 다른 적합한 유형에 의해 수행될 수 있다.
도38의 단면도(3800)에 의해 도시된 바와 같이, 제2 에칭백은 유전체 필러층(302)과 제2 배면 유전체층(3402)에서 수행된다. 제2 에칭 백은 유전체 필러층(302)의 상부 표면을 배면 유전체 층(114)의 상부 표면과 동일하게 하거나 대략적으로 동일하도록 함몰시킨다. 또한, 제2 에칭 백은 제2 배면 유전체층(3402)을 제거한다. 일부 실시예에서, 제2 에칭백은 배면 유전체층(114)을 박화한다. 예를 들어, 제2 에칭 백은 건식 에칭 또는 에칭의 다른 적합한 유형에 의해 수행될 수 있다.
반도체 기판(104)의 두께(Ts)가 제1및 제2 에칭의 조합(예를 들어, 도19 및 21을 참조)에 의해 가로질러지기 때문에, 제1 에칭은 두께(Ts)의 깊이와 무관하게 반도체 기판(104)의 배면(104b)으로 확장된다. 그 결과, 패드 본체(102b)가 반도체 기판(104)의 배면(104b)으로 삽입되는 의 깊이, 따라서 유전체 필러층(302)의 두께는 반도체 기판(104)의 두께(Ts)와 무관할 수 있다. 유전체 필러층(302)의 두께는 반도체 기판(104)의 두께(Ts)와 무관할 수 있기 때문에, 유전체 필러층(302)을 형성하기 위한 대응하는 처리 단계(예를 들어, 도36내지 28을 참조)는 두께(Ts)에 의존하지 않고 따라서 두께(Ts)의 변화에 대한 파라미터의 비용이 많이 들고 시기 적절한 조정을 거치지 않는다.
도39의 단면도(3900)에 의해 도시된 바와 같이, 도26내지 29과 관련하여 설명된 동작은 위에 도시되고 설명된 대로 수행된다.
도34 내지 39는 방법의 다양한 실시예를 참조하여 설명되지만, 도34내지 39에 도시된 구조는 방법에 국한되지 않고 방법과 별도로 독립적일 수 있음을 알 것이다. 도34 내지 39는 일련의 동작으로 설명되지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 알 것이다. 도34 내지 39는 동작의 특정 세트로서 도시하고 설명하지만, 도시되고/되거나 설명되는 일부 동작은 다른 실시예에서 생략될 수 있다. 또한, 도시되지 않고/않거나 설명되지 않는 동작은 다른 실시예에서 포함될 수 있다.
일부 실시예에서, 본 개시내용은: 반도체 기판; 상기 반도체 기판의 전면 상의 상기 반도체 기판 아래에 있는 와이어; 및 상기 전면의 맞은편에 있는 상기 반도체 기판의 배면에 삽입되는 패드구조 - 여기서 상기 패드 구조는 패드 본체와 제1 패드 돌출부를 포함하며, 상기 제1 패드 돌출부는 상기 패드 본체 아래에 있고 상기 반도체 기판의 일부를 통해 상기 패드 본체로부터 상기 와이어를 향해 돌출함-; 를 포함하는 IC 칩을 제공하고, 여기서 상기 패드 본체는 상기 반도체 기판의 일부 위에 놓인다. 일부 실시예에서, 상기 제1 패드 돌출부는 상기 와이어와 직접 접촉하도록 연장된다. 일부 실시예에서, IC칩은 복수의 와이어 레벨로 그룹화된 복수의 와이어를 더 포함하고, 여기서 상기 와이어 레벨은 상이한 높이에 대응하고, 상기 복수의 와이어 레벨은 제1 와이어 레벨 및 제2 와이어 레벨을 포함하며, 상기 제2 와이어 레벨은 상기 제1 와이어 레벨에 의해 반도체 기판으로부터 분리되고 상기 와이어를 포함한다. 일부 실시예에서, IC칩은: 상기 반도체 기판의 전면으로 연장되는 트렌치 절연구조; 및 기둥형 프로파일을 갖는 접촉부 - 상기 접촉부는 제1 패드 돌출부로부터 상기 와이어로 연장되고 상기 와이어로부터 상기 제1 패드 돌출부를 분리하며, 상기 접촉부와 상기 제1 패드 돌출부는 상기 트렌치 절연 구조에서 직접 접촉함-를 더 포함한다. 일부 실시예에서, 상기 패드 구조는 상기 반도체 기판의 배면으로부터 노출된다. 일부 실시예에서, IC칩은 상기 반도체 기판의 배면 상의 상기 패드 구조 위에 놓이고 상기 패드 구조의 측벽을 덮는 유전체 필러층을 더 포함하고, 상기 유전체 필러층은 상기 패드 본체의 위에 놓이고 이를 노출시키는 패드 개구부를 정의한다. 일부 실시예에서, 상기 패드 구조의 측벽은 상기 IC칩의 주변 환경에 노출된다. 일부 실시예에서, IC칩은 상기 반도체 기판의 배면 상에 있고 제1 세그먼트 및 제2 세그먼트를 갖는 유전체 필름을 더 포함하며, 여기서 상기 제1 및 제2 세그먼트는 상기 반도체 기판의 개별 측벽을 따라 연장되고, 각각 상기 패드 구조의 맞은편 상에서 상기 패드 구조의 개별 하단 코너를 감싸고, , 상기 패드 구조의 상부 표면은 상기 유전체 필름의 상부 표면과 수평이고, 상기 패드 구조의 상부 표면은 평평하고 상기 제1 세그먼트로부터 상기 제2 세그먼트로 계속해서 연장된다. 일부 실시예에서, 상기 패드 구조는 상기 반도체 기판의 일부에 의해 상기 제1 패드 돌출부로부터 분리되는 제2 돌출부를 더 포함하고, 여기서 상기 제2 돌출부는 상기 반도체 기반의 일부를 통해 상기 패드 본체로부터 상기 와이어를 향해 돌출된다.
일부 실시예에서, 본 개시내용은 제1 IC칩을 포함하는 IC 패키지를 제공하며, 여기서 상기 제1 IC 칩은 : 제1 반도체 기판; 상기 제1 반도체 기판의 전면으로 연장되는 트렌치 절연 구조; 상기 제1 반도체 기판의 전면 상에서 상기 제1 반도체 기판의 아래에 있는 제1 상호접속 구조; 및 상기 전면의 맞은편에 있는 상기 제1 반도체 기판의 배면에 삽입되는 패드 구조 - 상기 패드 구조는 상기 트렌치 절연 구조를 통해 상기 제1 상호접속 구조로 돌출하는 제1 패드 돌출부를 포함함-를 포함하고, 상기 제1 패드 돌출부는 상기 트렌치 절연구조 위에 있고 상기 패드 구조 아래에 있는 상기 제1 반도체 기판의 측벽을 따라 연장한다. 일부 실시예에서, IC패키지는 상기 제1 반도체 기판의 측벽을 따라 상부에서 하부로 연장하고, 상기 측벽으로부터 상기 제1 패드 돌출부로 연장하는 유전체 스페이서를 더 포함한다. 일부 실시예에서, 상기 패드 구조는 상기 트렌치 절연구조를 통해 상기 제1 상호접속 구조로 돌출하는 제2 패드 돌출부를 포함하고, 여기서 상기 제1 반도체 기판의 측벽은 상기 제1 및 제2 패드 돌출부 사이에 있다. 일부 실시예에서, IC 패키지는 상기 제1 반도체 기판의 배면상에서 상기 패드 구조와 직접 접촉하는 와이어 본드 구조를 더 포함한다. 일부 실시예에서, IC 패키지는 상기 제1 반도체 기판의 전면상에 접착된 제2 IC칩을 더 포함하고, 여기서 상기 제2 IC칩은 제2 반도체 기판과 제2 상호접속 구조를 포함하며, 상기 제2 상호접속 구조는 복수의 와이어 및 복수의 비아를 포함하고, 여기서 상기 와이어 및 비아는 교대로 적층되고, 제1 패드 돌출부는 상기 제2 상호접속 구조에서 제1 와이어로 돌출한다. 일부 실시예에서, 상기 제1 패드 돌출부는 상기 제1 상호접속 구조에서 제1 비아로 돌출하고, 상기 제1 비아는 상기 제1 상호접속 구조에서 상기 제1 패드 돌출부를 제1 와이어로부터 분리하고 상기 제1 패드 돌출부로부터 상기 제1 와이어로 연장한다.
일부 실시예에서, 본 개시내용은 패드 구조를 형성하는 방법을 제공하며, 이 방법은: 반도체 기판의 전면으로 연장하는 트렌치 절연 구조를 형성하는 단계; 제1 개구부를 형성하기 위해 상기 전면의 맞은편에 있는 상기 반도체 기판의 배면으로부터 상기 반도체 기판 내로 선택적으로 제1 에칭을 수행하는 단계-상기 반도체 기판은 제1 에칭 완료시 상기 제1 개구부에 오목한 표면을 가지며 ,상기 오목한 표면은 상기 제1 개구부의 하단을 따라 상기 제1 개구부의 제1 면으로부터 상기 제1면의 맞은편에 있는 상기 제1 개구부의 제2면으로 연장됨-; 상기 제1 개구부보다 더 작은 폭을 가지고 상기 트렌치 절연 구조로 연장하는 제2 개구부를 형성하기 위해 상기 오목한 표면 내로 선택적으로 제2 에칭을 수행하는 단계; 및 상기 제1 및 제2 개구부에서 상기 제2 개구부를 통해 상기 반도체 기판의 전면상의 전도성 피처로 돌출하는 패드 구조를 형성하는 단계를 포함한다. 일부 실시예에서, 방법은: 상기 제1 및 제2 개구부를 라이닝하고 상기 전도성 피처로부터 이격된 유전체 스페이서층을 퇴적하는 단계; 및 상기 제2 개구부를 상기 전도성 피처로 연장하기 위해 제3 에칭을 수행하는 단계를 더 포함하며, 여기서 상기 제3에칭은 상기 유전체 스페이서 층이 제자리에 있는 상태에서 수행되는 블랭킷 에칭이다. 일부 실시예에서, 방법은: 상기 제1 및 제2 개구부를 완전히 채우고 상기 오목한 표면에 대해 상승된 상기 반도체 기판의 배면 표면을 덮는 전도성 층을 퇴적하는 단계; 및 상기 배면 표면으로부터 상기 전도성 층을 제거하기 위해 전도 층에서 평탄화를 수행하는 단계를 더 포함하며, 여기서 평탄화는 상기 전도성 층으로부터 상기 패드 구조를 형성한다. 일부 실시예에서, 방법은: 상기 제1 및 제2 개구부를 라이닝 하는 전도성 층을 퇴적하는 단계; 및 상기 전도성 층으로부터 상기 패드 구조를 형성하기 위해 전도 층 내로 선택적으로 제3 에칭을 수행하는 단계를 더 포함하고, 여기서 상기 패드 구조는 상기 반도체 기판의 인접한 측벽을 향하고 상기 제1 개구부의 채워지지 않은 부분에 의해 인접한 측벽으로부터 분리되는 측벽을 갖는다. 일부 실시예에서, 방법은: 상기 패드 구조를 덮고 상기 제1 개구부의 채워지지 않은 부분을 채우는 유전체 필러층을 퇴적하는 단계; 및 상기 패드 구조를 노출시키는 제3 개구부를 형성하기 위해 상기 유전체 필러층 내로 선택적으로 제4 에칭을 수행하는 단계를 더 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 집적 회로(IC) 칩에 있어서,
    반도체 기판;
    상기 반도체 기판의 전면 상에서 상기 반도체 기판의 아래에 있는 와이어; 및
    상기 전면의 맞은편에 있는 상기 반도체 기판의 배면으로 삽입하는 패드 구조를 포함하고, 상기 패드 구조는 패드 본체 및 제1 패드 돌출부를 포함하고, 상기 제1 패드 돌출부는 상기 패드 본체의 아래에 놓이며, 상기 반도체 기판의 부분을 통해 상기 패드 본체로부터 상기 와이어를 향해 돌출하고,
    상기 패드 본체는 상기 반도체 기판의 상기 부분 위에 놓이고,
    상기 패드 본체는 상기 반도체 기판에 의해 상기 와이어로부터 이격되는 IC 칩.
  2. 제1항에 있어서,
    상기 제1 패드 돌출부는 상기 와이어와 직접 접촉하도록 연장하는 IC 칩.
  3. 제1항에 있어서,
    상기 반도체 기판의 상기 전면으로 연장하는 트렌치 절연 구조; 및
    기둥형 프로파일을 갖는 접촉부를 더 포함하고, 상기 접촉부는 상기 제1 패드 돌출부로부터 상기 와이어로 연장하고, 상기 제1 패드 돌출부를 상기 와이어로부터 분리하며, 상기 접촉부와 상기 제1 패드 돌출부는 상기 트렌치 절연 구조에서 직접 접촉하는 IC 칩.
  4. 제1항에 있어서,
    상기 패드 구조는 상기 반도체 기판의 상기 배면으로부터 노출되는 IC 칩.
  5. 제1항에 있어서,
    상기 반도체 기판의 상기 배면 상에서 상기 패드 구조 위에 놓이고 상기 패드 구조의 측벽을 덮는 유전체 필러층을 더 포함하고, 상기 유전체 필러층은 상기 패드 본체 위에 놓이고 상기 패드 본체를 노출시키는 패드 개구부를 정의하는 IC 칩.
  6. 제1항에 있어서,
    상기 패드 구조의 측벽은 상기 IC 칩의 주변 환경에 노출되는 IC 칩.
  7. 제1항에 있어서,
    상기 반도체 기판의 상기 배면 상에 있고 제1 세그먼트 및 제2 세그먼트를 가지는 유전체 필름을 더 포함하고, 상기 제1 및 제2 세그먼트는 각각 상기 패드 구조의 맞은편에서, 상기 패드 구조의 개별 하단 코너 주위를 감싸고 상기 반도체 기판의 개별 측벽을 따라 연장하며, 상기 패드 구조의 상부 표면은 상기 유전체 필름의 상부 표면과 수평이고, 상기 패드 구조의 상기 상부 표면은 편평하고 상기 제1 세그먼트로부터 상기 제2 세그먼트로 계속해서 연장하는 IC 칩.
  8. 제1항에 있어서,
    상기 패드 구조는 상기 반도체 기판의 상기 부분에 의해 상기 제1 패드 돌출부로부터 분리되는 제2 돌출부를 더 포함하고, 상기 제2 돌출부는 상기 반도체 기판의 상기 부분을 통해 상기 패드 본체로부터 상기 와이어를 향해 돌출하는 IC 칩.
  9. 제1 집적 회로(IC) 칩을 포함하는 IC 패키지에 있어서,
    상기 제1 IC 칩은,
    제1 반도체 기판;
    상기 제1 반도체 기판의 전면으로 연장하는 트렌치 절연 구조;
    상기 제1 반도체 기판의 상기 전면 상에서 상기 제1 반도체 기판의 아래에 있는 제1 상호접속 구조; 및
    상기 전면의 맞은편에 있는 상기 제1 반도체 기판의 배면으로 삽입되는 패드 구조
    를 포함하고,
    상기 패드 구조는 제1 패드 돌출부 및 패드 본체를 포함하고, 상기 제1 패드 돌출부는 상기 제1 반도체 기판의 부분 및 상기 트렌치 절연 구조를 통해 상기 제1 상호접속 구조를 향해 돌출하고,
    상기 패드 본체는 상기 제1 반도체 기판의 상기 부분 위에 있고, 상기 제1 패드 돌출부는 상기 트렌치 절연 구조 위에 있고 상기 패드 구조 아래에 있는 상기 제1 반도체 기판의 상기 부분의 측벽을 따라 연장하는 IC 패키지.
  10. 집적 회로(IC) 칩을 형성하는 방법에 있어서,
    반도체 기판의 전면으로 연장하는 트렌치 절연 구조를 형성하는 단계;
    제1 개구부를 형성하기 위해 상기 전면의 맞은편에 있는 상기 반도체 기판의 배면으로부터 상기 반도체 기판 내로 선택적으로 제1 에칭을 수행하는 단계 -상기 반도체 기판은 상기 제1 에칭의 완료시에 상기 제1 개구부에서 오목한 표면을 가지고, 상기 오목한 표면은 상기 제1 개구부의 하단을 따라 상기 제1 개구부의 제1 면으로부터 상기 제1 면의 맞은편에 있는 상기 제1 개구부의 제2 면으로 측방향으로 연장하며, 상기 제1 개구부는 상기 반도체 기판에 의해 상기 트렌치 절연 구조로부터 이격됨-;
    상기 제1 개구부보다 더 작은 폭을 갖고 상기 트렌치 절연 구조로 연장하는 제2 개구부를 형성하기 위해 상기 오목한 표면 내로 선택적으로 제2 에칭을 수행하는 단계; 및
    상기 제1 및 제2 개구부 내에 있고 상기 제2 개구부를 통해 상기 반도체 기판의 상기 전면 상의 전도성 피처로 돌출하는 패드 구조를 형성하는 단계를 포함하는 IC 칩을 형성하는 방법.
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