KR102579588B1 - 프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정 - Google Patents

프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정 Download PDF

Info

Publication number
KR102579588B1
KR102579588B1 KR1020207012413A KR20207012413A KR102579588B1 KR 102579588 B1 KR102579588 B1 KR 102579588B1 KR 1020207012413 A KR1020207012413 A KR 1020207012413A KR 20207012413 A KR20207012413 A KR 20207012413A KR 102579588 B1 KR102579588 B1 KR 102579588B1
Authority
KR
South Korea
Prior art keywords
wafer
shape
curvature
process tool
overlay error
Prior art date
Application number
KR1020207012413A
Other languages
English (en)
Other versions
KR20200047791A (ko
Inventor
프라딮 부카달라
프라‹K 부카달라
하이구앙 첸
제이딮 신하
제이‹K 신하
사디쉬 베라라가반
Original Assignee
케이엘에이 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 케이엘에이 코포레이션 filed Critical 케이엘에이 코포레이션
Publication of KR20200047791A publication Critical patent/KR20200047791A/ko
Application granted granted Critical
Publication of KR102579588B1 publication Critical patent/KR102579588B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N19/00—Investigating materials by mechanical methods
    • G01N19/08—Detecting presence of flaws or irregularities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/54—Controlling or regulating the coating process
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L1/00—Measuring force or stress, in general
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L5/00—Apparatus for, or methods of, measuring force, work, mechanical power, or torque, specially adapted for specific purposes
    • G01L5/0047—Apparatus for, or methods of, measuring force, work, mechanical power, or torque, specially adapted for specific purposes measuring forces due to residual stresses
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70491—Information management, e.g. software; Active and passive control, e.g. details of controlling exposure processes or exposure tool monitoring processes
    • G03F7/705—Modelling or simulating from physical phenomena up to complete wafer processes or whole workflow in wafer productions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70691—Handling of masks or workpieces
    • G03F7/70783—Handling stress or warp of chucks, masks or workpieces, e.g. to compensate for imaging errors or considerations related to warpage of masks or workpieces due to their own weight
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Analytical Chemistry (AREA)
  • Pathology (AREA)
  • Immunology (AREA)
  • General Health & Medical Sciences (AREA)
  • Biochemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

오버레이 에러의 예측 및 측정을 위한 시스템 및 방법이 개시된다. 프로세스 유도된 오버레이 에러는 막력 기반 전산 역학 모델을 이용하여 예측되거나 측정될 수도 있다. 더 구체적으로, 막력의 왜곡에 관한 정보가 유한 요소(finite element: FE) 모델에 제공되어 복잡한 응력 패턴이 존재하는 경우에 더 정확한 점대점 예측을 제공한다. 웨이퍼 지오메트리 유도된 오버레이 에러의 향상된 예측 및 측정이 또한 개시된다.

Description

프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정{PROCESS-INDUCED DISTORTION PREDICTION AND FEEDFORWARD AND FEEDBACK CORRECTION OF OVERLAY ERRORS}
관련 출원의 상호 참조
본 출원은 2013년 10월 29일 출원된 미국 가출원 제61/897,208호의 35 U.S.C. §119(e) 하에서 이익을 청구한다. 상기 미국 가출원 제61/897,208호는 본 명세서에 그대로 참조로서 합체되어 있다.
기술분야
본 발명은 일반적으로 웨이퍼 표면 계측(wafer surface metrology)의 분야에 관한 것으로서, 특히 프로세스 유도된 왜곡의 예측을 위한 시스템 및 방법에 관한 것이다.
실리콘 웨이퍼 등과 같은 얇은 연마된 플레이트는 현대 기술의 매우 중요한 부분이다. 웨이퍼는 예를 들어, 집적 회로 및 다른 디바이스의 제조에 사용된 반도체 재료의 얇은 슬라이스(slice)를 칭할 수도 있다. 얇은 연마된 플레이트의 다른 예는 자기 디스크 기판, 게이지 블록 등을 포함할 수도 있다. 본 명세서에 설명되는 기술은 주로 웨이퍼를 칭하지만, 이 기술은 또한 다른 유형의 연마된 플레이트에 마찬가지로 적용 가능하다는 것이 이해되어야 한다. 용어 웨이퍼 및 용어 얇은 연마된 플레이트는 본 명세서에서 상호 교환 가능하게 사용될 수도 있다.
반도체 디바이스를 제조하는 것은 통상적으로 다수의 반도체 제조 프로세스를 사용하여 반도체 웨이퍼와 같은 기판을 프로세싱하는 것을 포함한다. 예를 들어, 리소그래피는 레티클(reticle)로부터 반도체 웨이퍼 상에 배열된 레지스트로 패턴을 전사하는 것을 수반하는 반도체 제조 프로세스이다. 반도체 제조 프로세스의 부가의 예는 화학 기계적 연마(chemical-mechanical polishing: CMP), 에칭, 증착, 및 이온 주입을 포함하지만, 이들에 한정되는 것은 아니다.
일반적으로, 특정 요구가 웨이퍼의 평탄도(flatness) 및 두께 균일성에 대해 확립되어 있다. 그러나, 제조 중에 요구되는 다양한 프로세스 단계 및 두께 편차는 상당한 왜곡[예를 들어, 평면내 왜곡(in-plane distortions: IPD) 및/또는 평면외 왜곡(out-plane distortions: OPD)]을 유발할 수 있는 탄성 변형을 야기한다. 왜곡은 리소그래픽 패터닝의 오버레이 에러(overlay error) 등과 같은 하류측 용례에서 에러를 유도할 수도 있다. 따라서, 프로세스 유도된 왜곡을 예측/추정하는 능력을 제공하는 것이 반도체 제조 프로세스의 중요한 부분이다.
왜곡의 정확하고 효율적인 예측 및 측정을 위한 시스템 및 방법에 대한 요구가 당 기술 분야에 존재한다.
본 발명은 방법에 관한 것이다. 방법은 웨이퍼가 제조 프로세스를 받기 전에 웨이퍼의 제1 세트의 웨이퍼 지오메트리(wafer geometry) 측정치를 얻는 단계; 제조 프로세스 후에 웨이퍼의 제2 세트의 웨이퍼 지오메트리 측정치를 얻는 단계; 제1 세트의 웨이퍼 지오메트리 측정치 및 제2 세트의 웨이퍼 지오메트리 측정치에 기초하여 웨이퍼 상의 막력(film force) 분포를 계산하는 단계; 및 계산된 막력 분포에 적어도 부분적으로 기초하여 웨이퍼의 평면외 왜곡(OPD) 및 평면내 왜곡(IPD) 중 적어도 하나를 추정하기 위해 유한 요소(finite element: FE) 모델을 이용하는 단계를 포함한다.
본 발명의 다른 실시예는 또한 방법에 관한 것이다. 방법은 일련의 기저 막력 분포맵을 발생하는 단계; 일련의 기저 막력 분포맵의 각각의 특정 막력 분포맵에 대한 유한 요소(FE) 모델 기반 오버레이 에러 예측을 수행하는 단계; 일련의 기저 막력 분포맵의 각각의 특정 막력 분포맵 및 특정 막력 분포맵에 대해 예측된 오버레이 에러를 저장하는 단계; 및 저장된 기저 막력 분포맵 및 저장된 기저 막력 분포맵에 대해 예측된 오버레이 에러를 이용하여 미리 정해진 웨이퍼의 오버레이 에러를 추정하는 단계를 포함한다.
본 발명의 부가의 실시예는 웨이퍼에 대한 왜곡 예측을 제공하기 위한 시스템에 관한 것이다. 시스템은 웨이퍼가 제조 프로세스를 받기 전에 웨이퍼의 제1 세트의 웨이퍼 지오메트리 측정치를 얻고 제조 프로세스 후에 웨이퍼의 제2 세트의 웨이퍼 지오메트리 측정치를 얻도록 구성된 지오메트리 측정 도구를 포함한다. 시스템은 지오메트리 측정 도구와 통신하는 유한 요소(FE) 모델 기반 예측 프로세서를 또한 포함한다. FE 모델 기반 예측 프로세서는 제1 세트의 웨이퍼 지오메트리 측정치 및 제2 세트의 웨이퍼 지오메트리 측정치에 기초하여 웨이퍼 상의 막력 분포를 계산하고; 계산된 막력 분포에 적어도 부분적으로 기초하여 웨이퍼의 평면외 왜곡(OPD) 및 평면내 왜곡(IPD) 중 적어도 하나를 추정하도록 구성된다.
본 발명의 부가의 실시예는 방법에 관한 것이다. 방법은 웨이퍼가 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 웨이퍼의 형상 및 두께맵을 취득하는 단계; 웨이퍼가 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 웨이퍼의 형상 및 두께맵에 기초하여 형상 및 두께 차이맵을 계산하는 단계; 형상 및 두께 차이맵으로부터 기울기, 곡률 및 적어도 하나의 고차 미분 성분을 추출하는 단계; 및 형상 및 두께 차이맵으로부터 기울기, 곡률 및 적어도 하나의 고차 미분 성분에 적어도 부분적으로 기초하여 웨이퍼 프로세스 도구에 의해 유도된 오버레이 에러를 계산하는 단계를 포함한다.
상기 일반적인 설명 및 이하의 상세한 설명은 단지 예시적이고 설명적인 것이며, 본 발명을 반드시 한정하는 것은 아니라는 것이 이해되어야 한다. 본 명세서에 합체되어 그 부분을 구성하는 첨부 도면은 본 발명의 요지를 도시하고 있다. 이와 함께, 상세한 설명 및 도면은 본 발명의 원리를 설명하는 역할을 한다.
본 발명의 수많은 장점이 첨부 도면을 참조하여 당 기술 분야의 숙련자들에 의해 더 양호하게 이해될 수도 있다.
도 1은 왜곡 및/또는 오버레이 에러 예측을 위한 막력 기반 유한 요소(FE) 모델을 이용하는 방법을 도시하고 있는 도면이다.
도 2는 왜곡 및/또는 오버레이 에러 예측을 위한 막력 기반 FE 모델을 이용하는 다른 방법을 도시하고 있는 도면이다.
도 3은 왜곡 및/또는 오버레이 에러 예측에 기초하는 피드포워드 제어 루프를 도시하고 있는 블록도이다.
도 4는 왜곡 및/또는 오버레이 에러 측정에 기초하는 피드백 제어 루프를 도시하고 있는 블록도이다.
도 5는 막력 왜곡 계산의 정확도를 반복적으로 향상시키기 위한 방법을 도시하고 있는 흐름도이다.
도 6은 향상된 오버레이 에러 예측을 위한 방법을 도시하고 있는 흐름도이다.
도 7은 오프라인 FE 모델 트레이닝 방법을 도시하고 있는 흐름도이다.
도 8은 오프라인 트레이닝된 모델을 이용하는 에러 예측을 도시하고 있는 도면이다.
도 9는 왜곡 및/또는 오버레이 에러 예측을 위한 막력 기반 FE 모델을 이용하는 시스템을 도시하고 있는 블록도이다.
도 10은 향상된 웨이퍼 지오메트리 유도된 오버레이 에러를 도시하고 있는 흐름도이다.
이제, 첨부 도면에 도시되어 있는 개시된 요지를 상세히 참조할 것이다.
유한 요소(FE) 모델 기반 왜곡 예측의 개발 및 사용은, Predicting distortions and overlay errors due to wafer deformation during chucking on lithography scanners, 케빈 터너(Kevin Turner) 등, Journal of Micro/Nanolithography, MEMS, and MOEMS, 8(4), 043015(2009년 10월-12월), 및 더 최근에는 Relationship between localized wafer shape changes induced by residual stress and overlay errors, 케빈 터너(Kevin Turner) 등, Journal of Micro/Nanolithography, MEMS, and MOEMS, 11, 013001(2012년)에 설명되어 있고, 이들 문헌은 모두 본 명세서에 참조로서 합체되어 있다. FE 모델 기반 왜곡 예측은 풀스케일(full-scale) 3D 웨이퍼 및 척 지오메트리 정보를 이용하고, 웨이퍼 척 고정 기구(wafer chucking mechanism)의 비선형 접촉 역학을 시뮬레이션하여, FE 모델이 웨이퍼 표면의 왜곡(예를 들어, OPD 및 IPD)의 예측을 제공하게 한다. IPD는 웨이퍼의 전체 평면내 왜곡(FE 모델에 의해 또는 몇몇 다른 방법에 의해 출력됨)을 취하고 웨이퍼 노광 중에 리소그래피 스캐너에 의해 인가된 정렬/오버레이 보정을 모방하는 10항 보정(10-term correction)과 같은 선형 보정을 그에 적용함으로써 얻어진다.
FE 모델은 또한 분석적 및 실험적 방법의 조합을 이용하여 모방될 수도 있다. 모방된 FE 모델의 개발 및 사용은 본 명세서에 그대로 참조로서 합체되어 있는 발명의 명칭이 "반도체 웨이퍼 척 고정에 기인하는 평면내 왜곡의 유한 요소 모델 기반 예측을 모방하기 위한 시스템 및 방법(System and method to emulate finite element model based prediction of in-plane distortions due to semiconductor wafer chucking)"인 피. 부카달라(P. Vukkadala) 등의 미국 특허 출원 제13/735,737호에 설명되어 있다.
현존하는 FE 모델 기반 왜곡 및 오버레이 에러 예측 방법은 다수의 경우에 프로세스 유도된 오버레이 에러에 대한 양호한 감도를 제공하지만, 이들 방법은 복잡한 응력 패턴이 웨이퍼 상에 존재하는 몇몇 실용 경우에 정확한 점대점 예측(point-by-point predictions)이 결여될 수도 있다. 본 발명의 실시예는 왜곡 및 오버레이 예측을 생성하기 위해 막력 기반 전산 역학 모델을 이용하는 시스템 및 방법을 제공함으로써 이들 단점을 극복한다. 더 구체적으로, 막력의 분포에 대한 정보가 FE 모델에 제공되어 복잡한 응력 패턴이 존재하는 경우에 더 정확한 점대점 예측을 제공한다.
본 발명의 실시예에 따르면, 막력은 응력과 두께의 곱으로서 정의된다. 막력을 사용하는 장점은 이것이 막의 응력 및 두께 편차의 모두를 설명할 수 있다는 것이다. 오버레이 용례와 관련될 수도 있는 많은 힘 편차는 국소 에칭(local etching)(막의 제거)에 기인하기 때문에, 따라서 막력이 이 영향을 포함하게 하는 것이 중요하다는 것이 주목된다. 막력의 상세한 설명은 본 명세서에 그대로 참조로서 합체되어 있는 Monitoring process- induced overlay errors through high resolution wafer geometry measurements, 케빈 터너(Kevin Turner) 등, Proceedings of SPIE, Vol. 9050, p. 905013, 2014년에 설명되어 있다.
막력은 프로세싱(예를 들어, 막 증착 등)에 기인하여 변화할 수도 있다는 것이 또한 주목된다. 따라서, 임의의 막력 변화를 결정하기 위해 웨이퍼 지오메트리 측정치를 취하는 것이 중요하다.
도 1을 참조하면, 왜곡 예측을 위한 막력 기반 유한 요소(FE: finite element) 모델(100)이 도시되어 있다. 단계 102에서, 웨이퍼 지오메트리 측정치는 제조 프로세스 단계(예를 들어, 패터닝 단계 등) 전과 후에 취해진다. 예시를 위해, 프로세스 단계 전에 취해진 지오메트리 측정치는 계층 M 측정치로서 나타내고, 프로세스 단계 후에 취해진 지오메트리 측정치는 계층 N 측정치로서 나타낸다. 몇몇 실시예에서, 지오메트리 측정치는 웨이퍼가 그 자유 상태에 있을 때 취해진다. 프로세스 단계 전과 후에 그 자유 상태에서 웨이퍼 지오메트리 측정치를 취하는 것은 프로세싱에 기인하는 웨이퍼 지오메트리의 변화가 결정되게 한다.
프로세스 단계 전후 모두에 취해진 웨이퍼 지오메트리 측정치는 이어서 단계 104에서, 웨이퍼 지오메트리 측정치에 기초하여 막력의 분포를 계산하도록 구성된 막력 분포 프로세서에 제공된다. 몇몇 실시예에서, 막력(단위 깊이당)은 막 응력과 막 두께의 곱으로서 결정되고, 전체 웨이퍼 전체에 걸친 막력의 분포가 이에 따라 계산될 수 있다. 막력을 사용하는 장점은 그 중 하나가 오버레이 에러를 유도할 수도 있는 웨이퍼 상의 국소 왜곡에 영향을 미칠 수 있는 막의 응력 및 두께 편차의 모두를 설명할 수 있다는 것이다.
다양한 방법이 막 응력을 추정하는 데 이용될 수도 있는 것으로 고려된다. 예를 들어, 스토니 방정식(Stoney's equation) 등에 표현된 것과 같은 응력/변형율 관계가 웨이퍼 지오메트리 측정치에 기초하여 막 응력을 계산하기 위해 이용될 수도 있다. 스토니 방정식은 본 명세서에 그대로 참조로서 합체되어 있는, The Tension of Metallic Films Deposited by Electrolysis, 지. 지. 스토니(G.G. Stoney), Proc. Royal Soc. London, A82, 172(1909년)에 개시되어 있다. 스토니 방정식은 막 두께(hf), 기판 두께(hs), 기판의 2축 탄성 계수()의 함수로서 막 내의 응력(σf)을 제공하는 데, 여기서 Es 및 υs는 기판의 영의 계수 및 포아송비이다.
곡률은 지오메트리 측정 도구에 의해 측정된 웨이퍼 지오메트리(정면 또는 이면 또는 웨이퍼 형상 정보)의 변화로부터 얻어질 수도 있다는 것이 주목된다. 막 두께 및 기판 두께와 같은 다른 파라미터가 또한 측정될 수도 있다. 그러나, 이들 파라미터가 즉시 이용 가능하지 않으면, 추정된 값이 대신에 사용될 수도 있다. 추정된 값이 응력 계산 중에 사용되는 경우에, 이들 파라미터에 대한 동일한 추정된 값이 FE 모델링 프로세스를 포함하여, 이하의 단계에서 사용되어야 한다.
일단, 막력의 분포가 계산되면, 이 정보는 단계 106에서 왜곡 및 오버레이 에러를 예측하기 위해 FE 모델에 제공될 수 있다. 전술된 바와 같이, FE 및/또는 모방된 FE 모델(FE 모델이라 총칭함)은 웨이퍼 변형에 기인하는 왜곡 및 오버레이 에러를 예측하는 데 사용된 비선형 모델이다. 더 구체적으로, 단계 106에 설명되어 있는 바와 같이, 웨이퍼 모델(106A)은 초기에 어떠한 응력 하에도 있지 않을 수도 있는 웨이퍼를 표현하도록 구성된다. 이 웨이퍼 모델(106A)은 웨이퍼 강성 및/또는 다른 기계적 특성을 사실적으로 표현할 수도 있다. 이후에, 단계 104에서 계산된 막력 분포가 FE 모델에 제공되고, 이 FE 모델은 웨이퍼 모델(106A)에 인가된 막력을 시뮬레이션할 수도 있어, 웨이퍼 모델(106B)을 생성한다. 이 웨이퍼 모델(106B)은 평면외 왜곡(OPD) 계산을 위해 이용될 수도 있고, 이후에 FE 모델은 웨이퍼 모델(106B)에 적용된 웨이퍼 척 고정의 영향을 시뮬레이션할 수도 있어, 시뮬레이션된 척 고정된 웨이퍼 모델(106C)을 생성한다. 이 웨이퍼 모델(106C)은 이어서 평면내 왜곡(IPD) 계산을 위해 이용될 수도 있다.
막력 기반 FE 모델은 또한 하나 초과의 프로세스 도구를 가로질러 동작하도록 구성될 수 있는 것으로 고려된다. 더 구체적으로, 도 2를 참조하면, 왜곡 예측을 위한 다른 막력 기반 FE 모델(200)이 도시되어 있다. 도면 부호 202로 표기된 방법 단계들은 일반적으로 도 1에 도시되어 있는 방법 단계들과 일치한다. 즉, 웨이퍼 지오메트리 측정치가 제1 웨이퍼 프로세스 전과 후에 취해진다. 예시를 위해, 제1 웨이퍼 프로세스 전에 취해진 웨이퍼의 지오메트리 측정치는 계층 M 측정치로서 나타내고, 제1 웨이퍼 프로세스 후에 취해진 웨이퍼의 지오메트리 측정치는 계층 N 측정치로서 나타낸다. 이후에, 막력 추정 및 왜곡 계산을 위한 방법 단계가 도 1에 도시되어 있는 이들의 대응 단계와 유사하게 수행된다. 이 방식으로, FE 모델은 제1 웨이퍼 프로세스 전과 후에 취해진 측정치에 기초하여 웨이퍼 IPD 및/또는 OPD 예측을 발생하는 것이 가능하다.
제1 웨이퍼 프로세스의 완료시에, 웨이퍼는 제1 프로세스 도구로부터 척 고정 해제될 수도 있고, 제2 웨이퍼 프로세스가 이어질 수도 있다는 것이 주목된다. FE 모델(200)은 제2 웨이퍼 프로세스 전과 후에 취해진 측정치에 기초하여 웨이퍼 IPD 및/또는 OPD 예측을 발생하기 위해 재차 사용된다. 즉, 도면 부호 204로 표기된 방법 단계들은 도 1에 도시되어 있는 방법 단계들과 일반적으로 일치한다. 예시를 위해, 제2 웨이퍼 프로세스 전에 취해진 웨이퍼의 지오메트리 측정치(즉, 제1 웨이퍼 프로세스 후에 취해진 측정치와 동일함)는 계층 N 측정치로서 나타내고, 제2 웨이퍼 프로세스 후에 취해진 웨이퍼의 지오메트리 측정치는 계층 O 측정치로서 나타낸다. 이후에, 막력 추정 및 왜곡 계산을 위한 방법 단계가 도 1에 도시되어 있는 이들의 대응 단계와 유사하게 수행된다.
이 시점에, 2개의 세트의 IPD 예측 및/또는 2개의 세트의 OPD 예측이 얻어질 수도 있다. 부가의 단계 206이 단계 202 및 204에서 제공된 예측에 기초하여 IPD 예측 및/또는 OPD 예측을 통합하는 데 이용될 수도 있다. 예를 들어, 통합된 IPD 예측이 단계 202에 의해 제공된 IPD 예측과 단계 204에 의해 제공된 IPD 예측 사이의 차이로서 계산될 수도 있다. 유사하게, 통합된 OPD 예측은 단계 202에 의해 제공된 OPD 예측과 단계 204에 의해 제공된 OPD 예측 사이의 차이로서 계산될 수도 있다.
예측이 단일의 프로세스 단계(예를 들어, 도 1) 또는 다수의 프로세스 단계(예를 들어, 도 2) 전과 후에 취해진 웨이퍼 지오메트리 측정치에 기초하여 발생되는지 여부에 무관하게, 예측 결과는 그 동안에 웨이퍼가 평탄하게 척 고정되는 후속의 프로세스(예를 들어, 리소그래피 프로세스)에서 발생할 수도 있는 웨이퍼 왜곡 및/또는 오버레이 에러를 예측하는 데 이용될 수 있는 것으로 고려된다. 이러한 예측을 행하는 능력은 반도체 제조 중에 발생할 수도 있는 오버레이 에러의 모니터링 및/또는 제어와 같은, 다양한 하류측 용례에서 고평가될 수도 있다.
더 구체적으로, 오버레이 에러는 반도체 제조의 상이한 스테이지에 사용된 임의의 패턴들 사이의 오정렬이다. 리소그래피 프로세스 중에, 예를 들어, 웨이퍼는 힘을 사용하여 진공 또는 정전척 상에 유지된다. 웨이퍼가 이러한 방식으로 유지될 때, 웨이퍼의 형상은 그 자유 상태에서 웨이퍼에 비교하여 변화한다. 웨이퍼 지오메트리 변화와 척 고정의 조합은 프로세스 단계(M, N) 사이에 오버레이 에러를 유발한다.
이제, 도 3을 참조하면, 피드포워드 루프(304)를 이용하여 제어된 프로세스 도구(302)(리소그래피 스캐너와 같은)가 도시되어 있다. 일 실시예에서, 하나 이상의 이전의 프로세스 단계로부터의 측정치가 취해져서 전술된 바와 같이 IPD 예측을 위해 이용된 FE 모델에 공급된다. FE 모델에 의해 발생된 IPD 예측은 이어서 발생하는 것으로 예측되는 잠재적인 오정렬을 최소화하기 위해 리소그래피 프로세스 중에 웨이퍼를 정렬하도록 요구되는 보정을 계산하기 위해 프로세서에 제공된다. 이 방식으로 계산된 보정값은 리소그래피 프로세스 전에 리소그래피 스캐너(302)에 제공될 수 있고, 잠재적인 오정렬 및 오버레이 에러가 완화될 수 있다.
게다가, 오버레이 에러는 프로세스 도구의 성능을 향상시키기 위해 피드백 루프에서 또한 사용될 수 있다. 도 4는 이러한 피드백 루프(404)를 이용하는 프로세스 도구(402)의 블록도를 도시하고 있다. 더 구체적으로, 측정치는 프로세스 도구(402)에 의한 웨이퍼의 핸들링 전후의 모두에 취해진다. 이들 측정치는 전술된 바와 같이 IPD 측정을 위해 이용된 FE 모델에 의해 프로세싱된다. FE 모델에 의해 발생된 측정된 IPD는 이어서 피드백 루프에 제공된 IPD가 최소화될 때까지 프로세스 도구(402)를 반복적으로 조정하기 위해 프로세스 도구(402)로 재차 제공된다.
전술된 피드포워드 및 피드백 제어 루프는 단지 예시적인 것으로 고려된다. 웨이퍼 왜곡의 효율적인 예측/측정을 제공하는 능력은 본 발명의 사상 및 범주로부터 벗어나지 않고 다양한 하류측 프로세스 도구에 유익할 수도 있다.
IPD/오버레이를 예측하기 위한 FE 모델은 FE 모델로 공급된 막력(응력과 두께의 곱) 분포의 정확도에 의존한다는 것이 또한 주목된다. 전술된 바와 같이, 막력은 스토니 방정식 등과 같은 분석적 모델을 사용하여 측정된 지오메트리 데이터로부터 단계 104에서 추정/계산될 수 있다. 이러한 분석적 방법에 의해 제공된 정확도는 더 향상될 수도 있는 것이 고려된다.
일 실시예에서, 예를 들어, 반복적인 접근법이 측정된 웨이퍼 지오메트리 데이터로부터 막력 분포의 정확도를 향상시키도록 이용된다. 이 반복적인 접근법은 또한 큰 변형을 갖는 웨이퍼에 대한 막력을 계산하는 데 사용될 수도 있다.
이제, 도 5를 참조하면, 막력 분포 계산의 정확도를 반복적으로 향상시키기 위한 방법(500)이 도시되어 있다. 도면에 도시되어 있는 바와 같이, 막력 분포의 초기 계산이 단계 502에서 수행된다. 막력 분포의 이 초기 계산은 전술된 단계 104와 유사한 방식으로(예를 들어, 스토니 방정식 등에 기초하여) 계산될 수도 있다. 이후에, 초기 막력 분포는 웨이퍼 및 막 두께 데이터 및 탄성 특성과 함께, 단계 504에서 FE 모델을 구성하는 데 이용되고, 이 방식으로 구성된 FE 모델은 단계 506에서 그 자유 상태에서 웨이퍼의 형상을 계산하는 데 이용될 수 있다. FE 모델을 사용하여 계산된 웨이퍼의 형상은 이어서 단계 508에서 측정된 웨이퍼 형상 데이터에 비교된다. 단계 510에서, 계산된 형상 데이터와 측정된 형상 데이터 사이의 차이(즉, 에러)가 충분히 작은(즉, 사전결정된 임계치 미만) 것으로 결정되면, 막력 분포 계산은 단계 512에서 완료되고, 결정된 막력 분포는 왜곡 및 오버레이 에러 예측을 위해 단계 106으로의 입력으로서 이용된다. 다른 한편으로, 단계 510에서, 계산된 형상 데이터와 측정된 형상 데이터 사이의 차이(즉, 에러)가 충분히 작지 않은 것으로 결정되면, 추가의 향상이 요구된다.
단계 514에 지시되어 있는 바와 같이, 새로운 막력 분포가 계산되고 방법(500)은 단계 504로부터 재차 반복된다. 다양한 방법이 본 발명의 사상 및 범주로부터 벗어나지 않고 새로운 막력 분포를 계산하고 그리고/또는 최적화하는 데 이용될 수 있는 것이 고려된다. 예를 들어, 준 뉴턴법(quasi-Newton method) 등이 이 계산 프로세스를 수행하는 데 적합할 수도 있다.
막력 분포 계산(즉, FE 모델로의 입력)의 정확도를 향상시키는 것에 추가하여, 예측 정확도를 향상시키기 위한 노고시에, 다른 향상은 FE 모델의 연산 효율을 더 향상시키는 것에 관련될 수도 있는 것이 또한 고려된다. 일 실시예에서, FE 모델의 연산 효율은 2개의 스테이지: 오프라인 FE 모델 트레이닝 스테이지 및 온라인 IPD 에러 예측 스테이지에서 동작을 수행함으로써 향상된다.
도 6을 참조하면, 오프라인 트레이닝 스테이지에서, 선택된 또는 시스템 발생된 기저 힘 분포맵의 세트(단계 602)가 대응 오버레이 에러 이미지를 얻기 위해 FE 모델에 입력된다(단계 604). 이들 기저 오버레이 에러 이미지는 이어서 데이터베이스에 저장될 수도 있다(단계 606). 웨이퍼 표면 특성에 따라, 상이한 기저 이미지가 가장 효율적인 이미지 표현을 얻는 데 사용될 수 있다. 예를 들어, 더 평활한 웨이퍼 표면에 대해, 제르니케 기저 이미지가 사용될 수 있고, 반면에 강한 주기적인 패턴을 갖는 웨이퍼 표면에 대해, 코사인 기저 이미지가 이용될 수 있다. 제르니케 변환 및/또는 코사인 변환으로부터 얻어진 기저 이미지는 실제 이미지이고 따라서 힘 분포맵의 분해를 위해 양호하게 적합된다는 것이 주목된다.
이후에, 도 7 및 도 8에 도시되어 있는 온라인 IPD 에러 예측 스테이지에서, 웨이퍼의 힘 분포(또한 응력맵이라 칭할 수도 있음)(802)가 계산된(단계 702) 후에, 힘 분포(802)는 제르니케 계수(Zernike coefficients)를 위한 선형 방정식을 풀이함으로써 또는 코사인 계수를 위한 코사인 변환을 수행함으로써 기저 힘 분포맵(804)의 선형 합으로 신속하게 분해될 수 있다(단계 704). 이들 주 기저 이미지로부터의 대응 오버레이 에러 이미지(806)는 데이터베이스로부터 검색되고(단계 706), 이들의 진폭에 따라 스케일링될 수 있다. 이들 오버레이 에러 이미지(806)는 이어서 합성되어(예를 들어, 축적됨) 완전한 오버레이 에러 예측 이미지(808)를 형성할 수 있다(단계 708).
3개의 요구된 동작: (1) 하드 디스크로부터의 이미지 검색, (2) 이미지 스케일링 및 (3) 이미지 축적이 매우 효율적으로 수행될 수 있기 때문에, 이 온라인 IPD 에러 예측 프로세스는 온라인 칩 생성에 의해 요구된 처리량에서 정확한 오버레이 에러 예측을 제공하기 위해 실행 시간을 상당히 감소시킬 수 있다는 것이 주목된다.
이 2단 프로세스의 다른 장점은 리트레이닝이 오프라인으로 수행될 수 있고 온라인 IPD 에러 예측 프로세스가 오버레이 에러 이미지 데이터베이스를 간단히 업데이트함으로써 업데이트될 수 있다는 것이다. 향상이 이루어질 때마다 리트레이닝이 수행될 수도 있고(예를 들어, 새로운 또는 향상된 FE 모델을 사용하여), 새로운 FE 모델을 이용하여 발생된 오버레이 에러 이미지 데이터베이스가 신속하게 업데이트될 수 있고, 향상은 온라인 에러 예측 스테이지에서 반영될 수 있다. 이 방식으로, 어떠한 소프트웨어/하드웨어 변화도 요구되지 않고, 데이터베이스 업데이트는 개발된 새로운 FE 모델을 통해 선택된 기저 이미지를 송신함으로써 병렬로 온라인으로 용이하게 수행될 수 있다.
도 9는 전술된 바와 같이 왜곡 및 오버레이 에러 예측을 위한 막력 기반 FE 모델을 이용하는 시스템(900)을 도시하고 있는 블록도이다. 막력 기반 FE 모델 예측 프로세서(904)는 자립형 프로세싱 디바이스로서 또는 웨이퍼 지오메트리 측정 도구(902)의 매립형/일체형 구성요소로서 구현될 수도 있는 것이 고려된다. 웨이퍼 지오메트리 측정 도구(902)는 미리 정해진 웨이퍼의 지오메트리를 모니터링하고 왜곡 및 오버레이 에러 예측을 이용하여, 이들에 한정되는 것은 아니지만 리소그래피 포커스 제어, CMP, 뿐만 아니라 다른 반도체 프로세스 제어 스캐너 보정을 포함하여, 다양한 프로세스 도구(906)를 제어할 수도 있다.
부가의/대안적인 프로세스가 또한 웨이퍼 지오메트리 유도된 오버레이 에러를 예측/측정하는 데 이용될 수도 있다는 것이 또한 고려된다. 일 실시예에서, 예를 들어, 웨이퍼 지오메트리 유도된 오버레이 에러 예측은 더 많은 웨이퍼 형상 및 두께 성분을 고려함으로써 예측/측정될 수 있다. 더 구체적으로, 통상의 오버레이 에러 예측은 먼저 얻어진 2개의 형상맵으로부터 차이맵을 계산하고, 이어서 이 형상 차이맵으로부터의 X 및 Y 기울기 성분이 오버레이 에러를 예측하는 데 사용된다. X 및 Y 방향에서 오버레이 에러는 형상 변화 나머지의 X 및 Y 기울기 성분(SSCRx, SSCRy)으로부터 각각 계산될 수도 있다.
형상 변화 나머지의 기울기 성분 또는 SSCR은 그 개시내용이 본 명세서에 그대로 참조로서 합체되어 있는 미국 특허 출원 공개 제2013/0089935호에 규정되어 있다는 것이 주목된다. 용어 "나머지"는 여기서 선형 성분의 제거를 칭한다. 더 구체적으로, SSCR에 대해, 나머지는 미국 특허 출원 공개 제2013/0089935호에 설명된 보정 기술과 같은 선형 보정의 적용을 칭한다.
상기 식은 단지 일 방향에서 각각의 형상 기울기 성분의 동일 방향의 오버레이 에러 성분에 대한 기여를 표현한다는 것이 주목된다. 그러나, 플레이트 역학(웨이퍼가 플레이트와 같이 변형함)에 따르면, 직교 방향에서 변형들 사이에 결합이 존재할 수 있다. 따라서, 오버레이 에러 예측의 정확도 및 적용 가능성은 고차 미분 성분 및 간단한 웨이퍼 굴곡부 성분의 제거의 포함에 의해 더 향상될 수 있는 것으로 고려된다. 구체적으로, 이들 성분은 이들 성분의 선형 조합 또는 이들 성분의 비선형 조합의 형태로 오버레이 에러 예측기를 구성하는 데 사용될 수 있다. 이 향상된 웨이퍼 지오메트리 유도된 오버레이 에러 예측 방법은 도 10에 도시되어 있고, 다수의 상이한 구성이 예측기 복잡성 요구에 따라 구성될 수 있다.
도 10에 도시되어 있는 바와 같이, 단계 1002에서, 웨이퍼가 프로세스 도구에 의해 프로세싱되기 전과 후에 웨이퍼 지오메트리 및 두께 데이터가 취득된다. 차이맵(즉, 웨이퍼 지오메트리 및 두께의 변화)이 단계 1004에서 계산된다. 이후에, 기울기, 곡률 및 다른 고차 미분 성분 및 형상 및 두께 차이맵의 굴곡부 제거된 성분이 단계 1006에서 추출될 수 있다. 이들 부가의 성분은 향상된 오버레이 에러 예측기를 구성하기 위해 단계 1008에서 고려된다. 예를 들어, 일 예시적인 오버레이 에러 예측기는 이하와 같이 구성될 수 있다.
새로운 성분 CSCx 및 CSCy가 X 및 Y 방향 각각에서의 형상 변화 성분의 곡률인 경우에, SOSCR은 2차 형상 변화 나머지 성분(예를 들어, 완전한 형상으로부터의 2차 형상 제거)이고, 10개의 계수(axx 내지 cyy)는 가중 계수이다. 이들 향상된 웨이퍼 지오메트리 유도된 오버레이 에러 예측기에서, 더 많은 형상 차이 성분의 합체에 추가하여, X 또는 Y의 일 방향에서 얻어진 형상 성분이 또한 그 직교 방향(Y 또는 X)에서 예측의 기여를 제공하는 데 사용된다. 오버레이 에러의 향상된 예측 정확도가 이들 웨이퍼 형상 성분의 합체의 결과로서 얻어질 수 있다.
상기에 규정된 예시적인 오버레이 에러 예측기에서, 예측된 오버레이 에러는 형상 성분의 선형 조합이고, 모든 가중 계수는 이미지 공간 범위를 가로질러 일정하다는 것이 주목된다. 오버레이 에러 예측기는 또한 이들 형상 성분의 선형 및 비선형 함수의 가중된 합으로서 구성될 수 있고, axx(x,y) 내지 cxx(x,y)와 같은 더 일반적인 공간 가중 패턴이 오버레이 에러의 예측 정확도의 효과적인 추가의 향상을 제공하도록 발견되어 있는 데, 이는 형상 성분의 상이한 공간 및 크기 기여가 오버레이 에러 형성 메커니즘의 오버레이 에러의 공간 변형 및 비선형 거동을 보상하는 것을 돕기 때문이라는 것이 고려된다. 일정한 또는 가변 가중 계수를 구현해야 하는지 여부는 설계 선택사항일 수도 있고, 특정 구현예는 본 발명의 사상 및 범주로부터 벗어나지 않고 변동될 수도 있다는 것이 이해된다.
2개의 웨이퍼 프로세싱 스테이지로부터 발생하는 동일한 공간 위치에서 웨이퍼 두께 공간 편차 및 두께 차이로부터의 기여와 같은 부가의 성분이 또한 오버레이 에러 예측을 더 향상시키기 위해 고려될 수도 있다는 것이 또한 이해된다. 이들 두께 편차는 웨이퍼 척 고정 프로세스를 더 양호하게 설명하고 상이한 웨이퍼 제조 사용 경우에 오버레이 에러 예측의 정확도 및 커버리지 범위를 향상시키기 위해 향상된 오버레이 에러 예측기 내의 다양한 형상 변동 성분과 함께 동작하도록 이용될 수 있다. 상기에 구체적으로 언급되지 않은 다양한 다른 성분이 또한 향상된 오버레이 에러 예측에 포함될 수도 있는 것으로 고려된다.
상기 예의 일부는 리소그래피 도구를 참조하였지만, 본 발명에 따른 시스템 및 방법은 본 발명의 사상 및 범주로부터 벗어나지 않고 포커스 에러 제어로부터 또한 이익을 얻을 수도 있는 다른 유형의 프로세스 도구에 적용 가능한 것으로 고려된다. 게다가, 본 발명의 실시예에 따른 막력 기반 FE 모델은 또한 포커스 에러(예를 들어, 디포커스) 등과 같은 다른 에러를 예측하도록 구성될 수도 있다. 더욱이, 본 명세서에 사용된 용어 웨이퍼는 집적 회로 및 다른 디바이스의 제조에 사용된 반도체 재료의 얇은 슬라이스, 뿐만 아니라 자기 디스크 기판, 게이지 블록 등과 같은 다른 얇은 연마된 플레이트를 포함할 수도 있다.
개시된 방법은 하나 이상의 프로세서에 의해, 단일의 제조 디바이스를 통해, 및/또는 다수의 제조 디바이스를 통해 실행된 명령의 세트로서 다양한 웨이퍼 지오메트리 측정 도구에서 구현될 수도 있다. 또한, 개시된 방법의 단계의 특정 순서 또는 계층은 예시적인 접근법의 예이다. 설계 선호도에 기초하여, 방법의 단계의 특정 순서 또는 계층은 본 발명의 범주 및 사상 내에 남아 있으면서 재배열될 수 있다는 것이 이해된다. 첨부된 방법 청구항은 샘플 순서로 다양한 단계의 요소를 제시하고 있고, 제시된 특정 순서 또는 계층에 반드시 한정되도록 의도된 것은 아니다.
본 발명의 시스템 및 방법 및 다수의 그 수반하는 장점은 상기 설명에 의해 이해될 수 있을 것으로 고려되고, 개시된 요지로부터 벗어나지 않고 또는 모든 그 실질적인 장점을 희생시키지 않고, 구성요소의 형태, 구성 및 배열에 있어서 다양한 변화가 이루어질 수도 있다는 것이 이해될 수 있을 것이다. 설명된 형태는 단지 예시적인 것이다.

Claims (20)

  1. 방법에 있어서,
    웨이퍼가 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 웨이퍼의 형상 및 두께 맵을 취득하는 단계;
    상기 웨이퍼가 상기 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 취득된 상기 웨이퍼의 형상 및 두께 맵에 기초하여 형상 및 두께 차이 맵을 계산하는 단계;
    상기 형상 및 두께 차이 맵으로부터 기울기, 곡률 및 적어도 하나의 고차 미분 성분을 추출하는 단계;
    상기 형상 및 두께 차이 맵으로부터의 기울기, 곡률 및 적어도 하나의 고차 미분 성분에 적어도 부분적으로 기초하여 상기 웨이퍼 프로세스 도구에 의해 유도된 오버레이 에러를 계산하는 단계 - 상기 곡률은 X 방향으로의 웨이퍼 형상 변화의 곡률인 CSCx 및 Y 방향으로의 웨이퍼 형상 변화의 곡률인 CSCy를 포함함 - ; 및
    상기 웨이퍼 프로세스 도구에 의해 유도된, 상기 계산된 오버레이 에러에 기초하여 상기 웨이퍼 프로세스 도구를 조정하는 단계를 포함하는 방법.
  2. 방법에 있어서,
    웨이퍼가 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 웨이퍼의 형상 및 두께 맵을 취득하는 단계;
    상기 웨이퍼가 상기 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 취득된 상기 웨이퍼의 형상 및 두께 맵에 기초하여 형상 및 두께 차이 맵을 계산하는 단계;
    상기 형상 및 두께 차이 맵으로부터 기울기, 곡률 및 적어도 하나의 고차 미분 성분을 추출하는 단계; 및
    상기 형상 및 두께 차이 맵으로부터의 기울기, 곡률 및 적어도 하나의 고차 미분 성분에 적어도 부분적으로 기초하여 상기 웨이퍼 프로세스 도구에 의해 유도된 오버레이 에러를 계산하는 단계를 포함하고, 상기 곡률은 X 방향으로의 웨이퍼 형상 변화의 곡률인 CSCx 및 Y 방향으로의 웨이퍼 형상 변화의 곡률인 CSCy를 포함하는 것인, 방법.
  3. 제2항에 있어서, 상기 웨이퍼 프로세스 도구에 의해 X 방향으로 유도된 오버레이 에러 및 상기 웨이퍼 프로세스 도구에 의해 Y 방향으로 유도된 오버레이 에러는,
    X 방향으로의 형상 변화 나머지의 기울기인 SSCRx;
    Y 방향으로의 형상 변화 나머지의 기울기인 SSCRy;
    X 방향으로의 웨이퍼 형상 변화의 곡률인 CSCx;
    Y 방향으로의 웨이퍼 형상 변화의 곡률인 CSCy; 및
    2차 형상 변화 나머지 성분인 SOSCR에 기초하여 계산되는 것인, 방법.
  4. 제3항에 있어서, 상기 웨이퍼 프로세스 도구에 의해 X 방향으로 유도된 오버레이 에러 및 상기 웨이퍼 프로세스 도구에 의해 Y 방향으로 유도된 오버레이 에러는,

    로 계산되고, 여기서 계수 axx 내지 cyy는 가중 계수인 것인, 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 계산된 오버레이 에러에 기초하여 상기 웨이퍼 프로세스 도구를 조정하는 단계는, 상기 계산된 오버레이 에러와 측정된 오버레이 에러 사이의 차이가 사전결정된 임계치 미만일 때까지 반복적으로 조정되는 것인, 방법.
  7. 제4항에 있어서, 상기 계수 axx 내지 cyy 중 적어도 일부는 일정한(constant) 가중 계수인 것인, 방법.
  8. 제4항에 있어서, 상기 계수 axx 내지 cyy 중 적어도 일부는 가변 가중 계수인 것인, 방법.
  9. 제4항에 있어서,
    상기 오버레이 에러 예측을 향상시키기 위해, 공간 위치에서 웨이퍼 두께 공간 편차 및 두께 차이 중 적어도 하나를 사용하는 단계를 더 포함하는, 방법.
  10. 시스템에 있어서,
    웨이퍼가 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 상기 웨이퍼의 형상 및 두께 맵을 취득하도록 구성된 지오메트리 측정 도구; 및
    프로세서를 포함하고, 상기 프로세서는,
    상기 웨이퍼가 상기 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 취득된 상기 웨이퍼의 형상 및 두께 맵에 기초하여 형상 및 두께 차이 맵을 계산하고,
    상기 형상 및 두께 차이 맵으로부터 기울기, 곡률 및 적어도 하나의 고차 미분 성분을 추출하고,
    상기 형상 및 두께 차이 맵으로부터의 기울기, 곡률 및 적어도 하나의 고차 미분 성분에 적어도 부분적으로 기초하여 상기 웨이퍼 프로세스 도구에 의해 유도된 오버레이 에러를 계산하고 - 상기 곡률은 X 방향으로의 웨이퍼 형상 변화의 곡률인 CSCx 및 Y 방향으로의 웨이퍼 형상 변화의 곡률인 CSCy를 포함함 -,
    상기 웨이퍼 프로세스 도구에 의해 유도된, 상기 계산된 오버레이 에러에 기초하여 상기 웨이퍼 프로세스 도구를 조정하도록 구성된 것인, 시스템.
  11. 시스템에 있어서,
    웨이퍼가 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 상기 웨이퍼의 형상 및 두께 맵을 취득하도록 구성된 지오메트리 측정 도구; 및
    프로세서를 포함하고, 상기 프로세서는,
    상기 웨이퍼가 상기 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 취득된 상기 웨이퍼의 형상 및 두께 맵에 기초하여 형상 및 두께 차이 맵을 계산하고,
    상기 형상 및 두께 차이 맵으로부터 기울기, 곡률 및 적어도 하나의 고차 미분 성분을 추출하고,
    상기 형상 및 두께 차이 맵으로부터의 기울기, 곡률 및 적어도 하나의 고차 미분 성분에 적어도 부분적으로 기초하여 상기 웨이퍼 프로세스 도구에 의해 유도된 오버레이 에러를 계산하도록 구성되고, 상기 곡률은 X 방향으로의 웨이퍼 형상 변화의 곡률인 CSCx 및 Y 방향으로의 웨이퍼 형상 변화의 곡률인 CSCy를 포함하는 것인, 시스템.
  12. 제11항에 있어서, 상기 웨이퍼 프로세스 도구에 의해 X 방향으로 유도된 오버레이 에러 및 상기 웨이퍼 프로세스 도구에 의해 Y 방향으로 유도된 오버레이 에러는,
    X 방향으로의 형상 변화 나머지의 기울기인 SSCRx;
    Y 방향으로의 형상 변화 나머지의 기울기인 SSCRy;
    X 방향으로의 웨이퍼 형상 변화의 곡률인 CSCx;
    Y 방향으로의 웨이퍼 형상 변화의 곡률인 CSCy; 및
    2차 형상 변화 나머지 성분인 SOSCR에 기초하여 상기 프로세서에 의해 계산되는 것인, 시스템.
  13. 제12항에 있어서, 상기 웨이퍼 프로세스 도구에 의해 X 방향으로 유도된 오버레이 에러 및 상기 웨이퍼 프로세스 도구에 의해 Y 방향으로 유도된 오버레이 에러는,

    로 계산되고, 여기서 계수 axx 내지 cyy는 가중 계수인 것인, 시스템.
  14. 제13항에 있어서, 상기 계수 axx 내지 cyy 중 적어도 일부는 일정한 가중 계수인 것인, 시스템.
  15. 제14항에 있어서, 상기 계수 axx 내지 cyy 중 적어도 일부는 가변 가중 계수인 것인, 시스템.
  16. 시스템에 있어서,
    프로세서를 포함하고, 상기 프로세서는,
    웨이퍼가 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 지오메트리 측정 툴로부터 상기 웨이퍼의 형상 및 두께 맵을 수신하고,
    상기 웨이퍼가 상기 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 취득된 상기 웨이퍼의 형상 및 두께 맵에 기초하여 형상 및 두께 차이 맵 계산하고,
    상기 형상 및 두께 차이 맵으로부터 기울기, 곡률 및 적어도 하나의 고차 미분 성분을 추출하고,
    상기 형상 및 두께 차이 맵으로부터의 기울기, 곡률 및 적어도 하나의 고차 미분 성분에 적어도 부분적으로 기초하여 상기 웨이퍼 프로세스 도구에 의해 유도된 오버레이 에러를 계산하고 - 상기 곡률은 X 방향으로의 웨이퍼 형상 변화의 곡률인 CSCx 및 Y 방향으로의 웨이퍼 형상 변화의 곡률인 CSCy를 포함함 -,
    상기 웨이퍼 프로세스 도구에 의해 유도된, 상기 계산된 오버레이 에러에 기초하여 상기 웨이퍼 프로세스 도구를 조정하도록 구성된 것인, 시스템.
  17. 시스템에 있어서,
    프로세서를 포함하고, 상기 프로세서는,
    웨이퍼가 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 지오메트리 측정 툴로부터 상기 웨이퍼의 형상 및 두께 맵을 수신하고,
    상기 웨이퍼가 상기 웨이퍼 프로세스 도구에 의해 프로세싱되기 전과 후에 취득된 상기 웨이퍼의 형상 및 두께 맵에 기초하여 형상 및 두께 차이 맵 계산하고,
    상기 형상 및 두께 차이 맵으로부터 기울기, 곡률 및 적어도 하나의 고차 미분 성분을 추출하고,
    상기 형상 및 두께 차이 맵으로부터의 기울기, 곡률 및 적어도 하나의 고차 미분 성분에 적어도 부분적으로 기초하여 상기 웨이퍼 프로세스 도구에 의해 유도된 오버레이 에러를 계산하도록 구성되고, 상기 곡률은 X 방향으로의 웨이퍼 형상 변화의 곡률인 CSCx 및 Y 방향으로의 웨이퍼 형상 변화의 곡률인 CSCy를 포함하는 것인, 시스템.
  18. 제17항에 있어서, 상기 웨이퍼 프로세스 도구에 의해 X 방향으로 유도된 오버레이 에러 및 상기 웨이퍼 프로세스 도구에 의해 Y 방향으로 유도된 오버레이 에러는,
    X 방향으로의 형상 변화 나머지의 기울기인 SSCRx;
    Y 방향으로의 형상 변화 나머지의 기울기인 SSCRy;
    X 방향으로의 웨이퍼 형상 변화의 곡률인 CSCx;
    Y 방향으로의 웨이퍼 형상 변화의 곡률인 CSCy; 및
    2차 형상 변화 나머지 성분인 SOSCR에 기초하여 상기 프로세서에 의해 계산되는 것인, 시스템.
  19. 제18항에 있어서, 상기 웨이퍼 프로세스 도구에 의해 X 방향으로 유도된 오버레이 에러 및 상기 웨이퍼 프로세스 도구에 의해 Y 방향으로 유도된 오버레이 에러는,

    로 계산되고, 여기서 계수 axx 내지 cyy는 가중 계수인 것인, 시스템.
  20. 제19항에 있어서, 상기 계수 axx 내지 cyy는 일정한 가중 계수 또는 가변 가중 계수인 것인, 시스템.
KR1020207012413A 2013-10-29 2014-10-29 프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정 KR102579588B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201361897208P 2013-10-29 2013-10-29
US61/897,208 2013-10-29
US14/490,408 US10401279B2 (en) 2013-10-29 2014-09-18 Process-induced distortion prediction and feedforward and feedback correction of overlay errors
US14/490,408 2014-09-18
PCT/US2014/062992 WO2015066232A1 (en) 2013-10-29 2014-10-29 Process-induced distortion prediction and feedforward and feedback correction of overlay errors
KR1020167014156A KR102120523B1 (ko) 2013-10-29 2014-10-29 프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020167014156A Division KR102120523B1 (ko) 2013-10-29 2014-10-29 프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정

Publications (2)

Publication Number Publication Date
KR20200047791A KR20200047791A (ko) 2020-05-07
KR102579588B1 true KR102579588B1 (ko) 2023-09-15

Family

ID=52996332

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020207012413A KR102579588B1 (ko) 2013-10-29 2014-10-29 프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정
KR1020167014156A KR102120523B1 (ko) 2013-10-29 2014-10-29 프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020167014156A KR102120523B1 (ko) 2013-10-29 2014-10-29 프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정

Country Status (6)

Country Link
US (2) US10401279B2 (ko)
EP (1) EP3063785B1 (ko)
JP (1) JP6509212B2 (ko)
KR (2) KR102579588B1 (ko)
TW (1) TWI632627B (ko)
WO (1) WO2015066232A1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029810B2 (en) * 2013-05-29 2015-05-12 Kla-Tencor Corporation Using wafer geometry to improve scanner correction effectiveness for overlay control
US10401279B2 (en) * 2013-10-29 2019-09-03 Kla-Tencor Corporation Process-induced distortion prediction and feedforward and feedback correction of overlay errors
CN105849643B (zh) 2013-12-17 2019-07-19 Asml荷兰有限公司 良品率估计和控制
US10024654B2 (en) 2015-04-06 2018-07-17 Kla-Tencor Corporation Method and system for determining in-plane distortions in a substrate
US9779202B2 (en) * 2015-06-22 2017-10-03 Kla-Tencor Corporation Process-induced asymmetry detection, quantification, and control using patterned wafer geometry measurements
NL2017860B1 (en) * 2015-12-07 2017-07-27 Ultratech Inc Systems and methods of characterizing process-induced wafer shape for process control using cgs interferometry
US20170199511A1 (en) * 2016-01-12 2017-07-13 Globalfoundries Inc. Signal detection metholodogy for fabrication control
KR102429940B1 (ko) * 2016-07-12 2022-08-08 가부시키가이샤 니콘 적층 기판 제조 방법, 적층 기판 제조 장치, 적층 기판 제조 시스템, 및 기판 처리 장치
EP3290911A1 (en) * 2016-09-02 2018-03-07 ASML Netherlands B.V. Method and system to monitor a process apparatus
US10475712B2 (en) 2016-09-30 2019-11-12 Kla-Tencor Corporation System and method for process-induced distortion prediction during wafer deposition
KR101861121B1 (ko) * 2016-11-21 2018-06-29 주식회사 오로스테크놀로지 웨이퍼 지오메트리 메트릭 측정을 위한 부구경 스티칭 방법
KR102485767B1 (ko) * 2017-02-22 2023-01-09 에이에스엠엘 네델란즈 비.브이. 전산 계측
JP2018159875A (ja) 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置の製造システム及び半導体装置の製造方法
US10190216B1 (en) * 2017-07-25 2019-01-29 Lam Research Corporation Showerhead tilt mechanism
KR102416276B1 (ko) 2017-09-22 2022-07-05 에이에스엠엘 네델란즈 비.브이. 패터닝 프로세스 파라미터를 결정하는 방법
EP3531207A1 (en) * 2018-02-27 2019-08-28 ASML Netherlands B.V. Alignment mark positioning in a lithographic process
US11164768B2 (en) 2018-04-27 2021-11-02 Kla Corporation Process-induced displacement characterization during semiconductor production
KR102558635B1 (ko) * 2018-08-03 2023-07-21 도쿄엘렉트론가부시키가이샤 반도체 웨이퍼의 국부적인 왜곡의 결정에 기초한 전역적인 웨이퍼 왜곡의 개선
US11300889B2 (en) * 2018-08-22 2022-04-12 Asml Netherlands B.V. Metrology apparatus
JP2020060666A (ja) 2018-10-10 2020-04-16 キオクシア株式会社 マスクパターン補正システム、及び該補正システムを利用する半導体製造方法
US11036147B2 (en) * 2019-03-20 2021-06-15 Kla Corporation System and method for converting backside surface roughness to frontside overlay
US11693386B2 (en) 2019-08-27 2023-07-04 Samsung Eleotronics Co., Ltd. Method and electronic device for guiding semiconductor manufacturing process
CN113644017A (zh) * 2020-04-27 2021-11-12 上海新昇半导体科技有限公司 一种对晶圆进行定位的方法和半导体制造设备
CN114075650A (zh) * 2020-08-18 2022-02-22 群创光电股份有限公司 曲面基板的镀膜装置及其镀膜方法
US11829077B2 (en) * 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
CN113283162B (zh) * 2021-04-30 2022-10-28 晋城鸿智纳米光机电研究院有限公司 塑料光学镜片面形误差预测方法、电子装置及存储介质
TWI788873B (zh) * 2021-06-08 2023-01-01 逢甲大學 多層薄膜界面應力與殘留應力之量測方法及裝置
US11782411B2 (en) * 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool
US20230030116A1 (en) * 2021-07-28 2023-02-02 Kla Corporation System and method for optimizing through silicon via overlay
TWI772213B (zh) * 2021-10-27 2022-07-21 逢甲大學 用於檢測12吋晶圓之表面輪廓和薄膜殘留應力之系統
CN114077167B (zh) * 2021-11-26 2024-03-08 上海华力集成电路制造有限公司 一种改善因晶圆形变引起的套刻精度变差的曝光方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004501355A (ja) * 2000-04-27 2004-01-15 カリフォルニア　インスティテュート　オブ　テクノロジー 基板上に形成されたライン構造の応力界と特性のリアルタイム評価
JP2004207703A (ja) * 2002-12-06 2004-07-22 Tokyo Electron Ltd プロセス制御システム及びプロセス制御方法
JP2013521659A (ja) * 2010-03-04 2013-06-10 ケーエルエー−テンカー コーポレイション ウェーハ縁部（エッジ）特徴の検出および定量化のためのシステムおよび方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737208B1 (en) 2001-12-17 2004-05-18 Advanced Micro Devices, Inc. Method and apparatus for controlling photolithography overlay registration incorporating feedforward overlay information
US7047095B2 (en) * 2002-12-06 2006-05-16 Tokyo Electron Limited Process control system and process control method
EP1496397A1 (en) 2003-07-11 2005-01-12 ASML Netherlands B.V. Method and system for feedforward overlay correction of pattern induced distortion and displacement, and lithographic projection apparatus using such a method and system
US6949007B1 (en) * 2004-08-31 2005-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for multi-stage process control in film removal
US7418353B2 (en) 2004-10-12 2008-08-26 Wisconsin Alumni Research Foundation Determining film stress from substrate shape using finite element procedures
US7712068B2 (en) 2006-02-17 2010-05-04 Zhuoxiang Ren Computation of electrical properties of an IC layout
US7842442B2 (en) * 2006-08-31 2010-11-30 Advanced Micro Devices, Inc. Method and system for reducing overlay errors within exposure fields by APC control strategies
US7805258B2 (en) 2007-02-16 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for film stress and curvature gradient mapping for screening problematic wafers
US8175831B2 (en) 2007-04-23 2012-05-08 Kla-Tencor Corp. Methods and systems for creating or performing a dynamic sampling scheme for a process during which measurements are performed on wafers
JP5634864B2 (ja) * 2007-05-30 2014-12-03 ケーエルエー−テンカー・コーポレーションＫｌａ−Ｔｅｎｃｏｒ Ｃｏｒｐｏｒａｔｉｏｎ リソグラフィック・プロセスに於ける、プロセス制御方法およびプロセス制御装置
JP2009099768A (ja) 2007-10-17 2009-05-07 Toshiba Corp 半導体装置、およびその製造方法
US8768665B2 (en) 2010-01-08 2014-07-01 Kla-Tencor Technologies Corporation Site based quantification of substrate topography and its relation to lithography defocus and overlay
WO2012109348A1 (en) 2011-02-10 2012-08-16 Kla-Tencor Corporation Structured illumination for contrast enhancement in overlay metrology
US8582114B2 (en) 2011-08-15 2013-11-12 Kla-Tencor Corporation Overlay metrology by pupil phase analysis
US10295993B2 (en) * 2011-09-01 2019-05-21 Kla-Tencor Corporation Method and system for detecting and correcting problematic advanced process control parameters
US9354526B2 (en) 2011-10-11 2016-05-31 Kla-Tencor Corporation Overlay and semiconductor process control using a wafer geometry metric
US8781211B2 (en) 2011-12-22 2014-07-15 Kla-Tencor Corporation Rotational multi-layer overlay marks, apparatus, and methods
US9121684B2 (en) * 2012-01-17 2015-09-01 Kla-Tencor Corporation Method for reducing wafer shape and thickness measurement errors resulted from cavity shape changes
US9588441B2 (en) * 2012-05-18 2017-03-07 Kla-Tencor Corporation Method and device for using substrate geometry to determine optimum substrate analysis sampling
US9430593B2 (en) * 2012-10-11 2016-08-30 Kla-Tencor Corporation System and method to emulate finite element model based prediction of in-plane distortions due to semiconductor wafer chucking
US9546862B2 (en) * 2012-10-19 2017-01-17 Kla-Tencor Corporation Systems, methods and metrics for wafer high order shape characterization and wafer classification using wafer dimensional geometry tool
US10401279B2 (en) * 2013-10-29 2019-09-03 Kla-Tencor Corporation Process-induced distortion prediction and feedforward and feedback correction of overlay errors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004501355A (ja) * 2000-04-27 2004-01-15 カリフォルニア　インスティテュート　オブ　テクノロジー 基板上に形成されたライン構造の応力界と特性のリアルタイム評価
JP2004207703A (ja) * 2002-12-06 2004-07-22 Tokyo Electron Ltd プロセス制御システム及びプロセス制御方法
JP2013521659A (ja) * 2010-03-04 2013-06-10 ケーエルエー−テンカー コーポレイション ウェーハ縁部（エッジ）特徴の検出および定量化のためのシステムおよび方法

Also Published As

Publication number Publication date
EP3063785A4 (en) 2017-08-30
WO2015066232A1 (en) 2015-05-07
KR102120523B1 (ko) 2020-06-08
JP2016538717A (ja) 2016-12-08
US20150120216A1 (en) 2015-04-30
EP3063785A1 (en) 2016-09-07
JP6509212B2 (ja) 2019-05-08
TW201532165A (zh) 2015-08-16
KR20160078446A (ko) 2016-07-04
KR20200047791A (ko) 2020-05-07
TWI632627B (zh) 2018-08-11
EP3063785B1 (en) 2020-12-09
US20190353582A1 (en) 2019-11-21
US11761880B2 (en) 2023-09-19
US10401279B2 (en) 2019-09-03

Similar Documents

Publication Publication Date Title
KR102579588B1 (ko) 프로세스 유도된 왜곡 예측 및 오버레이 에러의 피드포워드 및 피드백 보정
US10622233B2 (en) Amelioration of global wafer distortion based on determination of localized distortions of a semiconductor wafer
TWI700547B (zh) 用於計算度量衡之方法及電腦程式產品
TWI697971B (zh) 使用圖案化之晶圓幾何測量對製程引發的不對稱的偵測、量化及控制
TWI721298B (zh) 度量衡方法及相關之電腦程式產品
Brunner et al. Characterization of wafer geometry and overlay error on silicon wafers with nonuniform stress
US10451977B2 (en) Lithographic method and apparatus
TW201828335A (zh) 用於影像分析之方法及設備
TW201719846A (zh) 微影設備及器件製造方法
WO2014059250A1 (en) System and method to emulate finite element model based prediction of in-plane distortions due to semiconductor wafer chucking
TW201937301A (zh) 基於計算度量衡之校正和控制
TW201940985A (zh) 基於計算度量衡之取樣方案
TW201633001A (zh) 用於影像分析之方法和裝置
TW201631679A (zh) 用於影像分析之方法和裝置
CN110929366B (zh) 用于计算光学模型模拟的特征内核的方法
KR20170136569A (ko) 기판의 평면내 왜곡을 결정하기 위한 방법 및 시스템
CN110807273B (zh) 基于半导体晶片的局部畸变的确定的全局晶片畸变的改善
Veeraraghaven et al. Simulation of non-uniform wafer geometry and thin film residual stress on overlay errors
US20220415683A1 (en) Method for determining corrective film pattern to reduce semiconductor wafer bow
US20230221655A1 (en) A method for modeling measurement data over a substrate area and associated apparatuses
KR20160003644A (ko) 레벨 세트를 이용한 막 성장 모델
TW202318343A (zh) 對準失真影像

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant