KR102552123B1 - 고속 리커버리 역 다이오드 - Google Patents

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Abstract

역 다이오드 다이는 높은 역방향 브레이크다운 전압, 짧은 역방향 리커버리 시간 Trr을 가지고, 중첩 응용(hard commutation application) 내에서의 장기간 사용에 대한 역방향 브레이크다운 전압 안전성의 관점에서 견고하다. 다이는 희박하게 가볍게 도핑되는 하부측 P 형 애노드 영역을 가지고 그 위에 또한 N- 형 드리프트 영역을 가진다. 두 영역 모두 벌크 웨이퍼 재료이다. N+ 형 콘택트 영역은 드리프트 영역으로 아래로 연장한다. 상부측 금속 전극은 콘택트 영역 상에 있다. P 형 실리콘 주변 측벽 영역은 드리프트 영역 주위로 옆으로 둘러싼다. 상부측 패시베이션 층은 상부측 전극 주위를 둘러싼다. 하부측 금속 전극은 다이의 하부 상에 있다. 다이는 N- 드리프트 영역을 통해 연장하는 수소 이온의 깊은 층을 가진다. 다이는 또한 이온의 얕은 층을 가진다. 두 이온 층 모두 하부측으로부터 주입된다.

Description

고속 리커버리 역 다이오드{FAST RECOVERY INVERSE DIODE}
기술되는 실시 예는 역 다이오드 디바이스 및 관련 방법에 관한 것이다.
높은 역방향 브레이크다운 전압 성능을 가지는 대부분의 모든 유형의 상업적으로-이용가능한 파워 다이오드는 N-형 하부측 캐소드를 가진다. 드문 예외는 IXYS 사, 1590 벅시 드라이브, 밀피타스, 캘리포니아(IXYS Corporation, 1590 Buckeye Drive, Milpitas, California)로부터 상업적으로 이용 가능한 소위 "역 다이오드" 또는 "역방향 다이오드"이다. 이 특이한 다이오드는 P 형 주변 측벽 디퓨전 영역뿐만 아니라 하부측 P 형 애노드 영역을 포함하는 P 형 격리 구조를 가진다. 이 다이오드는 매우 높은 역방향 브레이크다운 전압뿐만 아니라, 우수한 동적 견고성을 일반적으로 보이기도 한다. 이 "역 다이오드" 기술을 매우 낮은 역방향 리커버리 시간을 가지는 소위 "고속 다이오드"로 확장하려는 시도가 있었다. 다이오드의 역방향 리커버리 시간은 문헌 및 데이터 시트에서 Trr로 나타낸다. 미국 특허 제8,716,745 호에 개시되는 바와 같이, N- 형 에피택셜 실리콘 층은 P 형 웨이퍼 상에 성장된다. 그 결과 역 다이오드는 더 우수한 안정성 및 높은 역방향 브레이크다운 전압을 가지도록 시뮬레이트되고 반면에 동일한 역방향 브레이크다운 성능을 가지는 종래의 다이오드와 비교하여 더 얇은 N- 형 층을 동시에 가진다.
역 다이오드 구조 및 P 형 격리 구조에 대한 추가 정보는, 다음을 보면: 1) 2005 년 8 월 30 일자로 켈베라우 등이 출원된, "순방향 및 역방향 차단 디바이스 제작 방법"이라는 명칭의, 미국 특허 제7,442,630 호(U.S Patent No. 7,442,630, entitled "Method For Fabricating Forward And Reverse Blocking Devices", filed August 30, 2005, by Kelberlau et al.); 2) 엔. 조머에 의해, 1995 년 7 월 31 일자로 출원된, "역방향 차단 IGBT를 만드는 방법"이라는 명칭의, 미국 특허 제5,698,454 호(U.S. Patent No. 5,698,454, entitled "Method Of Making A Reverse Blocking IGBT", filed July 31, 1995, by N. Zommer); 3) 제이. 러츠 등, 스프링거, 베를린 및 하이델베르그(2011)에 의해 출판된, "반도체 파워 디바이스", 146-147 페이지(J. Lutz et al., "Semiconductor Power Devices", pages 146-147, published by Springer, Berlin and Heidelberg(2011)); 4) 미국, 캘리포니아 95035, 밀피타스의 IXYS 사에 의한, "다이오드 칩"이라는 제목의 데이터 시트, DWN 17-18(the data sheet entitled "Diode Chip", DWN 17-18, by IXYS Corporation of Milpitas, California 95035, USA); 5) 위소즈키 등에 의해, 2005 년 11 월 20 일자로 출원된, "고 전압 디바이스를 위한 트렌치 격리 디퓨전"이라는 명칭의, 미국 특허 제9,590,033 호(U.S. Patent No. 9,590,033, entitled "Trench Separation Diffusion For High Voltage Device", filed November 20, 2005, by Wisotzki et al.,); 6) 모치즈키 등에 의해, 1980 년 7 월 10 일자로 출원된, "알루미늄 디퓨즈되는 반도체 기판을 가지는 반도체 디바이스 제조 방법"이라는 명칭의, 미국 특허 제4,351,677 호(U.S. Patent No. 4,351,677, entitled "Method of Manufacturing Semiconductor Device Having Aluminum Diffused Semiconductor Substrate", filed July 10, 1980, by Mochizuki et al.); 7) 그린에 의해, 2000 년 8 월 16 일자로 출원된, "동심원 경계 구역의 새로운 배치를 가지는 사이리스터"라는 명칭의, 미국 특허 제6,507,050 호(U.S. Patent No. 6,507,050, entitled Thyristors Having A Novel Arrangement of Concentric Perimeter Zones", filed August 16, 2000, by Green); 8) 켈베라우 등에 의해, 2002 년, 3월 13일에 출원된, "순방향 및 역방향 차단 디바이스"라는 명칭의 미국 특허 제6,936,908 호(U.S. Patent No. 6,936,908, entitled "Forward and Reverse Blocking Devices", filed March 13, 2002, by Kelberlau et al.); 9) 네이디그에 의해, 2005 년 3 월 14 일에 출원된, "평면 기술에서의 파워 반도체 부품"라는 명칭의, 미국 특허 제7,030,426 호(U.S. Patent No. 7,030,426, entitled "Power Semiconductor Component in the Planar Technique", filed March 14, 2005, by Neidig); 10) 비어암마 등에 의해, 2003 년 8 월 27 일자로 출원된, "파워 디바이스를 위한 브레이크다운 전압"이라는 명칭의,미국 특허 제8,093,652호(U.S. Patent No. 8,093,652, entitled "Breakdown Voltage For Power Devices", filed August 27, 2003, by Veeramma et al.); 11) 독일, 램페이하임, D-68623, 에디슨스타라세, IXYS 반도체 사에 의한, "평면 설계에서 사이리스터 칩 및 정류기 다이오드, FRED"라는 제목의 2004 기술(the 2004 description entitled "FRED, Rectifier Diode and Thyristor Chips in Planar Design", by IXYS Semiconductor GmbH, Edisonstrasse 15, D-68623, Lampertheim, Germany).
역 다이오드 다이(inverse diode die)는 높은 역방향 브레이크다운 전압(reverse breakdown voltage)을 가지며, 이 브레이크다운 전압에 근접한 높은 역방향 전압(high reverse voltages)으로부터 리커버리할 때 작은 역방향 리커버리 시간(small reverse recovery time) Trr을 가지며, 또한 중첩 응용(hard commutation application) 내에서의 장기간 사용 동안 역방향 브레이크다운 전압 안전성의 관점에서 견고(rug)하다. 역 다이오드 다이는 벌크 실리콘 웨이퍼 재료(bulk silicon wafer material)의 하부측 P 형 애노드 영역(bottomside P type anode region)을 가지며, 또한 그 위에 벌크 실리콘 웨이퍼 재료의 N- 형 드리프트 영역(N- type drift region)을 가진다. 구조에서 에피택셜 실리콘(pitaxial silicon)은 없다. 하부측 P 형 애노드 영역(bottomside P type anode region)의 P 형 도펀트 농도(P type dopant concentration)는 역 다이오드(inverse diode)에 대해 상대적으로 낮다. P 형 도펀트 농도는 8 x 1017 atoms/cm3 미만이다. N+ 형 실리콘 콘택트 영역(N+ type silicon contact region)은 다이의 상부 반도체 표면(top semiconductor surface)으로부터 및 N- 형 드리프트 영역(N- type drift region)으로 하향 연장(extend downward)한다. P 형 실리콘 주변 측벽 영역(P type silicon peripheral sidewall region)은 다이의 4개의 주변 측 에지(four peripheral side edges)로부터 옆으로 내측으로 연장(extend laterally inwardly)한다. 이 P 형 실리콘 주변 측벽 영역은 N- 형 드리프트 영역을 옆으로 둘러싸서(laterally ring) P 형 실리콘 주변 측벽 영역은 하부측 P 형 실리콘 영역(bottomside P type silicon region)과 결합(join)한다. P 형 실리콘 주변 측 영역(P type silicon peripheral side region)은 깊고 상부측 반도체 표면(opside semiconductor surface)으로부터 하부측 P 형 애노드 영역(bottomside P type anode region)의 상부까지 아래로 완전히 연장한다. 다이의 4개의 주변 측 에지는 전체적으로 P 형 실리콘(P type silicon)이다. P 형 실리콘 주변 측벽 영역과 하부측 P 형 실리콘 영역은 함께 P 형 격리 구조(P type isolation structure)를 형성한다. P 형 실리콘 주변 측벽 영역의 P 형 도펀트(P type dopant)는 알루미늄 또는 붕소(boron)일 수 있다.
상부측 패시베이션 층(topside passivation layer)은 다이의 상부 반도체 표면의 일 부분 상에 배치되어 이 상부측 패시베이션 층은 중심 N+ 형 실리콘 콘택트 영역(central N+ type silicon contact region)) 주위를 둘러싼다(ring). 이 패시베이션은 에피택셜 실리콘(epitaxial silicon) 상이 아니라 벌크 웨이퍼 재료(bulk wafer material) 상에 배치된다. 금속 캐소드 전극(etal cathode electrode)은 다이의 상부측 상의 N+ 형 실리콘 콘택트 영역(N+ type silicon contact region)의 상부 상에 배치되고, 금속 애노드 전극(metal anode electrode)은 다이의 하부측 상의 하부측 P 형 애노드 영역(bottomside P type anode region)의 하부 상에 배치된다.
역 다이오드(inverse diode)는 또한 수소 이온의 깊은 층(deep layer of hydrogen ions)을 가진다. 이 수소 이온의 깊은 층은 수소 이온 국부 농도 피크 표면(hydrogen ion local concentration peak surface) 주위의 분포(distribution)를 가진다. 수소 이온 국부 농도 피크 표면은 하부 반도체 표면(bottom semiconductor surface)의 평면에 평행한 평면 내에서 연장하는 평평한 표면(planar surface)이다. 수소 이온 국부 농도 피크 표면은 N- 형 실리콘 영역을 통해 연장하지만 하부측 P 형 실리콘 영역을 통해 연장하지 않는다. 일 실시 예에서, 수소 이온 국부 농도 피크 표면은 하부측 P 형 애노드 영역의 상부와 N+ 형 콘택트 영역의 하부 사이에서 대략 중간에 배치된다. 또한, 역 다이오드는 주입되는 이온(implanted ions)의 얕은 층(shallow layer)도 가진다. 이 이온의 얕은 층은 수소 이온 또는 헬륨 이온일 수 있다. 이 이온의 얕은 층은 이온 국부 농도 피크 표면(ion local concentration peak surface)) 주위에 분포를 가진다. 이온 국부 농도 피크 표면은 다이의 하부 반도체 표면의 평면에 평행한 평면 내에서 연장하는 평평한 표면이다. 이온 국부 농도 피크 표면은 하부측 P 형 실리콘 영역을 통해 연장하지만 N- 형 실리콘 영역을 통해 연장하지는 않는다. 역 다이오드의 제조 동안, 다이의 상부 반도체 표면을 통한 이온 주입(ion implantation)은 없다.
추가 세부 사항들 및 실시 예들 및 기술들은 이하의 상세한 설명에서 설명된다. 이 개요가 본 발명을 정의하는 것은 아니며, 본 발명은 청구 범위에 의해 정해진다.
동일한 번호가 동일한 구성 요소를 나타내는, 첨부 도면은, 본 발명의 실시 예를 도시한다.
도 1은 하나의 새로운 측면에 따른 고속 리커버리 역 다이오드 디바이스 다이(1)의 단면 측면도(cross-sectional side view diagram)이다.
도 2의 표는 도 1의 고속 리커버리 역 다이오드 디바이스(fast recovery inverse diode device)(1)의 다양한 부분에 대한 특성 및 4개의 다양한 세부 사항을 보여준다.
도 3은 하나의 새로운 측면에 따른 제조 방법(100)의 흐름도이다.
도 4는 도 3에 도시되는 P 형 격리 구조보다 새로운 역 다이오드에서 사용될 수 있는 대안적인 P 형 격리 구조의 단면 측면도이다.
첨부되는 도면에서 도시되는 예인, 본 발명의 일부 실시 예 및 배경 예에 대하여 참조하여 이제 상세하게 될 것이다. 아래의 설명 및 청구 범위에서, 제1 오브젝트가 제2 오브젝트의 "위에" 또는 "상에"("over" or "on") 배치되는 것으로서 언급될 때, 제1 오브젝트는 제2 오브젝트 상에 바로 있을 수 있거나, 또는 개입하는 오브젝트가 제1 및 제2 오브젝트(first and second objects) 사이에 존재할 수 있는 것이 이해되어야 한다. 유사하게, "상부", "상부측", "위로", "상향", "아래로", "하향", "수직으로", "옆으로", "측", "아래에", "하부" 및 "하부측"("top", "topside", "up", "upward", "down", "downward", "vertically", "laterally", "side", "under", "bottom" and "bottomside")와 같은 용어는 본원에서 사용되어 기술되고 있는 구조의 상이한 부분 사이의 상대적인 방향을 기술하고, 기술되고 있는 전체 구조는 실제로 3-차원 공간에서 임의의 방식으로 배향될 수 있음이 이해되어야 한다. 예를 들어 도펀트(dopants)가 상향 디퓨즈(diffuse upward)한다고 언급될 때와 같이, 웨이퍼의 하부에서 수행되는 것처럼 처리가 아래의 설명에서 기술되고, 웨이퍼는 실제로 이 처리 단계 동안 상하 반전 배향(oriented upside down)될 수 있고, 보통의 방식으로 상부로부터 처리될 수도 있음이 이해된다.
도 1은 하나의 새로운 측면에 따른 고속 리커버리 역 다이오드 디바이스 다이(1)의 단면 측면도이다. 다이(1)는 개별 다이오드 디바이스(discrete diode device)이다. 다이(1)는 직사각형 상부 표면(rectangular top surface), 직사각형 하부 표면(rectangular bottom surface), 및 4개의 주변 측 에지(four peripheral side edges)를 가진다. 2 개의 측 에지(2, 3)는 단면 측면도에 도시된다. 더욱 상세하게는, 하부측 P 형 실리콘 영역(4)은 다이의 하부 반도체 표면(5)으로부터 상향 연장하고(extend upward) 또한 다이의 주변 측 에지(2 및 3)에 대해 옆으로 외측으로 연장한다(extend laterally outwardly). 하부측 P 형 실리콘 영역(4)은 8 x 1017 atoms/cm3 미만의 상대적으로 낮은 P 형 도펀트 농도(P type dopant concentration)를 가진다. 이는 역 다이오드(inverse diode)의 애노드(anode)에 대한 낮은 P 형 도펀트 농도이다.
N- 형 실리콘 영역(6)은 도 1에 도시되는 바와 같이 하부측 P 형 실리콘 영역(4) 위에 배치된다. 이 N- 형 실리콘 영역(N- type silicon region)(6)은 N- 드리프트 영역(N- drift region)으로도 불리며, 역 다이오드의 캐소드이다- 역 다이오드의 주요 PN 접합(principal PN junction)은 하부측 P 형 실리콘(4)의 상부 및 N- 형 실리콘 영역(6)의 하부 사이에 있기 때문임-. N+ 형 실리콘 콘택트 영역(7)은 상부 반도체 표면(8)으로부터 N- 형 실리콘 영역(6)으로 연장한다.
또한, 다이는 중앙 N- 형 실리콘 영역(6) 주위를 둘러싸도록(ring around) 다이의 4개의 주변 측 에지로부터 옆으로 내측으로 연장하는 P 형 실리콘 주변 측벽 영역(9)을 가진다. P 형 실리콘 주변 측벽 영역(9)은 하부측 P 형 실리콘 영역(4)을 결합하고 상부 반도체 표면(8)까지 연장한다. P 형 주변 측벽 영역(9) 및 P type 하부측 영역(4)의 결합(combination)은 소위 "P 형 격리 구조(P type isolation structure)"(또한, 때로는, "P 형 격리 영역(P type isolation region)", "P형 분리 디퓨전 구조(P type separation diffusion structure)" 또는 "P 형 분리 디퓨전 영역(P type separation diffusion region)"으로 불림)을 형성한다. 이 구조의 P 형 실리콘은 측부로부터 주변뿐만 아니라 하부 아래에서도 모두 N- 드리프트 실리콘 영역(6)을 완전히 둘러싼다(fully surrounds).
하부측 P 형 실리콘 영역(4)및 P 형 실리콘 주변 측벽 영역(9)이 여기서 합쳐진다(merge)고 이해될지라도, 하부측 P 형 실리콘 영역(4)은 다이의 주변 측 에지로 외측으로 연장한다고 언급된다. P 형 실리콘 주변 측벽 영역(9)으로부터의 도펀트와의 혼합(mixing with dopants)으로 인해 P 형 도펀트 농도가 영역(9)의 주변 부분에서 더 높을지라도 하부측 P 형 실리콘 영역(4)은 8 x 1017 atoms/cm3 미만의 P 형 도펀트 농도(P type dopant concentration)를 가진다고 언급된다. 이 8 x 1017 atoms/cm3 농도는 캐소드 전극(11) 바로 아래 영역(4)의 중앙 부분에서 하부 반도체 표면(5)에 근접한 실리콘의 체적에서 측정된다.
중요하게도, 도 1의 구조 내 에피택셜 실리콘이 없다는 것이다. 중요하게도, 영역(4, 6, 7 및 9) 모두는 벌크 실리콘 재료(bulk silicon material)이고 동일한 실리콘 웨이퍼(silicon wafer)의 영역(regions)이다.
상부측 패시베이션 층(10)은 도시되는 바와 같이 상부 반도체 표면(8)의 일 부분 상에 배치된다. 상부측 패시베이션 층(10)은 도시되는 바와 같이 P 형 실리콘 주변 측벽 영역(9)의 상부 표면을 커버(covers)하고 N+ 형 실리콘 콘택트 영역(7) 주위를 둘러싼다(rings around). 도 1의 참조 번호 15는 실리콘/패시베이션 인터페이스(silicon/passivation interface)를 동일하게 나타낸다. 상부측 금속 전극(11)은 N+ 형 실리콘 콘택트 영역(7) 상에 배치된다. 이 상부측 전극(11)은 다이오드 디바이스의 캐소드 전극(cathode electrode) 또는 캐소드 단자(cathode terminal)이다. 하부측 금속 전극(12)은 다이의 하부 반도체 표면(5) 상에 배치된다. 이 하부측 금속 전극(12)은 다이 에지(2)로부터 다이 에지(3)까지 하부 반도체 표면(5)을 모두 가로 질러 연장한다(extends all across). 하부측 P 형 영역(4)뿐만 아니라 하부측 금속 전극(12)은 상부측 금속 전극(11) 및 N+ 형 콘택트 영역(7)보다 매우 더 넓다(much wider). 하부측 금속 전극(12)은 다이오드 디바이스의 애노드 전극(anode electrode) 또는 애노드 단자(anode terminal)이다.
또한, 다이(1)는 수소 이온의 깊은 층을 포함한다. 이 깊은 층은 수소 이온 국부 농도 피크 표면(13)에 대하여 수직 치수로(in the vertical dimension) 분포를 가진다. 이 수소 이온 국부 농도 피크 표면(13)은 평면 내 배치된다. 이 평면은 하부 반도체 표면(5)의 평면에 평행하다. 수소 이온 국부 농도 피크 표면(13)은 N- 형 실리콘 영역(6)을 통해 연장하지만, 하부측 P 형 실리콘 영역(4)의 상부의 임의의 부분을 통해 연장하지는 않는다. 이 수소 이온 국부 농도 피크 표면(13)의 수평 평면은 하부측 P 형 실리콘 영역(4)의 상부와 N+ 형 실리콘 콘택트 영역(7)의 하부 사이에서 대략 중간에 배치된다(disposed about midway). 도 1의 예에서, 이는 약 110 미크론(microns)의 깊이(하부 반도체 표면으로부터 측정됨)이다.
또한, 다이(1)는 이온의 얕은 층을 포함한다. 이 이온은, 예를 들어, 수소 이온(양성자) 또는 헬륨 이온일 수 있다. 본 실시 예에서, 이들은 수소 이온이다. 이온의 이 얕은 층은 이온 국부 농도 피크 표면(14)에 대한 수직 치수로(in the vertical dimension) 분포를 가진다. 이 이온 국부 농도 피크 표면(14)은 평면에 배치된다. 이 평면은 하부 반도체 표면(5)의 평면에 평행하다. 이온 국부 농도 피크 표면(14)은 하부측 P 형 실리콘 영역(4)을 통해 연장하지만 N- 형 실리콘 영역(6)의 임의의 부분을 통해 연장하지는 않는다. 도 1의 예에서, 이온 국부 농도 피크 표면(14)은 약 35 미크론의 깊이(하부 반도체 표면으로부터 측정됨)에 있다.
중요하게도, 다이오드 디바이스의 벌크 실리콘은 실리콘에 재결합 중심(recombination centers)을 생성하는데 사용되는 종류의 높은 에너지 전자(high energy electrons)로 조사(irradiate)되지 않는다. 또한, 패시베이션 층 인터페이스(15)에 대한 벌크 실리콘을 통한 이온 주입(수소 또는 헬륨)은 없다. 상부측으로부터 이온 주입은 없다. 수소 이온의 주입은 구조의 하부측으로부터만 발생한다. 미국 특허 제8,716,745 호의 도 5의 다이오드(500)는 양호한 안정성을 갖도록 시뮬레이션되었지만, 실제로는 원하는대로 브레이크다운 전압 안정성 면에서 엄격하지 않은 것으로 판명되었다. 초기에 디바이스는 높은 역방향 브레이크다운 전압 성능을 가졌다. 그러나, 이 유형의 디바이스가 시간이 지남에 따라 사용됨에 따라, 디바이스 중 일부는 감소하는 역방향 브레이크다운 전압 성능을 나타냈다. 이 성능 저하는, 적어도 부분적으로, 에피택셜 실리콘의 상부에서의 실리콘과 패시베이션 층 사이의 인터페이스의 품질에 기인한 것으로 생각된다. 또한 PN 접합 부근의 전하 캐리어 수명(charge carrier lifetimes)을 줄이기 위해 재결합 중심(recombination centers)을 생성하기 위해 높은 에너지 전자선 조사를 사용하면 실리콘/패시베이션 인터페이스는 더 손상될 수 있다. 전자선 조사 프로세스(electron irradiation process) 동안 도입되는 높은 에너지 전자(high energy electrons introduced)는 웨이퍼를 완전히 통과한다(pass all the way). 웨이퍼는 이러한 방식으로 전자에 의해 조사될 수 없어서, 실리콘/패시베이션 인터페이스에서와 같은 구조의 다른 부분에 손상을 일으키는 전자의 다른 것 없이 단지 국부 재결합 중심을 야기한다. 하나의 새로운 측면에 따르면, 도 1의 다이오드 디바이스 다이(1)는 에피택셜 실리콘을 가지지 않고, 패시베이션 인터페이스에 에피택셜 실리콘을 가지지 않고, 전자선 조사(electron irradiation)를 받지 않고, 상부측으로부터 이온 주입(ion implantation)(수소 이온 주입, 또는 헬륨 이온 주입과 같음)을 받지 않는다.
깊은 이온 주입의 의도되는 목적은 실리콘에서 재결합 중심 및 전하 캐리어 트랩(charge carrier traps)을 생성함으로써, 전하 캐리어의 수명(lifetime of charge carriers)을 감소시키는 것이다. 깊은 수소 주입의 영역(area of the deep hydrogen implant) 내 N- 타입 실리콘 영역(6)에서의 대부분의 전하 캐리어 수명은 3 마이크로초(microseconds) 미만이다.
얕은 이온 주입의 의도되는 목적은 하부측 P 형 실리콘 영역(4)으로부터 N- 형 실리콘 영역(6)까지 전하 캐리어 주입 효율(charge carrier injection efficiency)을 감소시키는 것이다. P 형 실리콘 영역(4)의 전하 캐리어 주입 효율은 또한, 다소 희박하게 가볍게 도핑되는 P 형 애노드(somewhat uncommonly lightly doped P type anode)를 사용함으로써, 다소 감소된다. 하부측 P 형 실리콘 영역(4)의 P 형 도펀트 농도는 8 x 1017 atoms/cm3 미만이다. 따라서, N 형 실리콘 영역(6) 내로의 P 형 실리콘 영역(4)의 대부분 전하 캐리어 주입 효율은 종래의 역 다이오드에 비해 다소 감소된다. 이 영역(4)의 시재료(starting material)는 비-결정 웨이퍼 기판 재료(non-crystalline wafer substrate material)의 N- 형 웨이퍼(N- type wafer)이다. 하부측 P 형 실리콘 영역(4)은 이 웨이퍼의 하부로부터 도핑함(doping)으로써 형성된다. 따라서, 하부측 P 형 실리콘 영역(4)도 약 1 x 1015 atoms/cm3의 N 형 도펀트의 백그라운드 농도(background concentration)를 가진다. 금 또는 백금과 같은 중금속(heavy metals such as gold or platinum)은 존재하지 않고 도 1의 구조에서 캐리어 수명 킬러로서 사용되지 않는다. 따라서, 이러한 중금속 원자에 기인한 순방향 전압 강하(forward voltage drop)에서 수반하는 증가는 허용되지 않는다. 도 1의 고속 리커버리 역 다이오드는 고 주파수 스위칭 응용(high frequency switching application)에서 사용되는 경우, 및 다이오드가 순방향 전압 조건(forward voltage condition)에서의 동작으로부터 역방향 블록 조건(reverse blocking condition)으로 전환(commutate)할 경우는, PN 접합에서 공핍 영역(depletion region)의 사이즈가 증가하는 시간이 있다. 다이오드가 역방향 전압 조건(reverse voltage condition)에서 전류 흐름(current flow)을 차단(block)하기 시작하기 위해, 소위 다이오드 리커버리 전하(diode recovery charge)(높은 역방향 전압 상태(high reverse voltage situation)에서 공핍 영역의 확장으로 인함)는 제거되어야 한다. 그것은 전자(electrons)와 홀(holes)의 재결합(recombination)에 의해서 또는 역방향 리커버리 전류(reverse recovery current) Ir의 흐름에 의해서만 제거될 수 있다. 큰 값의 역방향 리커버리 전류 Ir는 바람직하지 않다. 역방향 리커버리 전류의 최대값(maximum)은 Irr로 표시된다. 또한, 역방향 리커버리 전류의 최대 변화율(maximum rate of change)은, 감쇠시, 너무 커서는 안된다. 얕은 및 깊은 이온 주입(shallow and deep ion implantations)은, 충전의 양(magnitude of charge)을 감소시키고(차단(block)을 시작하도록 다이오드로부터 제거되어야 함), 역방향 리커버리 전류의 서지(surge)를 부드럽게(smooth)하여 최대 변화율이 더 작아지게 한다. 그 결과로서, 역방향 리커버리 시간 Trr은 더 작아진다.
도 1의 역 다이오드 디바이스는, 적어도 1800 볼트의 매우 높은 역방향 브레이크다운 전압을 가진다. 순방향 전압 조건(forward voltage condition)으로부터 약 900 볼트의 역방향 전압 조건(reverse voltage condition)으로 전환(commutating)할 경우, 다이오드의 역방향 리커버리 시간 Trr은 대략 200 나노초(nanoseconds)이다. 따라서, 도 1의 다이오드는 "고속 다이오드" 또는 "고속 리커버리 다이오드"라고 한다. 이는 다이오드 디바이스가 사용될 때 시간이 지남에 따라 높은 역방향 브레이크다운 전압 성능을 유지한다는 측면에서 디바이스의 견고성을 저하(degrading the ruggedness)시키지 않고 달성된다. 도 1의 다이오드는 섭씨 150 도에서(at 150 degrees Celsius) 1000 시간 동안 높은 역방향 전압 조건 하에서 HTRB 테스트를 받는 경우에도 1800 볼트 역방향 브레이크다운 전압(1800 volt reverse breakdown voltage)을 유지한다. 따라서, 1800 볼트 역방향 브레이크다운 전압은 "안정적(stable)"이라고 한다.
도 2는 도 1의 고속 리커버리 역 다이오드 디바이스의 다양한 부분에 대한 다양한 세부 사항 및 특성을 제시하는 표이다. H+ 깊은 주입(H+ deep implant)은 이온 빔 장비(ion beam equipment)를 사용하여 수행된다. 주입 양(implant dose)은 cm2 당 2 x 1012 이온이다. 주입 깊이(implant depth)는 110 미크론(microns)이다. 주입 양은 비교적 낮으므로, 주입 동안 하부 실리콘 표면에서의 온도는 이온 주입 프로세스 동안 내내 유리하게 낮다. 일 실시 예에서, 얕은 이온 주입(shallow ion implant)은 또한 H+ 이온 주입(H+ ion implantation)이다. 이 주입은 H+ 깊은 주입(H+ deep implant)에서 사용되는 것과 동일한 장비를 사용하여 수행된다. 주입 양은 cm2 당 2 x 1012 이온(2 x 1012 ions per cm2)이다. 주입 깊이는 35 미크론이다.
이온 주입 단계 모두는 상부측 패시베이션 이후에 그리고 상부측 및 하부측 금속화(topside and bottomside metalization) 이후에 발생한다. 이온 주입 이후에, 웨이퍼는 다이스되고, 테스트되고, 패키지되고, 및 다시 테스트된다(diced, and tested, and packaged, and tested again).
도 3은 하나의 새로운 측면에 따른 제조 방법(100)의 흐름도이다. 웨이퍼 내에 구조가 형성된다(단계 101). 웨이퍼는 하부 반도체 표면 및 상부 반도체 표면을 가진다. 웨이퍼의 다이 영역은 4개의 주변 측 에지를 가진다. 상기 구조는 하부측 P 형 실리콘 영역, N- 형 실리콘 영역, N+ 형 실리콘 콘택트 영역, 및 P 형 실리콘 주변 측벽 영역을 포함한다. 다이 영역 내부의 이 반도체 영역은 도 1에 도시되는 바와 같이 나타난다. 제조 프로세스 내 이 시점에서, 웨이퍼는 다이스(diced)되지도 않았고, 패시베이트(passivated)되거나 금속화(metalized)되지도 않았지만, 다이 영역 내부의 구조는 도 1에 도시되는 구조를 가진다. 다음으로,도 1과 관련하여 상술한 수소 이온의 깊은 층을 형성하도록 수소 이온은 하부 반도체 표면을 통해 주입된다(단계 102). 다음으로, 이온(수소 또는 헬륨)은 도 1과 관련하여 상술한 이온의 얕은 층을 형성하도록 하부 반도체 표면을 통해 주입된다(단계 103). 패시베이션 층이 상부 반도체 표면 상에 형성된다(단계 104). 상부 금속 전극 및 하부측 금속 전극이 형성된다(단계 105). 웨이퍼는 다이 영역이 역 다이오드 디바이스 다이가 되도록 다이스된다(단계 106). 역 다이오드 디바이스 다이는 도 1에 도시되는 구조를 가진다. 100의 제조 방법에서, 깊은 이온 주입은 얕은 이온 주입 이전 또는 이후에 발생할 수 있다. 웨이퍼의 도핑되는 영역(doped regions)은 이온 주입 단계(ion implantation steps) 이전 또는 이후에 형성될 수 있다. 또한, 패시베이션 층은 이온 주입 단계 이전 또는 이후에 형성될 수 있다. 또한, 금속 전극의 형성은 이온 주입 단계 전후에 발생할 수 있다. 그러나, 이온 주입 단계가 패시베이션 단계 이전 또는 이후에 발생하는지 여부에 관계없이, 실리콘/패시베이션 인터페이스(15)에서 실리콘을 통한 이온 주입은 없다.
다른 실시 예에서, 역 다이오드 다이는 다음을 제외하고 도 1과 관련하여 상술한 바와 같은 구조를 가진다: 1) 이온의 얕은 층이 없고, 2) 하부측 P 형 실리콘 영역(4)의 P 형 도펀트 농도가 1 x 1016 atoms/cm3 미만에서 보다 가볍다(even lighter at less). 수소 이온의 깊은 층은 바람직하게는 구조의 하부측으로부터 주입되지만, 다른 예에서 구조의 상부측으로부터 주입된다. 영역(4)의 P 형 실리콘의 광 1 x 1016 atoms/cm3 도핑(light 1 x 1016 atoms/cm3 doping)은 영역(4)을 소위 "투명 이미터(transparent emitter)"로 만든다.
또 다른 실시 예에서, 역 다이오드 다이는 다음을 제외하고 도 1과 관련하여 상술한 바와 같은 구조를 가진다: 1) 이온의 얕은 층이 없고, 2) 수소 이온의 깊은 층이 없고, 3) 하부측 P 형 실리콘 영역(4)의 P 형 도펀트 농도는 1 x 1016 atoms/cm3 미만에서 보다 가볍고, 4) 구조는 전자로 조사된다(irradiated with electrons). 전자는 충분히 높은 에너지를 가져서 영역(6)의 N- 형 실리콘 내 및 전체에 걸쳐서 재결합 사이트(ecombination sites)를 생성한다. 구조는 하부측으로부터, 또는 상부측으로부터 조사될 수 있다.
다른 실시 예에서, 역 다이오드 다이는 다음을 제외하고 도 1과 관련하여 상술한 바와 같은 구조를 가진다: 1) 수소 이온의 깊은 층이 없고, 2) 구조는 전자로 조사된다. 전자는 충분히 높은 에너지를 가지므로 영역(6)의 N- 형 실리콘 전체를 걸치고 및 내에서 재결합 사이트를 생성한다. 구조는 하부측으로부터, 또는 상부측으로부터 조사될 수 있다.
특정의 특정 실시 예가 교시 목적을 위해 상술되었지만, 이 특허 문서의 교시는 일반적인 적용 가능성을 가지며 전술한 특정 실시 예에 한정되지 않는다. 다이의 4개의 주변 측 에지로 옆으로 완전히 연장하는 P 형 실리콘 주변 측벽 영역(9)을 가지도록 역 다이오드 다이의 예가 위에서 제시되었지만, 다른 실시 예에서 P 형 실리콘 주변 영역은 다이 측 에지에 대하여 완전히 연장할 필요가 없다(need not extend all the way to the die side edges). 일 실시 예에서, 위소즈키 등에 의해, 2005 년 11 월 20 일자로 출원된, "고 전압 디바이스를 위한 트렌치 격리 디퓨전"이라는 명칭의, 미국 특허 제9,590,033 호(U.S. Patent No. 9,590,033, entitled "Trench Separation Diffusion For High Voltage Device", filed November 20, 2005, by Wisotzki et al.)에서 제시되는 주변 격리 구조가 사용된다(employed). 도 4는 이 구조를 도시한다. 참조 번호 21은 다이의 측 에지와 동일하다(identifies). 다이 측 에지의 일부 부분이 N- 형 실리콘일지라도, 트렌치 격리 구조(trench isolation structure)는 상부 반도체 표면(17)으로부터 하부 반도체 표면(19)에서 P 형 영역(18)까지 완전히 연장하는 P 형 주변 격리 영역(P type peripheral isolation region)(16)을 가진다. 따라서, 주변 P 형 실리콘은 N- 형 중심 드리프트 영역(20) 주위에서 전체적으로 옆으로 둘러싼다(entirely laterally rings around). 미국 특허 제9,590,033 호의 전체 내용은 본원에 참고로 포함된다. 따라서, 청구항에서 제시되는 바와 같은 본 발명의 범위를 벗어나지 않고 설명되는 실시 예들의 다양한 특징의 다양한 수정, 개조, 및 조합이 실시될 수 있다.

Claims (21)

  1. 파워 반도체 디바이스 다이에 있어서,
    상기 파워 반도체 디바이스 다이는,
    상부 반도체 표면, 하부 반도체 표면, 및 주변 측 에지를 포함하고,
    상기 다이는,
    상기 다이의 상기 하부 반도체 표면으로부터 상향 연장하고, 상기 다이의 상기 주변 측 에지로 옆으로 외측으로 연장하는 하부측 P 형 실리콘 영역 - 상기 하부측 P 형 실리콘 영역은 1 x 1016 atoms/cm3 미만의 P 형 도펀트 농도를 가짐 -;
    상기 하부측 P 형 실리콘 영역 위에 배치되는 N- 형 실리콘 영역;
    상기 상부 반도체 표면으로부터 상기 N- 형 실리콘 영역으로 하향 연장하는 N+ 형 실리콘 콘택트 영역;
    상기 다이의 상기 주변 측 에지로부터 옆으로 내측으로 연장하고, 상기 N- 형 실리콘 영역을 옆으로 둘러싸는 P 형 실리콘 주변 측벽 영역 - 상기 P 형 실리콘 주변 측벽 영역은, 상기 하부측 P 형 실리콘 영역과 결합함으로써 P 형 격리 구조를 형성하고, 상기 N- 형 실리콘 영역, 상기 N+ 형 실리콘 콘택트 영역, 상기 P 형 실리콘 주변 측벽 영역, 및 상기 하부측 P 형 실리콘 영역 각각은 벌크 실리콘 웨이퍼 재료들로 이루어짐 -;
    상기 다이의 상기 상부 반도체 표면의 일 부분 위에 배치되는 상부측 패시베이션 층 - 상기 상부측 패시베이션 층은, 상기 P 형 실리콘 주변 측벽 영역 위에 배치되고 상기 N+ 형 실리콘 콘택트 영역 주위를 둘러쌈 -;
    수소 이온 국부 농도 피크 표면 주위에 배치되는 분포를 가지는 수소 이온의 깊은 층 - 상기 수소 이온 국부 농도 피크 표면은 상기 하부 반도체 표면에 평행한 평면 내에서 연장하는 평평한 표면이고, 상기 수소 이온 국부 농도 피크 표면은 상기 N- 형 실리콘 영역을 통해 연장하지만 상기 하부측 P 형 실리콘 영역을 통해 연장하지는 않음 -;
    이온 국부 농도 피크 표면 주위에 배치되는 분포를 가지는 이온의 얕은 층 - 상기 이온 국부 농도 피크 표면은 상기 하부 반도체 표면에 평행한 평면 내에서 연장하는 평평한 표면이고, 상기 이온 국부 농도 피크 표면은 상기 하부측 P 형 실리콘 영역을 통해 연장하지만 상기 N- 형 실리콘 영역을 통해 연장하지 않고, 상기 이온의 얕은 층의 상기 이온은 수소 이온 및 헬륨 이온으로 이루어지는 군으로부터 선택되는 이온임 -;
    상기 N+ 형 실리콘 콘택트 영역 상에 배치되는 상부측 금속 전극; 및
    상기 다이의 상기 하부 반도체 표면 상에 배치되는 하부측 금속 전극;
    을 포함하는, 파워 반도체 디바이스 다이.
  2. 삭제
  3. 제1항에 있어서,
    반도체 디바이스 다이는,
    적어도 1800 볼트의 역방향 브레이크다운 전압을 가지는 개별 다이오드 디바이스인 것인, 파워 반도체 디바이스 다이.
  4. 방법에 있어서,
    (a) 반도체 웨이퍼 내 구조를 형성하는 단계로서, 상기 웨이퍼는, 하부 반도체 표면 및 상부 반도체 표면을 가지고, 상기 반도체 웨이퍼의 다이 영역이 존재하고, 상기 다이 영역은 4개의 주변 측 에지들을 가지고,
    상기 구조는,
    상기 하부 반도체 표면으로부터 상향 연장하고, 상기 다이 영역의 상기 4개의 주변 측 에지들로 옆으로 외측으로 연장하는 하부측 P 형 실리콘 영역 - 상기 하부측 P 형 실리콘 영역은 1 x 1016 atoms/cm3 미만의 P 형 도펀트 농도를 가짐 -;
    상기 다이 영역 내 상기 하부측 P 형 실리콘 영역 위에 배치되는 N- 형 실리콘 영역;
    상기 상부 반도체 표면으로부터 상기 N- 형 실리콘 영역으로 하향 연장하는 N+ 형 실리콘 콘택트 영역;
    상기 N- 형 실리콘 영역을 옆으로 둘러싸는 P 형 실리콘 주변 측벽 영역 - 상기 P 형 실리콘 주변 측벽 영역 및 상기 하부측 P 형 실리콘 영역은 함께 상기 상부 반도체 표면으로부터 상기 하부 반도체 표면까지 연장하는 P 형 격리 구조의 부분이고, 상기 N- 형 실리콘 영역, 상기 N+ 형 실리콘 콘택트 영역, 상기 P 형 실리콘 주변 측벽 영역, 및 상기 하부측 P 형 실리콘 영역 각각은 벌크 실리콘 웨이퍼 재료로 이루어짐 -
    을 포함하는 것인, 단계;
    (b) 상기 하부 반도체 표면을 통해 수소 이온을 이온 주입하여 수소 이온의 깊은 층을 형성하는 단계 - 상기 수소 이온의 깊은 층은 수소 이온 국부 농도 피크 표면 주위에 배치되는 분포를 가지고, 상기 수소 이온 국부 농도 피크 표면은 상기 N- 형 실리콘 영역을 통해 연장하지만 상기 하부측 P 형 실리콘 영역을 통해 연장하지는 않음 -;
    (c) 상기 하부 반도체 표면을 통해 이온을 이온 주입하여 이온의 얕은 층을 형성하는 단계 - 상기 이온의 얕은 층은 이온 국부 농도 피크 표면 주위에 배치되는 분포를 가지고, 상기 이온 국부 농도 피크 표면은 상기 하부 반도체 표면 및 상기 수소 이온의 깊은 층 사이에 배치되고, 상기 이온의 얕은 층의 상기 이온은 수소 이온 및 헬륨 이온으로 이루어지는 군으로부터 선택되는 이온임 -;
    (d) 상부측 패시베이션 층이 상기 상부 반도체 표면의 일 부분 위에 배치되도록 상부측 패시베이션 층을 형성하는 단계;
    (e) 상기 N+ 형 실리콘 콘택트 영역을 접촉하는 상부측 금속 전극을 형성하는 단계; 및
    (f) 상기 하부측 P 형 실리콘 영역을 접촉하는 하부측 금속 전극을 형성하는 단계;
    를 포함하는, 방법.
  5. 제4항에 있어서,
    단계(b) 및 단계(c)는 단계(d) 이후에 발생하는 것인, 방법.
  6. 제4항에 있어서,
    단계(b) 및 단계(c)는 단계(d) 이전에 발생하는 것인, 방법.
  7. 제4항에 있어서,
    단계(b) 및 단계(c)는 단계(f) 이후에 발생하는 것인, 방법.
  8. 제4항에 있어서,
    단계(b) 및 단계(c)는 단계(f) 이전에 발생하는 것인, 방법.
  9. 제4항에 있어서,
    단계(b) 및 단계(c)는 단계(a) 이후에 발생하는 것인, 방법.
  10. 제4항에 있어서,
    단계(b) 및 단계(c)는 단계(a) 이전에 발생하는 것인, 방법.
  11. 제4항에 있어서,
    상기 상부 반도체 표면의 일부는,
    상기 패시베이션 층이 (d)에서 형성된 이후에, 상기 패시베이션 층과 접촉하고,
    상기 상부 반도체 표면의 상기 일부를 통해 수소 이온 및 헬륨 이온은 이온 주입되지 않는 것인, 방법.
  12. 제4항에 있어서,
    상기 다이 영역은 단일 PN 접합을 가지고,
    상기 다이 영역은 다이오드 이외의 반도체 디바이스는 포함하지 않는 것인, 방법.
  13. 역 다이오드 다이에 있어서,
    상기 역 다이오드 다이는,
    상부 반도체 표면, 하부 반도체 표면, 및 주변 측 에지를 포함하고,
    상기 다이는,
    상기 하부 반도체 표면으로부터 상향 연장하고, 상기 다이의 상기 주변 측 에지로 옆으로 외측으로 연장하는 하부측 P 형 실리콘 영역 - 상기 하부측 P 형 실리콘 영역의 중앙 부분은 1 x 1016 atoms/cm3 미만의 P 형 도펀트 농도를 가짐 -;
    상기 하부측 P 형 실리콘 영역의 상기 중앙 부분 위에 배치되는 N- 형 실리콘 영역;
    상기 상부 반도체 표면으로부터 상기 N- 형 실리콘 영역으로 하향 연장하는 N+ 형 실리콘 콘택트 영역;
    상기 상부 반도체 표면으로부터 하향 연장하여 P 형 실리콘이 상기 상부 반도체 표면으로부터 상기 하부 반도체 표면까지 아래로 완전히 연장하는 P 형 실리콘 주변 격리 영역 - 상기 P 형 실리콘은 상기 N- 형 실리콘 영역 주위로 옆으로 둘러싸고, 상기 N- 형 실리콘 영역, 상기 N+ 형 실리콘 콘택트 영역, 상기 P 형 실리콘 주변 측벽 영역, 및 상기 하부측 P 형 실리콘 영역 각각은 벌크 실리콘 웨이퍼 재료로 이루어짐 -;
    상기 다이의 상기 상부 반도체 표면의 일 부분 위에 배치되는 상부측 패시베이션 층 - 상기 상부측 패시베이션 층은 상기 N+ 형 실리콘 콘택트 영역 주위로 둘러쌈 -;
    수소 이온 국부 농도 피크 표면 주위에 배치되는 분포를 가지는 수소 이온의 깊은 층 - 상기 수소 이온 국부 농도 피크 표면은 상기 N- 형 실리콘 영역을 통해 연장하지만 상기 하부측 P 형 실리콘 영역을 통해 연장하지는 않음 -;
    이온 국부 농도 피크 표면 주위에 배치되는 분포를 가지는 이온의 얕은 층 - 상기 이온 국부 농도 피크 표면은 상기 수소 이온의 깊은 층 및 상기 하부 반도체 표면 사이에 배치되고, 상기 이온의 얕은 층의 상기 이온은 수소 이온 및 헬륨 이온으로 이루어지는 군으로부터 선택되는 이온임 -;
    상기 N+ 형 실리콘 콘택트 영역 상에 배치되는 상부측 금속 전극; 및
    상기 다이의 상기 하부 반도체 표면 상에 배치되는 하부측 금속 전극;
    을 포함하는, 역 다이오드 다이.
  14. 제13항에 있어서,
    상기 다이의 상기 주변 측 에지의 상기 실리콘의 일부는 N 형 실리콘인 것인, 역 다이오드 다이.
  15. 제13항에 있어서,
    상기 다이의 상기 주변 측 에지의 상기 실리콘의 어느 부분도 N 형 실리콘이 아닌 것인, 역 다이오드 다이.
  16. 삭제
  17. 제13항에 있어서,
    상기 역 다이오드 다이는 적어도 1800 볼트의 역방향 브레이크다운 전압을 가지는 개별 다이오드 디바이스인 것인, 역 다이오드 다이.
  18. 제13항에 있어서,
    상기 상부측 패시베이션 층은 상기 상부 반도체 표면의 상기 부분 상에 바로 배치되는 것인, 역 다이오드 다이.
  19. 제1항에 있어서,
    상기 상부측 패시베이션 층은 상기 상부 반도체 표면의 상기 부분 상에 바로 배치되는 것인, 파워 반도체 디바이스 다이.
  20. 제4항에 있어서,
    상기 상부측 패시베이션 층은 상기 상부 반도체 표면의 상기 부분 상에 바로 배치되는 것인, 방법.
  21. 제4항에 있어서,
    수소 이온 및 헬륨 이온은 상기 상부 반도체 표면을 통하여 이온 주입되지 않는 것인, 방법.
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