KR102538996B1 - 발광 다이오드(led) 테스트 장치 및 제조 방법 - Google Patents
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Abstract
실시예들은 발광 다이오드(LED) 구조들을 포함하는 제품들을 제조하기에 유용한 기능 테스트 방법들에 관한 것이다. 특히, LED 어레이들은 LED 어레이에 근접하게 배치된 전극 및 절연체로 구성된 필드 플레이트를 사용하여 변위 전류 결합 디바이스를 통해 전류를 주입함으로써 기능적으로 테스트된다. 이어서, 제어된 전압 파형이 필드 플레이트 전극에 인가되어, LED 디바이스들을 높은 처리율을 위해 병렬로 여기시킨다. 카메라는 복수의 LED 디바이스들의 기능 테스트를 도출하기 위해 전기적 여기로부터 얻어진 개별적인 발광을 기록한다. 전압 조건들을 변경하는 것은 LED들을 상이한 전류 밀도 레벨들로 여기시켜, 외부 양자 효율 및 다른 중요한 디바이스 기능 파라미터들을 기능적으로 측정할 수 있다. 측정 콘트라스트 및 LED 결함 검출을 개선하기 위해 스펙트럼 필터링이 사용된다. LED 어레이를 여기시키고 전하 주입 발광의 시작 및 처리율을 개선하기 위해 외부 광 조사가 사용된다.
Description
본 출원은 2017년 6월 20일에 출원된 미국 특허 출원 제 62/522,576호의 정규 출원이고, 상기 출원의 내용은 본원에 참조에 의해 편입된다.
본 발명은 발광 다이오드(LED) 디바이스들에 관한 것이다. 더 상세하게는, 본 발명의 실시예들은, 제조 프로세스 동안, 발광 다이오드(LED) 어레이 구조를 기능적으로 테스트하기 위한 방법들 및 장치들을 포함하는 기술들에 관한 것이다. 일례에서, 방법은 일반적인 LED 디바이스 기능 테스트에 유용하고, 특히 일 면에서 수 미크론만큼 작을 수 있는 마이크로-LED(μLED) 디바이스들을 기능적으로 테스트하기에 유용하다. 마이크로-LED들은 다른 것들 중에서도, MOCVD(Metallo-Organic Chemical Vapor Deposition)와 같은 기술들을 활용하여 지지 기판 상에서 성장된다. 개별적인 디바이스들이 최종 조명 또는 디스플레이 애플리케이션에서 사용되기 전에, 다음 중 하나 이상, 즉, 수율 평가, 비닝(binning), 디바이스 복구/보정 및 제조 프로세스 피드백/피드포워드에서 사용하기 위한 데이터의 수집을 달성하기 위해 LED 디바이스들을 테스트하는 것이 바람직하다.
발광 다이오드들(LED들)은 종래의 광원들에 대한 대체 기술로서 사용되어 왔다. 예를 들어, LED들은 간판, 교통 신호, 자동차 미등, 모바일 전자 디스플레이 및 텔레비전에서 발견된다. 종래의 광원들과 비교하여 LED들의 다양한 이점들은 증가된 효율, 더 긴 수명, 가변 방출 스펙트럼 및 다양한 폼 팩터들과 통합되는 능력을 포함할 수 있다.
매우 성공적이지만, LED들을 제조하기 위한 개선된 기술들이 매우 요구된다.
LED 제조 프로세스 동안, LED 구조들은 반도체 산업에 의해 이용되는 것들과 같은 대량 생산 프로세스들을 사용하여 기판 상에 형성된다. 세정, 증착, 리소그래피, 에칭 및 금속화와 같은 프로세스 단계들이 기본적 LED 구조를 형성하기 위해 사용된다. 대량 생산 규모의 제조 및 더 낮은 비용을 달성하기 위해, 이러한 프로세스들을 사용하여 다수의 디바이스들이 동시에 기판 상에 형성된다. 원하는 LED 유형에 따라 상이한 기판들 및 재료들이 사용된다. 예를 들어, UV-방출 LED들은 통상적으로 HVPE(Hydride Vapor Phase Epitaxy) 또는 암모노서멀(ammonothermal) 방법들을 사용하여 제조된 사파이어 또는 독립형 GaN 기판들 상의 이종 에피택셜 층인 갈륨 나이트라이드(GaN) 재료로부터 통상적으로 제조된다. 다른 컬러들을 위해, GaAs 또는 GaP 기판들이 사용될 수 있다. 최근에, 지지 기판 상에 층-이송되는 GaN, GaAs 또는 다른 III-V 반도체 재료들이 다른 시작 기판 유형으로서 이용가능해졌다. 본 발명에 개시된 방법들을 사용하여 테스트될 수 있는 다른 가능한 LED 구조들은 플라스틱, 유리 또는 다른 적절한 기판들 상에 제조된 유기 LED(OLED) 디바이스 구조들이다.
LED 구조 형성 제조 프로세스 내에서, 품질 및 반복 가능성을 확인하기 위해 다양한 광학 및 다른 방법 테스트들이 행해진다. LED 구조 형성이 완료되면, 패키지 내의 LED 에미터 또는 디스플레이 내의 LED 에미터로서 사용하기 위해 디바이스가 장착되기 전에 각각의 LED 디바이스의 기능 테스트를 수행하는 것이 바람직하다. 모든 디바이스들에 공통 접촉이 있더라도(즉, 모든 캐소드들이 함께 묶여 있음), 각각의 디바이스의 각각의 개별적인 애노드는 광전자 특성들을 기능적으로 테스트하기 위해 개별적인 접촉을 여전히 요구할 것이다. 기판 상의 개별적인 LED 디바이스들의 디바이스 크기 및 전단 부피는 이를 어려운 작업이 되게 한다. 예를 들어, (통상적으로 일반적 조명 유형 LED들의) 일 면에서 250㎛를 측정하는 LED 디바이스들을 갖는 6" 기판은 접촉 프로브/측정 사이클을 각각 요구하는 250,000개 초과의 디바이스들을 포함할 것이다. 6" 기판이 일 면에 20㎛의 마이크로-LED 디바이스 구조들을 포함하면, 기판 상에 존재하는 4천만개 초과의 디바이스들 각각에 접촉할 필요가 있을 것이다. 따라서, 개별적인 접촉 없이 기능적 LED 디바이스 테스트를 허용하는 방법들을 개발할 필요가 있다.
본 발명의 실시예들은 적절한 전압 파형 소스에 의해 구동되는 유전체 코팅 필드 플레이트를 사용하여 형성된 커패시터를 통해 전류가 주입되는 비-직접 전기 접촉 접근법을 활용한다. 유전체 표면의 다른 측은 개별적인 LED 접촉들의 평면에 근접하여 배치된 커패시터를 형성하고, 특정 전압 파형들은 필드 플레이트 전극과 공통 LED 접촉 또는 제 2 용량 결합 LED 접촉 사이에서 구동된다. 바람직한 실시예에서, 전압 램프는 이들 전극들 사이에 위치된 LED들을 순방향 바이어스하도록 전극들을 구동하여, 병렬 방식으로 다수의 LED 디바이스들 각각에 전류가 흐르는 변위 전류를 전개한다. 이어서, 실시예에 따라 필드 플레이트 위 또는 LED 지지 기판 아래에 배치된 통합 카메라를 사용하여 기능 응답(광 방출)이 측정된다. 이어서, 이미지 캡처 및 프로세싱은 많은 기능적 디바이스 테스트들을 병렬로 추출할 수 있다. 이러한 방식으로, 2개만큼 적은 전기 접촉들이 수백만개에 달하는 LED 디바이스들을 기능적으로 테스트할 수 있다.
각각의 측정 후에, 용량성 필드 플레이트 및 다른 결합 커패시턴스 요소들은 리셋되거나 또는 과도한 역방향 바이어스 전압을 통해 LED 디바이스들을 손상시키지 않는 방식이어야 한다. 적절하게 느린 네거티브 전압 램프는 LED 디바이스의 최소 누설 전류가 손상적인 역방향 바이어스 조건들을 전개함이 없이 필드 플레이트 커패시터를 안전하게 방전시키도록 허용할 것이다. 이어서, 다른 측정 사이클이 반복될 수 있다.
순방향 바이어스 구동 전압 램프를 변경하는 것은 상이한 순방향 바이어스 전류 밀도(A/㎠)를 LED 디바이스들 내로 구동하여, 보다 복잡한 기능 테스트 평가들이 수행되게 할 것이다. 상이한 구동 전압 파형들을 선택함으로써 가능하게 되는 순방향 바이어스 전류 밀도의 함수로서 외부 양자 효율과 같은 디바이스 특성화 데이터가 본 발명의 다른 특징이다. 필드 플레이트 유전체 설계 및 전압 램프 값들을 수정함으로써, 다수의 디바이스들의 정확한 전류 주입 방출 응답들은 약 0.001 내지 10 A/㎠ 이상의 큰 전류 밀도에 걸쳐 검출될 수 있다.
이러한 기능 테스트 방법에 의해 제공되는 하나의 이점은 테스트 중인 각각의 어드레스 가능한 LED 디바이스와 접촉하는 하이-핀(high-pin) 카운트 프로브 카드들 및 프로브 바늘들의 제거이다. 이러한 프로브 카드들이 사용될 때, 각각의 LED 디바이스는 날카로운 금속 핀의 압력 및 측방향 모션에 의해 접촉 면적에서 전기적 접촉을 달성하는 하나 이상의 바늘 프로브 핀들을 사용하여 접촉된다. 이러한 프로세스는 거의 항상, LED 디바이스 수율 및 신뢰도를 낮출 수 있는 접촉 패드 스크래치들을 생성한다. 수백 또는 심지어 수천개의 프로브 핀들을 갖는 프로브 핀 카드들을 사용하는 테스트 신뢰도, 제조 및 유지보수 비용들이 또한 관심사이다. 프로브 카드 스크래치들 또는 마크들의 제거, LED 디바이스 수율 및 신뢰도를 증가시키는 것, 및 비싸고 오류가 발생하기 쉬운 하이-핀 카운트 프로브 카드들의 사용을 회피하는 것은 본 발명의 핵심 이점이다.
이러한 기능 테스트 방법에 의해 제공되는 또 다른 이점은 직접적인 전기 접촉의 제거로 인해 LED 제조 프로세스 내에서 기능적으로 테스트하는 능력이다. 클린 룸 호환 가능하고, 스크래치 없는 LED 디바이스들의 프로세스-내 테스트는 종래의 테스트 방법에 사용되는 고밀도 입자 생성 핀 카드들의 필요성으로 인해 수행하기 어렵거나 비실용적일 수 있는 기능이다.
이러한 기능 테스트 방법에 의해 제공되는 다른 이점들은 소형 및 대형 LED 디바이스들 양쪽 모두에 대한 일반적인 적용 가능성 및 대형 기판들에 대한 확장성이다. 필드 플레이트는 면적에 비례하여 커패시턴스를 적용하는 구조이고, 따라서 더 큰 면적을 갖는 더 큰 LED 디바이스들은 더 큰 유효 커패시턴스로 여기되는 한편, 마이크로-LED 디바이스들과 같은 작은 LED 디바이스들은 대응적으로 더 작은 커패시턴스에 의해 여기된다. 따라서, 일 면에서 밀리미터 크기의 대형 LED들부터 10㎛ 이하만큼 작은 마이크로-LED들까지 장치의 수정없이 테스트될 수 있다. 더 큰 필드 플레이트들을 사용하거나 또는 더 작은 필드 플레이트를 사용하는 단계적/반복적 방법을 사용하는 기판 확장성은 실용적이고 쉽게 달성 가능하다. 최고의 처리율을 위해, 큰 필드 플레이트 위의 어레이로 배열된 다수의 카메라의 병렬 프로세싱은 2개만큼 적은 전기 접촉들 및 일부 실시예에서는 직접적 전기 접촉 없이 지지 기판 상의 모든 LED 디바이스들을 기능적으로 테스트할 수 있을 것이다. 기판 상에 수천 내지 수천만 개일 수 있는 각각의 개별적인 LED 디바이스와 접촉하는 것을 회피하는 것은 본 발명의 핵심 이점이다.
본 발명에서 설명되는 바와 같은 방법은 용량성 전류 주입(C2I) 기능 테스트로서 설명된다.
도 1은 LED 구조의 단순화된 단면을 도시한다.
도 2는 LED 대량 생산 프로세스 내에서 LED 디바이스 구조들을 포함하는 LED 지지 기판을 도시한다.
도 3a 및 도 3b는 스트리트(street)들로 격리되는 개별화된(singulated) LED 디바이스들을 갖는 LED 지지 기판의 상면도(A) 및 단면도(B)를 도시한다.
도 4는 인접한 단락들의 존재 시에 전류 주입 기능 테스트를 허용하기에 충분한 높은 전단 저항을 갖는 상단 접촉층을 구비한 개별화되지 않은(non-singulated) LED 디바이스 구조를 갖는 LED 지지 기판을 도시한다.
도 5a는 지지 기판 상에 4개의 LED 디바이스들을 포함하는 LED 디바이스 층의 일부분에 근접한 필드 플레이트의 실시예를 도시한다.
도 5b는 도 5a의 실시예의 대응하는 등가 전기 회로를 도시한다.
도 6a는 메인(main) 용량성 전류 주입(C2I) 측정 시퀀스, 즉, 전류 주입/측정(I), 유지(II), 방전/리셋(III) 위상들을 도시한다.
도 6b는 도 6a의 용량성 전류 주입(C2I) 측정 시퀀스에 의해 주입되는 대응하는 LED 전류를 도시한다.
도 7a 및 도 7b는 필드 플레이트(A)를 통해 및 LED 디바이스 지지 기판(B)을 통해 보는 카메라를 갖는 필드 플레이트의 2개의 실시예들을 도시한다.
도 8은 바람직한 실시예의 예상되는 전류 밀도(A/㎠) 대 dV/dT 전압 램프를 도시한다.
도 9a는 필드 플레이트와 지지 기판 사이의 공간에 전개되는 진공을 사용하여 LED 디바이스 구조들을 포함하는 지지 기판 상에 필드 플레이트를 부착하는 기판 스케일 방법을 도시한다.
도 9b는 필드 플레이트와 지지 기판 사이의 공간에 존재하는 액체 갭을 사용하여 LED 디바이스 구조들을 포함하는 지지 기판 상에 필드 플레이트를 부착하는 기판 스케일 방법을 도시한다.
도 10은 단계적/반복적 기계 구성에서 더 작은 필드 플레이트 및 카메라 광학 시스템을 도시한다.
도 11은 일 실시예에 따른 C2I 기능 테스트 방법을 시뮬레이팅하기 위해 사용되는 회로 모델을 도시한다.
도 12a 내지 도 12d는 일 실시예의 전류 주입/측정 위상 I의 상세한 시퀀스를 도시한다.
도 13a 내지 도 13d는 일 실시예의 전류 주입/측정 위상 III의 상세한 시퀀스를 도시한다.
도 14a 내지 도 14d는 일 실시예의 4개의 측정 시퀀스들을 도시하는 더 긴 시간 축(200㎳)을 도시한다.
도 15a는 매립된 공통 접촉 및 유전층을 갖는 지지 기판 상에 4개의 LED 디바이스들을 포함하는 LED 디바이스 층의 일부분에 근접한 필드 플레이트의 실시예를 도시한다.
도 15b는 도 15a의 실시예의 대응하는 등가 전기 회로를 도시한다.
도 16은 제 2 전극에 용량적으로 결합하기 위해 유전층으로서 사용되는 지지 기판 상에 4개의 LED 디바이스들을 포함하는 LED 디바이스 층의 일부분에 근접한 필드 플레이트의 실시예를 도시한다.
도 17은 3개의 LED 구조들 A, B 및 C를 도시하고, 여기서, 구조 A는 상단 용량성 결합에 의해 상단 접촉에 액세스하는 상단 표면적 및 바닥 용량성 결합에 의해 바닥 접촉에 액세스하는 바닥 표면적을 갖는 수직 LED 구조이고, 구조 B는 상단 용량성 결합에 의해 상단 접촉 및 바닥 접촉 양쪽 모두에 액세스하는 상단 표면적 및 바닥 용량성 결합에 의해 바닥 접촉에 액세스하는 바닥 표면적을 갖는 측방향 MESA-유형 LED 구조이며, 구조 C는 바닥 접촉에 대한 작은 상단 비아(via) 개구를 갖는 측방향 MESA-유형 LED 구조이다. 상이한 상대적 커패시턴스 값들을 제외하면, 구조 C는 구조 B와 전기적으로 유사하다.
도 18은 3개의 용량성 결합 구성들 A, B 및 C를 도시하고, 여기서, 구성 A는 공통 상단 필드 플레이트 전극을 사용하고, 구성 B는 오직 상단(애노드) 접촉에만 결합하는 패턴화된 상단 필드 플레이트 전극을 사용하며, 구성 C는 별개의 상단(애노드) 및 바닥(캐소드) 접촉들을 갖는 패턴화된 상단 필드 플레이트 전극을 사용한다.
도 19는 C2I 전하 주입 전에 외부 광원 조사를 사용하는 LED 바이어스 사전 충전 효과를 나타내는 전하 주입 응답 전달 함수를 도시한다.
도 20a는 특정 실시예에서 사용되는 대표적인 UV-IR 컷오프 이미징 필터 투과 곡선을 도시한다.
도 20b는 특정 실시예에서 사용되는 대표적인 대역통과 이미징 필터 투과 곡선을 도시한다.
도 21은 수평 스케일에서 Datan의 함수로서 수직 스케일 상에서 작은 범위들의 Datan 값들(채널들 또는 빈들로 지칭됨) 내에 속하는 몇몇 LED 디바이스들의 히스토그램 플롯을 도시한다.
도 2는 LED 대량 생산 프로세스 내에서 LED 디바이스 구조들을 포함하는 LED 지지 기판을 도시한다.
도 3a 및 도 3b는 스트리트(street)들로 격리되는 개별화된(singulated) LED 디바이스들을 갖는 LED 지지 기판의 상면도(A) 및 단면도(B)를 도시한다.
도 4는 인접한 단락들의 존재 시에 전류 주입 기능 테스트를 허용하기에 충분한 높은 전단 저항을 갖는 상단 접촉층을 구비한 개별화되지 않은(non-singulated) LED 디바이스 구조를 갖는 LED 지지 기판을 도시한다.
도 5a는 지지 기판 상에 4개의 LED 디바이스들을 포함하는 LED 디바이스 층의 일부분에 근접한 필드 플레이트의 실시예를 도시한다.
도 5b는 도 5a의 실시예의 대응하는 등가 전기 회로를 도시한다.
도 6a는 메인(main) 용량성 전류 주입(C2I) 측정 시퀀스, 즉, 전류 주입/측정(I), 유지(II), 방전/리셋(III) 위상들을 도시한다.
도 6b는 도 6a의 용량성 전류 주입(C2I) 측정 시퀀스에 의해 주입되는 대응하는 LED 전류를 도시한다.
도 7a 및 도 7b는 필드 플레이트(A)를 통해 및 LED 디바이스 지지 기판(B)을 통해 보는 카메라를 갖는 필드 플레이트의 2개의 실시예들을 도시한다.
도 8은 바람직한 실시예의 예상되는 전류 밀도(A/㎠) 대 dV/dT 전압 램프를 도시한다.
도 9a는 필드 플레이트와 지지 기판 사이의 공간에 전개되는 진공을 사용하여 LED 디바이스 구조들을 포함하는 지지 기판 상에 필드 플레이트를 부착하는 기판 스케일 방법을 도시한다.
도 9b는 필드 플레이트와 지지 기판 사이의 공간에 존재하는 액체 갭을 사용하여 LED 디바이스 구조들을 포함하는 지지 기판 상에 필드 플레이트를 부착하는 기판 스케일 방법을 도시한다.
도 10은 단계적/반복적 기계 구성에서 더 작은 필드 플레이트 및 카메라 광학 시스템을 도시한다.
도 11은 일 실시예에 따른 C2I 기능 테스트 방법을 시뮬레이팅하기 위해 사용되는 회로 모델을 도시한다.
도 12a 내지 도 12d는 일 실시예의 전류 주입/측정 위상 I의 상세한 시퀀스를 도시한다.
도 13a 내지 도 13d는 일 실시예의 전류 주입/측정 위상 III의 상세한 시퀀스를 도시한다.
도 14a 내지 도 14d는 일 실시예의 4개의 측정 시퀀스들을 도시하는 더 긴 시간 축(200㎳)을 도시한다.
도 15a는 매립된 공통 접촉 및 유전층을 갖는 지지 기판 상에 4개의 LED 디바이스들을 포함하는 LED 디바이스 층의 일부분에 근접한 필드 플레이트의 실시예를 도시한다.
도 15b는 도 15a의 실시예의 대응하는 등가 전기 회로를 도시한다.
도 16은 제 2 전극에 용량적으로 결합하기 위해 유전층으로서 사용되는 지지 기판 상에 4개의 LED 디바이스들을 포함하는 LED 디바이스 층의 일부분에 근접한 필드 플레이트의 실시예를 도시한다.
도 17은 3개의 LED 구조들 A, B 및 C를 도시하고, 여기서, 구조 A는 상단 용량성 결합에 의해 상단 접촉에 액세스하는 상단 표면적 및 바닥 용량성 결합에 의해 바닥 접촉에 액세스하는 바닥 표면적을 갖는 수직 LED 구조이고, 구조 B는 상단 용량성 결합에 의해 상단 접촉 및 바닥 접촉 양쪽 모두에 액세스하는 상단 표면적 및 바닥 용량성 결합에 의해 바닥 접촉에 액세스하는 바닥 표면적을 갖는 측방향 MESA-유형 LED 구조이며, 구조 C는 바닥 접촉에 대한 작은 상단 비아(via) 개구를 갖는 측방향 MESA-유형 LED 구조이다. 상이한 상대적 커패시턴스 값들을 제외하면, 구조 C는 구조 B와 전기적으로 유사하다.
도 18은 3개의 용량성 결합 구성들 A, B 및 C를 도시하고, 여기서, 구성 A는 공통 상단 필드 플레이트 전극을 사용하고, 구성 B는 오직 상단(애노드) 접촉에만 결합하는 패턴화된 상단 필드 플레이트 전극을 사용하며, 구성 C는 별개의 상단(애노드) 및 바닥(캐소드) 접촉들을 갖는 패턴화된 상단 필드 플레이트 전극을 사용한다.
도 19는 C2I 전하 주입 전에 외부 광원 조사를 사용하는 LED 바이어스 사전 충전 효과를 나타내는 전하 주입 응답 전달 함수를 도시한다.
도 20a는 특정 실시예에서 사용되는 대표적인 UV-IR 컷오프 이미징 필터 투과 곡선을 도시한다.
도 20b는 특정 실시예에서 사용되는 대표적인 대역통과 이미징 필터 투과 곡선을 도시한다.
도 21은 수평 스케일에서 Datan의 함수로서 수직 스케일 상에서 작은 범위들의 Datan 값들(채널들 또는 빈들로 지칭됨) 내에 속하는 몇몇 LED 디바이스들의 히스토그램 플롯을 도시한다.
LED들의 추가적인 설명은 본 명세서 전반에 걸쳐 그리고 아래에서 더욱 구체적으로 발견된다. 일례에서, 하나의 유형의 LED는 다이오드의 방출층이 유기 화합물로 형성되는 OLED(Organic Light Emitting Diode)이다. OLED들의 하나의 이점은 가요성 기판들 상에 유기 방출층을 인쇄하는 능력이다. OLED들은 얇은 가요성 디스플레이들에 집적되고, 종종 셀 폰들 및 디지털 카메라들과 같은 휴대용 전자 디바이스들에 대한 디스플레이들을 제조하기 위해 사용된다.
다른 유형의 LED는 다이오드의 방출층이 더 두꺼운 반도체-기반 클래딩(cladding) 층들 사이에 개재되는 하나 이상의 반도체-기반 양자 우물 층들을 포함하는 반도체-기반 LED이다. OLED들에 비해 반도체-기반 LED들의 일부 이점들은 증가된 효율 및 더 긴 수명을 포함할 수 있다. 와트 당 루멘(lm/W) 단위로 표현되는 높은 발광 효율은 반도체-기반 LED 조명의 주요 이점들 중 하나이며, 다른 광원들에 비해 더 낮은 에너지 또는 전력 사용을 허용한다. 휘도(밝기)는 주어진 방향으로 광원의 단위 면적당 방출되는 광의 양이고, 평방 미터당 칸델라(cd/m2)로 측정되며 일반적으로 Nit(nt)로 지칭된다. 동작 전류가 증가함에 따라 휘도는 증가하지만, 발광 효율은 전류 밀도(A/㎠)에 의존하며, 전류 밀도가 증가함에 따라 초기에 증가하여, 최대값에 도달하고, 이어서, "효율 드룹(efficiency droop)"으로 알려진 현상으로 인해 감소한다. 내부 양자 효율(IQE: Internal Quantum Efficiency)로 알려진, 광자들을 내부적으로 생성하는 능력을 포함하여, 많은 팩터들이 LED 디바이스의 발광 효율에 기여한다. 내부 양자 효율은 LED 디바이스의 품질 및 구조의 함수이다. 외부 양자 효율(EQE: External Quantum Efficiency)은 방출된 광자들의 수를 주입된 전자들의 수로 나눈 것으로 정의된다. EQE는 IQE의 함수이며 LED 디바이스의 광 추출 효율이다. 낮은 동작 전류 밀도(또한 주입 전류 밀도 또는 순방향 전류 밀도로 지칭됨)에서 LED 디바이스의 IQE 및 EQE는 동작 전류 밀도가 증가됨에 따라 초기에 증가하고, 이어서, 동작 전류 밀도가 증가됨에 따라 효율 드룹으로 알려진 현상으로 감소하기 시작한다. 낮은 전류 밀도에서는, 결함들의 강한 효과 또는 전자들 및 정공들이 광의 생성 없이 재조합하는 비-방사 재조합으로 지칭되는 다른 프로세스들로 인해 효율이 낮다. 이러한 결함들이 포화됨에 따라 방사 재조합이 지배하고 효율이 증가한다. "효율 드룹" 또는 효율의 점진적 감소는, 주입-전류 밀도가 통상적으로는 1.0 내지 10A/㎠의 낮은 값을 초과함에 따라 시작된다.
반도체-기반 LED들은 통상적으로, 표지판 및 간판으로 사용되는 저전력 LED들, 광 패널 및 자동차 테일 라이트들과 같은 중간 전력 LED들 및 솔리드 스테이트 조명 및 액정 디스플레이(LCD) 백라이트를 위한 것과 같은 고전력 LED들을 포함하는 다양한 애플리케이션들에서 발견된다. 일 애플리케이션에서, 고전력 반도체-기반 LED 조명 디바이스들은 통상적으로 400~1,500㎃에서 동작할 수 있고, 1,000,000cd/㎡보다 큰 휘도를 나타낼 수 있다. 고전력 반도체-기반 LED 조명 디바이스들은 통상적으로 LED 디바이스의 효율 특성 곡선에서 피크 효율의 우측의 전류 밀도들에서 잘 동작한다. 저전력 반도체-기반 LED 표지판 및 간판 애플리케이션들은 종종 대략 20~100㎃의 동작 전류들에서 대략 100cd/㎡의 휘도를 나타낸다. 저전력 반도체-기반 LED 조명 디바이스들은 통상적으로 LED 디바이스의 효율 특성 곡선에서 피크 효율에서 또는 그 우측의 전류 밀도들에서 동작한다. 증가된 광 방출을 제공하기 위해, LED 다이 크기들은 증가되어 왔고, 1㎟ 다이가 매우 통상적인 크기가 되었다. 더 큰 LED 다이 크기들은 감소된 전류 밀도를 도출할 수 있으며, 이는 결과적으로 수백 ㎃부터 1암페어 초과의 더 높은 전류를 사용할 수 있게 하여, 이러한 더 높은 전류들에서 LED 다이들과 연관된 효율 저하의 효과를 감소시킨다.
LED들은 수년 동안 시계들, 스마트폰들 및 랩탑들과 같은 휴대용 디바이스들 뿐만 아니라 컴퓨터 모니터들 및 TV 디스플레이들에서 사용되어 왔지만, LCD(Liquid Crystal Display) 기술들에 대한 대안적인 백색 광원으로서 간접적으로만 사용되어 왔다. 이들은 "LED" TV 등으로 지칭되었지만, 실제 LED들은 주로 이전에 사용된 냉간 형광 램프(CFL) 백라이트 소스들 대신 백라이트를 조명하기 위한 GaN-기반 백색 LED들이었다. 컬러 픽셀 생성은 간섭형 컬러 필터를 사용하여 다른 컬러들을 차단함으로써 컬러들이 생성되는 광 차감 프로세스로 작동되는 LCD 기술에 기반하여 계속되었다. 예를 들어, 적색 픽셀은 백라이트 LED 백색 스펙트럼의 녹색 및 청색 부분을 차단하는 적색 컬러 필터에 의해 생성될 것이다. 그레이 스케일(픽셀의 광 세기)은 광 경로를 따라 2개의 교차 편광기들 사이에 배치된 액정 셀을 통해 광 편광을 변조함으로써 발생하였다.
LED 백라이트 구동 LCD 디스플레이 기술이 CFL 백릿(backlit) 버전보다 더 효율적이고 신뢰가능하지만, 이 기술은 여전히 전력 효율적이지 않다. 그 이유는 간단한데, LED 백색 백라이트 디바이스들이 외부 양자 효율(LED 디바이스에 주입된 전기 캐리어 당 방출된 광자들) 측면에서 상당히 효율적일 수 있지만, 이러한 LCD 디스플레이 기술의 나머지 부분에는 다수의 비효율들이 존재한다. 제 1 편광기는 비-편광 백색 백라이트의 절반을 조금 절단하고, 이어서 나머지 광의 2/3를 차감함으로써 착색될 것이다(적색의 경우 GB가 없는 R, 녹색의 경우 RB가 없는 G, 청색의 경우 RG가 없는 B). 다른 손실들은 픽셀 충전 팩터 및 필름/LCD 셀 흡수 및 산란을 포함한다. 따라서, 전체 광 출력은 백색 LED 백라이트 세기의 약 1/6 미만이다.
더 전력 효율적이고 밝은 디스플레이 기술들, 특히, 배터리 수명이 핵심 팩터인 휴대용 배터리 동작 디바이스들을 갖는 것이 트렌드이다. 마이크로-LED는 더 높은 전력 효율을 달성하기 위한 유망한 기술이다. 마이크로-LED 디스플레이에서, 픽셀 면적 내에 배치된 작은 LED 디바이스는 직접 방출 방식으로 광을 생성하도록 직접 구동된다. 컬러는 (i) 광자 하향 변환에 의해 픽셀 컬러들을 생성하기 위해 컬러 형광체들 또는 양자-도트 컬러 변환 층들을 갖는 UV-LED들(즉, GaN 기반)에 대해 청색을 활용함으로써, 및/또는 (ii) 컬러를 직접 생성하는 LED들(즉, 적색에 대해 AlGaAs, GaAsP, AlGalnP, GaP, 녹색에 대해 GaP, AlGaInP, AlGaP 및 청색에 대해 ZnSe, InGaN, SiC)을 사용함으로써 생성될 수 있다. 어느 경우든, 마이크로-LED 디스플레이의 직접 방출/직접 뷰는 전력 효율에서 6배 이상의 개선을 약속한다.
마이크로-LED 기반 디스플레이들을 실현하기 위한 기본 기술은 잘 알려져 있지만, 다수의 제조 및 품질 제어 문제들이 존재한다. 이들 중 하나는 픽셀들이 사용되기 전에 제조 프로세스 내에서 수백만 개의 마이크로-LED 디바이스들을 비용 효과적이고 효율적인 방식으로 기능적으로 테스트하는 것이다. 따라서, 직접적인 전기적 접촉 없이 마이크로-LED 대규모 제조 프로세스들과 호환되는 방식으로 기능 테스트를 가능하게 하는 것이 바람직하다. 본 발명의 추가적 세부사항들은 본 명세서 전반에 걸쳐 더 구체적으로 아래에서 발견될 수 있다.
본 발명의 실시예들은 직접적인 전기적 접촉 없이 LED 디바이스들을 기능적으로 테스트하는 LED 디바이스 제조 프로세스들 및 방식들을 설명한다. 특히, 본 발명의 일부 실시예들은 고휘도 LED, 중간 전력 LED, 저전력 LED 및 마이크로 LED 디바이스들을 기능적으로 테스트하는 방식들에 관한 것일 수 있다.
다양한 실시예들에서, 도면들을 참조하여 설명된다. 그러나, 특정 실시예들은 이러한 특정 세부사항들 중 하나 이상 없이, 또는 다른 알려진 방법들 및 구성들과 조합하여 실시될 수 있다. 하기 설명에서, 본 발명의 철저한 이해를 제공하기 위해, 특정 구성들, 치수들 및 프로세스들 등과 같은 다수의 특정 세부사항들이 기술된다. 다른 경우들에서, 잘 알려진 반도체 프로세스들 및 제조 기술들은 본 발명을 불필요하게 모호하게 하지 않도록 상세히 설명되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 실시예와 관련하여 설명된 특징, 구조, 구성 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸친 다양한 위치들에서 어구 "일 실시예에서"의 등장은 반드시 본 발명의 동일한 실시예를 참조하는 것은 아니다. 또한, 특징들, 구조들, 구성들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
본 명세서에서 사용되는 용어들 "걸쳐 있는(spanning)", "위(over)", "에(to)", "사이(between)" 및 "상(on)"은 다른 층들에 대한 일 층의 상대적 위치를 지칭할 수 있다. 다른 층에 "걸쳐 있는", "위", 또는 "상", 또는 다른 층"에" 본딩된 또는 "접촉"된 일 층은 그 다른 층과 직접 접촉할 수 있거나 하나 이상의 개재하는 층들을 가질 수 있다. 층들 "사이"의 일 층은 층들과 직접 접촉할 수 있거나 하나 이상의 개재하는 층들을 가질 수 있다.
본 발명의 특정 실시예들은 LED 디바이스 구조 층이 지지 기판으로부터 이송되고 추가적인 프로세싱 전에 픽업 플레이트 조립체에 본딩되는 LED 디바이스 조립체를 설명한다. 본 발명의 실시예들에 따르면, C2I 기능 테스트 단계는 이송 이전에 또는 하나 이상의 이송들 이후에 적용될 수 있다. 복수의 LED 구조들이 상이한 기판 상에 이송되고 가능하게는 본딩되는 다양한 가능한 구성들을 단순화하기 위해, 타겟 기판은 각각의 경우에 지지 기판으로 지칭될 것이다. 예를 들어, MOCVD 성장 동안 LED 구조들을 지지하는 기판이 또한 지지 기판으로 지칭되지만, 픽업 플레이트에 대한 릴리스 및 부착 이후, 이러한 플레이트 및 LED 디바이스 층을 기계적으로 지지하기 위해 사용되는 임의의 다른 기판 또는 플레이트가 또한 지지 기판으로 지칭될 것이다. 픽업 플레이트가 사용되면, 공통 전기 접촉은 이송되는 LED 디바이스 구조들과 픽업 플레이트의 나머지 사이의 전기 전도성 재료 필름을 사용하여 달성될 수 있다. 아래에서 추가로 설명되는 바와 같이, 공통 접촉은 또한 제 2 유전층 및 선택적인 전압 파형 소스를 사용하여 달성될 수 있다. 일부 경우들에서, 픽업 플레이트 재료는 제조 시에 LED 디바이스 픽업 및 이송을 허용하기 위해 제어가능한 정도의 점착성을 또한 가질 것이다. 추가적으로, 지지 기판은 플라스틱 필름과 같은 가요성 시트일 수 있고, C2I는 개별적인 시트들 상에서 또는 롤-투-롤(roll-to-roll) 제조 프로세스의 일부로서(예를 들어, 유기-LED 또는 OLED 제조 프로세스에서) 디바이스 구조들을 테스트하기 위해 사용될 수 있다. 지지 기판이라는 용어는 일반적으로 기계적 지지로서의 역할을 의미하기 위해 사용될 것이며, 본 명세서 전체에 걸쳐 (C2I) 기능 테스트 장치의 일부로서 설명되는 기판일 것이다.
본 발명의 실시예들은 개별화된 및 개별화되지 않은 LED 디바이스 구조들을 설명하지만, 활성-매트릭스 어드레싱 회로 및 지지 전자장치와 같은 추가적인 전자장치가 존재할 수 있다. 테스트가능성 접근법들에 대한 설계를 적용하고 C2I 기능 테스트 방법들의 일반적인 능력을 사용하는 것은 복잡한 상호연결된 LED 구조들을 성공적으로 테스트할 수 있다. 본 발명의 목적을 위해, LED 구조들의 특정 설명들은 단지 예들로서 취해질 것이고, 테스트 방법들은 통합된 어드레싱 및 다른 지지 전자장치들을 이용하여 또는 전자장치들 없이, 개별화된, 개별화되지 않은, 측방향 및 수직 LED 구조들에 일반적으로 적용가능한 것으로 이해되어야 한다.
본 발명의 특정 실시예 및 C2I 기능 테스트가 행해지는 제조 프로세스에서의 포인트에 따라, 지지 기판은 투명하고 추가적인 코팅들을 가질 수 있다. 이들은 테스트 프로세스를 직접 지원하거나 아래에서 더 상세히 설명될 특정 LED 제조 프로세스 단계의 요건들의 일부로서 존재한다.
도 1을 참조하면, 대표적인 LED(104)는 n형 캐소드층(100), 활성층(통상적으로 다중 양자 우물 또는 MQW 계열의 서브 층들)(101) 및 p형 층(102) 및 p-접촉(103)을 형성하는 증착된 층들로 구성된다. 이러한 LED 구조는 단순화되고 버퍼층들, 차단층들, n-접촉층(들) 등과 같은 많은 추가적인 층들은 간략화를 위해 도시되지 않았다. 전기적으로, LED는 애노드로서 층(103)(또는 접촉(106))을 통해 그리고 캐소드로서 층(100)(또는 접촉(105))을 통해 접촉될 것이다. 일부 LED 구조들에서, n 및 p 층들은 또한 접촉층들일 수 있고, 따라서 달리 구체적으로 설명되지 않는 한 본 발명의 목적을 위해 상호교환적으로 명명될 수 있다. 애노드로부터 캐소드까지 순방향(포지티브 전압) 바이어스를 사용하여 LED 디바이스를 통해 전류를 통과시키면, 활성 영역을 통해 흐르는 캐리어들로부터의 방사 재조합 프로세스들에서 광을 생성할 것이다. 활성층(101)의 설계는 광을 방출하는 방사 재조합 프로세스들을 최대화하도록 최적화된다. LED 구조를 역방향 바이어스하는 것은 광을 생성하지 않을 것이다. 역바이어스 전압을 제한하는 것은 파괴로 지칭되는 프로세스를 통해 디바이스를 손상시키거나 파손시키는 것을 회피하기 위해 LED에서 중요하다. 안전한 역방향 바이어스 영역 내에서, 작은 누설 전류들이 디바이스를 통해 흐른다.
LED 제조에서, LED 디바이스들은 반도체 산업에서 일반적인 기판-기반 대량 생산 프로세스들과 유사한 방법들을 사용하여 대량 생산된다. 도 2를 참조하면, 도 1에 설명된 LED 구조는 LED 기판(200)을 제조하기 위해 적절한 성장 또는 지지 기판(201) 상에 증착된다. 원하는 LED의 유형, 품질 및 컬러에 따라, 상이한 기판 재료 유형들이 사용될 수 있다. 예들은 GaP, GaAs, GaN 기판들 또는 이종 에피택셜 성장 기판들, 예컨대, 사파이어 및 실리콘 카바이드(SiC)가 또한 가능하다. 층-이송된 반도체 층형 템플릿 기판들이 또 다른 유형의 성장 기판이다. 이어서, LED 구조는 하부 접촉(202)(이 예에서는 n형 또는 캐소드), 활성 영역(203) 및 상부 접촉(204)(이 예에서는 p형 또는 애노드)을 전개하도록 성장된다.
도 2의 LED 기판은 다수의 개별화되지 않은 LED 구조들을 포함한다. 에칭, 리소그래피, 패시베이션 및 증착과 같은 프로세스 단계들을 사용하여 LED 제조 시퀀스 내에서 원하는 크기 및 기능의 개별적인 LED 디바이스들의 격리가 이루어질 수 있다. 도 3a 및 도 3b를 참조하면, 원하는 LED 디바이스들은, 예를 들어, 트렌치(308)를 형성하기 위해 에칭과 같은 프로세스들을 사용하여 지지 기판(301) 상에 상주하면서 격리될 수 있다. 이러한 에칭 구조들(때때로 "스트리트"로 지칭됨)이 기판 위에 제조되어 정사각형 디바이스들과 같은 개별적으로 격리된 구조들을 형성하면, 많은 수의 LED 디바이스들(309)이 전기적으로 격리되고 릴리스 및 포장에 이용가능하다. 이러한 예에서, 트렌치(308)는 하부 공통 접촉층(302)을 통해 에칭하지 않고, 따라서 공통 전위(310)에 연결될 수 있다. 따라서, 각각의 LED 디바이스(309)는 전압원(306)을 사용하여 p-층(304) 및 p-접촉층(305)에 개별적으로 접촉될 수 있다. 이어서, 광(307)이 접촉된 디바이스로부터 측정되어 그 기능성을 평가할 수 있다. 이러한 예에서, 상부 접촉(305)이 ITO(Indium Tin Oxide)와 같은 투명 전극일 수 있는 상부 방출 LED 구조가 도시되어 있다. 바닥 방출 구조와 같은 다른 구조가 가능하다. 이러한 경우, 지지 구조는 바람직하게는 투명할 것이고 p-접촉층은 금속 층과 같은 광 반사 층일 것이다. 따라서 LED는 지지 기판으로부터 빠져 나가는 광을 측정함으로써 테스트될 것이다. 상기 내용은 광 캡처를 최대화하기 위한 바람직한 실시예들로서 설명되었지만, 광 측정이, 예를 들어, 하부 발광 LED 구조에서 LED 위에서 수행되었더라도 LED들로부터 간접적으로 산란되거나 반사된 광을 측정하는 것이 가능할 것이다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
도 4는 LED 디바이스들이 여전히 격리되지 않은 지지 기판(401)을 도시한다. 상단 접촉층(405)이 제한된 전도성을 갖는 경우(예컨대, 비교적 높은 필름 시트 비저항을 갖는 ITO 층), 근처에 존재하는 단락(408)에도 불구하고 기능 테스트는 여전히 달성될 수 있다. 전압원(406)을 사용하여 표면 상의 포인트에 접촉하는 것은 상단 접촉(405), p-층(404), 활성층(403), n-층(403)을 통해 공통 접촉(402)으로의 전류를 전개할 것이다. 이웃 단락(408)에 대한 비교적 높은 저항은 발광(407)이 발생하도록 허용할 수 있다. 본 발명의 일 실시예에 따른 이러한 직접 접촉 예 대신에 필드 플레이트를 사용하는 것은 개별화되지 않은 LED 층 테스트를 허용할 것이다. 어두운(비-방출) 또는 약하게 방출하는 면적들은 LED 제조 프로세스의 초기 스테이지에서 LED 층의 기능적 수율에 대한 표시자일 것이다. 이러한 대안적인 실시예의 효능 및 공간 분해능은 상단 층 시트 비저항의 함수일 것이다.
따라서, 대규모 제조를 지원할 수 있는 방식으로 도 3 및 도 4에 설명된 바와 같은 개별적인 LED 디바이스들 또는 LED 면적들을 여기시키기 위해 전류를 주입할 필요가 있다.
바람직한 실시예에서, 본 발명은 전류 주입 디바이스로서 3개의 요소들, 즉, 기계적 지지 플레이트, 전극 및 유전층을 포함하는 필드 플레이트를 갖는다. 도 5a를 참조하면, 필드 플레이트(501)는 필드 플레이트 지지부(상단), 전압원(503)에 연결되고 유전층(504)의 일면에 인접한 전극 층(502)을 포함한다. 기계적 지지 플레이트는 또한 전기적으로 전도성이고 오직 유전층만을 요구할 수 있다.
본 발명은 전극 층(502) 위에 놓인 폴리머 또는 플라스틱과 같은 산화물 또는 다른 절연체와 같은 물리적 유전층(104)으로 주로 설명되지만, 반드시 그럴 필요는 없다. 전극 층(502)과 디바이스 접촉층(508) 사이에 적절한 갭 매질이 선택되면 원하는 전하 주입이 또한 발생될 수 있다. 이러한 실시예들에서, 갭 매질 내의 원치않는 저항성 단락들 또는 유전체 파괴를 회피하기 위해 바이어싱에 주의를 기울여야 한다. 다수의 후속하는 예들에서, 필드 플레이트 유전체 및 갭 유전체가 설명되며, 때때로 갭 층은 유효 시스템 결합 커패시턴스에 대한 무시가능한 영향을 가질만큼 충분히 높은 커패시턴스를 갖는 것으로 가정된다. 필드 플레이트 전도층과 발광 다이오드 구조 사이의 개재 영역(들)의 조합은 또한 인터페이스 영역으로 지칭된다. 유효 필드 플레이트 결합 커패시턴스는 또한 필드 플레이트 유전층을 갖거나 갖지 않는 갭 매질로 구성될 수 있음을 이해해야 한다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
필드 플레이트 전극은 전압원(503)에 연결되고 유전층(504)의 개방 면은 다음의 단위 면적당 커패시턴스를 형성할 것이다.
여기서,
C'FP는 필드 플레이트의 단위 면적당 커패시턴스(F/㎠)이다.
ε0은 진공 유전율(8.854x10-14 F/㎝)이다.
εr은 유전층의 상대적 유전율(치수 없음)이다.
td는 유전층 두께(㎝)이다.
일례에서, 유전층 재료의 중요한 재료 특성들은 유전 상수, 유전체 파괴 세기, 비저항 및 광학 투과율을 포함한다. 용량성 결합된 구성들의 경우, 실리콘 디옥사이드, 실리콘 나이트라이드 및 알루미나(Al2O3)와 같은 용이하게 증착된 유전체들이 특히 관심 대상이다. DC 테스트 구성이 필요한 경우, 제한적인 전류 누설을 갖는 유전체는 또한 제한된 비저항을 갖는 적절한 갭 매질을 사용하여 디바이스에 결합되면 DC 바이어싱을 허용할 것이다. 이러한 구성에서, 필드 플레이트 유전체는, 필드 플레이트 전압이 이제 갭 매질을 통해 LED 디바이스들에 직접 결합될 수 있는 경우, 선택적일 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
다시 도 5a를 참조하면, 필드 플레이트(501)는 공통 접촉(507)에 연결된 n-접촉 바닥 전극(506) 및 복수의 p-접촉 상단 전극(508)을 갖는 LED 지지 구조(505)의 충분히 근처에 위치될 것이다. 각각의 LED 디바이스에 걸친 전압은 이러한 설명에서 전압원(503) 및 공통 접촉(507)을 사용하여 전개되는 것으로 도시되지만, 전압원은 대안적으로 바닥에 연결될 수 있거나 또는 2개의 전압원들이 전극들(502 및 506) 각각에 하나씩 연결될 수 있다. 유효 LED 디바이스 구동 전압은 모든 전압원 구성들에 대한 접촉들(503 및 507) 사이의 전압 차이일 것이다. 본 발명에 있어서, "근접"이라는 용어는 필드 플레이트 유전층(504)의 개방 면이 LED 구조 접촉 표면(508)의 개방 면에 충분히 근접하게 배치되어 전압원(503)과 상단 LED 전극 표면(508) 사이에 원하는 전기적 결합을 허용하는 것을 의미할 것이다. 도 5a에서, 이러한 갭은 509로서 도시되고 제한된 갭을 갖거나 갭이 없는 최소일 수 있다. 갭(509)은 (전류 주입 효율을 최적화하기 위한) 충분한 용량성 결합을 허용하고 전류 주입 효과를 공간적으로 디포커싱하는 것을 최소화할만큼 충분히 작아야 한다. 비교적 두꺼운 유전층(504) 및 전압원(503) 상의 더 높은 전압 레벨들을 갖는 상단 플레이트(501)의 경우, 제한된 갭(509)은 결합 효율(CEFF'~CFP')을 충분히 낮추지 않고 비접촉 테스트를 허용하는 것이 가능하다.
조립체(500)에 의해 제조된 구조의 전기적 유사성이 도 5b에 도시된다. 전압원(510)(도 5a에서 503)은 상단 표면적 AEFF를 갖는 LED 디바이스(512)에 연결된 유효 커패시터 CEFF(511)에 연결된다. 전압 변화는 전류 ILED를 LED 디바이스(512)에 인가할 것이다. 이러한 예의 경우, 공통 바닥 접촉을 갖는 LED 디바이스들의 격리가 가정된다. 유효 커패시턴스 CEFF는 단순히 갭(509)의 커패시턴스와 필드 플레이트 유전층의 직렬 커패시턴스이고, 양쪽 모두의 면적은 AEFF이다.
여기서,
C'gap은 갭의 단위 면적당 커패시턴스(F/㎠)이다.
ε0은 진공 유전율(8.854x10-14 F/㎝)이다.
εr은 갭 매질의 상대적 유전율(치수 없음)이다.
tgap는 갭 두께(㎝)이다.
그리고
여기서,
CEFF는 유효 LED 디바이스 결합 커패시턴스(F)이다.
C'EFF는 단위 면적당 유효 LED 디바이스 결합 커패시턴스(F/㎠)이다.
AEFF는 유효 LED 디바이스 면적(㎠)이다.
또 다른 실시예들에서, 필드 플레이트는 테스트 상단 접촉(508) 아래에서 필드 플레이트 전극(502)과 LED 디바이스 사이에 필드 플레이트 유전층(504)이 없다. 갭 재료는 유전체 재료로서 기능할 것이다. 진공 또는 에어 갭은 액체보다 덜 성가시지만, 이들 매질들의 더 낮은 상대적 유전 상수(대략 1)는 용량적으로 덜 효율적으로 결합되고 충분히 높은 바이어스 조건들 하에서 약하게 이온화되거나 심지어 파괴될 수 있다. 갭 재료가 적절하게 높은 유전 상수, 유전 세기 및 비저항인 경우, 필드 플레이트 전위의 효율적인 결합은 용량성 결합 효율을 개선시키는 것을 도울 수 있다. 예를 들어, 탈이온수(DI water)는 갭 유전체로서 기능하기에 적합한 후보 액체 재료일 수 있다. 탈이온수의 높은 상대적 유전 상수(εr~81) 및 약 13㎹/m의 파괴 전계에 있어서, 탈이온수 충전 갭 층은 파괴 없이 단위 면적당 전하를 효율적으로 주입할 수 있다. 순수한 내지 매우 순수한 탈이온수의 벌크 비저항은 약 1~18Megohm-㎝의 범위이다. 갭 파라미터들(즉, 두께) 및 주입 및 측정 타이밍이 적절하게 선택된다면, II 형 탈이온수(> 1Megohm-㎝)는 과도하게 주입된 바이어스 완화없이 갭 유전체로서 기능하기에 충분할 수 있다. 액체가 갭 매질로서 선택되는 경우, 탈이온수은 또한 메탄올 및 에틸렌 글리콜과 같은 다른 가능한 액체들과 비교하여 저렴한 비용, 광범위한 이용가능성, 재료 호환성 및 청결성으로 인해 산업적으로 바람직하다.
다음 실시예들에서, C'EFF는 충분히 작은 갭(509)을 통해 및/또는 높은 상대적 유전 상수를 갖는 갭 매질을 사용하여 LED 디바이스에 결합된 필드 플레이트 유전층에 의해 C'FP와 동일하게 될 것이다.
전류 ILED(513) 및 전류 밀도 JLED는 다음과 같이 쉽게 계산된다.
여기서, dV/dt는 전압원(510)과 도 5a의 공통 전극(507)(또는 도 5b의 캐소드 접촉) 사이의 전압 변화율이다. 이러한 특정 실시예의 경우, LED(512)는 애노드 대 캐소드로 연결되지만 모든 전압 극성들을 반전시킴으로써 캐소드 대 애노드 주입이 가능하다.
도 6a 및 도 6b는 본 발명의 바람직한 실시예에 따라 측정 시퀀스를 형성할 전압 및 전류 파형들을 도시한다. 측정 시퀀스에는 적어도 2개의 위상들, 즉, 전류 주입 위상 I(시간 t0 내지 t1) 및 방전 위상 III(시간 t2 내지 t3)이 존재한다. III 위상이 시작되기 전에 카메라 통합 윈도우가 닫히기에 충분한 시간을 허용하기 위해 전압 유지 단계 II가 추가되었지만 이는 매우 짧을 수 있으며 필요하지 않을 수 있다. 위상들은 아래에서 더 자세히 설명되며 t0 이전의 모든 포인트에서 널 전압을 가정한다.
도 6a를 참조하면, 전압원-시간 플롯(600)은 전압원 파형을 도시한다. 시간 t0에, 위상 I는 시간 t0부터 t1까지 0부터 V1까지의 포지티브 램프 
로 시작한다. 이러한 램프는 수학식 (5)에 따라 면적 AEFF의 LED에 전류 ILED를 그리고 수학식 (6)에 따라 대응하는 전류 밀도 JLED를 주입할 것이다. 시간 t1에, 전압은 시간 t2까지 이러한 전압 V1로 유지된다. 시간 t2부터 t3까지, 전압은 네거티브 램프 
를 사용하여 제로 전압 상태까지 다시 낮춰진다. 이어서, 시간 t3에, 다른 측정 시퀀스가 시작될 수 있다.
도 6b는 도 6a의 구동 파형으로부터 측정 시퀀스 동안 대응하는 전류 ILED 파형을 도시한다. 위상 I 동안, 거의 일정한 ILED 전류는 수학식 (5)에 따라 LED 디바이스를 통해 흐를 것이다. 광(602)은 위상 I 동안 방출될 것이다. 위상 II 동안, ILED 및 광 방출은 0으로 강하할 것이다. 필드 플레이트에 의해 동시에 여기되는 복수의 디바이스들 중 특정 LED 디바이스의 광 출력을 측정하기 위해, 하나 이상의 LED 디바이스들로부터의 광을 캡처할 수 있는 통합 카메라가 사용된다. 이미지 프로세싱은 카메라의 시야 내에 위치된 특정 LED 디바이스들에 비례하는 값을 생성할 수 있다. 결국, 이러한 값은 위상 I에 걸쳐 통합된 광학 에너지에 비례할 것이다. 따라서, t0 약간 이전의 포인트부터 t1 약간 이후의 종료 포인트까지 통합 기간에 이미지 센서를 시작하는 것이 바람직하다. 이는, 카메라 통합 센서가 위상 I 동안 LED 구조들로부터 발산되는 완전한 광 펄스를 캡처할 것을 보장할 것이다.
도 7a 및 도 7b는 본 발명의 2개의 실시예들을 도시한다. 도면들은 필드 플레이트를 통해 측정 시퀀스에 의해 여기되는 복수의 LED 디바이스들의 적어도 일부분을 입터셉트할 수 있는 상단 및 바닥 카메라 배치를 도시한다. 도 7a를 참조하면, 필드 플레이트 전극(703) 및 유전층(704)을 포함하는 투명 필드 플레이트 조립체(702)를 갖는 테스트 구성(700)이 도시된다. 전극(703)은 전압원(705)에 연결된다. 이러한 조립체는 공통 접촉(706)에 연결된 복수의 LED 디바이스(707)를 지지하는 LED 디바이스 지지 기판(701)에 근접하게 배치된다. 카메라(708)는 기능 테스트를 수행하기 위해 필드 플레이트 조립체(702) 위에 배치된다. 도 7b는 지지 기판 아래에 카메라가 배치되는 대안적인 테스트 구성(709)을 도시한다. 이러한 구성에서, LED 디바이스 구조들에 대한 지지 기판 및 중간적 층들은 광이 카메라에 도달하도록 허용하기 위해 투명해야 한다.
LED에 의해 생성되는 광학 전력은 외부 양자 효율 
또는 
에 의해 LED를 통해 흐르는 전력과 관련된다. 결국, 파라미터 
는 전류 밀도 및 광 추출 효율과 같은 다른 디바이스 특성들에 상당히 민감하다. 따라서 LED 디바이스의 광학 전력은 다음과 같이 전력과 관련된다.
(7)
여기서,
Popt = LED 광학 전력(W)
VF = LED 순방향 전압 강하 (V)
소정 기간 Δt = t1 - t0 (위상 I)에 걸쳐,
(8)
여기서,
Eopt = 위상 I 동안 방출된 LED 광학 에너지 (J)
ΔV = Δt에 걸친 총 전압 변화 (V)
Qinj = 주입된 전하 (Coulombs)
수학식 (8)에 따르면, 통합 카메라는 각각의 측정된 LED의 외부 양자 효율에 비례하는 값을 측정할 것이다. 전압 램프 값을 변경하는 것은 수학식 (6)에 따라 상이한 전류 밀도를 선택하는 효과를 가질 것이다. V1에 대한 램프 값의 함수로서 Eopt를 플로팅함으로써, JLED의 함수로 광 에너지(
와 관련됨)의 플롯이 생성될 수 있다. 이러한 능력은 마이크로-LED 디바이스들의 낮은 전류 밀도 성능을 측정하는 데 특히 유용할 수 있다. 마이크로-LED 디바이스들은 통상적으로 0.001~1A/㎠의 매우 낮은 값들로 구동되며, 비 방사 재조합 프로세스들로 인해 이러한 낮은 레벨들에서 외부 양자 효율의 강하에 더 민감하다.
위상 III 동안, 네거티브 dV/dt 램프는 다른 측정을 위해 시스템을 리셋하기 위해 전압들이 제로로 복귀되게 허용한다. 이러한 위상에서, LED들은 역방향 바이어스되며 역방향 바이어스 누설 전류를 사용하여 CEFF를 방전시킬 것이다. LED들을 손상시킬 수 있는 전압 레벨로 바이어스하지 않도록 하기 위해, 모든 디바이스들을 안전한 역방향 바이어스 전압 범위 내에 유지하기 위해 네거티브 전압 램프는 충분히 느려야 한다. 이러한 범위는 테스트될 LED들의 유형 및 설계에 따라 선택될 수 있다. 단지 예로서, GaInN LED들에 대한 역방향 바이어스 누설 전류 밀도는 Q. Shan 등의 Applied Physics Letter 99, 253506 (2011)에서 "Transport mechanism analysis of the reverse leakage current in GalnN light-emitting diodes"로 명명된 논문을 사용하여 추정될 수 있다. 도 2는 실온에서 1㎟ LED 디바이스에서 대략 1.5×10-7A의 -5V 역방향 바이어스 누설 전류를 도시한다. 이는 15㎂/㎠에 대응한다. 이러한 역방향 바이어스 누설 전류 밀도는 아래의 제 1 예들에서 설명되는 특정 C2I 예들에 대한 값들 및 파라미터들을 계산하기 위해 사용될 것이다. 본 발명에서 나중에 설명될 또 다른 실시예들에서, 외부적으로 적용된 광원은 이용가능한 누설 전류를 증가시켜 방전 시간을 안전하게 낮추고 시스템 처리율을 개선할 수 있다.
적절한 통합 카메라들은 다음 기준들을 충족해야 한다.
a. 픽셀 감도 및 동적 범위(과도한 어두운 잡음 및 신호 포화 없이 LED들이 관심있는 동작 범위에 걸쳐 정확하게 측정되도록 허용함).
b. 높은 픽셀 밀도 및 프레임 레이트(처리율 및 병렬 LED 측정을 증가시킴).
c. 글로벌 셔터 및 유연한 트리거링(모든 픽셀들이 트리거링되고 동일한 기간 동안 통합되어야 함).
이러한 기준들을 충족하는 산업용 카메라의 일례는 PointGrey Research Inc., Richmond, BC, Canada로부터의 모델 GS3-U3-23 S6M-C이다. 카메라는 글로벌 셔터, 5㎲ 내지 31.9초의 노출 범위, 160 초과의 초당 프레임 이상의 레이트, 1/1.2" 센서 포맷, 12비트 디지털화, 5.86㎛ 픽셀 크기, 72㏈ 동적 범위, 76% 양자 효율(525㎚), 약 32,000 전자들의 전자 포화 용량 및 약 7e-의 시간적 어두운 잡음을 갖는 2.3 메가픽셀(1920×1200) 모노크로매틱 카메라이다. 단독으로 사용되거나 또는 n×m 카메라들이 더 큰 필드 플레이트 면적을 동시에 측정하기 위해 사용될 매트릭스 배열에서, 카메라는 필수적 정확도로 다수의 LED 디바이스들을 측정하는 능력을 가질 것이다.
다음의 예들에서, 3㎛ 실리콘 디옥사이드 유전층을 갖는 필드 플레이트가 가정된다(εr = 3.9). 이러한 유전체 재료는 통상적으로 사용되며 다수의 재료들 상에 스퍼터링, 성장 또는 증착될 수 있다. 두께는 파괴 전에 약 1500 볼트를 초과하는 전압을 지원하기에 충분히 얇도록 선택되었다. C'FP는 1.15㎋/㎠일 것이다.
500V의 V1에 대한 값이 가정된다(도 6a 참조). 이러한 가정들 및 파라미터 선택들로, LED 당 광 펄스 에너지는 다음과 같이 단순화될 수 있다.
선택된 파라미터들에 대해, 도 9는 전압 램프 기간 동안 선택된 전류 밀도를 도시한다. 예를 들어, 필드 플레이트 전압이 대략 60㎲(위상 I)에서 제로로부터 +500V로 구동되는 경우 LED는 0.01A/㎠에서 구동될 것이다. 램프가 시작되기 약간 전(예를 들어, t0 이전 10~50㎲)에 카메라 셔터가 개방될 것이고, 위상 I의 종료 약간 이후(예를 들어, t1 이후 10~50㎲)에 개방될 것이다. 위상 I LED 광 펄스가 카메라 셔터 시간 윈도우 내에 완전히 통합되는 것을 보장하는 것 이외에, 과도한 통합 시간은 카메라의 잡음 플로어를 증가시키는 경향이 있을 것이기 때문에 회피되어야 한다. 통합 셔터가 폐쇄될 때 위상 II는 종료되는 것으로 선택될 수 있다.
위상 III 동안 안전하게 복구하기 위해, 수학식 (6)은 누설 전류 밀도와 대략 동일하도록 선택된 전류 밀도와 함께 활용된다. 예를 들어, 10㎂/㎠의 타겟 누설 전류 밀도 (15㎂/㎠의 예상 누설보다 약간 작음) 및 ΔV = 500V을 활용하면, 수학식 (6)은 거의 60㎳의 최소 At를 예측한다. 이는 0.0005A/㎠ 이상의 주입 전류 밀도들에 대해 초당 약 16프레임의 측정 반복 레이트에 대응한다.
이러한 측정 접근법 및 하나의 카메라에 의해 커버되는 면적으로 달성될 수 있는 신호를 추정하기 위해, 다음의 추가적인 파라미터들이 가정된다.
a. GaN LED(약 410㎚ 방출 및 65% 카메라 양자 효율)
b. VF = 약 3V
c. Eopt = 170nJ/㎠ (
~10%)
광자 당 약 3eV에서, 위상 I 동안 대략 3.5×1011 광자/㎠가 방출된다. 카메라 내에서 생성될 수 있는 대응하는 광전자들의 수는 0.65×3.5×1011 광자/㎠ 또는 2.3×1011 광전자/㎠(센서 대 필드 플레이트 1:1 배율 및 100% 수집 효율을 가정함)일 것이다. 이러한 배율에서, 5.86㎛ 픽셀 크기는 여전히 픽셀 포화 용량의 2배 초과인 78,000개 초과의 전자들을 캡처할 것이다. 카메라 픽셀 당 더 낮은 통합 광전자 카운트가 필요한 경우 더 낮은 V1 전압이 선택될 수 있다.
0.5X 집광 렌즈(Edmund Optics, Barrington, NJ, USA에 의해 제조된 모델 #62-911 TECHSPEC™의 대형 포맷 텔레센트릭 렌즈)를 예로서 사용하면, 대략 21㎜×16㎜ LED 기판 면적이 이미지 센서 상으로 이미징될 것이지만, 다른 변형들이 존재할 수 있다. 작동 거리는 175㎜이고 입구 조리개는 약 90㎜이므로 4πsr에 비해 약 1.7%의 총 수집 효율이 도출된다. 수집된 예상 광전자는 2.3×1011 광전자/㎠ ×(5.86㎛×2)2×0.017 = 5.3ke-/픽셀일 것이다. 이것은 센서의 동적 범위 내에 있으며 신호 평균화 또는 V1 증가는 원하는 경우 신호 품질을 더욱 개선할 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
따라서, 카메라 센서 면적에 대한 필드 플레이트의 이미징은 LED 디바이스 당 할당된 픽셀들의 수보다 이용가능한 신호의 기능이 적다. 일 면에서 250㎛에 달하는 더 큰 LED 디바이스의 경우, 더 적은 배율이 필요하다. 정확한 계측을 위해 각각의 LED 디바이스를 커버하는 2×2 픽셀 면적을 가정하면, 하나의 카메라는 960×600 LED 디바이스들, 240㎜×150㎜ 필드 플레이트 면적 또는 6" 지지 기판의 면적보다 큰 면적을 측정할 수 있다. 이러한 예에서, V1은 100V 미만으로 감소될 수 있고, 아마도 우수한 신호 대 잡음비를 여전히 유지하면서 더 낮을 수 있다. 광 펄스 에너지가 너무 높은 경우, 카메라 포화를 회피하기 위해 방출 표면과 카메라 사이에 중성 밀도 필터 또는 다른 흡수 필터가 배치될 수 있다.
10㎛×10㎛ LED 디바이스 크기를 갖는 마이크로-LED 애플리케이션의 경우, 센서당 동일한 960×600 LED 디바이스들 또는 약 9.6㎜×6㎜ 필드 플레이트 면적이 측정될 것이다. 대략 16×25 단계들을 갖는 단계적 및 반복적 시스템은 1 억 7 천만개 초과의 디바이스들을 포함하는 6" 마이크로-LED 기판의 테스트를 허용할 것이다. LED 디바이스 당 단일 측정이 충분하면, 이동하는 카메라 또는 카메라들을 사용한 동기화된 이미지 캡처는 테스트 시간을 1분 미만으로 또는 심지어 몇초까지 감소시킬 수 있다. 예를 들어, 초당 16프레임의 캡처 레이트는 전체 6" 기판이 약 25초에 기능적으로 테스트되도록 허용할 것이다. 이는 초당 9백만 개 초과의 LED 디바이스들에 대응하며, 프로브 카드들 및 개별적인 테스트 방법들보다 훨씬 더 빠르다.
바람직한 실시예에서, 도 9는 기판 크기의 필드 플레이트가 진공(도 9a) 또는 탈이온수(도 9b)과 같은 액체를 사용하여 지지 기판에 부착되어 조립체(900 또는 910)가 기능 테스트에 적합하게 되는 것을 도시한다. 도 9a는 진공이 갭 매질로 사용되는 예를 도시한다. 필드 플레이트(901)는 필드 플레이트와 LED 디바이스 지지 기판 사이의 진공 레벨을 유지하기 위해 외부 주변 면적 상에 배치된 순응 진공 밀봉(903, compliant vacuum seal)과 함께 LED 디바이스 지지 기판(902) 상에 배치된다. 이어서, 진공 포트(904)를 사용하여 플레이트들 사이의 공간에서 공기가 배기된다. 플레이트들은 대기압까지 함께 가압되어 균일한 방식으로 갭을 최소화함으로써 유효 필드 플레이트 결합 커패시턴스 CEFF를 최적화할 것이다. 지지 기판 교환 메커니즘은 진공과 배기 조건들 사이에서 포트(904)를 순환시킴으로써 필드 플레이트 아래에서 테스트될 기판들을 교환할 수 있다. 이러한 실시예에서, 필드 플레이트 위를 측정하는 카메라(905)가 도시된다. 도 9b는 액체가 갭 매질로 사용되는 예를 도시한다. 필드 플레이트(911)는 필드 플레이트와 LED 디바이스 지지 기판 사이의 밀봉 레벨을 유지하기 위해 외부 주변 면적 상에 배치된 순응 밀봉들(913)과 함께 LED 디바이스 지지 기판(912) 상에 배치된다. 이어서, 플레이트들 사이의 공간에서 공기가 배기되고 갭 액체 충전 입력 포트(914) 및 갭 액체 충전 출력 포트(915)를 사용하여 액체 매질로 교체된다. 입력 및 출력 충전 포트 파라미터들을 조정함으로써 네거티브 압력이 유지될 수 있다. 갭을 액체 매질로 충전한 후, 플레이트들은 대기압까지 함께 가압 유지되어 균일한 방식으로 갭을 최소화함으로써 유효 필드 플레이트 결합 커패시턴스 CEFF를 최적화한다. 백필 가스로 프로세스를 반전시키는 것은 대체로 액체를 배기시킬 것이다. 지지 기판 교환 메커니즘은 가스 또는 액체 포트(들)를 배기/교환 상태 사이에서 원하는 갭 매질로 측정할 수 있는 상태로 순환시킴으로써 필드 플레이트 아래에서 테스트될 기판들을 교환할 수 있다. 이들 실시예들은 필드 플레이트 위를 측정하는 카메라(905 또는 916)를 도시한다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
다른 실시예에서, 도 10은 더 작은 필드 플레이트(1000) 및 LED 디바이스 지지 기판(1002) 위에 배치된 카메라(1001)를 포함하는 조립체를 도시한다. 필드 플레이트/카메라 조립체는 연속적인 이동/측정 단계들(1003)에서 이동하여 전체 기판(1002)을 측정한다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
주요 위상 1 및 3 파형들을 나타내는 측정 시퀀스들의 전기적 시뮬레이션들이 도 11 내지 도 14에 도시되어 있다. 시뮬레이트되는 시스템은 다음과 같다.
1. 필드 플레이트: 3㎛ 실리콘 디옥사이드, C'EFF = 1.15㎋/㎠
2. 10㎛×10㎛ LED 디바이스 크기: 1.15fF CEFF, 15㎀ 역방향 누설 전류
3. 0.01A/㎠ 전류 밀도 테스트 포인트
4. V1 = 500V(0.01A/㎠ 전류 밀도 주입을 달성하기 위한 60㎲ 램프 시간)
5. 60㎳ 측정 반복 레이트
6. LED 디바이스는 약 10㎀의 역방향 누설 전류가 가능한 표준 다이오드이다.
사용되는 프로그램은 Spectrum Software(Sunnyvale, California)로부터의 Micro-Cap 버전 11로 지칭되는 SPICE 회로 시뮬레이터이다. 하나의 10㎛×10㎛ LED 디바이스가 상기 조건들 하에서 시뮬레이트되었다. 도 11은 전압 생성기 V2에 의해 CEFF = 1.15fF가 구동된 회로도를 도시한다. 이러한 생성기는 60㎲에서 0부터 +500V까지 램프하고 이어서 +500V부터 0V까지 60㎳ 램프 다운하도록 프로그래밍되었다. 전압 소스 V3은 단절되지만 원하는 카메라 셔터 윈도우의 예를 나타내도록 프로그래밍되었다. 이러한 예에서, 셔터는 위상 I 이전 10㎲에 개방되고 위상 I 이후 10㎲에 폐쇄된다.
도 12a 내지 도 12d는 전압원 V2(도 12a), LED 디바이스 순방향 바이어스(도 12b), LED 디바이스 순방향 전류(도 12c) 및 전압원 V3으로부터의 카메라 셔터 제어 신호(도 12d)를 갖는 위상 I 파형들을 도시한다. 도 12d를 참조하면, 카메라 통합기 셔터는 전압 시작 전 10㎲에(시간 축 상의 시간 +10㎲에) 개방된다. 시간 축 상의 시간 +20㎲에, 전압원은 +500V를 향해 램프하기 시작한다(시간 t0). 이러한 위상 I 동안 시간 +80㎲까지, LED 디바이스는 대략 +250㎷(도 12b)의 순방향 바이어스에서 +10㎁(도 12c)로 바이어스된다. 이는 원하는 대로 0.01 A/㎠ 전류 밀도에 대응한다. 시간 +80㎲ 이후, 전압 램프는 정지되고 LED 전류는 제로로 강하된다. 시간 +90㎲에, 카메라 셔터가 폐쇄되어 위상 I 동안 생성된 광 펄스의 통합을 완료한다. 전압원은 이제 -10㎀의 타겟 누설 전류에서 느린 방전을 시작할 것이다. 도 13a 내지 도 13d는 약 60 ㎳ 동안 지속되는 위상 III 방전 동안 동일한 전압 및 전류 포인트들을 도시한다. 도 13c는 CEFF가 +500V부터 0V까지 60㎳에 걸쳐 안전하게 방전하도록 허용하는 -10㎀ 방전 전류를 도시한다. 전압원이 약 +60㎳에 제로로 복구된 후, 새로운 측정 시퀀스가 개시된다. 도 14a 내지 도 14d는 4개의 측정 시퀀스들을 도시하는 더 긴 시간 축(200㎳)을 도시한다.
필드 플레이트 전극은 전압원(503)에 연결되고 선택적인 "누설" 유전층(504)의 개방 면은 다음의 단위 면적당 커패시턴스를 형성한다.
여기서,
C'FP는 필드 플레이트의 단위 면적당 커패시턴스(F/㎠)이다.
ε0은 진공 유전율(8.854×10-14F/㎝)이다.
εr은 유전층의 상대적 유전율(치수 없음)이다.
td는 유전층 두께(㎝)이다.
유전체는 DC 바이어스 구성에서 LED 디바이스들의 원하는 바이어스를 허용하도록 선택된 ρd의 비저항을 가질 것이다. 바이어스 응답 시간을 구동하는 시상수는 ε0×εr×ρd이다. 유효 저항은 다음과 같이 계산할 수 있다.
여기서,
R'FP는 필드 플레이트의 단위 면적에 대한 저항(ohms-㎠)이다.
ρd는 필드 플레이트 유전층의 비저항(ohm-㎝)이다.
td는 유전층 두께(㎝)이다.
일례에서, 누설 유전층은 일반적으로 상당히 높은 상대적 유전 상수, 1Mohm-㎝ 이상 정도의 비저항 및 충분히 높은 유전체 파괴 전계 세기를 갖는 층으로서 설명될 수 있다. 유형 II DI(탈이온) 물은 81의 유전 상수, 1Mohm-㎝의 비저항 및 13㎹/㎝를 초과하는 파괴 전계 세기로 이러한 기준들을 충족한다. 다른 예들에서, 층은 약간 전도성의 도핑된 유리/세라믹, 플라스틱 등일 수 있다. 약 1의 작은 상대적 유전 상수가 허용되는 경우, 갭 내에 전압을 갖는 공기층은 약한 이온화에 의해 약간 전도성이 되어 "누설" 유전층의 기능을 달성할 수 있다.
본 발명은 LED 디바이스들 아래에 존재하는 공통 접촉으로 설명되었지만, 다른 전류 주입 구성들이 가능하다. 도 15a는 필드 플레이트(1501)에 대한 유사체가 LED 디바이스(1503)와 같은 복수의 LED 디바이스 구조들 아래의 지지 기판(1502) 내에 존재하는 다른 실시예(1500)를 도시한다. 가장 낮은 LED 디바이스 구조 층(본 발명에서 설명된 예들에서 n-층) 아래에서, 유전층(1504) 및 전극(1505)은 지지 기판 용량성 결합 디바이스를 완성시킨다. 전극(1505)은 전압원(1506)에 연결된다. 전계 플레이트는 별개의 전압원(1507) 및 전계 플레이트 전극(1508)에 연결된다. 이러한 예에서, 카메라(1509)는 테스트 중인 복수의 LED 디바이스들의 광 방출 응답을 캡처하기 위해 필드 플레이트 위에 배치된다. 이러한 예에서, 디바이스들 사이의 격리는 완료된 것으로 보이지만, 이러한 방법은 여전히 n-층의 완전한 격리와 함께 또는 없이도 여전히 기능할 것이다. 도 15b는 이러한 용량성 결합 지지 기판 구성의 등가 회로(1511)를 도시한다. 유일한 변화는 각각의 LED 디바이스 캐소드 아래에 제 2 결합 커패시터 CEFF2의 삽입이다. 결과적으로 회로는 동등하게 동작하게 되고 C2I 기능 테스트를 수행하는 데 효과적일 수 있다. 예를 들어, 필드 플레이트 내의 유전층(1510)과 동일한 지지 기판 유전층(1504)을 가정하면, 전압원(1506)은 전압원(1507)에 대해 동일하지만 네거티브로 구동되고(소스(1506)에 대해 0 내지 -500V 및 소스(1507)에 대해 0 내지 +500V), 측정 시스템(1500)은 공통 접촉 지지 기판 구성과 본질적으로 동일하게 수행될 것이다.
또 다른 실시예에서, C2I 기능 테스트는 또한 지지 기판 내에 매립된 전극에 대한 필요성을 제거하는 도 15a의 테스트 구성의 수정에 적용될 수 있다. 이러한 실시예에서, 지지 기판 자체의 유전체 속성은 LED 디바이스들을 통해 전류를 주입하기 위해 사용된다. 예를 들어, 석영, 사파이어, 유리 또는 플라스틱 지지 기판은 도 15a에서 유전체(1504)로서 기능할 수 있다. 도 16은 이러한 구성의 특정 실시예(1600)를 도시한다. LED 디바이스(1602)와 같이 표면 상에 복수의 LED 디바이스들을 포함하는 적절한 유전 속성들 및 두께를 갖는 지지 기판(1601)이 전압원(1606)에 연결된 전극(1603)의 상단 상에 배치된다. 구체적으로 도시되지는 않았지만, 전극(1603)과 지지 기판(1601) 사이에 갭이 존재하여, 원하는 경우 지지 기판의 후면의 비접촉 동작을 허용할 수 있다. 구체적으로 도시되지는 않았지만, 추가적인 유전체가 또한 전극(1603)과 지지 기판(1601) 사이에 개재될 수 있다. 갭(및 선택적인 유전체 커버링 전극(1603))은 수학식들 (2) 내지 (4)를 사용하여 상단 필드 플레이트와 유사한 방식으로 CEFF2를 디바이스 갭(509) 수정된 CEFF & CEFF'로 수정할 것이다. 제 2 전압원(1607)에 연결된 전극(1606) 및 유전층(1605)을 갖는 필드 플레이트(1604)는 C2I 기능 테스트 회로를 완성한다. 필드 플레이트(1604) 위에 배치된 카메라(1608)가 이러한 실시예에서 도시된다. 등가 전기 회로는 CEFF2 값이 지지 기판의 두께로 인해 실질적으로 더 작을 가능성이 있다는 점을 제외하고는 도 15b와 유사할 것이다. 예를 들어, 두께 500㎛의 사파이어(εr~10)로 제조된 지지 기판 C'EFF2는 대략 18㎊/㎠로 CEFFI보다 약 65배 더 작을 것이다. 더 빠른 전압 램프 및/또는 V1에 대한 더 큰 전압 값은 이러한 결합 효율의 손실을 보상할 수 있다. 예를 들어, 필드 플레이트 전압원(1607)은 0 내지 +300V로 구동될 수 있는 반면, 지지 기판 전압원(1604)은 0 내지 -19.5㎸(-300V×65 = -19.5㎸)로 구동될 수 있다. 사파이어 지지 기판 내의 전계 세기는 사파이어의 유전체 파괴 세기 아래의 0.4㎹/㎝일 것이다. 선택된 바이어스 조건들이 유전체 영역들 중 임의의 것 내에서의 전기장 세기가 유전체 파괴를 회피하는 데 필요한 안전한 동작 조건들에 접근하게 하거나 초과하게 하면, 재료 또는 바이어스 조건들이 수정되어야 한다. 이러한 방식으로 구동되면, LED 디바이스들은 실질적으로 동등하게 구동되며 LED 디바이스 지지 기판 내에 매립된 접촉없이 C2I 기능 테스트를 허용한다. 전극(1603)을 구동하기 위한 고전압 파형 생성기들은 IGBT, MOSFET 또는 사이리스터(thyristor) 디바이스들을 사용하여 실현될 수 있다. 최대 36㎸까지 스위칭할 수 있는 고전압 스위치들은 Belke Electronic GMBH (Kronberg, Germany)로부터의 모델 번호 HTS-361-01-C (36㎸, 12A 최대 전류) 및 모델 번호 HTS-361-200-FI(36㎸, 2000A 최대 전류)이다. 프로그래밍 가능한 파형 성형 회로들은 원하는 C2I 기능 테스트 속성들을 충족하는 전압 램프로의 빠른 전압 변화를 늦출 수 있다. 6" 기판의 경우, 총 커패시턴스는 약 3.2㎋일 것이고 초당 16회 측정에서, ½ CV2f 전력은 약 10와트이고, 평균 전류는 상업적으로 입수 가능한 고전압 스위치들에 대한 정상 동작 규격들 내에서 안전하게 약 500㎂일 것이다. HTS-361-200-FI 2000A가능 스위치에 대해, 11A/㎠의 높은 전류 밀도 C2I 측정들이 수행될 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
도 17은 LED 구조(1700)에 에너지를 공급하기 위해 최대 3개의 전압원들을 포함할 수 있는 용량성 전류 주입 변형들 A, B 및 C를 도시한다. 변형 A는 상단 LED 구조 면적이 상단 전극(애노드)에 대응하고 바닥 LED 구조 면적이 바닥 전극(캐소드)에 대응하는 수직 LED 구조이다. 따라서, Ctop-a는 CEFF1와 동일하고 Cbot는 도 15b의 CEFF2와 동일하다. 면적의 밸런스 동안 n-층(1702)(캐소드)을 노출시키도록 에칭된 작은 상단 면적을 갖는 LED 디바이스(1701)와 같은 측방향 LED 구조들은 활성층, 상단 p-층 및 p-층 접촉(1703)(애노드)을 포함한다. 변형 B에서, 상단 애노드 접촉은 유효 커패시턴스 Ctop -b에 의해 액세스 가능한 한편 캐소드 접촉 면적(1702)은 유효 커패시턴스 Cbot -b에 의해 액세스 가능하다. 캐소드 면적은 또한 커패시턴스 Cb0t 및 바닥 전극(1705)을 통한 지지 기판(1704)을 통해 액세스 가능하다. LED 디바이스가 변형 A와 동등한 전체 상단 표면적을 갖는 경우, Ctop-b +Cbot-b는 Ctop-a와 동일할 것이고 각각의 커패시턴스 값은 표면적에 비례할 것이다. 예를 들어, 상단 애노드 면적이 전체 면적의 75%(및 상단 캐소드 면적이 전체 면적의 25%)인 경우, Ctop-b = 0.75×Ctop-a와 Cbot-b = 0.25×Ctop-a이다. 총 바닥 면적이 수정되지 않았기 때문에 Cbot 에는 변화가 없지만 MESA 에칭 접촉 방법으로 인해 활성 면적은 더 작다(이 예에서는 75%). 유효 전류 밀도 주입 값 계산들은 활성 면적 대 총 면적 비율 보정을 요구할 것이다. 변형 C는 비아 접촉을 사용하여 더 작은 상단 캐소드 접촉을 갖는다. 상이한 커패시턴스들 및 활성 면적 대 총 면적 비율 값들을 제외하고, 변형 C는 변형 B와 유사하다.
변형 B의 측방향 LED MESA 구조를 예시적인 LED 구조로서 사용하면, 도 18은 바닥 전극(1804)을 갖는 지지 기판(1803) 상의 디바이스들의 상단에 있는 상단 필드 플레이트(1802)를 사용하는 3개의 별개의 LED 디바이스들(1801)의 3개의 가능한 접촉 옵션들을 갖는 테스트 조립체(1800)를 도시한다. 전극(1804)은 위에 놓인 유전체를 포함하는 전극 조립체일 수 있고 지지 기판(1803)에 근접하여 배치될 수 있음에 유의한다. Cbot는 이러한 추가적인 유전층(들) 및 갭을 포함하도록 수정될 것이다.
도 18의 변형 A는 완전한 LED 디바이스를 커버하고 전압 램프 대 전압 V1로 구동되는 상단 필드 플레이트 전극(1805)을 갖는다. 바닥 전극(1804)은 네거티브 전압 램프 대 전압 V2에 의해 구동된다. 상단 필드 플레이트 전극(1805)은 도 6a의 위상 I에 따라 포지티브 기울기를 사용하여 구동되는 것으로 가정되는 한편, 바닥 전극(1804)은, 아래에서 추가로 설명되는 바와 같이, 커패시턴스들에 의해 V2가 적절하게 스케일링되는 네거티브 기울기에 의해 구동되는 것으로 가정된다. 변형 B는 애노드 전극(1806)만이 존재하고 커패시턴스 Ct-b를 통해 LED 디바이스에 전류를 주입하는 패턴화된 필드 플레이트 전극을 갖는다. 상단 캐소드 커패시턴스는 상단 캐소드 접촉 면적 위에 전극이 없기 때문에 무시할 수 있는 것으로 가정된다. 변형 C는 상단 애노드 접촉이 전압 V1까지의 포지티브 램프를 사용하여 필드 플레이트 전극(1807)에 용량적으로 결합되고 상단 캐소드 접촉이 전압 V3까지 네거티브 램프를 사용하여 필드 플레이트 전극(1808)에 용량적으로 결합되는 패턴화된 필드 플레이트 전극 구조를 갖는다.
또 다른 실시예에서, 도 18의 변형 C는 바닥 전극(1804)을 요구하지 않고 용량성 모드 및/또는 DC 모드에서 상단 플레이트 전극들(1807 및 1808) 아래의 디바이스(1801)에 전류를 주입할 수 있다. AC(용량성 결합) 모드에서, 전류는 LED 디바이스 내의 변위 전류를 용량적으로 결합시키기 위해 전극들(1807 및 1808)에 걸쳐 인가된 시변 전압 파형들을 사용하여 전개될 것이다. DC 모드에서, 디바이스는 전극들(1807 및 1808) 및 선택된 비저항을 가질 수 있는 인터페이스 영역에 걸쳐 전개된 전압에 의해 인가된 전류에 의해 에너지를 공급받을 것이다.
DC 바이어스 모드에서, 도 18의 변형 C의 전극들은 전극들(1807 및 1808) 사이의 인터페이스 영역을 따라 전압 구배를 전개시킨다. 이것은 충분히 높은 차동 전극 전압이 인가되는 경우 다수의 LED 디바이스들을 바이어스하는 데 사용될 수 있는 측방향 구배이다. 예를 들어, 전극(1807)이 제거되고 전극들(1806 및 1808)에 걸쳐 DC 바이어스가 전개되면, 변형 B 및 C의 LED 디바이스들에 걸쳐 대략 선형의 측방향 전압 구배가 전개될 것이다. 이러한 측방향 바이어스 모드를 사용하여 LED 디바이스들 각각을 턴 온시키기 위해, 각각의 LED 디바이스는 최소 디바이스 임계 전압 차이를 요구할 것이다. GaN LED 디바이스 및 50㎛ LED 디바이스 접촉 간격에 대해 3V를 가정하면, 대략 60V/㎜의 전압 구배가 LED 디바이스 측방향 접촉에 걸쳐 요구될 것이다. 다수의 디바이스 측방향 바이어스의 경우, 실제 구배는 디바이스 구조 및 간격으로 인해 다소 더 높을 것이다. 이러한 모드는 도 18에서와 같이 LED 디바이스들의 스트링을 바이어스하는 데 사용될 수 있다. LED 디바이스들의 200개의 디바이스 스트링 및 50㎛ 디바이스 피치를 사용하면, 바이어스 전압은 약 60V/㎜×200디바이스×0.05㎜ 또는 600V일 것이다. 10㎜에 걸쳐 적용된 이러한 바이어스는 200개의 LED 디바이스들 각각에 에너지를 공급하기에 충분한 세기의 전압 구배를 전개할 것이다. 이러한 측방향 바이어스 모드는 수직 용량성 바이어스와 함께 사용되어 기판 상의 LED 디바이스들을 기능적으로 테스트할 수 있다. LED 디바이스들이 극성에서 교번하거나 더 낮은 LED 디바이스 카운트가 요구되는 경우, 각각의 LED 디바이스를 적절히 바이어스할 수 있는 적절한 패턴화된 상단 필드 플레이트 전극 구조가 제조될 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
달리 언급되지 않는 한, 디바이스에서의 제로 순 전하 축적(애노드 전하 입력 = 캐소드 전하 출력) 및 동일한 전압 램프 기간들이 가정된다. 이러한 바이어스 조건들을 위상 I에 대한 도 18의 구조들에 적용하면 다양한 관계들은 다음과 같다.
1. 변형 A (측방향 LED 디바이스, 연속적 필드 플레이트)
주입된 전류 = 
2. 변형 B (측방향 LED 디바이스, 오직 애노드 상의 필드 플레이트 전극)
주입된 전류 = 
3. 변형 C (측방향 LED 디바이스, 애노드 및 캐소드 상의 별개의 필드 플레이트 전극) 주입된 전류 = 
모든 3개의 구조들에 대해, JLED = 주입된 전류/활성 면적이고, 여기서, 활성 면적은 디바이스에 의해 접촉된 MQW 구조의 면적이다.
측방향 디바이스 구조들에 대한 C2I 측정의 사용을 설명하기 위한 단지 예들로서, 도 18의 변형들 A-C의 LED 구조들은 다음의 공통 파라미터들 및 사진 수집 구성으로 가정된다.
a. 25 ㎛×50 ㎛ 디바이스 크기
b. 측방향 LED 디바이스에 대해 분리된 75% (애노드 및 활성 면적) 및 25% (캐소드) 면적
c. 타겟 JLED = 0.01A/㎠
d. 1㎜(εr = 10)의 사파이어 지지 기판 두께
e. 25㎲의 위상 I 전압 램프 시간
f. 필드 플레이트 유전체: 2㎛ 실리콘 나이트라이드(εr = 7.5)
g. Ct-a = Ct-b = Ct-c = 31fF
h. Cb -a = Cb -c = 10.3fF
i. Cbot = 0.11fF
j. 주입된 전류 = 93.7㎁
k. Eopt = 75nJ/㎠
l. 방출된 광자들/LED 디바이스 ~1.5×106 광자들
m. LED 디바이스 당 검출된 광전자(65% 양자 효율, 90㎜ 렌즈 조리개, 175㎜ 작동 거리) ~ C2I 측정 사이클 당 16,000 광전자들
변형 A 예 1:
a. V1 = +75V
b. V2 = -28.2㎸
변형 A 예 2(상단 필드 플레이트 접지 조건):
a. V1 = 0V
b. V2 = -28.275㎸
변형 B 예 1:
a. V1 = +75V
b. V2 = -21.3㎸
변형 B 예 2(상단 필드 플레이트 접지 조건):
a. V1 = 0V
b. V2 = -21.375㎸
변형 C 예 1:
a. V1 = +75V
b. V3 = -75V, V2 = -14.1㎸
변형 C 예 2:
a. V1 = +75V
b. V3 = -226V, V2 = 0V
도 18의 변형 A의 예 2가 사용될 때 일부 공통 모드 충전이 발생할 것이고 더 높은 바닥 전극 전압 V2가 요구될 수 있지만, 이러한 실시예는 대부분의 측방향 LED 구조들에 대해 오직 접지된 비패턴화된 필드 플레이트만을 요구함으로써 특히 유용할 수 있다.
또 다른 실시예에서, 상단 필드 플레이트는 더 두꺼운 유전체를 가질 수 있고 더 높은 전압 V1을 요구할 수 있다. 이것은 상단 디바이스 구조 토폴로지 효과들을 감소시키는 이점들을 갖고, 비접촉 테스트를 용이하게 하고, 스크래치들 등과 같은 약간의 유전체 결함들로부터 상단 필드 플레이트의 견고성을 개선시킬 수 있다. 예를 들어, 200㎛ 석영 필드 플레이트 유전체(이전 예의 요소(f)) 및 10㎛ 에어 갭은 도 18의 변형 A에 대해 다음 전압들을 요구할 것이다.:
a. V1 = +17.4㎸
b. V2 = -28.5㎸
이러한 전압들은, 본질적으로 LED 디바이스 구조를 접지 전위에 가깝게 유지하면서 디바이스들로의 순 전하 전송을 회피하도록 선택되었다. 전계 세기가 충분히 높으면 에어 갭이 파괴되고 이온화된다는 것을 인식하는 것이 중요하다. 표준 압력 및 온도에서의 공기에 대한 파셴 법칙(Paschen's Law)에 따르면, 10㎛ 에어 갭은 약 350V에서 파괴될 것이며, 2.8㎸ 초과로 가정되는 상기 예는 에어 갭에 걸쳐 유지될 수 있다. 그 대신, 이러한 예에서 약 +2.2㎸를 초과하는 V1 전압들의 경우, 에어 갭이 이온화되어 에어 갭에 걸친 전압 강하를 낮출 것이다. 따라서, 이온화된 에어 갭에 걸친 전압 강하가 없다고 가정하면 요구되는 V1은 +14.5㎸에 더 가까울 것이다. 물론, 원하는 전류 주입 조건들을 달성하기 위해 다른 전압 파형들 및 값들이 가능하다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
도 18의 변형들 B 및 C에서와 같이, 패턴화된 필드 플레이트 전극 패턴을 사용할 때, 모든 측방향 디바이스 구조에 대해 특정 전극 패턴이 요구될 것이고 상단 필드 플레이트 유전체 두께는 과도한 전계 상호-결합을 회피하기 위해 디바이스 피치보다 작거나 그와 동일한 정도여야 한다. 더욱이, 필드 플레이트(1802)와 지지 기판 사이의 패턴화된 상단 필드 플레이트의 정확한 위치 등록은 결합 효율을 최대화하고 기생 커패시턴스들(예를 들어, 전극(1807)과 n-층 캐소드 접촉 면적 사이)을 최소화하기 위해 중요하다. 디바이스 크기의 ±5% 내에서 전극과 LED 구조 사이의 위치 등록은 효율적인 결합 및 재현 가능한 C2I 측정을 허용하기에 적절한 것으로 여겨진다. 도 18의 변형 C와 같은 다수의 전극 구조들의 경우, 테스트 중인 디바이스들의 손상을 회피하기 위해 등록이 중요하다. 예를 들어, 필드 플레이트를 디바이스 구조들에 잘못 등록하는 것은 실질적으로 역방향 바이어스 전압들을 주입함으로써 전류 주입을 무효화하거나 심지어 LED 디바이스들을 손상시킬 수 있다.
또 다른 예에서, LED 디바이스는 10㎛ 탈이온수 층으로 구성된 상단 필드 플레이트 유전체와 동등하게 바이어스될 수 있고 바닥 전극은 2㎛ 실리콘 디옥사이드의 매립된 전극 구조이다. 이러한 바닥 구조는 도 15a의 요소들(1504 및 1505)과 유사하다. 이러한 예의 경우, 등가 LED 바이어스를 전개하기 위한 필수적 전압 램프 레벨들은,
a. V1 = +35㎸
b. V2 = -145V
이다.
선행하는 예들에서, 75% MESA 구조를 갖는 측방향 디바이스가 사용되었다. 도 17의 변형 A에 도시된 바와 같은 수직 LED 구조를 사용할 때, 유효 방출 영역은 약 100%이지만 주변에 대한 전류를 제한하거나 누설 효과들을 관리하기 위해 디바이스에 대한 일부 수정들은 이러한 유효 면적을 100% 미만으로 낮출 수 있다. 100%의 애노드 활성 면적 수직 구조를 가정하면, 수학식들 및 바이어스 조건들은 Ctop-a = Ctop = Cbot 및 Ctop-b = 0을 설정함으로써 계산될 수 있다.
선행하는 수학식들에서, 광 생성은 순간적으로 그리고 주입된 전류와 동시에 발생하는 것으로 가정된다. 실제 LED 디바이스에서, 발광이 발생하기 전에 디바이스를 제 1 상태에서 순방향 전압 상태 VF로 바이어스하기 위해 전하를 요구하는 유한 접합 커패시턴스가 존재한다. 이러한 접합 커패시턴스는 LED 전위의 함수이지만 대부분의 GaN 기반 MQW 구조들의 경우 접합 커패시턴스 C'jct는 60~200㎋/㎠ 정도이다. 100㎋/㎠의 일정한 접합 커패시턴스, 제로 볼트의 초기 상태 및 2.5 V의 최소 순방향 전압 VF를 가정하면, 광 출력이 시작하기 전에 250nC/㎠의 순 전하 Q'jct가 LED 구조에 공급되어야 한다. 이는 C2I 방법의 더 낮은 전하 주입 한계를 제한할 수 있는 전하 오프셋을 도입한다. 이러한 충전 효과(단위 면적당)를 처리하기 위해 수학식 (8)은 다음과 같이 수정될 수 있다.
여기서, V'는 LED를 방출 임계치까지 충전하기 위해 요구되는 유효 전압 값이다. 이 값은 LED가 0V로 완전히 방전되면 LED가 VF로 완전히 사전 충전된 경우 0이 될 수 있다.
전하 주입 이벤트가 발생하기 전에 어떤 방식으로 LED가 VF로 사전 충전되지 않는 한, 발광이 시작되기 전에 LED가 VF에 가까운 레벨로 충전되어야 하는 요건은 다음과 같은 최소 ΔV 조건이 된다.
제로 바이어스 초기 상태를 가정하면, ΔVmin보다 작은 전압 변화들에 대한 발광은 거의 없거나 전혀 없을 것이다.
본 발명은 VF 정도의 개방 회로 전압을 광전기적으로 유도하기 위해 외부 광원을 사용함으로써 ΔVmin을 낮추거나 심지어 제거할 수 있는 방식으로 LED 디바이스들을 사전 충전하는 능력을 포함한다. 특정 특성들을 충족하는 외부 광원은 전하 주입 이벤트 직전에 LED 디바이스를 충전하기 위해 캐리어들을 여기시킬 수 있다. 특성들은 다음과 같다.
1. 밴드 갭을 가로질러 캐리어들을 효율적으로 여기시키기 위해 LED 디바이스의 방출 파장보다 작거나 비슷한 파장을 갖는 광.
2. 수용가능한 기간 내에 충전을 허용하고 재조합 프로세스들을 극복하기에 충분한 세기의 광.
이러한 효과는 다음과 같이 LED 디바이스에 대한 포토다이오드 수학식을 작성함으로써 모델링될 수 있다.
여기서,
ILED = LED 디바이스를 통해 흐르는 전류(A)
I0 = 어두운 포화 전류(A)
V = LED 전압(V)
kT/q = 열 전압(실온에서 약 25㎷)
Iph= 광전기적으로 유도된 전류(A)
광유도된 광전류 Iph는 외부 광원이 생성할 수 있는 양이다. 레벨은 와트 단위의 LED MQW 활성층에 영향을 주는 입사 광 전력을 곱한 (특정 소스 파장에서의) A/W 단위의 응답도와 대략 동일하다.
개방 회로(ILED = 0) 조건들 하에서 LED 전압은 VLED를 풀기 위해 수학식 (12)를 다시 작성하여 유도될 수 있다.
VLED (개방 회로) = 
(13)
Iph가 충분히 높다면, VLED는 VF에 근접할 수 있고, 따라서 ΔVmin을 비교적 작은 값으로 낮출 수 있다. 이러한 효과를 입증하기 위해, 1㎟의 방출 면적, 455㎚의 방출 파장 및 약 1.3㎋(V=0에서 측정됨)의 접합 커패시턴스를 갖는 GaN 기반 LED(Thorlabs, Inc., Newton, NJ USA로부터의 모델 455D2 PCB 장착 LED)가 테스트 LED로서 사용되었다. 이제 포토다이오드로서 동작되고 측정된 LED는 455㎚의 방출 파장을 갖는 유사한 GaN 기반 LED(양쪽 모두 Thorlabs, Inc., Newton, NJ USA로부터의 모델 LEDD1B LED 드라이버로부터 구동되는 모델 455L3 장착 LED)를 사용하여 조명되었다. 소스 LED는 1,000㎃의 순방향 전류로 구동되었다. 200㎜ 거리에서의 조도는 약 30㎼/㎟으로 특정되었다. 측정된 Iph(단락 회로 전류 조건)는 약 5㎂이고 개방 회로 전압 VLED는 약 2.2V였다. 이것은 약 30 ㎼/㎟×1㎟×0.15A/W = 4.5 ㎂의 예상 광전류에 근접하며, 여기서 0.15A/W는 유사한 디바이스들 및 유형에 기초한 이러한 디바이스에 대한 가정된 응답도이다. 이것은 ΔVmin을 감소 또는 제거하기 위해 전하 주입 위상(위상 I) 이전에 VF에 가까운 레벨들로 LED들을 사전 충전하기 위해 외부 광원을 사용할 가능성을 확인한다.
특정 실시예에서, 외부 광원이 활성화되고, 테스트 중인 LED들을 사전 충전하기 위해 사용되지만 위상 1 동안 카메라 통합 위상의 시작 직전에 턴 오프될 것이다. 이는 이러한 사전 충전 위상 광원의 광이 LED 방출 측정을 실질적으로 방해하는 경우에 바람직하다. 예를 들어, 455㎚에서 또한 방출하는 LED 디바이스들을 사전 충전하는 455㎚ 외부 광원은 측정 정확도를 낮추기 위해 측정을 추가하고 가능하게는 카메라 센서를 포화시킬 것이다. 이러한 실시예에서, 외부 광원의 차단과 위상 1 전기 전압 램프 시작 사이의 지연은 LED 다이오드 누설 전류 및 낮은 LED 발광과 같은 다른 손실 메커니즘들을 통해 사전 충전 상태 전압을 낮출 수 있다. 사용된 외부 광원의 차단 시간 및 전기 램프 시간 지연들에 대한 카메라 통합은 지연 시간에 대한 하한을 부과하지만, 사전 충전 LED 전압 상태 완화를 최소로 유지하는 것은 지연에 대한 상한을 부과한다. 위의 예에서, 455㎚ LED 광원은 약 500㎲ 동안 턴 오프하도록 요구되었지만, 수 밀리초의 지연 후에 과도한 사전 충전 완화가 발생하였다.
도 19는 외부 광원으로 조명된 후 전압 램프로 구동되는 테스트 LED의 측정된 응답을 도시한다. 테스트 LED는 파괴 없이 전압 파형을 견딜 수 있는 100㎊ 커패시터에 걸친 3㎲ 지속기간의 전압 램프로 구동되는 455D2 PCB 장착 LED이다. 광학 측정 시스템은 0.9X 집광 렌즈(Edmund Optics, Barrington, NJ, USA에 의해 제조된 #62-901 TECHSPEC™ 대형 텔레센트릭 렌즈)를 갖는 카메라(PointGrey Research Inc., Richmond, BC, Canada로부터의 GS3-U3-23 S6M-C)로 구성된다. 카메라는 이득 = 0㏈, 500㎲ 통합 윈도우 및 외부 트리거링으로 설정되었다. 카메라 통합 윈도우는 카메라 응답에 대한 잔류 외부 소스 효과를 최소화하도록 조정되었다. 통합 윈도우 시작 시간은 외부 광원 턴 오프로부터 200㎲ 지연으로 설정되었으며 펄스 램프 시작 시간은 통합 윈도우 내에서 300㎲에 발생하도록 설정되었다. 외부 광원은, 양쪽 모두 Thorlabs, Inc., Newton, NJ USA로부터의 LEDD1B LED 드라이버로부터 구동되는 455L3 장착 LED였다. 외부 광원은 테스트 LED로부터 약 200㎜에 위치되었고 1,000㎃ 전류로 구동되었다. 테스트 LED에 부과되는 예상 외부 광원 플럭스는 약 30㎼이다. 외부 광원 사전 충전의 유무에 응답은 수학식 (10)의 저장된 전하 오프셋에서 명백한 개선을 나타낸다. 주입 지연에 대한 외부 광원을 감소시키는 것은 방출 오프셋을 개선하는 것으로 나타났으며, 이는 외부 광원의 턴 오프와 LED 전류 주입 사이에 LED 전압의 완화가 발생하는 것을 확인시킨다. 도 19는 주입 지연에 대한 500㎲ 외부 광원에 의한 사전 충전 효과의 결과를 나타내는 그래프(1900) 이다. 수평 스케일은 볼트 단위의 전압 값 V1이며, 수직 스케일은 테스트 LED 내에서 이미징된 영역을 수신하는 카메라 픽셀들의 측정된 ADU(아날로그-디지털 단위) 카운트이다. 곡선(1900)은 외부 광원 광전류 주입이 없는 측정된 응답이다. 응답은 수학식 (10)을 따르고 대략 80V의 전압 오프셋(1902)을 갖는 전압 주입 레벨들에 대해 선형이다. 이는 대략 80V×100㎊ = 8nC의 Qjct에 대응한다. 면적 1㎟의 특정 디바이스에 대해 수학식 (10)을 참조하면, 이러한 크로스오버는 CEFF×ΔV = Cinj×V' = 8nC에서 발생할 것이다. 이러한 낮은 주입 조건들에서 약 2.5V의 V' = VF를 가정하면, Cinj는 약 3.2㎋이거나 또는 C'inj는 약 320㎋/㎠이다. 이러한 예상되는 것보다 높은 커패시턴스는 더 높은 접합 커패시턴스 프로세스 및 사용된 특정 테스트 LED 디바이스의 상호연결 및 배선 커패시턴스에 의해 설명될 수 있다.
외부 광원이 인에이블된 상태에서, 곡선(1903)은 전하 오프셋에서의 명백한 감소를 나타낸다. 외부 광원과 LED 전류 주입 사이의 타이밍 지연에서 추가적 감소는 응답이 제로 오프셋 곡선(1904)에 근접하도록 허용할 것이다.
추가적 최적화는 더 빠른 턴 오프 특성, 더 빠른 광원 드라이버 회로를 갖는 고전력 LED 광원을 대체하는 것 및 카메라 통합 시작을 전기적인 주입 개시 지연까지 낮추는 것을 포함할 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
외부 광원은 주입된 광전류를 활용하여 위상 3 방전 시간을 안전하게 감소시킴으로써 전체 측정 시스템 처리율을 크게 개선할 수 있다. 도 11의 테스트 LED 구성을 활용하는 제 1 예로서, 안전한 역방향 바이어스 누설 전류에 대해 10㎂/㎠ 또는 10㎀를 가정하면 최소 안전 방전 시간 Δt는 약 60㎳보다 큰 것으로 추정되었다. 예로서 30㎼/㎟ 조명 및 0.15A/W 응답도를 사용하면, 유효 누설 전류는 3㎻×0.15A/W = 450㎀만큼 증가할 것이다. 최소 위상 3 방전 시간은 1.3㎳로 감소될 것이다. 이는 캡처 프레임 레이트를 초당 500 프레임(FPS)까지 개선할 것이다. 도 19의 테스트 LED 구성을 사용하여, 역방향 누설 전류는 약 20㎁ 또는 2㎂/㎠로 측정되었다. 100㎊ 결합 커패시터 및 600V 주입 레벨로, 어두운 최소 위상 3 방전 시간은 약 3 초 또는 0.33FPS일 것이다. 약 5㎂의 광전류를 주입하는 외부 조명을 사용하면, 위상 3 방전 시간은 이제 약 12㎳로 감소되어 80FPS를 초과하는 처리량 측정 레이트를 지원한다. 위상 3 기간 동안 외부 광원 플럭스를 증가시킴으로써 더 높은 처리율이 가능하다. 따라서, 이러한 외부 광 유도된 광전류 주입 방법을 사용하면 대량 제조 요건들이 충족될 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
또 다른 실시예에서, 외부 광원은 테스트 중인 LED들에서 광전류를 유도할 수 있는 파장으로 그러나 광학 필터가 측정 카메라에 의해 실질적으로 검출되지 않도록 외부 광원 방출을 차단하도록 허용하기 위해 LED 방출 파장 범위와 충분히 상이한 파장으로 발광하도록 선택될 것이다. 더 짧은 파장 소스는 테스트 LED 내에서 광 캐리어들을 더 효율적으로 유도하여 응답성을 개선하는 경향이 있을 것이다.
예로서, 365㎚ 외부 광원(예컨대 , Thorlabs, Inc., Newton, NJ USA로부터의 M365LP1-C1)이 더 긴 파장들로 방출하는 LED 디바이스들을 여기시키기 위해 사용될 수 있다. 예를 들어, UV-IR 차단 필터 및 컬러 필터와 같은 필터들을 사용하여 착색된 LED 디바이스들(적색~620㎚, 녹색~520㎚, 청색~460㎚)이 외부 광원으로부터 효과적으로 필터링될 수 있다. 예를 들어, 녹색 LED 디바이스 테스트의 경우 모델 #62901 0.9X 대형 텔레센트릭 렌즈와 같은 호환 가능한 카메라 렌즈 상에 장착된 UV-IR 차단 필터(모델 # 89-802) 및 녹색 컬러 필터(모델 #89-792)가 사용되며, 이들 모두는 Edmund Optics, Barrington, NJ, USA로부터 입수 가능하다. 도 20a 및 도 20b는 이러한 필터들의 광학 투과 곡선들을 도시한다. 도 20a는 365㎚ 외부 광원(2001)을 갖는 UV-IR 차단 필터에 대한 투과 곡선(2000) 및 520㎚를 중심으로 하는 LED 디바이스 방출 라인(2002)을 도시한다. 도 20b는 365㎚ 외부 광원(2004)을 갖는 녹색 대역통과 필터에 대한 투과 곡선(2003) 및 520㎚를 중심으로 하는 LED 디바이스 방출 라인(2003)을 도시한다. UV-IR 차단 필터 및 녹색 대역통과 필터 각각은 365㎚ 광에 대해 약 4.5의 광학 밀도를 추가하면서 대부분의 LED 디바이스 방출을 통과시킬 것이다. 이러한 필터들 및 아마도 다른 필터들은 단독으로 또는 스택 구성으로 사용되어 콘트라스트 및 측정 성능을 최적화할 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
특정 이미지 프로세싱 방법들은 테스트 중인 각각의 LED 디바이스에 대응하는 측정된 데이터의 정확도를 개선하기 위해 활용될 수 있다. 센서 상의 각각의 이미징된 LED 디바이스는 카메라 센서 어레이 내의 특정 영역 상으로 이미징될 것이다. 하나의 이미지 프로세싱 방법은 타겟 이미지로부터의 공간 정보를 사용하여 측정된 카메라 출력 데이터 이미지 내의 각각의 LED 디바이스에 대한 물리적 중심(x, y) 위치를 생성한다. 지지 기판 상의 LED 디바이스 중심 위치와 카메라 센서 상의 그의 대응하는 중심 위치에 대한 이러한 대응성은 카메라 배율, 광학 왜곡 보정, LED 디바이스 매트릭스를 감지하고 위치시키기 위한 이미지 캡처 등을 사용하여 개발 및 가능하게는 보정될 수 있다. 따라서, 결과적 중심 매트릭스는 각각의 LED 디바이스에 대한 센서 이미지 내의 (x, y) 위치의 세트일 것이다. 예를 들어, 이전 예를 참조하면 1920×1200 디지털 센서 매트릭스 상에 이미징된 960×600 LED 디바이스 세트는 다음과 같은 중심 매트릭스를 가질 것이다.
LED에 대한 중심 (i, j) = 카메라 데이터 위치 (x, y)
여기서 i, j는 각각의 측정된 LED에 대한 정수들(i = 1 내지 960, j = 1 내지 600)이며 카메라 위치(x, y)는 센서 픽셀 영역 내의 부동 소수점 수이다(0<x<1920, 0<y<1200). 일단 이러한 중심 매트릭스가 전개되면, 가중 함수들을 사용하는 이미지 프로세싱 방법들은 디지털화된 이미지를 취하고, 물리적 LED 중심 위치에 가장 가까운 이미징된 센서 데이터에 더 많은 가중치가 부여되는 가중 함수를 사용하여 추출되는 데이터 값들의 세트를 개발할 수 있다. 이미지 프로세싱 시스템들은 이러한 컨볼루션 기능을 병렬로 그리고 일반적으로 프레임 레이트 속도로 달성할 수 있다. 따라서 LED 데이터 값들은 바람직한 실시예에서 디지털화된 카메라 데이터에 적용된 중심 가중 함수들을 사용하여 계산된 데이터 값들의 출력 LED 디바이스(i, j) 매트릭스를 포함한다.
상기는 출력 LED 디바이스(i, j) 데이터 포인트를 도출하기 위해 C2I 데이터 이미지 캡처에 대한 핵심 단계들을 설명하지만, 오프셋 및 스케일링/정규화 동작들이 또한 적용될 수 있다. 예를 들어, 전압 파형들없이 캡처된 "어두운" 이미지는 현재 이미지 획득 파라미터들에서 각각의 카메라 픽셀의 어두운 신호를 측정할 것이다. 이러한 어두운 이미지들은 각각의 C2I 데이터 캡처와 함께 오프셋 및 드리프트 제거의 형태로 획득될 수 있다. 기준은 이미지 데이터로부터 차감될 수 있거나 또는 데이터 및 기준 양쪽 모두가 앞서 설명된 중심 가중 함수를 사용하여 프로세싱된 후 오프셋 보정된 LED 디바이스(i, j) 데이터 매트릭스를 도출할 수 있다. 스케일링 및 정규화 동작들이 또한 가능하다.
디지털화된 카메라 출력(위상 I 동안 카메라 센서(들) 상에 이미징된 LED 디바이스들에 의해 방출된 총 통합 광에 비례함)에 적용되는 추가적인 이미지 프로세싱 방법들은 LED 디바이스 기능을 표시하는 결과를 개발하기 위해 활용될 수 있다. 이러한 기능 데이터는 측정에서 유도된 하나 이상의 값들을 포함하는 매트릭스 형태일 것이다. 위치(i, j)에서 각각의 LED에 대해, n개의 데이터 포인트들의 세트 Datan(i, j) = Valuen가 있을 것이다(여기서, n은 1 이상의 정수). 예를 들어, 테스트 중인 각각의 LED에 대한 다수의 독립적인 Datan(i, j) 값들은 상이한 위상 I 전압 램프 값들로 취해진 n개의 측정 시퀀스들을 사용하여 측정된 상이한 전류 밀도 값들에서의 광 출력 값들일 수 있다. 결국, 각각의 Datan(i, j) 측정 데이터 값은 신호 대 잡음비를 개선하기 위해 다수의 측정들의 평균이 될 수 있다. 신호 평균화는 확률적 잡음을 나타내는 신호의 표준 편차가 sqrt(m)만큼 감소될 널리 알려진 방법이고, 여기서, m은 평균화된 측정 포인트들의 수이다. 예를 들어, z의 확률적 잡음 표준 편차를 나타내는 데이터 포인트의 경우, 100개의 데이터 포인트들의 평균을 사용하는 평균화된 데이터 포인트들은 z/sqrt(100) 또는 10 배 낮은 표준 편차를 가질 것이다.
일단 LED 디바이스(i, j) 데이터 값들이 수집되면, 임계치 또는 테스트 기준들의 세트가 적용되어 기능의 결정을 개발할 수 있으며, 이는 측정되는 각각의 LED에 대해 아마도 0 또는 1의 Datan(i, j) 값을 추가할 수 있다(0 = 불량한 디바이스, 1 = 양호한 디바이스). 예를 들어, 원하는 최소 임계치가 데이터에 적용되는 경우 방출하지 않는 또는 약하게 방출하는 디바이스들은 불량한 디바이스들로 라벨링될 수 있다. 물론, 데이터 값들의 세트에 적용되는 다수의 임계치들 및 다른 기준들 또는 합격/불합격 기준들은 또한 기능 테스트, 복구 전략들 및 프로세스 수율 분석(원인 및 보정)에서 유용할 수 있다. 단지 예로서, 다수의 임계치들이 LED 디바이스 Datan(i, j) 데이터에 적용되어 기능에서 LED들을 매칭시키기 위한 각각의 LED 디바이스에 대한 빈 번호 라벨을 생성하고 기준들 또는 기준들의 세트에 따라 유사한 특성들을 갖는 디바이스들을 릴리스하는 전략을 유도할 수 있다. 랜덤 액세스 레이저 리프트 오프 또는 다른 개별적인 LED 디바이스 릴리스 방법들은 각각의 (i, j) LED 디바이스에 대한 빈 라벨 매트릭스 값에 기초하여 유사한 빈 번호들을 갖는 LED 디바이스들을 집계할 수 있다. 이는 과도하게 상이한 기능 특성들을 갖는 LED 디바이스들을 사용함으로써 초래되는 디스플레이 불균일성을 제한하는 데 유용할 수 있다. 수율 및 프로세스 제어에 유용한 통계를 개발하기 위해 다중 임계치들이 또한 활용될 수 있다. 예를 들어, 빈 데이터에 적용되는 표준 편차 및 다른 통계 분석들이 수율 및 프로세스 안정성의 표시자일 수 있다. 이러한 유도된 수량들에서의 갑작스런 변화들은 프로세스 익스커션(excursion)를 시그널링할 수 있다. 도 21은 수평 스케일에서 Datan의 함수로서 수직 스케일 상에서 작은 범위들의 Datan 값들(채널들 또는 빈들로 지칭됨) 내에 속하는 몇몇 LED 디바이스들의 히스토그램 플롯(2100)을 도시한다. 대부분의 LED 디바이스들은 기능적으로 허용 가능한 범위(2101) 내에 속하지만, 임계치(2102) 아래의 또는 임계치(2103) 위의 LED 디바이스들은 불량으로 간주된다. LED 디바이스 비닝 기능의 폭(2104)은 수율 및 프로세스 제어에 유용할 수 있다. 유사한 빈(2105) 내에 속하는 LED 디바이스들은 추후에 집계되고 유사한 기능 테스트 결과들에 사용되어 디스플레이 균일성을 개선할 수 있다.
본 발명에 따른 기능 테스트 장치가 원하는 영역보다 작은 이미지들을 이미징하고 단계적 및 반복적 기능을 요구하는 경우, 측정될 각각의 새로운 LED 디바이스 영역에 대해 중심 매트릭스가 재계산될 필요가 있을 수 있다. 그러나, 단계 시스템이 측정될 LED 디바이스들의 다음 세트를 정렬시키기에 충분히 정확하다면, 중심 매트릭스는 재사용될 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
일반적으로, 필드 플레이트는 LED 디바이스들을 포함하는 기판의 기능 테스트가 필드 플레이트에 대해 고정되거나 이동되는 하나 이상의 카메라들에 의해 발생되도록 허용한다. 테스트 장비 비용, 복잡성, 타겟 LED 디바이스 크기 및 테스트 처리율 능력은 특정 구성이 선택되기 전에 평가되어야 하는 기준들 중 일부이다. 원하는 규격들에 대한 측정 기능을 보장하기 위해 다른 설계 제한들 및 기준들이 또한 처리되어야 한다. 하나의 이러한 설계 기준들은 테스트 중인 각각의 LED 디바이스에 걸친 위상 I 전압 파형이 접촉 저항과 기생 커패시턴스로 인해 상당히 왜곡되지 않는 것을 보장하는 것이다. 예를 들어, 더 높은 전류 밀도 동작을 측정하기 위해 원하는 위상 I에 대한 빠른 전압 램프는 필드 플레이트의 중앙에 위치된 LED 디바이스들에 대한 RC 저역 통과 필터링으로 인해 초래되는 상당한 파형 왜곡 및 전압 강하를 초래할 수 있다. 이는 전계 플레이트 전극 또는 공통 접촉 저항이 너무 높으면 발생할 수 있다. 이러한 영향들의 완화는 테스트 전에 효과적인 접촉 시트 비저항을 낮추거나 낮은 비저항 층을 부착함으로써 발생할 수 있다. 마지막으로, 큰 필드 플레이트는 측정 반복 레이트로 필드 플레이트 커패시턴스 Cpp를 충전 및 방전하기 위한 전력을 요구할 것이고, 접촉층들 내에 저항성 가열을 생성할 수 있다. 예를 들어, 3㎛ 실리콘 디옥사이드 유전층을 사용하는 6" 기판 필드 플레이트는 약 200㎋의 총 커패시턴스 CFP를 가질 것이다. 16Hz 캡처 레이트 및 500V 램프가 가정된다면, ½ CV2f 전력은 약 0.5W일 것이다. 이러한 제안된 작동 포인트에서, 전체 6" 필드 플레이트 구성에서도, 작고 관리가능한 테스트 전력 레벨들이 생성된다.
또 다른 실시예들에서, 카메라 시간 통합 윈도우 타이밍 및 폭에 의해 제어되는 특정 기간들에서 발광 레벨들을 측정하기 위해 LED 디바이스들을 여기시키기 위한 방법으로서 외부 광원이 단독으로 또는 C2I 주입과 함께 사용될 수 있다. 예를 들어, 앞서 설명된 스펙트럼 필터링 수단에 의해 카메라에 의해 검출되지 않는 외부 광원에 의한 조사는 개선된 콘트라스트 및 신호대 잡음비로 LED 누설, 응답성 및 방사율을 측정하기 위해 사용될 수 있다. 예를 들어, LED 어레이의 누설 맵은 외부 광원의 턴 오프 시간 이전부터 외부 광원의 턴 오프 시간 이후의 포인트까지(예를 들어, 0에서 1㎳까지) 카메라 통합 윈도우를 스캔함으로써 캡처될 수 있다. 충분히 높은 외부 광 플럭스로, 테스트 중인 각각의 LED의 잔류 방출 및 감쇠 특성들이 이러한 지연의 함수로서 측정될 수 있다. 결함있는 LED들은 일반적으로 상당한 비방사 누설 및 LED 발광을 감소시키는 다른 메커니즘을 나타낸다. 결과적 맵은 외부 광원에 의해 방사된 후 광을 방출하는 능력이 낮은 LED들을 식별하기 위해 모든 측정된 LED들의 결함 파일을 생성하도록 사용될 수 있다. C2I 방법들은 외부 광원 여기에 추가되어 기능을 결정하기 위해 LED들을 기능적으로 테스트하는 능력을 추가로 증가시키는 추가적인 주입 레벨을 추가할 수 있다.
오프셋 제거(예를 들어, "어두운 이미지" 차감)의 신호 프로세싱 사용 및 외부 광원의 사용은 상이한 테스트 모드들을 개발하기 위해 결합될 수 있다. 프로세싱된 데이터가 제 1 측정 "A"로부터 제 2 측정 "B"의 차감인 경우, 데이터 어레이에서 각각의 이미지 프로세싱 데이터 포인트는 오프셋 보정된 데이터 어레이 또는 이미지를 형성하기 위해 (A-B)일 것이다. A가 전압 파형들을 갖는 기능적 이미지이고 B가 전압 파형들이 없는 이미지인 경우, (A-B) 기능적 이미지는 "어두운 이미지" 오프셋에 대해 보정될 것이다. 이러한 예에서, 전류 주입 "EL" 또는 전계 발광 입력은 차동 모드(DM)에 있다고 지칭된다. 전압 파형이 A 및 B 이미지들 양쪽 모두에 존재하면, EL 입력은 "공통 모드" 또는 CM에 있다고 지칭된다. CM 모드에서 데이터는 본질적으로 차감되고 (A-B) 프레임은 널 이미지일 것이다. 유사하게, 외부 광원이 A 이미지에는 존재하지만 B 이미지에는 존재하지 않으면, "PL" 또는 포토루미네슨트 광 바이어스는 차동 모드 또는 DM 모드에 있을 것이다. 마지막으로, 외부 광원 입력이 A 이미지 및 B 이미지 양쪽 모두에 존재하는 경우, PL 입력은 공통 모드 또는 CM 모드에 있는 것으로 지칭될 것이다. 이를 기준으로 사용하면, EL 및 PL 동작 모드들은 다음과 같이 설명될 수 있다.
1. EL = DM, PL = 광 없음: 외부 광원이 없는 EL 기능 테스트
2. EL = DM, PL = CM: 공통 모드 외부 광 바이어스를 갖는 EL 기능 테스트
3. EL = 전압 입력 없음, PL = DM: PL 테스트
4. EL = DM, PL = DM: 차동 모드 외부 광 바이어스를 갖는 EL 기능 테스트
다른 가능한 모드들이 제한적으로 사용된다. 예를 들어, EL = CM, PL = CM은 널 결과를 도출할 것이다.
PL 테스트(상기 3) 및 광 바이어스를 갖거나 갖지 않는 EL 기능 테스트(상기 1, 2 또는 4)의 측정 모드는 빠른 연속으로 측정될 수 있고 LED 디바이스들에 대한 유용한 정보를 도출할 수 있다. 도 19에서와 같이, 디바이스를 바이어스하기 위해 외부 조명이 사용되면, 대응하는 EL 기능 테스트는 모드 2(EL = DM, PL = CM)일 것이지만, PL 테스트는 모드 3(EL = 전압 입력 없음, PL = DM)일 것이다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다.
상기는 특정 실시예들에 대한 완전한 설명이지만, 다양한 수정들, 대안적인 구성들 및 등가물들이 사용될 수 있다. 상기는 선택된 일련의 단계들을 사용하여 설명되었지만, 설명된 단계들의 임의의 요소들의 임의의 조합 및 다른 것들이 사용될 수 있다. 추가적으로, 특정 단계들은 실시예에 따라 조합 및/또는 제거될 수 있다. 또한, 설명 및 예들은 평면 표면 상의 GaN LED 디바이스들에 관한 것이지만, 광자 방출 디바이스들을 포함하는 임의의 평면형 또는 곡선형 표면은 C2I 방법을 사용하여 기능적으로 테스트될 수 있다. 예를 들어, VCSEL(Vertical-Cavity Surface-Emitting Laser)들, 유기 LED(OLED)들, 실리콘 광 디바이스들 및 다른 표면 방출 디바이스들이 본 발명을 사용하여 테스트될 수 있다. 추가적으로, 다른 예에서, II-VI 반도체 재료들 및 연관된 디바이스들이 또한 사용될 수 있다. 물론, 다른 변형들, 수정들 및 대안들이 존재할 수 있다. 따라서, 상기 설명 및 예들은 첨부된 청구항들에 의해 정의된 본 발명의 범위를 제한하는 것으로 간주되어서는 안 된다.
Claims (75)
- 표면으로부터 액세스 가능한 제 1 접촉층 및 발광 디바이스 구조 상에 포함된 제 2 접촉층을 갖는 지지 기판 상에 배치된 상기 발광 디바이스 구조로부터의 발광을 관찰하기 위한 장치로서,
상기 발광 디바이스 구조는, 수직 발광 디바이스 구조 또는 측방향 발광 디바이스 구조로부터 선택되고,
상기 장치는,
필드 플레이트 디바이스 - 상기 필드 플레이트 디바이스는, 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖고, 상기 제 2 면은, 전도층을 포함하고, 상기 전도층은, 개재하는 인터페이스 영역과 함께, 상기 발광 디바이스 구조의 상기 제 1 접촉층의 적어도 일부분에 근접하게 위치 가능함 - ;
전압 및 상기 필드 플레이트 디바이스의 단위 면적당 용량을 생성하기 위해 상기 필드 플레이트 디바이스의 상기 전도층에 접속된 전압원 - 상기 전압원은, 시변 전압 파형을 생성할 수 있고, 상기 전압원은, 제 1 단자 및 제 2 단자를 갖고, 상기 제 1 단자는, 상기 필드 플레이트 디바이스의 상기 전도층에 결합된 제 1 전위를 갖고, 상기 제 2 단자는, 제 2 전위를 갖고, 상기 전압원은, 용량적으로 결합된 전류를 상기 발광 디바이스 구조에 주입하여 상기 발광 디바이스 구조의 적어도 일부분으로 하여금 소정 패턴으로 전자기 방사를 방출하게 할 수 있음 - ;
상기 발광 디바이스 구조에 결합되어, 상기 발광 디바이스 구조로부터 유도된 패턴으로 상기 전자기 방사의 이미지를 형성하는 검출기 디바이스; 및
상기 발광 디바이스 구조를 조사하여 광전류를 유도하기 위한 외부 광원을 포함하는,
발광 관찰 장치. - 제1항에 있어서,
상기 제 2 단자는, 상기 지지 기판의 후면에 전기적으로 결합되고, 상기 제 2 전위는, 상기 시변 전압 파형을 생성하기 위해 접지 전위에 있거나 상기 접지 전위와 관련된 네거티브 전위 또는 포지티브 전위에 있는,
발광 관찰 장치. - 제1항에 있어서,
상기 제 1 단자는, 상기 필드 플레이트 디바이스의 상기 전도층에 전기적으로 연결되고, 상기 제 1 전위를 생성하기 위해 접지 전위에 있거나 상기 접지 전위와 관련된 네거티브 전위 또는 포지티브 전위에 있는,
발광 관찰 장치. - 제1항에 있어서,
상기 개재하는 인터페이스 영역은, 갭 매질인,
발광 관찰 장치. - 제4항에 있어서,
상기 갭 매질은, 가스 또는 진공을 포함하는,
발광 관찰 장치. - 제4항에 있어서,
상기 갭 매질은, 액체를 포함하는,
발광 관찰 장치. - 제6항에 있어서,
상기 액체는, 물, 탈이온수, 알코올, 메탄올 및 에틸렌 글리콜로 이루어진 그룹으로부터 선택되는,
발광 관찰 장치. - 제1항에 있어서,
상기 개재하는 인터페이스 영역은, 유전층 및 갭 매질을 포함하는,
발광 관찰 장치. - 제8항에 있어서,
상기 갭 매질은, 가스 또는 진공을 포함하는,
발광 관찰 장치. - 제8항에 있어서,
상기 갭 매질은, 액체를 포함하는,
발광 관찰 장치. - 제10항에 있어서,
상기 액체는, 물, 탈이온수, 알코올, 메탄올 및 에틸렌 글리콜로 이루어진 그룹으로부터 선택되는,
발광 관찰 장치. - 제8항에 있어서,
상기 유전층은 상기 전도층과 상기 갭 매질 사이에 존재하는 층이고, 상기 유전층은 실리콘 디옥사이드, 실리콘 나이트라이드, 알루미나(A1203), 유리, 석영 및 플라스틱으로 이루어진 그룹으로부터 선택되는,
발광 관찰 장치. - 제1항에 있어서,
상기 외부 광원 파장은, 상기 발광 디바이스 구조의 방출 파장보다 짧은,
발광 관찰 장치. - 제1항에 있어서,
상기 광전류는, 상기 시변 전압 파형 이전에 상기 발광 디바이스 구조를 순방향 바이어스하는,
발광 관찰 장치. - 제1항에 있어서,
상기 광전류는, 리셋 위상 기간을 감소시키기 위해 위상 측정 이후 상기 발광 디바이스 구조의 누설 전류를 증가시키는,
발광 관찰 장치. - 제1항에 있어서,
차단 필터들로 이루어진 스펙트럼 필터링이 상기 검출기 디바이스와 상기 발광 디바이스 구조 사이에 개재되어, 원하지 않는 광을 차단하고 상기 발광 디바이스 구조로부터 방출된 광을 통과시키는,
발광 관찰 장치. - 제16항에 있어서,
상기 검출기 디바이스는, 광 통합 시간 시작 및 지속기간을 갖고, 여기서, 발광 디바이스 구조 방출 효율이 외부 광원 조사의 변조에 대해 특정 시간 윈도우에서 측정되는,
발광 관찰 장치. - 제16항에 있어서,
발광 디바이스 구조 기능을 결정하기 위해 시변 전압 파형이 상기 외부 광원으로부터의 외부 광 조사와 조합되는,
발광 관찰 장치. - 제1항에 있어서,
상기 필드 플레이트 디바이스는, 상기 필드 플레이트 디바이스의 주변부 근처의 밀봉을 사용하여 상기 지지 기판에 근접하게 배치되고, 진공 포트를 사용하여 상기 전도층과 상기 제1 접촉 층 사이의 갭으로부터 공기가 배기되는,
발광 관찰 장치. - 제1항에 있어서,
상기 필드 플레이트 디바이스는, 상기 필드 플레이트 디바이스의 주변부 근처의 밀봉을 사용하여 상기 지지 기판에 근접하게 배치되고, 충전 입력 및 출력 포트들을 사용하여 상기 전도층과 상기 제1 접촉 층 사이의 갭에 액체가 도입되는,
발광 관찰 장치. - 삭제
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