KR102517883B1 - 화합물 반도체 및 그 제조 방법 - Google Patents

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Abstract

종래, 제조가 곤란했던 저저항성의 질화물 화합물반도체를 제공한다. 게다가, 높은 전자이동도를 나타내므로, 고성능의 반도체 디바이스를 구성할 수 있다. 본발명에 의해, 실온∼700℃의 프로세스 분위기하의 펄스 스퍼터링법에 의해, 대면적의 기판위로 성막할 수 있고, 이동도가 70∼140cm2/ (V·s)인 n형 도전형의 13족질화물반도체를 양호한 생산성으로 제공할 수 있다.

Description

화합물 반도체 및 그 제조 방법
본 발명은 화합물 반도체와 그 제조 방법에 관한 것이다.
GaN이나 InN과 같은 13족 질화물 반도체를 이용한 디바이스가 넓게 실용화되어 있다. 종래, 이러한 13족 질화물 반도체의 결정 성장에는, MOCVD법이나 MBE법이 사용되고 있다. 그러나, MOCVD법은 1000℃가 넘는 프로세스 온도가 필요하다. MBE법은 저온으로 화합물 반도체를 성막할 수 있지만, 성막 면적에 한도가 있거나 생산 코스트가 높아 양산에 적합하지는 않다.
또한, MBE법에 있어서, 고농도로 도너를 첨가하면, 결정 구조의 전도대 근방의 금지대 내에 생긴 고농도 도너 준위에 의한 흡수가 발생한다. 그 때문에, 성막한 화합물 반도체의 투명도가 저하하는 문제가 있다(비특허문헌 1). 이러한 점으로부터, 화합물 반도체의 생산, 주로 질화물 반도체의 실용적인 생산에는, MOCVD법이 사용되고 있다(비특허문헌 1).
현재, 고내압이고 낮은 온-저항의 특성을 겸비하는 차세대의 전자 디바이스가 요구되고 있다. 이를 위해서는, 2원계, 3원계 또는 4원계의 화합물 반도체, 보다 구체적으로는, 13족 질화물 반도체를 사용한 화합물 반도체 장치의 실현이 요구되고 있다. 이를 위해서는, 화합물 반도체의 결정의 보다 더한 고품질화와 도핑 기술의 정치화(精緻化)가 요구된다. 특히, GaN기판 상에 형성되는 종형(縱型) 파워 디바이스에 있어서는, n형 드리프트 층의 탄소 농도의 저감과, 전자 이동도의 향상이 급선무이다. 선행 기술로서 이하의 문헌을 들 수 있다.
특허문헌 1에는, 구리 기판 상에 금속 질화물로 이루어진 버퍼층, 반도체층을 구비한 반도체 장치가 개시되고 있다.
특허문헌 2에는, 두께가 10 ~ 100㎛이고, 소결된 폴리머를 포함하며, 내열성을 갖고 가요성을 갖는 그래파이트 기판 상에 설치된 HfN을 버퍼층으로 하고, 버퍼층 상에 설치된 GaN으로 이루어진 반도체층을 구비하는 반도체 기판의 실시예가 개시되고 있다. 또한, 특허문헌 3에는, ZnO 기판 상에 III－V족의 화합물 반도체를 에피텍셜 성장시키는 제조 방법이 개시되고 있다.
특허문헌 4와 특허문헌 5는, 질화물 반도체에 관한 것이나, 본 명세서의 단락 0167 이후에서 설명을 한다.
그리고, 특허문헌 6은, 후술하는 PCT 특허출원(본출원인에 의한 PCT/JP2017/020513)의 국제조사보고에서 인용된 선행기술이다. Si농도를 2×10E+20/㎤까지 높여도, AlGaN에 막거칠기가 나타나지 않는다는 실험결과(도 4)가 개시되어 있다.
다음으로, 상기한 비특허문헌 1에는 MOCVD법을 사용하여 형성된 n형 GaN 반도체층의 물성에 관한 연구결과가 개시되어 있다. 비특허문헌 2에는 p형의 GaN 반도체층의 콘택트 저항에 관한 연구 성과가 개시되고 있다. 비특허문헌 3에는, InGaN을 베이스로 한 LED 소자의 p형 GaN을 PSD법으로 저온성장에서 제조한 연구결과가 개시되어 있다. 비특허문헌 4에는, 실리콘에 있어서의 전자이동도와 도핑농도에 대한 연구성과가 개시되어 있다.
비특허문헌 5에는, GaN에 있어서의 캐리어 이동도의 모델에 대한 연구 성과가 개시되고 있다. 비특허문헌 6에는, PSD법으로 형성한 P형의 GaN에 대한 콘택트 저항의 평가에 관한 연구 성과가 개시되고 있다. 비특허문헌 7에는, LED를 글래스 상에 작성한 실험예가 개시되고 있다. 비특허문헌 8에는, PSD법을 사용하여 성장시킨 질화물 단결정에 관한 연구 성과가 개시되고 있다. 비특허문헌 9에는 온저항이 극히 낮은 노말리-오프형의 Ge도핑 GaN 트랜지스터가 개시되어 있다.
비특허문헌 10에는, 저저항에서 캐리어 농도가 높은 Si 도핑 AlGaN의 연구성과가 개시되어 있다. 비특허문헌 11에는, Si농도를 2×1020cm-3에서 이동도가 1034㎠/(V·s)인 실험예가 개시되어 있다. 비특허문헌 12에는, PSD법에서 Ge을 도핑한 GaN의 에피택셜 성장막에 대하여 개시되어 있다.
비특허문헌 13에는, Ge과 Si를 도핑한 새로운 물성을 제공할 수 있는 n형 GaN의 제특성에 대하여 상세히 개시가 되어 있다.
마지막으로, 비특허문헌 14에는, 스퍼터링법에 의한 고품질 질화물 반도체의 형성과 디바이스 응용에 관한 연구성과가 보고되어 있다.
일본특허공개공보 제2008－243873호 WO2011/021248 A1 국제 공개 팜플렛 일본특허공개공보 제2010－56435호 일본특허공개공보 제2016－115931호 미국 특허 공개 US2016/0172473호 공보 일본특허공개공보 2015-149342A호 공보
G.T. Zhao et. Al."Optical Absoprtion and Photoluminescence Studies of n-type GaN", Jpn. J. Appl. Phys. 38, L933-L995 (1999). 아라카와외, 제63회 응용 물리학회 춘계 학술 강연회, 20p-H121-8 E. Nakamura et al., Appl. Phys. Lett. 104, 051121 (2014). D. M. Caughey et al., Proc. IEEE 55, 2192 (1967) T. T. Mnatsakanov et al., Solid-State Electron. 47, 111 (2003) 제62회 응용 물리학회 춘계 학술 강연회 예고집 일경 일렉트로닉스　NE리포트　14－15 페이지, 2014년 7월 7일호 후지오카 "플렉서블 디바이스" 프로젝트 연구 개요집　89-94페이지(평성 20년 3월 4일 발행) A. Suzuki et al., "Extremely low on-resistance Enhancement-mode GaN-based HFET using Ge-doped regrowth technique" (IEDM14, p. 275-278(214)) Motoaki Iwaya et al.,"Extremely low-resistivity and high-carrier-concentration Si-doped AlGaN with low AlN molar fraction for improvement of wall plug efficiency of nitride-based LED", 2015 Conference on Lasers and Electro-Optics Pacific Rim (Optical Society of America, 2015), paper 28C2_2 우에노 등, "PSD법에 의한 GaN에의 n형 도핑 기술의 개발", 제77회 응용물리학회 추계학술강연회 강연예고집(2016) Ueno et al., "Highly conductive Ge-doped GaN epitaxial layers prepared by pulsed sputtering",Applied Physics Express 10, 101002(2017) Ueno et al., "Electron transport properties of degenerate n-type GaN prepared by pulsed sputtering",APL MATERIALS 5,126102(2017) 후지오카 등, "스퍼터링법에 의한 고품질 질화물 반도체의 형성과 디바이스 응용", 응용물리 제86권 제7호 576-580 페이지(2017)
종래 기술에 있어서, 13족 질화물 반도체를 MOCVD법으로 결정 성장시키려고 하면, 원료 가스내에 포함되는 탄소나 수소가 막 내에 들어온다. 그 때문에, 탄소나 수소와 같은 불순물 농도가 낮은 고품질 막을 얻는 것이 어려운 문제가 발생했다.
또한, MOCVD법으로 13족 질화물 반도체를 결정 성장시키려고 하면, 열역학적인 제약에 의해, 5×1019cm-3 이상의 도너 농도의 막에서는, 대체로, 약 46 cm2/(V·s) 이상의 전자 이동도를 갖는 막을 얻는 것이 어려워진다. 또한, MOCVD법은 화학적 반응에 기초하는 것이기 때문에, 저온에서의 결정 성장이 사실상 불가능함에 더하여, 원료 가스 내에 포함되는 탄소나 수소가 제조한 성막 내로 들어오기 쉽다.
또한, MOCVD법을 대신하는 질화물 반도체 결정의 성장 방법으로서의 펄스 스퍼터 퇴적(PSD)법이 제창되고 있다. 이러한 PSD법에 의해 잔류 수소 농도가 낮으며 정공 이동도가 높은 p형 GaN 박막을 얻을 수 있음이 실증되었다(비특허문헌 2).
그러나, 질화물 반도체 기판 상에 형성되는 전자 장치나 발광 장치의 장치 저항의 저감에 중요한 고도너 농도 n형층의 특성에 대하여는, 장치의 실용 생산에 이용되고 있는 MOCVD법으로는 제작이 곤란하기 때문에, 보고예가 극히 적다.
이와 같이, 고도너 농도 영역에 있어서도, 높은 전자 이동도를 나타내는 n형 도전형의 13족 질화물 반도체막의 개발이 요구되고 있다. 이와 같이 전자 디바이스나 발광 디바이스의 고성능화, 에너지 절약화, 고효율화라고 하는 목적을 달성하기 위해 가능한 한 높은 전자 이동도를 갖는 반도체 재료의 실현이 과제가 되고 있다.
또한, 본 발명자들의 연구 그룹은, 질화물반도체의 고성능화를 위한 연구개발을 진행하여, 그 성과로서, 「질화물 LED 저온제조 프로세스의 개발」 (제60회 응용 물리학회 춘계 강연회 30a-G21-10) (도 9 참조)나 「프로세스 인테그레이션에 의한 기능 발현 나노 시스템의 창제」 (전략적 창조 연구 추진 사업 CREST) (도 10A, 도 10B를 참조), 또는 「PSD법에 의한 GaN에의 n형 도핑 기술의 개발」 (제77회 응용 물리학회 추계 학술강연회 13p-A21-3 강연회예고집 2016년 가을) (비특허문헌 11, 도 11 참조)등을 발표하고 있다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 목적으로 하는 것은, 고도너 농도 영역에서도 높은 전자 이동도를 나타내는 n형 도전형의 2원계, 3원계 또는 4원계의 화합물 반도체, 보다 구체적으로는, 13족 질화물 반도체막을 용이하게 제조하고, 제공하는 것에 있다.
한편, 본 발명자들은, PCT특허출원(출원번호:PCT/JP2017/020513(출원일:2017/6/1), 우선권주장출원: 일본특허출원 2016-169994, WO2018/042792A1 국제공개일: 2018년3월 8일）에 의해, 새로운 질화물반도체 및 그의 제조방법을 공개하였다. 본원 발명은, 이들 특허출원의 내용과 실시예의 일부가 중복하고, 새로운 실시예를 더 추가한 것이다.
상기 과제를 해결하기 위해서, 본발명은 이하의 [양태 1]∼ [양태 20]을 제공한다.
[양태1]
질소와 13족 원소인 B, Al, Ga 또는 In으로 이루어지는 군으로부터 선택된 하나의 원소를 함유하는 2원계, 3원계 또는 4원계의 화합물반도체로서,
전자농도와 비저항의 두 물성값의 조합에 대해서,
(a)전자농도가 1.8×1020cm-3, 또한, 비저항이 0.25×10-3Ω·cm,
(b)전자농도가 3.6×1020cm-3, 또한, 비저항이 0.25×10-3Ω·cm,
(c)전자농도가 6×1020cm-3, 또한, 비저항이 0.15×10-3Ω·cm, 및,
(d)전자농도가 3×1020cm-3, 또한, 비저항이 0.15×10-3Ω·cm의 4점으로 둘러 싸여진 수치조건을 만족하는 화합물반도체.
또는, 상기의 (a)∼ (b)의 수치범위에 대신에, 전자농도와 비저항의 두 물성값의 조합에 대해서,
(a-1)전자농도가 1.5×1020cm-3, 또한, 비저항이 0.20×10-3Ω·cm,
(b-1)전자농도가 6×1020cm-3, 또한, 비저항이 0.20×10-3Ω·cm,
(c-1)전자농도가 6×1020cm-3, 또한, 비저항이 0.10×10-3Ω·cm,및,
(d-1)전자농도가 4×1020cm-3, 또한, 비저항이 0.10×10-3Ω·cm의 4점으로 둘러 싸여진 수치조건을 만족하는 화합물반도체이여도 좋다. 또한, 상기의 (a-1)- (b-1)의 상한영역 대신에, 비저항을 0.18×10-3Ω·cm이하로 하는 것이 보다 바람직하다.
[양태2]
비저항이 0.190×10-3Ω·cm이하인 양태 1에 기재된 화합물반도체((a)∼ (d)의 경우에 한한다).
[양태3]
Si를 함유하는 양태 1 또는 2에 기재된 화합물반도체.
[양태4]
AFM에 의한 표면거칠기 측정으로 얻어진 RMS값이 1.5nm이하인 양태 1, 2 또는 3에 기재된 화합물반도체.
[양태5]
n형 도전성이며, 전자이동도가 80cm2/ (V·s)이상인 양태 1, 2, 3 또는 4에 기재된 화합물반도체.
[양태6]
전자이동도가 n형 도전성이며, 전자이동도가 130cm2/ (V·s)이하인 양태 1∼5의 어느 하나에 기재된 화합물반도체.
[양태7]
Ga와 N을 주성분으로 하는 양태 1∼6의 어느 하나에 기재된 화합물반도체
[양태8]
상기 13족 원소로서 Ga를 포함하고, Al 및/또는 In을 더 함유하는 양태 1∼7의 어느 하나에 기재된 화합물반도체.
[양태9]
Ge를 함유하는 양태 1∼8의 어느 하나에 기재된 화합물반도체.
[양태10]
양태 1∼9의 어느 하나에 기재된 화합물반도체가 사용된 도전부와 전극이 접속되어 이루어지는 콘택트 구조.
[양태11]
양태 10에 기재된 콘택트 구조를 구비한 반도체소자.
[양태12]
양태 1∼9의 어느 하나에 기재된 화합물반도체가 사용된 투명전극.
[양태13]
질소와 13족 원소인 B, Al, Ga 또는 In으로 이루어지는 군으로부터 선택된 하나의 원소를 함유하는 2원계, 3원계 또는 4원계의 화합물반도체의 제조방법이며,
희가스, 질소 가스, 및 산소를 포함하는 프로세스 분위기에서, 적어도 Ga를 포함하는 타겟 금속을 챔버내에서 펄스 스퍼터링하고,
성장 레이트를 450nm/h이하로 하여, 0.4×10-3Ω·cm이하의 비저항을 가지는 화합물반도체를 성막하는 화합물반도체의 제조방법.
[양태14]
양태 13의 화합물반도체의 제조방법에 있어서, 성막시의 기판온도를 700℃ 이하에서 행하는 화합물반도체의 제조방법.
[양태15]
양태 13 또는 14의 화합물반도체의 제조방법에 있어서, 성장 레이트를 90∼450nm/h로 설정하는 화합물반도체의 제조방법. 또한, 본 양태에 있어서, 성장 레이트를 100∼400nm/h로 설정하는 것이 보다 바람직하고, 성장 레이트를 180∼370nm/h로 설정하는 것이 더욱 바람직하다.
[양태16]
양태 13, 14 또는 15에 기재된 화합물반도체의 제조방법에 있어서, 프로세스 분위기에 산소 가스를 공급하는 화합물반도체의 제조방법.
[양태17]
양태 13∼16의 어느 하나에 기재된 화합물반도체의 제조방법으로 있어서, 산소 가스를 챔버내에 공급하지 않고, 챔버내의 잔류 성분에 포함되는 산소 성분, 또는, 다른 원료 가스 또는 타겟 금속에 포함되는 미량인 산소 성분을 사용하여 스퍼터링을 행하는 화합물반도체의 제조방법.
[양태18]
양태 13∼17의 어느 하나에 기재된 화합물반도체의 제조방법에 있어서, 화합물반도체를 성막하는 면과 타겟 금속과의 거리를 10∼50cm로 설정하는 화합물반도체의 제조방법. 보다 바람직하게는, 상기 거리를 15∼30cm로 설정한다.
[양태19]
양태 13∼18의 어느 하나의 화합물반도체의 제조방법에 이용할 수 있는 스퍼터건이며,
타겟 금속이 스퍼터건의 헤드부에 마련되며, 헤드부가 기판전극에 대향하게 챔버에 조립되고,
헤드부의 유효 사이즈가 약 1인치∼ 4인치인 스퍼터건.
[양태20]
양태 19에 기재된 스퍼터건에 있어서, 평면형상이 원형 또는 직사각형인 타겟 금속을 헤드부에 탑재하도록 구성되어 이루어진 스퍼터건.
본 발명에 관한 새로운 4개의 실험 예를 도 1∼도 3에 나타낸다. 도 1은 Si를 도핑한 GaN의 성장 레이트(횡축)와 얻어진 화합물반도체의 막의 전자농도를 플롯한 것이며, 전자농도가 2×1020cm-3이상인 고농도영역의 성장 속도와 전자농도의 관계를 나타내고 있다. 동일하게, 세로축을 비저항으로 한 것을 도 2에 나타낸다.
또한, 이 4점의 실험예에 근거하여, 성장 레이트와 비저항의 산포 데이터로부터 비저항의 하한값을 피팅한 바, 0.083mΩcm이라는 예측값을 얻었다 (도 3참조).
현재, 상업적으로 이용되어 있는 스퍼터링 장치에 있어서의, 이용가능한 실효적인 성장 레이트를 59nm/h라고 가정하면, 피팅 직선과의 교점으로부터 약 0.1mΩcm이라고 하는 결과가 얻어졌다. 이처럼, 사용하는 재료, 프로세스 조건 등을 조정함으로써, 이 0.1mΩcm이라고 하는 비저항을 충분히 실현할 수 있다고 생각된다.
본 발명에 있어서, 소망의 물성을 가지는 화합물반도체의 성막을 실현하기 위해서는, 다양한 조건을 조정하여 필요로 하는 성장 레이트를 차츰차츰 찾아내서 양산 제조에 적합한 값으로 설정하면 된다. 예를 들면, 챔버의 구조, 전극의 형상이나 배치를 정하고, 다음에 성막 오퍼레이션상의 파라미터가 되는 챔버내 압력이나, 배압(진공펌프의 성능), 사용하는 가스의 종별, 가스의 플로우, 불순물 가스의 제어, 자계의 제어, 전원, 기판온도, 타겟과 기판의 거리 등을 최적화해 가는 수법이 생각된다. 또, 스퍼터링에 있어서 통상 행하여질 수 있는, 전(前)세정, 건조, 가열 등의 처리를 필요에 따라 실행하면 좋다. 게다가, 성막된 샘플의 제특성, 예를 들면, 막두께, 막의 상태(표면거칠기, 단면구조), 광학특성, 도전율, 막의 기계적 특성 등을 고정밀도로 평가함으로써 본 발명에 관한 성막의 오퍼레이션을 적절하게 관리할 수 있다.
도 4에, 비특허문헌 13에 있어서, 본 발명자들이 공개한 Ge 또는 Si를 도핑한 고농도 n형 GaN의 비저항과 전자농도의 산포도를 나타낸다. 도 5는 도 4의 데이터에 더해서, 본원에 있어서 새롭게 추가한 실험예를 동일한 산포도 내에 중첩하여 플롯한 것이다. 도면내의 별표가 새로운 실험예이다. 일 점의 실험예는, 종전의 실험예와 같은 정도의 수치이지만, 다른 실험예는 종전의 것에 비교해서 비저항이 내려간 것을 알 수 있다.
또한, 도 6A 및 도 6B는, 도 5의 일부를 확대 표시한 것이다. 본원에 있어서 본 발명의 주제로 하는 영역을 파선으로 나타내고 있다 (도 6A 및 도 6B: 영역 X1 및 X2를 참조). 영역 X1과 영역 X2(양자를 합쳐서 영역 X라고도 부른다)의 경계는, 비저항이 0.190mΩ·cm 인 라인이다.
영역 X1과 영역 X2을 포함하는 평행사변형의 좌표값은, (1.8×10E+20:0.25mΩcm), (3.6×10E+20:0.25mΩcm), (3.0×10E+20:0.15mΩcm) 및 (6.0×10E+20:0.15mΩcm)이다. 이 4점으로 둘러 싸여진 영역에 있어서 이동도는 약 70∼ 약 140cm2/(V·s)이 된다. 비저항, 이동도 및 전자농도의 세 개의 파라미터를 제어하면서 고농도 n형의 화합물반도체를 안정되게 제조하는 것이 용이하다. 또, 용도나 사양에 따라 필요로 하는 비저항의 값에 따라서 영역 X1 또는 영역 X2의 조건에 상당하는 제품을 제조하면 된다. 한편, 도 6A 및 도 6B에 있어서의 영역 X1에 포함된, □로 나타낸 2점 (해당 □안에 *표시가 있는 것)은, 상기의 비특허문헌 13에 개시가 있었던 실험예에 상당한다. 이렇게 영역 X에 있어서 제조 조건을 조정하여 소망의 물성의 고농도 n형의 특성을 나타내는 화합물반도체를 제조할 수 있다.
다음으로, 도 7과 도 8은, 비특허문헌 13에 있어서 나타낸 고농도 n형 GaN의 제특성(전자이동도, 온도 의존성 등)을 나타내는 그래프이다. 도 7은, 세로축이 전자이동도, 횡축이 전자농도이다. 이하, 상기의 PCT출원에 있어서 공개한 제1 발명(우선권주장의 기초출원) 및 제2 발명(PCT출원에서의 추가 기록 내용)을 포함하여, 본 발명의 설명을 한다.
본발명의 양태 1에서는, 상기의 (a)∼ (d)의 4점, 또는 (a-1)∼ (d-1)로 둘러 싸여진 수치범위의 조건을 만족하는 것을 필수로 하는 것이다.
또, 본 발명은 상기의 각 양태에 있어서, 이하의 구성을 더 갖추고 있는 것이 바람직하다.
각 양태에 있어서, 405nm의 파장영역의 광에 대한 흡광계수가 2000cm-1이하인 것이 바람직하다.
또, 각 양태에 있어서, 450nm의 파장영역의 광에 대한 흡광계수가 1000cm-1이하인 것이 바람직하다.
본 발명에 있어서, 2원계 질화물이란, B, Al, Ga 또는 In의 어느 하나의 원소와 질소와의 화합물을 의미한다. 즉, BN(질화 붕소), AlN(질화 알루미늄), GaN(질화 갈륨) 또는 InN(질화 인듐)의 2원계 혼정이다.
또한, 3원계 질화물이란 상기의 2원계의 13족 원소의 일부가 다른 13족 원소로 치환된 화합물이다. 예를 들면, InGaN(질화 인듐 갈륨), AlGaN(질화 알루미늄 갈륨), AlInN(질화 알루미늄 인듐)의 3원 혼정이다. 또한, 3원계 화합물은 그 조성비를 조정함으로써 밴드 갭을 2원계 화합물의 특성을 한도로 하여 그 범위내에서 조정할 수 있는 것이 알려져 있다.
상기 발명에 있어서, 화합물 반도체의 주성분이 되는 13족 원소에 대해, 다른 13족 원소가 미량 함유되어 있어도 본 발명의 범위에 포함될 수 있는 것으로 한다. 본 발명의 효과를 해치지 않는 한 원소의 조합은 임의이다.
또한, 사용하는 원소의 조합이 다른 타 발명에 있어서는, 질소와, B, Al, Ga 또는 In으로 이루어지는 군으로부터 선택된 적어도 1종의 13족 원소를 함유하는, 도전형이 n형인 질화물반도체이며, 전자농도와 비저항이 상기의 양태 1에 있어서의 (a)∼ (d)의 4점, 또는 (a-1)∼ (d-1)로 둘러 싸여진 수치조건을 만족시키는 질화물반도체다.
또한, 본 발명의 양태에 있어서, 바람직한 수치범위는, 예를 들면 0.20×10-3Ω·cm이하, 또한, 전자이동도가 70∼140cm2/ (V·s)의 범위다.
보다 바람직하게는, 비저항이 0.18×10-3Ω·cm이하, 전자이동도가 70∼140cm2/(V·s), 또한, 비저항이 0.15×10-3Ω·cm이상의 소정의 범위다(도 6A 및 도6B 참조: 영역X1).
또한, 바람직하게는, n형 오믹 전극 금속에 대한 콘택트 저항이 1×10-4Ω·cm2 이하이다.
어느 양태에서는, 산소 불순물을 1×1017cm-3 이상 함유한다.
바람직하게는, 405nm의 파장 영역의 광에 대한 흡광 계수가 2000cm-1 이하이다. 또한, 바람직하게는, 450nm의 파장 영역의 광에 대한 흡광 계수가 1000cm-1 이하이다. 나아가, 바람직하게는, AFM에 의한 표면 거칠기 측정으로 얻어진 RMS값이 5.0nm 이하이다.
어느 양태에서는, 상기 적어도 1종의 13족 원소는 Ga이다.
또한, 어느 양태에서는, 상기 질화물 반도체는, Si 또는 Ge 중 어느 하나 혹은 쌍방을 도너 불순물로서 함유하고 있다.
상기 발명은, 질화물 반도체를 도전부로서 구비한 콘택트 구조로 할 수 있다.
또한, 상기 질화물 반도체를 전극부로서 구비한 콘택트 구조로 할 수도 있다. 이러한 콘택트 구조는 반도체 장치에 이용이 가능하다.
본 발명에 관한 질화물 화합물 반도체는, 대략, 1.8×1020cm-3이상이라고 하는 높은 전자농도영역에 있어서도, 0.25×10-3Ω·cm이하의 저저항성을 나타낸다. 또한, 전자이동도도 70cm2/(V·s)이상의 값을 나타낸다.
단, 반도체소자의 사양이나 용도 등에 따라서는, 반드시 0.19×10-3Ω·cm이하의 저저항성을 거의 필수로 하지 않을 경우도 있을 수 있다. 그 경우는, 제조상의 생산성을 고려하고, 제조 프로세스의 조건(가스, 캐소드 전력, 타겟의 전자농도)을 조정함으로써, 0.20∼0.25×10-3Ω·cm정도의 화합물반도체를 제조하고, 소자에 요구되는 구조부분에 적용할 수도 있다.
본 발명에 대해서는, 펄스 스퍼터 퇴적법(PSD법)을 사용함으로써, 고온 프로세스를 거치지 않고, 단결정의 스퍼터링 막을 형성할 수 있다. 보다 바람직하게는, 거의 실온 조건에서의 프로세스에 의해 화합물 반도체의 막을 성막한다. 기판 면적은 제약이 없고, 소형 사이즈로부터 큰 면적의 막을 제조할 수 있다.
예를 들면, 적어도 외형이 직사각형(矩形)이며, 직사각형의 한 변 또는 원형의 직경이 2 인치 사이즈 이상, 또는 막의 형성 면적이 30cm2 이상이며, 스퍼터링 장치의 내부 공간의 제한 내에 허용될 수 있는 면적의 화합물 반도체의 막을 성막할 수 있다.
이 때, 종래 기술과 같이, 버퍼층을 필수로 하지 않고 양질의 화합물 반도체를 용이하게 성막 할 수 있다.
다음으로, 본 발명의 화합물 반도체의 물성에 관하여 설명한다. n형 질화물 반도체막의 저항률ρ은, 전자 이동도 μn와 캐리어 농도 n에 반비례하기 때문에, 높은 전자 농도에서도 높은 전자 이동도를 나타낸다. 이는, 즉, 전기적으로 낮은 저항인 양질인 막으로 할 수 있음을 의미하고 있다. 즉, 본 발명에 의하면, 반도체 디바이스로서 이용하기 쉽고 양질인 13족 질화물 반도체막을 제공할 수 있다. 본 발명과 관계되는 화합물 반도체의 관통 전위 밀도는 1×106/cm2 ~ 5×1010/cm2 정도이다. 바람직하게는, 105/cm2이하, 즉, 103~104/cm2대의 질화물 반도체의 막을 제조하는 것도 가능하다.
［도 1］본 발명에 있어서의, 전자농도와 성장 레이트의 상대적 관계를 나타내는 그래프.
［도 2］본 발명에 있어서의, 비저항과 성장 레이트의 상대적 관계를 나타내는 그래프.
［도 3］본 발명에 있어서의, 비저항과 성장 레이트의 지수 피팅을 나타내는 그래프.
［도 4］본 발명에 있어서의, 전자농도와 비저항의 산포도.
［도 5］본 발명과 종래예를 포함하는, 고농도 n형-질화물반도체의 전자농도와 비저항의 산포도.
［도 6A］고농도 n형-질화물반도체의 전자농도와 비저항의 산포도(확대도).
［도 6B］고농도 n형-질화물반도체의 전자농도와 비저항의 산포도(보조도).
［도 7］본발명에 있어서의, 전자농도(n (RT))의 함수로서 고농도 n형 GaN에 관한 전자이동도의 실험 결과와 보상비θ을 변화시켜 관계식 (1)로 계산된 전자의 이동도를 나타내는 그래프(비특허문헌 13:APL MATERIALS 5, 126102(2017),” Electron transport properties of degenerate n-type GaN prepared by pulsed sputtering”으로부터 인용).
［도 8］본발명에 있어서의, 실온에서의 전자농도가 3.3×1020cm-3의 경우 Si도핑-GaN의 전자의 이동도의 온도의존성(a), Si도핑한 샘플과 Ge도핑한 샘플에 관한 전자의 이동도의 온도의존성과 피팅 커브(b), 실온에서의 전자농도의 함수로서 피팅한 비포물선계수α과 보상비θ의 그래프(c) (비특허문헌 13:APL MATERIALS 5, 126102(2017), “Electron transport properties of degenerate n-type GaN prepared by pulsed sputtering”으로부터 인용).
［도 9］Mg도핑 GaN박막의 표면AFM상(Fig.1),및 Mg억셉터(accepter)의 활성화에너지를 평가하기 위한 그래프(Fig.2) (제60회 응용 물리학회 춘계 학술강연회강연 예고집 30a-G21-1015-190으로부터 인용).
［도 10A］PSD법을 이용해서 제작한 AlGaN/GaN헤테로 접합FET의 (a)광학 현미경 사진과 (b)IV커브(일본과학기술진흥기구 CREST연구 영역 「프로세스 인테그레이션에 의한 기능 발현 나노 시스템의 창제」의 연구 종료 보고서로부터 인용).
［도 10B］(a)펄스 스퍼터 퇴적법에 의해 제작한 GaN박막의 전자농도와 이동도의 관계, (b)Mg도핑 GaN 홀농도의 온도의존성(일본과학기술진흥기구 CREST연구 영역 「프로세스 인테그레이션)에 의한 기능 발현 나노 시스템의 창제」의 연구 종료 보고서으로부터 인용).
[도 11] PSD법으로 제작한 Si 도핑된 n형 GaN막의 전자 농도(Ne)와 전자 이동도(μe)의 관계를 나타내는 그래프.
[도 12] Si 농도가 2×1020cm-3인 GaN막의 산소 농도의 깊이 방향의 프로파일을 나타내는 SIMS 데이터의 그래프.
[도 13] 도 12에 도시한 Si 도핑된 GaN 스퍼터링 막의 표면 AFM 상.
[도 14] Si 농도(전자 농도)가 2×1020cm-3인 GaN막의 흡수 계수와 굴절률을 엘립소미터로 측정한 결과를 나타내는 그래프.
[도 15] GaN의 결정 구조를 나타내는 모식도(A), 평면 방향의 모식도(B).
[도 16A] 본 발명에서 사용하는 스퍼터 장치의 구성을 나타내는 모식도.
[도 16B] 본 발명에서 사용하는 스퍼터건의 모식측면도.
[도 17] 본 발명에서 스퍼터링 시에 스퍼터 장치의 전극에 인가하는 펄스 시퀀스의 일례를 나타내는 그래프.
[도 18] 본 발명에서 사용하는 스퍼터링 장치의 내부 구조를 나타내는 종단면의 모식도.
[도 19] 본 발명의 실시형태 1과 관련되는 반도체 장치의 단면 모식도.
[도 20] 본 발명의 실시형태 2와 관련되는 콘택트 구조를 나타내는 단면 모식도.
[도 21] 본 발명의 실시형태 3과 관련되는 콘택트 구조를 나타내는 단면 모식도.
[도 22] 본 발명을 적용할 수 있는 박막 트랜지스터의 단면 모식도.
[도 23] 본 발명을 적용할 수 있는 AlGaN/GaN·HEMT의 단면 모식도.
[도 24] 본 발명을 적용할 수 있는 LED 장치의 단면 모식도.
[도 25] 본 발명을 적용할 수 있는 면 발광 레이저 장치의 단면 모식도.
[도 26] 본 발명과 관련되는 GaN의 전자 농도와 저항율의 관계를 설명하기 위한 도면이다.
[도 27] 본 발명과 관련되는 GaN에 있어서, SIMS 측정으로 얻은 도너 불순물의 농도와 전자 농도의 관계를 정리한 도면이다.
[도 28] GaN의 표면 상태의 예로서, Ge 도핑된 GaN의 시료 표면의 AFM 상이다.
[도 29] 종형 파워 MOSFET의 단면 개략도이다.
[도 30] GaN계 LED의 단면 개략도이다.
[도 31] 쇼트키 다이오드의 단면 개략도이다.
이하에서, 도면을 참조하여 본 발명의 실시형태로서, 13족 질화물 반도체를 펄스 스퍼터링으로 제조하여 형성한 화합물 반도체에 대해 설명한다.
본 발명의 실시형태와 관련되는 13족 질화물 반도체는, 펄스 스퍼터 퇴적법(PSD법)에 의해 성막된다.
(펄스 스퍼터링법)
본 발명에서, 질화물의 화합물 반도체를 제조하기 위하여 사용하는 “펄스 스퍼터링법(PSD법)”이나 화합물 반도체를 제조하기 위한 재료·제조 방법은 당업자에 있어서 주지의 기초적인 사항이다.
예를 들면 “질화물 기판 및 격자 정합 기판의 성장과 디바이스 특성”(CMC 출판 2009년 10월 30일 제 1쇄발행), “고주파 반도체 재료·디바이스의 신전개”(CMC 출판　2006년 11월 13일 제 1쇄발행), “차세대 파워 반도체의 고성능화와 그 산업 전개”(CMC 출판　2015년 6월 10일 제1쇄발행), 일본공개특허공보 제2009－138235호 “펄스 스퍼터 장치 및 펄스 스퍼터 방법”, 및 일본공개특허공보 제2014－159368호 “질화 갈륨 소결체 또는 질화 갈륨 성형체 및 그러한 제조 방법” 등에 개시된 표준적인 기술을 본 발명의 실시에 즈음하여 문제 없이 이용할 수 있다. 또한, 상기의 특허문헌 2, 특허문헌 3, 비특허문헌 3, 비특허문헌 4 등을 참조하길 바란다.
본 발명에서 채용하는 PSD법에서는, 결정 성장은 물리적 반응에 기초하여 진행하기 때문에 저온에서의 결정 성장이 가능하다. 이에 더하여, 성막 환경 내의 탄소나 수소를 현저하게 제거하는 것이 가능하다. 저온에서의 결정 성장이 가능하므로, 막 내의 열 스트레스의 발생이 억제됨과 함께, 예를 들면 InGaN과 같이 상분리하기 쉬운 화합물도 안정적으로 성장시킬 수 있다.
본 발명에서 화합물 반도체의 단결정 성장은, 그 상태를 직접 시인(視認)할 수는 없지만, 결정 성장의 작용 원리의 개요는 이하와 같다고 생각할 수 있다. 우선, 도 5에 13족 2원 화합물의 하나인 GaN의 결정 구조를 나타낸다. 본 발명의 화합물 반도체를 성막할 때, GaN의 Ga원자가 육각형의 배치 구조를 나타내는 유극성면(Ga 원자면)이, 하지(下地)로서의 기판의 표면에 나란하게 되어 단결정 형상의 구조가 형성되는 것이라고 생각된다.
이 때, 본 발명에서 사용하는 제조 방법은 MOCVD법과 같은 1000℃를 넘는 고온은 아니고, 비교적 저온의 조건에서 성막을 행할 수 있다. 실온인 25℃를 포함할 수 있는 700℃ 이하의 온도 범위이다(실온 ~ 700℃. 성막 속도에 따라 달라질 수 있으나, 바람직하게는, 예를 들면 300 ~ 700℃의 범위를 들 수 있다.
이 때문에, 성막 분위기에 조금 함유된 산소 원자가 성막중에 막의 표면을 덮듯이 존재하고 있는 상태로 추정된다. 그 결과, 산소 원자는 13족 원소와 질소의 결합을 방해하듯이 작용하여, 원하는 화합물을 구성하는 주요 원소가 자유로운 상태를 유지하면서 성막 프로세스가 진행된다고 생각할 수 있다.
나아가 하지의 면방향 전체에 있어서 성막 조건이 동일 조건이 되도록 함으로써, 전체적으로 균일하게 결정성이 뛰어난 결정 구조가 형성되어 진다고 생각할 수 있다.
이와 같이 하여, 스퍼터 막으로서 형성된 GaN의 화합물 반도체는 육각형의 축방향(막의 두께 방향)으로 서서히 성장하고 면내에서 균일하며, 한편 일정 이상의 면적을 갖는 화합물 반도체의 막이 최종적으로 제조될 수 있다고 생각할 수 있다.
또한, 사용하는 하지는 화합물 반도체가 성장하기 쉬운 격자가 정합되는 조건 또는 의사적(擬似的)으로 정합될 수 있는 조건의 재료인 것이 바람직하다. PSD법에 의한 성막 프로세스는 1000℃를 넘는 고온 조건은 아니다. 그 때문에, 하지 재료가 고내열성인 것은 필수는 아니지만, 결정성을 향상시키려면 결정과 하지 재료의 격자 정합 또는 유사 격자 정합의 조건이 성립되는 것이 바람직하다.
따라서, 본 발명에 대해, 하지 재료로서는 SiC, 사파이어, GaN, 단결정 실리콘의 4 종류로부터 선택하는 것이 특히 바람직하다. 사파이어는 내열 온도가 1200℃, 단결정 실리콘은 내열 온도가 1100℃이다. 각각 AlGaN/GaN　HEMT, 풀 컬러 LED, InGaN－TFT, 센서 등의 반도체 장치의 제조에 사용할 수 있다.
또한, 상기의 재료보다는 화합물 반도체의 성막 후의 결정 품질이 나빠지나, 금속 포일이나 내열 온도가 600 ~ 700℃인 FPD용 무알칼리 글래스 등에도 적용할 수 있다. 이 때, 결정 성장의 하지가 되는 재료의 표면에 미리 유사 격자 정합을 취하기 위하는 등의 목적으로 버퍼층을 형성하여 두는 것이 바람직하다.
또한, 본 발명은, 성막 사이즈로서 직사각형의 한 변 또는 원형의 직경이 2인치 사이즈에서 10인치 사이즈의 장치를 제조할 수 있다. 직사각형의 대각 사이즈가 10 ~ 30인치 사이즈의 중형 사이즈, 또는 30인치 사이즈 이상이 되는 대형의 장치에도 적합하다. 하지가 되는 장치 구조나 기판 등의 형상은 원형, 정방형, 직사각형, 또는 비대칭 형상 중 어느 것이어도 된다.
도 16A, 도 16B 및 도 17에 본 발명과 관련되는 화합물 반도체를 제조할 때에 사용하는 스퍼터링 장치의 모식도와 펄스 순서를 나타낸다. 스퍼터링 장치(1)는, 챔버(11), 기판 전극(12), 스퍼터원(13), 직류 전원(14), 전원 제어부(15), 질소 공급원(16), 가열 장치(17), 아르곤 공급원(18) 등이 주체로서 구성되어 있다.
챔버(11)는, 외부에 대해 밀폐 가능하게 설치되어 있다. 챔버(11) 내는 도시되지 않은 진공 펌프 등에 의해 감압될 수 있게 되어 있다. 기판 전극(12)은, 챔버(11) 내에 배치되어 있어 방열 시트(12a)를 보유 지지 가능하게 되어 있다.
스퍼터원 (또는 스퍼터건)(13)은, 스퍼터 재료(13a)를 재치한 원통상의 헤드부(13b)에, 샤프트부(13c)가 접속되고 있다. 샤프트(13c)의 내부에는 전원선(13d)이 갖추어져 있다. 헤드부의 유효 사이즈는, 약 1인치∼4인치이다. 스퍼터원(13)은, 챔버(11)안에 기판전극(12)에 대향해서 설치되며, 타겟(13a)을 보유지지가능하다.
기판면과 스퍼터원(13)과의 거리를 LH로 한다. 거리 LH는 본 발명의 실시형태의 경우, 약 10∼50cm로 설정하면 된다. 보다 바람직하게는 15∼40cm, 더욱 바람직하게는 20∼30cm로 설정한다.
다음으로, 타겟(13a)은, 13족 원소와 질소와의 화합물로 이루어진다. 현재, 일반적으로 입수할 수 있는 불순물이 적은 고품질의 타겟 재료를 사용한다. 예를 들면, 파이브 나인(five nine)혹은 식스 나인(six nine)이라는 고품위의 재료인 것이 필요한다. 사용하는 타겟의 타입에 의해, 스퍼터건의 형상과 크기는 필요에 따라, 그 형상과 크기를 조정할 수 있다. 배치(batch) 처리를 하기 위해서는, 예를 들면, 대구경 사이즈의 원형 형상이나 리니어(직사각형)인 타겟을 이용할 수 있다. 또한, 복수의 스퍼터건을 챔버내에 배치할 수 있는 것은 말할 필요도 없다. 한편, Ga, AL, Si의 타겟이어도, GaN, AlN의 타겟이어도 본발명의 화합물반도체를 성막할 수 있다.
직류 전원(14)은, 기판 전극(12) 및 스퍼터원(13)에 각각 전기적으로 접속되며, 기판 전극(12)과 스퍼터원(13) 사이에 직류 전압을 인가하는 전압원이다.
전원제어부(15)는, 직류 전원(14)에 접속되고, 직류 전원(14)의 동작의 타이밍에 관한 제어를 행한다. 전원제어부(15)에 의해, 기판 전극(12)과 스퍼터원(13) 사이에 펄스 전압을 인가하는 것이 가능하게 되어 있다.
질소 공급원(16)은, 예를 들면 공급관 등에 의해 챔버(11) 내에 접속되고, 챔버(11) 내에 질소 가스를 공급한다. 아르곤 가스를 공급하는 아르곤 공급원(18)은 스퍼터링에 필요한 플라즈마를 생성하기 위한 것이다.
또한, 소정의 분량의 산소를 공급하는 산소 공급원도 설치되어 있다. 성막하면서 내부 압력을 항상 모니터 할 수 있게 되어 있다. 또한, 화합물 반도체의 성막 시에, 챔버 내의 산소 함유량이, 거의 정상적으로 약 10 ppm을 보유 지지하도록 제어하는 것이 필요하다. 혹은, 주된 공급 가스중의 불순물로서 함유되는 산소의 함유량을 컨트롤하면서 스퍼터링할 수도 있다. 또는, 기타의 원료에 미량으로 함유되고 있는 산소 성분을 대강 추정하여, 프로세스 전체로서, 질화물반도체에 포함되는 산소성분을 소정의 한도내로 억제하도록 설정할 수도 있다.
이를 위해서는, 펄스 스퍼터링 법으로 사용하는 챔버의 구조, 프로세스 가스의 공급계, 배기계(주배기, 러프 배기)는, 가스 누출이 없고, 바깥 공기의 침입이 없는 것이 불가결하며, 성막 시의 압력 관리도 극히 안정되어 있는 것이 중요하다. 또한, 산소는 극미량의 함유량을 의도적으로 챔버 내에 공급하는 것이 기본이라고 생각된다. 그 전제로서 챔버 내의 클리닝의 확인과 사용하는 재료의 순도는 정선되지 않으면 안된다.
가열 장치(17)는, 예를 들면 기판 전극(12)에 고정되어 있고, 기판 전극(12) 상의 방열 시트(12a)의 주위 온도를 조절할 수 있게 되어 있다. 또한, 본 발명에서 사용하는 성막 조건의 대표예는 이하와 같다. 도 7은 펄스 시퀀스의 일례이며, 구동 펄스의 전압 PA를 조정할 수 있다. 성막 속도는, 일반적으로, 평균 0.1 ~ 4nm/초이며, 보다 바람직하게는 0.2 ~ 2 nm/초이다. 한편, 전자농도가 2×1020cm-3이상의 고농도영역에서는, 0.025nm/초∼0.125nm/초이다.
(a) 구동법：펄스 스퍼터링법(PSD법)
(b) 듀티비(duty ratio)：5%
(c) 평균 투입 전력：100W
(d) 펄스 주파수：1kHz
(e) 성장 압력：2×10-3Torr
(f) 도펀트：Si
또한, 스퍼터링 성막은 아르곤 가스를 주성분으로 하는 분위기 가스 내에서 실시하고, 성막 시의 기판 온도는 300 ~ 700℃의 범위로 설정했다. 이 때, 고농도의 n형 13족 질화물 화합물 반도체를 형성하기 위해, 도핑 재료로서 SiH4나 GeH4 등의 도핑 가스나 Si나 Ge원자를 포함하는 타겟을 사용할 수 있다.
그리고, 제조하려고 하는 목적의 화합물 반도체의 막에 산소를 도입하는 목적으로, 스퍼터링의 분위기 가스 내에 농도10 ppm의 산소를 첨가했을 경우와, 산소를 첨가하지 않은 경우의 양쪽 모두에 대하여 실험을 행했다. 그리고 산소의 유무의 조건을 바꾸어 제조한 화합물 반도체의 물리 특성을 비교 검증했다.
다음으로 도 18은 롤투롤(roll-to-roll) 방식에 의한 연속 성막 장치(10)의 종단면 모식도를 나타낸다. 내부에 복수의 성막실(5)이 설치되어 있다. 기판 필름(4)이 금속 포일이나 필름 형상으로 감을 수 있는 극히 얇은 글래스 기판이면 본 발명을 적용할 수 있다. 풀리는 롤(2)로부터 감기는 롤(3)을 향해 유연성 있는 기판 필름(4)이 수평 방향으로 반송되는 동안, 기판 필름(4)에 대하여 성막실 내에서 복수의 스퍼터링을 실행할 수 있다. 그 결과, 소망한 화합물 반도체 등을 포함하는 반도체 장치를 고속 처리할 수 있다. 챔버 내의 테이블은, 예를 들면, φ 320 ~ φ 600mm에 대응될 수 있다. 롤투롤의 공정에 있어서는, 성장 레이트가 시시각각 변화되어 갈 가능성이 높은데, 그 경우는 실효적인 성장 레이트를 상정하여 관리하면 된다. 대체로, 배치(batch)식보다도 성장 레이트는 낮아진다고 생각된다.
본 발명에 대해, 적어도 직사각형의 한 변 또는 직경이 2인치 사이즈 이상인 면적을 갖는 하지 또는 기판에 대해서 화합물 반도체를 결정 성장시킬 수 있다. 저온이면서 고속으로 제조가 가능하고, 일정 면적의 결정을 균일하게 제조할 수 있다. 또한, 생산 코스트를 억제하면서 신규 화합물 반도체를 양산 제조할 수 있다.
도 11은, 본 발명자 등이 PSD법으로 제작한, Si 도핑된 n형 GaN막의 전자 농도(Ne)와 전자 이동도(μe)의 관계를, 실온 홀 효과(Hall effect) 측정에 의해 조사한 결과를 정리한 도면이다. 본 도면에서 플롯된 실험예에 있어서는, 약 2×1020cm-3부근이 상한이 되고 있다. 전자 농도(Ne)는 실질적으로 Si 도너 농도와 동일하다고 생각된다. 또한, 스퍼터링 성막은 아르곤 가스를 주성분으로 하는 분위기 가스 내에서 행하고, 성막 시의 기판 온도는 300 ~ 700℃의 범위였다.
이 막에 산소를 도입하는 목적으로 스퍼터링의 분위기 가스 내에 농도 10ppm의 산소를 첨가하여, 단결정성을 나타내는 결정막을 형성했다. 이러한 GaN 박막의 표면에, n형 오믹 전극 금속 적층 구조(Ti(20nm)/Al(60nm)/Ti(20nm)/Au(50nm))를 형성하고, 질소 중에서 700℃로 어닐링 처리를 실시했다. 이러한 시료에 대해 TLM법에 의해, 콘택트 저항을 평가했는데, 8.5×10-5Ωcm2였다.
이 도면 내에서 동그라미로 표시한 것은 실측치이며, 곡선으로 표시한 것은, 저전계에서의 이동도의 기술에 사용되는 Caughey-Thomas형의 경험식(아래 식 1：비특허문헌 4 참조)에 기초하는 피팅(fitting) 결과이다. 또한, 아래식에서 ND는 도너 농도이지만, 상술한 것처럼 전자 농도(Ne)는 실질적으로 Si 도너 농도와 동등하다고 생각되기 때문에, ND=Ne로 하여 피팅을 행하고 있다.
μ=μmin＋［μmax－μmin］/［1＋(ND/NR)γ］　··· (1)
상기 피팅의 결과로부터, μmax = 1034cm2/(V·s), μmin = 125cm2/(V·s)으로 구해졌다. 이러한 값은, 종래 보고되고 있는 MOCVD법으로 성막한 n형 GaN 박막의 이동도의 최고치(예를 들면, 비특허문헌 5 참조)와 비교해도 손색없는 값이다. 이와 같이 본 발명으로 제조한 화합물 반도체의 막에 대해, 캐리어 산란이 충분히 억제되고 있는 것을 확인할 수 있었다.
종래 기술의 MOCVD법에서는, 도너 농도가 대체로 5×1019cm-3 이상이 되면, 이러한 높은 전자 이동도를 나타내는 GaN 박막을 얻는 것이 곤란했다. 본 발명에서는, 도 11에 도시한 대로, PSD법으로 제작한 Si 도핑된 n형 GaN막은, 적어도 2×1020cm-3의 도너 농도에서도 Caughey-Thomas 형의 경험식(비특허문헌 4)과 일치하고 있다.
즉, PSD법으로 제작한 본 실시예와 관련되는 n형 GaN막은, 5×1019cm-3 이상의 전자 농도에서도, 46cm2/(V·s) 이상의 전자 이동도를 나타내는 극히 양질의 막인 것을 알 수 있다. 바람직하게는 50cm2/(V·s) 이상의 전자 이동도의 막을 이용할 수 있다.
n형 질화물 반도체막의 저항률 ρ는, 전자 이동도 μn와 캐리어 농도 n에 반비례하기 때문에, 높은 전자 농도에서도 높은 전자 이동도를 나타낸다. 이것은, 즉, 저 저항인 양질의 막으로 할 수 있음을 의미하고 있다.
도 11에 결과를 나타낸 시료는 어느 쪽도 Si 도핑된 것이지만, 도너로서 혼입시키는 불순물은 Si로 한정되지 않고, Ge 등이어도 된다.
그런데, 높은 전자 농도를 실현하기 위해서 질화물 반도체 막 내의 도너 농도가 높아지면, 해당막의 가시광선에 대한 투명성이 저하된다. 그 때문에, 본 발명과 관련되는 질화물 반도체막을 투명 전극 등에 사용하는 경우에는 지장이 생길 염려가 있다.
이에, 본 발명에서는, 화합물 반도체의 막중에서의 전자 농도가 높아지는 것에 기인하여 저하하는 투명성을 이하와 같이 하여 보완하고 있다. 즉, 질소 사이트를 치환하여 도너로서 작용하는 도펀트인 산소를 불순물로서 혼입시켜 막의 밴드 갭을 넓혀 보상하고 있다.
산소 도핑된 막의 밴드 갭은 도핑량에 의존하지만, 예를 들면 GaN의 경우에는, 실온에서의 밴드 갭을, 3.4 eV ~ 4.9 eV(산화 Ga의 밴드 갭의 값)의 범위 내에서 변화시키는 것이 가능하다. 예를 들면, GaN의 경우, 막중에 1×1017cm-3 이상의 산소를 불순물로서 함유시키면, 실온에서의 밴드 갭은 대체로 3.4 ~ 3.6 eV 정도가 된다.
이러한 산소의 효과에 의해, 본 실시예의 질화물 반도체막을, 예를 들면, 405nm의 파장 영역의 광에 대한 흡광 계수가 2000cm-1 이하의 막으로 하거나 450nm의 파장 영역의 광에 대한 흡광 계수가 1000cm-1 이하의 막으로 할 수 있다. 이로 인해, 투명 전극으로서의 이용에 지장이 없어진다.
도 12는 PSD법으로 제조한 본 발명과 관련되는 GaN막의 산소 농도를 나타낸 그래프이다. 도 12(b)는, 도 11에 나타낸 시료 가운데, Si 농도가 2×1020cm-3인 GaN막의 산소 농도의 깊이 방향의 프로파일을 나타내는 SIMS 데이터이다. 1 ~ 3×1018cm-3 정도의 농도로 산소가 함유 되어있는 것을 안다. 또한, 이 막의 전자 이동도는 110cm2/(V·s)이다.
또한, 이 막의 표면 거칠기를 나타내는 AFM 상의 RMS값은 도 13(b)로부터 알 수 있는 것처럼 3.97nm이다. 본 발명자 등이 여러 가지의 전자 농도 조건으로 성막한 전자 농도 5×1019cm-3 이상의 산소를 포함하는 시료를 AFM 측정한 결과, 어느 시료에 대해서도, RMS값은 5.0nm 이하였다.
한편, 분위기 가스로 10ppm의 산소 첨가없이 거의 같은 조건으로 결정 성장을 행했다. 그 결과, 산소 농도는 도 12(a)의 프로파일에 도시한 것처럼 1×1016cm-3 정도이며, 이 때의 이동도는 45cm2/(V·s)이다. 또한, 도 13(a)으로부터 알 수 있듯이, 이 때의 박막의 표면 거칠기의 RMS값은 14.1nm이다.
여기서 산소 있음과 산소 없음의 2 종류의 조건에 대해 고찰을 해 본다. 산소 있음의 경우는, 분위기중의 산소 원자가 성막중의 표면을 덮어, 응력의 완화와 원자의 표면에서의 마이그레이션의 촉진에 도움이 되기 때문이라고 생각된다. 또한, 이 표면 거?s의 억제가 점결함의 도입을 억제하여, 이동도가 향상되고 있는 것이라고 생각된다. 또한, 종래 기술의 MOCVD법 등으로 사용되는 고온 조건에서는, 산소가 표면으로부터 증발해 버린다. 그 때문에, PSD법과 같은 저온 성장으로 보여지는 품질 개선의 효과를 얻는 것이 어렵다고 생각된다.
이에 비하여 산소 없음의 경우는, 상기의 작용이 일어나기 어렵고, PSD법으로 성막한 결정에 결함을 포함하기 쉽기 때문이라고 생각된다.
도 14는, Si 농도(전자 농도)가 2×1020cm-3인 GaN막의 흡수 계수(도 14(a))와 굴절률(도 14(b))을 엘립소미터로 측정한 결과를 나타내는 그래프이다. 또한, 이 막의 전자 이동도는 115cm2/(V·s)이다. 청색 LED로 표준적으로 사용되는 파장인 450nm에서의 흡수 계수는 844cm-1이며, 청자색 레이저로 표준적으로 사용되는 파장인 405nm에서의 흡수 계수는 1860cm-1이다.
이와 같이, 산소 도핑에 의해, 405nm의 파장 영역의 광에 대한 흡광 계수가 2000cm-1 이하인 막으로 하거나, 450nm의 파장 영역의 광에 대한 흡광 계수가 1000cm-1 이하의 막으로 하는 것이 가능하다. 그 결과, 얻을 수 있던 화합물 반도체를 투명 재료로서 사용할 수 있다.
이하, 본 발명의 화합물 반도체를 적용할 수 있는 전자 디바이스의 각종의 양태에 대해 설명한다.
(실시형태 1)
우선, 도 19는 본 발명의 13족 질화물 반도체를 기판상에 형성한 화합물 반도체 장치(20)의 단면 모식도를 나타낸다. 부호 21은 기판(사파이어)이며, 부호 22는 GaN이다.
(실시형태 2)
도 20은, 본 발명의 화합물 반도체를 사용한 콘택트 구조의 단면 모식도를 나타낸다. 부호 31은 GaN기판, 부호 32는 GaN(PSD법으로 성막한 화합물 반도체의 막), 부호 34는 절연층, 부호 33은 외부 장치에 접속할 수 있는 배선 전극, 부호 35는 콘택트홀부이다.
(실시형태 3)
도 21은, 본 발명의 13족 질화물 화합물 반도체를 사용한 콘택트 구조(40)의 단면 모식도를 나타낸다. 도 21에서, 부호 41은 n형 GaN 콘택트층, 부호 42는 Ti층, 부호 43은 Al층, 부호 44는 Ni층, 부호 45는 Au층이다. 본 예에서는 복합형의 금속 전극이 사용되고 있다. 성막 후에 900℃ 정도에서 열처리를 한다.
(응용예)
도 22는, 본 발명을 적용할 수 있는 박막 트랜지스터의 단면 모식도이다. 박막 트랜지스터의 전극의 콘택트층에 고농도의 n형 GaN층을 적용할 수 있다.
도면 내에서, 부호 51은 무알칼리 글래스 기판 등의 기판, 부호 52는 층간 절연막, 부호 53S는 소스 측의 콘택트층(고농도 n+ GaN층), 부호 54S는 소스 영역, 부호 55는 활성층, 부호 54D는 드레인(drain) 영역, 부호 53D는 드레인 측의 콘택트층(고농도 n+GaN층), 부호 56은 게이트 산화막, 부호 57은 소스 전극, 부호 58은 게이트 전극, 부호 59는 드레인 전극이다. 소스 영역(54S)과 드레인 영역(54D)은 콘택트층과 활성층 사이에 불순물의 농도가 서서히 변화하도록 형성되어 있다.
도 23은, 본 발명을 적용할 수 있는 HEMT의 단면 모식도이다. AlGaN/GaN－HEMT의 소스·드레인 전극에 접촉하는 하부에 배치되는 콘택트층에, 본 발명과 관련되는 고농도의 n형 GaN층을 적용할 수 있다. 동 도면 내에서, 부호 61은 GaN, 사파이어, SiC 또는 Si 등의 기판, 부호 62는 GaN 또는 AlN 등의 버퍼층, 부호 63은 GaN 언도핑층, 부호 64는 AlGaN 배리어층, 부호 65는 고농도 n형 GaN층을 사용한 콘택트층이다. 또한, 소스 전극(66), 게이트 전극(67), 및 드레인 전극(68)이 HEMT의 상부에 구비되어 있다.
상기의 박막 트랜지스터(도 22) 및 HEMT(도 23)에 대하여, 고농도의 n형 GaN층을 콘택트층에 적용할 수 있다. 또한, 동작전류가 흐르는 회로 요소(이러한 박막 트랜지스터 및 HEMT에 있어서는, 즉 소스, 드레인의 부위)에 있어서 전극과의 콘택트 저항을 상당히 저감할 수 있다. 그 결과, 전자 디바이스의 성능 향상에 크게 기여할 수 있다.
도 24는 본 발명을 적용할 수 있는 GaN계 반도체 디바이스의 일례로서 LED 장치의 단면 모식도를 나타낸다.
동 도면에서, GaN, 사파이어, SiC 또는 Si의 기판(71) 측으로부터 복수의 화합물 반도체층을 순차로 적층한다. 버퍼층(72), n형 GaN층(73), GaInN/GaN의 MQW 발광층(74), p형 GaN층(75), p형 GaN층(76a)과 고농도의 n형 GaN층(76b)을 포함하는 터널 접합부(76), n형 GaN층(77), 고농도의 n형 GaN층의 콘택트층(78), 및 전극(79A), 전극(79B)을 구비한다.
도 25에 본 발명을 적용할 수 있는 InGaN/GaN　VCSEL(면 발광 레이저) 구조의 단면 모식도를 나타낸다. 수직 공진기 면 발광형 레이저(VCSEL: Vertical Cavity Surface Emitting Laser)는, 공진기가 반도체의 기판면에 대해 수직 방향으로 형성되고 있다. 따라서, 레이저 광도 기판면에 수직으로 방출된다.
동 도면에서, 부호 81은 GaN기판, 부호 82D는 내부의 다층막반사경, 부호 83은 n형 GaN층, 부호 84는 GaInN/GaN으로 이루어진 MQW 활성층, 부호 85는 p형 alGaN층, 부호 86a는 p형 InGaN층, 부호 86b는 고농도의 n형 GaN층이며, 부호 86a와 부호 86b로 터널 접합부(86)가 형성되어 있다. 나아가, 부호 87은 n형 GaN층, 부호 88은 고농도의 n형 GaN층(콘택트층), 부호 89A와 부호 89B는 전극, 및 부호 82U는 상부의 다층막반사경이 구비되어 있다.
상술한 것처럼, 본 발명과 관련되는 화합물 반도체는, 발광 장치나 전자 장치의 대전류가 흐르는 부위나, 반도체 장치의 콘택트부, 투명 전극 등의 전극 구조 등에 이용할 수 있다. 미소 전압으로 구동하는 전자 디바이스의 배선 등에 바람직하게 사용할 수 있다. 또는, 종래 기술로는 곤란한 대전류·대전력의 사양에 적합시킬 수 있다.
또한, 높은 전자 이동도를 갖고 있으므로 저항이 낮고, 소자의 고속화에 기여한다고 생각된다.
지금까지, 제1 발명과 관련되는 화합물 반도체, 즉, 질소와 13족 원소인 B, Al, Ga 또는 In으로 이루어진 군으로부터 선택되는 하나의 원소를 함유하는 2원계, 3원계 또는 4원계의 화합물 반도체로서, 1×1017cm-3 이상의 산소를 불순물로서 함유하고, 5×1019cm-3 이상의 전자 농도를 가지며, n형 도전성이고, 전자 이동도가 46cm2/(V·s) 이상인 화합물 반도체에 대해 설명했다.
이후에서는, 본 발명자 등에 의한 제2 발명과 관련되는 질화물 반도체에 대해 설명한다.
이 질화물 반도체는, 고농도로 도너를 도핑한 결정임에도 불구하고, 종래의 것과 비교하여 비저항이 낮다(즉, 이동도가 높다)는 현저한 특징을 갖고 있다.
구체적으로는, 질소와 B, Al, Ga 또는 In으로 이루어진 군으로부터 선택되는 적어도 1종의 13족 원소를 함유하는, 도전형이 n형의 질화물 반도체로서, 전자 농도가 1×1020cm-3이며, 또한, 비저항이 0.3×10-3Ω·cm 이하인, 질화물 반도체이고, 바람직하게는, 적어도 1종의 13족 원소는 Ga이며, Si 또는 Ge 중 어느 하나 또는 쌍방을 도너 불순물로서 함유하고 있다.
종래, MBE법에 의해 육성된 Ge을 고농도에서 도핑한 질화물 반도체로서, 비교적 낮은 비저항을 나타내는 것은 알려져 있었지만, 이러한 것과 비교해도, 본 발명의 것은 더욱 낮은 비저항을, 그것도, 보다 높은 전자 농도 영역에서 실현하고 있다.
이러한, 고농도로 도너를 도핑한 결정임에도 불구하고 비저항이 낮은(이동도가 높다) 질화물 반도체는, HEMT 등의 전자 장치에 있어서의 기생 저항의 저감, ITO 등의 투명 도전막을 대신하는 재료의 제공, LED 모듈의 캐스케이드 접속(cascade connection)과 같은 여러 가지의 용도에 이용을 기대할 수 있다.
도 26은, 본 발명과 관련되는 GaN의 전자 농도(cm-3)와 비저항율(mΩ·cm)의 관계를 설명하기 위한 도면이다. 도면에서 별로 표시한 것은 본 발명과 관련되는 GaN이며, 내부가 흰색은 Si 도핑된 것, 회색은 Ge 도핑된 것이다. 동 도면에서는, 비교를 위해, 지금까지 보고된, MOCVD법(마름모 표시) 및 MBE법(동그라미 표시)으로 얻을 수 있던 GaN의 데이터도 표시하는 것과 함께, 이론 계산으로부터 얻을 수 있는 전자 농도와 저항율의 관계도 나타낸다. 또한, 도면에서 θ로 표시하는 값은 이온화 불순물 농도의 보상비(억셉터 농도 NA와 도너 농도 ND의 비：NA/ND)이다. (주: 이 도 26은, 가장 비저항이 낮은 최하부의 실험예 일점을 제외하고, 상기의 비특허문헌 13의 도 4와 동일하다)
종래의 보고에 있는 GaN 결정은, MBE법으로 얻을 수 있는 것도 MOCVD법으로 얻을 수 있는 것도, 전자 농도가 높아짐에 따라 비저항이 낮아지는 경향을 나타내지만, 어느 전자 농도를 넘으면 비저항이 상승한다.
예를 들면, MOCVD법으로 얻을 수 있는 GaN에서, Si 도핑된 GaN에서는 전자 농도가 5×1019cm-3을 넘을 때부터 비저항의 상승이 확인되고, Ge 도핑된 GaN에서는 전자 농도가 1×1020cm-3을 넘을 때부터 비저항의 상승이 확인된다. 또한, MBE법으로 얻을 수 있는 GaN에서, Si 도핑된 GaN에서는 전자 농도가 1.5×1020cm-3을 넘을 때부터 비저항의 상승이 확인되고, Ge 도핑된 GaN에서는 전자 농도가 5×1020cm-3을 넘을 때부터 비저항의 상승이 확인된다.
이에 비하여, 본 발명과 관련되는 GaN의 경우, Si 도핑된(흰색의 것) 것도 Ge 도핑된(회색의 것)것도, 적어도 5×1020cm-3의 전자 농도에서도, 이러한 비저항의 상승은 확인되지 않는다.
또한, 종래의 것은, 높은 전자 농도 영역에서 가장 낮은 비저항을 나타내는 MBE법으로 얻을 수 있는 Ge 도핑된 GaN조차, 거의 5×1020cm-3의 전자 농도에서 비저항은 단지 0.4mΩ·cm(0.4×10-3Ω·cm)에 지나지 않는데 비해, 본 발명과 관련되는 GaN의 경우, 대략 같은 전자 농도에서의 비저항은 0.2mΩ·cm(0.2×10-3Ω·cm)를 나타내고 있다.
이 도면에 도시한 결과로부터 명확한 것처럼, 본 발명과 관련되는 GaN은, 종래의 것과 비교해, 특히 전자 농도가 1×1020cm-3 이상의 경우에, 0.3×10-3Ω·cm 이하인 현저하게 낮은 비저항을 나타내는 특징을 갖고, 이러한 특징은 전자 농도가 2×1020cm-3 이상이어도 없어지지 않는다. 이러한 경향은, 아래 표에 정리한 것처럼, 적어도 약 0.16×10-3Ω·cm까지의 비저항 범위에서 실험적으로 확인이 끝난 상태이다. 또한, 이온화 불순물 산란에 의한 저항률의 하한의 이론값은 0.04×10-3Ω·cm이지만, 성막 조건 등에 의해, 예를 들면 0.2×10-3Ω·cm, 또는 0.15×10-3Ω·cm, 또는 0.1×10-3Ω·cm 등이 된다. 도3의 피팅에서는, 0.083×10-3Ω·cm 이라는 추정값이 얻어졌다.
또한, 도 27에는, 본 발명과 관련되는 GaN에 있어서의, SIMS 측정으로 얻은 도너 불순물의 농도와 전자 농도의 관계를 정리했다. 이 결과로부터, PSD법에 의해 얻을 수 있는 본 발명과 관련되는 GaN에 대해서는, 도너의 활성율이 대략 1이 되는 것을 알 수 있다. 즉, 본 발명과 관련되는 GaN에 대해서는, 도너 불순물의 도핑 농도를 제어하기만 하면, 전자 농도 제어가 가능함을 알 수 있다.
상술한 본 발명과 관련되는 GaN의 제특성(전자 농도, 전자 이동도, 비저항, 표면 거칠기)을, 표 1(Si 도핑된 GaN) 및 표 2(Ge 도핑된 GaN)에 정리하였다. 또한, 본 발명에 관한 고농도 영역의 Si 도핑 GaN의 성장 속도와 제특성(전자 농도, 전자이동도, 비저항, 표면거칠기)의 관계를 표 3(Si도핑된 GaN)에 정리하였다.
[표 1]
Figure 112019133206302-pct00001
[표 2]
Figure 112019133206302-pct00002
[표3]
Figure 112019133206302-pct00003
표 1 내지 3에 정리한 GaN은, 어느 것도, 이미 설명한 PSD법의 결정 성장 조건과 대체로 마찬가지의 조건 하에서 얻을 수 있던 것이며, 재료 등은 아래 기재의 순도의 것을 사용했다. 또한, 전자 농도는, 캐소드 투입 전력을 20 ~ 150 W까지 변화시켜 변화시켰다.
성장 시 기판 온도：600 ~ 700℃
스퍼터링 타겟(Si)： 순도 99.999%의 단결정
스퍼터링 타겟(Ge)： 순도 99.99%의 단결정
Ga：순 도 99.99999%
질소 가스： 순도 99.9999%
또한, 본 발명자는, 고품질의 결정을 성장시킬 때에, 성막 환경의 진공도 및 진공의 질이 중요한 점에 유의하였고, 원하는 막질의 결정을 얻기 위하여, 펄스 스퍼터링의 조건(펄스 전압, 펄스 폭, 듀티비 등)을 적절히 조정하였다. 이러한 세세한 조정을 신속히 할 수 있는 점은, PSD법의 이점 중 하나이다.
또한, 상기 제물성의 측정 조건 등은, 아래와 같다.
전자 농도 및 전자 이동도는, 홀 측정 장치(토요 테크니카 Resitest8400)를 사용하여, 시료의 저항율에 따라, 인가 전류는 1 mA ~ 10 mA의 범위, 인가 자장은 0.1 ~ 0.5T(테슬라)의 범위에서 측정했다. 측정 온도는 실온이다.
또한, 표면 거칠기는, AFM 장치(JEOL사 제작 JSPM4200)를 사용하여 측정했다.
도 28에, 상기 GaN의 표면 상태의 예로서 Ge 도핑된 GaN의 시료 표면의 AFM 상을 나타낸다. 이러한 시료의 RMS값은 어느 쪽도 1nm 미만이다. 일반적으로, AFM에 의한 표면 거칠기 측정으로 얻을 수 있는 RMS값이 5.0nm 이하이면 충분히 평탄한 표면이라고 평가할 수 있음을 고려하면, 본 발명과 관련되는 질화물 반도체는, 극히 평탄한 표면을 갖고 있음을 알 수 있다.
또한, GaN의 Ga 사이트를 일부 Al 또는 In으로 치환한 질화물 반도체(AlGaN 및 InGaN)에 대해서도 결정 제작하여, 그러한 제특성을 조사했다. 그 결과를 표 4 및 표 5에 나타낸다. 또한, 이러한 시료에 대해, Al 농도는 1%, In 농도는 1%이며, 결정 성장에 사용한 재료의 순도 등은 아래와 같다.
성장 시 기판 온도： 600 ~ 700℃
스퍼터링 타겟(Si)： 순도 99.999%의 단결정
스퍼터링 타겟(Ge)： 순도 99.99%의 단결정
Ga： 순도 99.99999%
Al： 순도 99.999%
In： 순도 99.999%
질소 가스： 순도 99.9999%
[표 4]
Ge 도핑된 AlGaN
Figure 112019133206302-pct00004
[표 5]
Si 도핑된 InGaN
Figure 112019133206302-pct00005
나아가, 표 1 내지 5에 나타낸 각 질화물 반도체의 콘택트 저항을 측정한 결과, 어느 쪽의 시료에 대해서도, n형 오믹 전극 금속에 대한 콘택트 저항이 1×10-4Ω·cm2 이하인 것을 확인했다. 이 값은 충분히 낮은 값이며, 상술한 질화물 반도체를 도전부로서 구비하는 콘택트 구조로 함으로써, HEMT 등의 전자 장치에 있어서의 기생 저항의 저감, ITO 등의 투명 도전막을 대신하는 재료의 제공, LED 모듈의 캐스케이드 접속 등 여러 가지 용도에의 이용을 기대할 수 있다.
콘택트 저항의 측정은, TLM(Transmission Line Model) 측정 장치(반도체 파라미터 애널라이저 Agilent 4155C)를 사용하고, Ti/Al/Ti/Au의 전극 구조(100㎛×100㎛)를 전극간 거리 2㎛ ~ 100㎛로 배치한 TLM 패턴의 것으로 실시했다.
또한, 이미 설명한 것처럼, 질화물 반도체의 질소 사이트를 치환하여 도너로서 작용하는 도펀트인 산소를 불순물로서 혼입시켜 막의 밴드 갭을 넓혀 보상함으로써, 질화물 반도체의 막중에서의 전자 농도가 높아지는 것에 기인하는 투명성의 저하를 보완할 수 있다.
이러한 목적을 위하여, 예를 들면, 상술한 질화물 반도체에, 산소 불순물을 1×1017cm-3 이상 함유시킨다. 이러한 산소 불순물 함유에 의해, 405nm의 파장 영역의 광에 대한 흡광 계수를 2000cm-1 이하로 하거나, 450nm의 파장 영역의 광에 대한 흡광 계수를 1000cm-1 이하로 할 수 있다.
상술한 본 발명과 관련되는 질화물 반도체는 PSD법으로 형성된 것이지만, 상기 특성을 얻을 수 있는 이유에 대하여, 본 발명자 등은, 다른 결정 성장 방법에서는 결정 성장이 열평형 상태 하에서 진행하는데 비해, PSD법에 대해 열적으로 비평형인 상태 하에서 결정 성장이 진행하는 것에 의한 것이라고 생각된다.
고농도로 도너를 도핑한 GaN 등의 질화물 반도체는 열역학적으로 불안정하기 때문에, 결정 성장의 진행중에도 부분적으로 분해가 일어난다. 즉, 결정의 성장과 분해의 양쪽 모두가 동시에 생기고 있기 때문에, 이러한 분해 시에, 결정내로 일단 들어온 도너 불순물이 토출된다. 그리고, 도너 불순물을 고농도로 도핑하려고 하면, 이러한 도너 불순물의 토출 현상이 무시할 수 없는 레벨에 이르러, 결정성 그 자체를 저하시켜 버린다. 즉, 도너 불순물을 고농도로 도핑 하는 경우에는, 열적 평형 상태에 가까운 결정 성장 조건에서는 결정성의 저하를 피할 수 없다.
그러나, PSD법에 대해서는, 열적으로 비평형인 상태 하에서 결정 성장이 진행되기 때문에, 상술한 도너 불순물의 토출이 생기기 어려워, 결정성의 저하가 생기기 어렵다.
또한, 일반적인 경향으로서 도너로서 Ge를 사용하는 편이, Si를 사용하는 것과 비교해, 질화물 반도체 결정 내에 고농도로 받아들여지기 용이하다. 그 이유의 하나로서, Ge의 이온 반경이 Ga의 이온 반경에 가깝기 때문에 Ga이온 사이트를 용이하게 치환하는 것으로 생각된다. 그 결과, 질화물 반도체 막중의 응력의 축적도 작아져, 막의 표면도 평탄하게 되기 쉬운 경향이 확인된다.
이와 같이, 본 발명의 것은, 종래의 것과 비교해, 보다 낮은 비저항을, 보다 높은 전자 농도 영역에서 실현한다.
또한, 온 저항이 작은 질화물 반도체 장치에 관한 발명을 개시하는 문헌으로서는, 예를 들면 아래와 같은 것이 있다.
일본특허공개공보 제2016－115931호(특허문헌 4)에는, 온 저항이 작은 질화물 반도체 장치의 발명이 개시되고 있고, 단락 0049에는 “전술한 것처럼, 소스 측 질화물 반도체 재성장층(205a) 및 드레인 측 질화물 반도체 재성장층(206a)은 고농도로 n형 불순물을 포함하고 있어도 된다. 그러나, 도 4에 도시한 것처럼, 불순물이 실리콘(Si)인 경우, 질화물 반도체층의 성장중에 공급되는 불순물량을 증가시켜도, 형성되는 질화물 반도체층에서 캐리어 농도는 높아지지 않는다. 즉, 한계가 있다. 이에 비해, 게르마늄(Ge)을 불순물로서 사용했을 경우, 실리콘보다 높은 캐리어 농도를 실현하는 것이 가능하다.”라는 기재가 있다.
또한, 단락 0095에는 “제작한 질화물 반도체 장치(200)의 복합 전극의 특성을 조사하기 위해, 질화물 반도체 재성장층 단체(單體)의 시트 저항과 2 DEG에의 콘택트를 채용했을 경우의 콘택트 저항을 전송로 측정(Transmission　Line　Measurement：TLM) 법에 따라 측정했다. 도 7은, Ge의 공급량에 대한 질화물 반도체 재성장층 단체의 시트 저항을 나타낸다. TEGe의 공급량 증가와 함께, TMG에 대해서 TEGe의 유량비를 0.09 이상으로 함으로써, 1.5×10-6Ω·cm 정도까지 시트 저항이 저하된 질화물 반도체 재성장층을 얻을 수 있음을 알았다. 이러한 조건을 사용하여 제작한 질화물 반도체 재성장층을 사용했을 경우의 질화물 반도체 장치(200)의 콘택트 저항은 1 ~ 5×10-6Ω·cm가 되어, 2 DEG에의 양호한 콘택트를 얻을 수 있음을 알았다.”라는 기재가 있다.
여기서 특허문헌 4에 대해, 우선권 주장이 이루어진 기초 출원, 및 대응 미국 출원의 미국 특허 공개 US 2016/0172473호 공보(특허문헌 5)의 관련 개소의 기재를 보고 비교해 본다. 그러면, 도 7의 세로축의 명칭·단위가 여러가지로 변화하고 있어, 어떠한 오기를 내포하는 것으로 추측된다.
또한, 특허문헌 4의 발명자 등에 의한 기술 문헌(IEDM14：비특허문헌 9)의 275 내지 278페이지("Extremely low on-resistance Enhancement-mode GaN-based HFET using Ge-doped regrowth technique")를 참조한다. 거기에는, 낮은 온 저항을 나타내는 Ge 도핑된 질화물 반도체 재성장층이 개시되고 있고, Fig.3에는, 특허문헌 4의 도 7과 완전히 동일한 도면이 도시되어 있다.
그 세로축은 “Specific contact resistance(Ω·cm2)”라고 되어 있고, 해당 Fig.3에 관하여, 본문에는 “The measured specific contact resistance as a function of TEGe supply is shown in fig. 3, where extremely low specific contact resistance of 1.5 x 10-6Ω·cm2 was achieved.”라는 기재가 있다. 그렇다면, 특허문헌 4의 도 17의 세로축은, 아마도 “콘택트 저항”이며, 단위는 “Ωcm2”이어야 할 것으로 생각된다.
만약, 특허문헌 4의 도 7과 같이, 비저항이 1.5×10-6Ω·cm 정도이었다고 하고, Ge 농도(전자 농도)를 1×1020cm-3라고 가정했을 경우, 전자의 이동도는 대체로 42,000cm2/(V·s)라고 하는 수치가 되어 버린다. 이는 GaN 결정중의 전자 이동도로서 알려진 상식적인 값(1,200cm2/(V·s) 정도)으로부터 크게 벗어난 수치이다. 이로 인해서도, 위 기재의 개소에 오기가 있었던 것은 분명할 것이다.
이와 같이, 특허문헌 4에 개시된 것은, “1.5×10-6Ω·cm2 정도까지 콘택트 저항이 저하된 질화물 반도체 재성장층”이라고 생각된다.
상술한 본 발명과 관련되는 질화물 반도체는, 고농도로 도너를 도핑한 결정임에도 불구하고 비저항이 낮다(이동도가 높다)는 특징을 살려, HEMT 등의 전자 장치에 있어서의 기생 저항의 저감, ITO 등의 투명 도전막을 대신하는 재료의 제공, LED 모듈의 캐스케이드 접속 등 여러 가지의 용도에의 이용을 기대할 수 있고, 예를 들면 아래와 같은 응용이 가능하다.
［종형 파워 MOSFET에의 응용］
도 29는, 종형 파워 MOSFET의 단면 개략도이다. 이 종형 파워 MOSFET(100)는, n+－GaN층(102), n-－GaN층(103), p－GaN층(104)의 적층 구조 위에, 본 발명과 관련되는 질화물 반도체의 n+ －GaN층(105)이 형성되어 있다. 이러한 본 발명과 관련되는 n+－GaN층(105)의 패터닝 가공에는 전면에 n+－GaN층을 적층한 후에, 리소그래피 기술을 사용하거나, 혹은, 시료 표면의 일부에만 질화 갈륨의 결정면을 노출시켜, 그 노출부에 선택적으로 n+－GaN층을 에피텍셜 성장시키는 선택 성장 기술을 사용해도 된다. 또한, 부호 106으로 나타내는 것은 절연막, 부호 101로 나타내는 것은 드레인, 부호 107로 나타내는 것은 소스, 부호 108로 나타내는 것은 게이트이다.
［LED에의 응용］
도 30은, GaN계 LED의 단면 개략도이다. LED(200)는, 질화물 반도체로 된 기판(201) 위에, n형 질화물 반도체층(202), 양자 우물층을 포함하는 활성층(203), p형 질화물 반도체층(204), 및 본 발명의 n+－GaN층(205)이 순차적으로 적층되고 있다.
또한, n+－GaN층(205)과 p형 질화물 반도체층(204)과 활성층(203)의 일부가 제거되어 노출된 n형 질화물 반도체층(202)의 영역에 캐소드 전극(206)이 형성되고, p형 질화물 반도체층(204)의 위쪽에는, n+－GaN층(205)을 거쳐 애노드 전극(207)이 형성되어 있다. 여기서, 본 발명의 n+－GaN층(205)은, p형 질화물 반도체층(204)과 터널 접합에 의해 전도된다.
［쇼트키 다이오드에의 응용］
도 31은, 쇼트키 다이오드의 단면 개략도이다. 이 쇼트키 다이오드(300)는, 이면에 본 발명의 n+－GaN층(306)을 형성하는 n+－GaN기판(301)의 표면에 n-－GaN층(302)가 형성되고, n+－GaN층(306)의 측에는 옴 전극(303)이, n-－GaN층(302) 측에는 쇼트키 전극(304)이 형성되어 있다. 또한, 도면에서 부호 305로 나타낸 것은 절연막이다.
본 발명과 관련되는, 고농도로 도너를 도핑한 결정임에도 불구하고, 비저항이 낮은(이동도가 높다) 질화물 반도체는, 상술한 디바이스 이외에도, 예를 들면 IGBT(insulated Gate Bipolar Transistor)의 n+－GaN층에도 이용 가능하다.
이상 설명한 것처럼, 본 발명자 등에 의한 제2 발명인 화합물 반도체는, 아래와 같이 정리할 수 있다.
질소와 B, Al, Ga 또는 In으로 이루어진 군으로부터 선택되는 적어도 1종의 13족 원소를 함유하는, 도전형이 n형의 질화물 반도체로서, 전자 농도가 1×1020cm-3 이상이고, 또한, 비저항이 0.3×10-3Ω·cm 이하인, 질화물 반도체이다.
바람직하게는, 상기 전자 농도가 2×1020cm-3 이상이다.
또한, 바람직하게는, n형 오믹 전극 금속에 대한 콘택트 저항이 1×10-4Ω·cm2 이하이다.
어느 양태에서는, 산소 불순물을 1×1017cm-3 이상 함유한다.
바람직하게는, 405nm의 파장 영역의 광에 대한 흡광 계수가 2000cm-1 이하이다.
또한, 바람직하게는, 450nm의 파장 영역의 광에 대한 흡광 계수가 1000cm-1 이하이다.
더욱 바람직하게는, AFM에 의한 표면 거칠기 측정으로 얻을 수 있는 RMS값이 5.0nm 이하이다.
어느 양태에서는, 상기 적어도 1종의 13족 원소는 Ga이다.
또한, 어느 양태에서는, 상기 질화물 반도체는, Si 또는 Ge 중 어느 하나 또는 쌍방을 도너 불순물로서 함유하고 있다.
상기 비저항의 하한치는, 예를 들면 0.2×10-3Ω·cm, 또는 0.15×10-3Ω·cm, 또는 0.1×10-3Ω·cm이다.
상기 질화물 반도체의 전자 농도와 비저항의 관계는, (a) 전자 농도가 1×1020cm-3이면서, 비저항이 0.3×10-3Ω·cm, (b) 전자 농도가 3×1020cm-3이면서, 비저항이 0.3×10-3Ω·cm, (c) 전자 농도가 4×1020cm-3이면서, 비저항이 0.15×10-3Ω·cm, 및 (d) 전자 농도가 9×1020cm-3이면서, 비저항이 0.15×10-3Ω·cm인 4점으로 둘러싸인 수치 범위를 만족한다.
상기 발명은, 질화물 반도체를 도전부로서 구비하는 콘택트 구조로 할 수 있다. 또한, 상기 질화물 반도체를 전극부로서 구비하는 콘택트 구조로 할 수도 있다. 이러한 콘택트 구조는 반도체 장치에 이용이 가능하다.
본 발명은, 상기의 PCT출원에 개시한 고농도 n형-GaN의 바람직한 수치범위에 일부 중복되는 영역을 포함하면서, 또한, 보다 저저항의 영역에 해당하는 화합물반도체의 실현을 목표로 한 것이다.
본발명의 양태 1은, 질소와 13족 원소인 B, Al, Ga 또는 In으로 이루어지는 군으로부터 선택된 하나의 원소를 함유하는 2원계, 3원계 또는 4원계의 화합물반도체로서,
전자농도와 비저항의 두 물성값의 조합에 대해서,
(a)전자농도가 1.8×1020cm-3, 또한, 비저항이 0.25×10-3Ω·cm,
(b)전자농도가 3.6×1020cm-3, 또한, 비저항이 0.25×10-3Ω·cm,
(c)전자농도가 6×1020cm-3, 또한, 비저항이 0.15×10-3Ω·cm, 및,
(d)전자농도가 3×1020cm-3, 또한, 비저항이 0.15×10-3Ω·cm의 4점으로 둘러 싸여진 수치조건을 만족하는 화합물반도체를 제공한다. 혹은, 상기의 (a-1)∼ (d-1)의 4점으로 둘러싸여진 수치조건을 만족하는 화합물반도체를 제공한다. 구체적으로는, GaN을 주성분으로 하는 질화물반도체다.
또한, 제조방법에 관한 양태에 있어서는, 질소와 13족 원소인 B, Al, Ga 또는 In으로 이루어지는 군으로부터 선택된 하나의 원소를 함유하는 2원계, 3원계 또는 4원계의 화합물반도체의 제조방법이며,
희가스, 질소 가스,및 산소를 포함하는 프로세스 분위기에서, 적어도 Ga를 포함하는 타겟 금속을 챔버내에서 펄스 스퍼터링하고,
성장 레이트를 450nm/h이하로 하여 0.4×10-3Ω·cm이하의 비저항을 가지는 화합물반도체를 성막하는 화합물반도체의 제조방법을 제공한다.
상기의 (a)∼ (d)의 4점으로 둘러싸여진 수치조건 중에서, 사양이나 용도에 맞춰서 소망의 물성값을 나타내는 화합물반도체를 제조할 수 있다. 더욱이, 영역 X 내로부터 선택하는 것이 용이하게 가능하다. 또한, 화합물반도체의 저저항성을 그다지 필요로 하지 않는 용도라면, 영역 X2의 조건에 합치하는 화합물반도체를 제조하여 사용할 수 있다. 저저항성을 추구할 필요가 있으면, 영역 X1의 조건에 합치하는 화합물반도체를 제조하여 사용할 수 있다.
본 발명과 관련되는 2원계, 3원계 또는 4원계의 질화물 반도체는, (a)∼ (d) 또는 (a-1)∼ (d-1)로 둘러싸여진 수치조건을 만족함으로써, 종래 기술에는 없었던 우수한 저저항성 또는 높은 전자이동도를 나타낸다.
본 발명에 의하면, 전기 저항이 낮고 한편 대전류를 필요로 하는 전자 디바이스, 예를 들면, HEMT 등 횡형(橫型)이나 종형의 파워 반도체 디바이스, 고내압 다이오드, 박막 트랜지스터, 디스플레이 디바이스 등의 배선 구조의 콘택트부, 활성층 등, 전자 회로의 성능을 결정짓는 중요한 회로 요소에 적용할 수 있다.
또한, 본 발명의 질화물 반도체는, 파워 반도체 디바이스나 디스플레이 디바이스, 발광 장치뿐만 아니라, 고속 통신 장치, 연산 장치, 양태 전지, 제어 회로, 자동차용 전자 장치 등에 사용할 수 있다.
1:　스퍼터링 장치
2:　풀리는 롤
3:　감기는 롤
4:　기판 필름
5:　성막실
10:　연속 성막 장치
11:　챔버
12:　기판 전극
13:　스퍼터원
14:　직류 전원
15:　전원 제어부
16:　질소 공급원
17:　가열 장치
12a:　방열 시트
21:　기판
22:　GaN
31:　기판
32:　GaN
33:　절연층
34:　절연층
35:　콘택트홀부
41:　n형 GaN 콘택트층
42:　Ti층
43:　Al층
44:　Ni층
45:　Au층
100:　종형 파워 MOSFET
101:　드레인
102:　n+－GaN층
103:　n-－GaN층
104:　p－GaN층
105:　n+－GaN층
106:　절연막
107:　소스
108:　게이트
200:　LED
201:　기판
202:　n형 질화물 반도체층
203:　활성층
204:　p형 질화물 반도체층
205:　n측 전극
206:　p측 전극
300:　쇼트키 다이오드
301:　n+－GaN기판
302:　n-－GaN층
303:　오믹 전극
304:　쇼트키 전극
305:　절연막
306:　n+－GaN층

Claims (20)

  1. 질소와 13족 원소인 B, Al, Ga 또는 In으로 이루어지는 군으로부터 선택된 하나의 원소를 함유하는 2원계, 3원계 또는 4원계, 또한 Ge 또는 Si 중 어느 하나를 도너로서 함유하는 화합물반도체로서,
    전자농도와 비저항의 두 물성값의 조합에 대해서,
    (a)전자농도가 1.8×1020cm-3, 또한, 비저항이 0.25×10-3Ω·cm,
    (b)전자농도가 3.6×1020cm-3, 또한, 비저항이 0.25×10-3Ω·cm,
    (c)전자농도가 6×1020cm-3, 또한, 비저항이 0.15×10-3Ω·cm, 및,
    (d)전자농도가 3×1020cm-3, 또한, 비저항이 0.15×10-3Ω·cm의 4점으로 둘러 싸여진 수치조건을 만족하는 화합물반도체.
  2. 제1항에 있어서,　
    비저항이 0.190×10-3Ω·cm이하인 화합물반도체.
  3. 제1항에 있어서,
    상기 화합물반도체는, Si를 도너로서 함유하고, Ge를 도너로서 함유하지 않는 화합물반도체.
  4. 제1항에 있어서,
    AFM에 의한 표면거칠기 측정으로 얻어진 RMS값이 1.5nm이하인 화합물반도체.
  5. 제1항에 있어서,
    n형 도전성이며, 전자이동도가 80cm2/ (V·s)이상인 화합물반도체.
  6. 제1항에 있어서,
    n형 도전성이며, 전자이동도가 130cm2/ (V·s)이하인 화합물반도체.
  7. 제1항에 있어서,
    Ga와 N을 함유하는 화합물반도체.
  8. 제1항에 있어서,
    상기 13족 원소로서 Ga를 포함하고, Al 및/또는 In을 더 함유하는 화합물반도체.
  9. 제1항에 있어서,
    상기 화합물반도체는, Ge를 도너로서 함유하고, Si를 도너로서 함유하지 않는 화합물반도체.
  10. 제1항 내지 제9항 중 어느 한 항에 기재된 화합물반도체가 사용된 도전부와 전극이 접속되어 이루어지는 콘택트 구조.
  11. 제10항에 따른 콘택트 구조를 구비하는 반도체 소자.
  12. 제1항 내지 제9항 중 어느 한 항에 따른 화합물 반도체가 사용된 투명 전극.
  13. 질소와 13족 원소인 B, Al, Ga 또는 In으로 이루어지는 군으로부터 선택된 하나의 원소를 함유하는 2원계, 3원계 또는 4원계, 또한 Ge 또는 Si 중 어느 하나를 도너로서 함유하는 화합물반도체의 제조방법이며,
    희가스, 질소 가스, 및 산소를 포함하는 프로세스 분위기에서, 적어도 Ga를 포함하는 타겟 금속을 챔버내에서 펄스 스퍼터링하고,
    성장 레이트를 450nm/h이하로 하여,
    전자농도와 비저항의 두 물성값의 조합에 대해서,
    (a)전자농도가 1.8×1020cm-3, 또한, 비저항이 0.25×10-3Ω·cm,
    (b)전자농도가 3.6×1020cm-3, 또한, 비저항이 0.25×10-3Ω·cm,
    (c)전자농도가 6×1020cm-3, 또한, 비저항이 0.15×10-3Ω·cm, 및,
    (d)전자농도가 3×1020cm-3, 또한, 비저항이 0.15×10-3Ω·cm의 4점으로 둘러 싸여진 수치조건을 만족하는 화합물반도체를 성막하는 화합물반도체의 제조방법.
  14. 제13항에 있어서, 성막시의 기판온도를 700℃ 이하에서 행하는 화합물반도체의 제조방법.
  15. 제13항에 있어서, 성장 레이트를 90∼450nm/h로 설정하는 화합물반도체의 제조방법.
  16. 제13항에 있어서, 프로세스 분위기에 산소 가스를 공급하는 화합물반도체의 제조방법.
  17. 제13항에 있어서, 산소 가스를 챔버내에 공급하지 않고, 챔버내의 잔류 성분에 포함되는 산소 성분, 또는, 다른 원료 가스 또는 타겟 금속에 포함되는 미량인 산소 성분을 사용하여 스퍼터링을 행하는 화합물반도체의 제조방법.
  18. 제13항에 있어서, 화합물반도체를 성막하는 면과 타겟 금속과의 거리를 10∼50cm로 설정하는 화합물반도체의 제조방법.
  19. 제13항 내지 제18항 중 어느 한 항의 화합물반도체의 제조방법에 이용할 수 있는 스퍼터건이며,
    타겟 금속이 스퍼터건의 헤드부에 마련되며, 헤드부가 기판전극에 대향하게 챔버에 조립되고,
    헤드부의 유효 사이즈가 1인치 ∼ 4인치인 스퍼터건.
  20. 제19항에 있어서, 평면형상이 원형 또는 직사각형인 타겟 금속을 헤드부에 탑재하도록 구성되어 이루어진 스퍼터건.
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