KR102513206B1 - Ⅲ족 질화물 반도체 기판의 제조 방법 - Google Patents

Ⅲ족 질화물 반도체 기판의 제조 방법 Download PDF

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히로시 아마노
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Abstract

(과제) Si 기판 상에 AlN 버퍼층을 개재하여 Ⅲ족 질화물 반도체층을 성장시킬 때에 Si 기판 중으로의 Ⅲ족 원료의 확산을 억제한다.
(해결 수단) 본 발명에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, 로 내에 AlN 피막을 형성하는 공정(S12)과, AlN 피막으로 덮인 로 내에 Si 기판을 투입하여 상기 Si 기판 상에 AlN 버퍼층을 형성하는 공정(S13, S14A, S14B)과, AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 형성하는 공정(S15)을 구비하고 있다.

Description

Ⅲ족 질화물 반도체 기판의 제조 방법
본 발명은, Ⅲ족 질화물 반도체 기판 및 그의 제조 방법에 관한 것으로, 특히, Si 기판 상에 AlN 버퍼층(buffer layer)을 개재하여 Ⅲ족 질화물 반도체층이 형성된 Ⅲ족 질화물 반도체 기판의 제조 방법에 관한 것이다.
GaN으로 대표되는 Ⅲ족 질화물 반도체는, 다른 반도체에 비해 밴드 갭이나 절연 파괴 전계 강도가 크고, 포화 전자 이동도가 높기 때문에, LED(Light Emitting Diode)나 LD(Laser Diode) 등의 광 디바이스, 혹은 파워 반도체 디바이스의 재료로서 바람직하게 이용되고 있다.
현재의 제조 기술에서는 Ⅲ족 질화물 반도체의 벌크(bulk) 단결정을 저비용으로 제조하는 것이 곤란하기 때문에, 사파이어, 탄화 규소(SiC), 실리콘(Si) 등의 단결정 기판 상에 Ⅲ족 질화물 반도체를 헤테로 에피택셜 성장시키는 방법이 일반적이다. 특히 최근에는, 대구경이고 고품질인 벌크 단결정을 저비용으로 제조 가능한 Si 기판을 이용하여 Ⅲ족 질화물 반도체를 양산하는 시도가 진행되고 있다.
이종(異種) 기판 상에 Ⅲ족 질화물 반도체를 에피택셜 성장시키는 경우, 통상은, 기판 재료와 Ⅲ족 질화물 반도체 재료의 격자 부정합에 의해 Ⅲ족 질화물 반도체층 중에 많은 전위가 발생한다. 예를 들면 사파이어 기판 상에 성막된 GaN층의 표면의 전위 밀도는 5×108/㎠ 정도이고, Si 기판 상에 성막된 GaN층의 표면의 전위 밀도는 1×109∼1×1010/㎠이다. 이러한 Ⅲ족 질화물 반도체층 중의 전위는, LED이면 발광 효율의 저하, 파워 반도체 디바이스이면 전류 리크(leak)의 원인이 된다.
Ⅲ족 질화물 반도체층의 전위 밀도를 저감하기 위해, 기판 상에 버퍼층을 개재하여 Ⅲ족 질화물 반도체층을 형성하는 것이 행해지고 있다. 예를 들면 특허문헌 1에는, 서멀 클리닝 및 질화 처리에 계속해서, 950℃에서 AlN 버퍼층을 성장시키고, 이어서 1230℃에서 AlN 버퍼층을 더욱 성장시킨 후, Ⅲ족 질화물 반도체층을 성장시키는 것이 기재되어 있다.
특허문헌 2에는, AlN층 표면의 피트(pit) 형상 결함의 발생을 억제하기 위해, 수소가 포함된 분위기 중에 있어서 실리콘 기판의 표면을 서멀 클리닝하는 공정과, Al 원료를 먼저 공급한 후, N 원료를 추가로 공급함으로써, 실리콘 기판 상에 제1 V/Ⅲ 원료비를 이용하여 제1 AlN층을 성장시키는 공정과, 제1 AlN층 상에 제1 V/Ⅲ 원료비보다도 큰 제2 V/Ⅲ 원료비를 이용하여 제2 AlN층을 성장시키는 공정과, 제2 AlN층 상에 GaN계 반도체층을 성장시키는 공정을 갖는 반도체 장치의 제조 방법이 기재되어 있다.
특허문헌 3은, 격자 정수나 열 팽창 계수가 상이한 헤테로 기판(hetero -substrate)을 이용하여 에피택셜 성장을 행해도, 기판이나 에피택셜 성장층으로의 변형이나 결함의 발생이 적고, 또한 두꺼운 막을 성장해도 크랙이 들어가기 어려운 에피택셜 성장층을 얻기 위해, SiO2 등으로 이루어지는 마스크에 의해 성장 영역을 제한한 기판을 이용하여, 에피택셜 성장에 의해 Ⅲ-V족 화합물 반도체막의 패싯 구조를 형성하고, 마스크를 덮을 때까지 패싯(facet) 구조를 발달시켜, 패싯 구조를 완전하게 매입하여, 최종적으로 평탄한 표면을 갖는 Ⅲ-V족 화합물 반도체 성장층을 형성하는 것이 기재되어 있다.
일본공개특허공보 2005-072409호 일본공개특허공보 2012-15305호 일본공개특허공보 평10-312971호
AlN 버퍼층의 결정성을 양호하게 하기 위해서는 900℃ 이상의 고온하에서 AlN을 성장시키는 것이 바람직하다. 그러나, 그러한 고온하에서 AlN을 성장시키면, MOCVD로(furnace) 등의 결정 성장로의 내면이나 로 내 부품에 잔류하고 있는 퇴적물이 분해되어 Ga나 In 등의 Ⅲ족 원소가 비산하여, Si 기판의 표면에 부착되어 버린다. 또한, Al 원료나, 표면에 부착된 Ⅲ족 원소가 Si 기판 중에 확산하여 p형 도펀트로서 작용함으로써, Si 기판의 표면의 저항률이 저하된다는 문제가 있다. 또한, Si 기판 상에 형성한 디바이스의 전류 리크 패스나 기생 용량의 증가의 원인도 된다.
특허문헌 1에 기재된 방법에서는, 맨처음에 900℃ 이상의 온도에서 AlN을 성장시키기 때문에, Si 기판 중에 Ⅲ족 원소가 확산하여, Si 기판의 표면의 저항률이 저하한다. 또한, 특허문헌 1에서는 사파이어 기판이나 SiC 기판을 이용하는 것을 전제로 하여 AlN 버퍼층을 형성하기 전에 고온에서 NH3 가스를 공급하여 기판의 질화 처리를 행하고 있다. 그러나, Si 기판에서 동일한 질화 처리를 행하면, Si 기판 전체면에 아모퍼스 질화 실리콘이 형성되어, 결정성이 양호한 AlN을 성장시킬 수 없다.
특허문헌 2에 기재된 방법은, 제1 AlN층의 성장 개시 시에 우선 Al 원료만을 공급하고, 이어서 Al 원료의 공급을 유지하면서 N 원료를 Al 원료와 함께 공급한다. 그 때문에, 과잉이 된 Al이 Si 기판 중에 확산하기 쉽다는 문제가 있다.
특허문헌 3에 기재된 제조 방법은, 열 팽창 계수차 및 격자 정수차에 의해 발생하는 크랙을 억제하여 결함의 도입을 억제할 수 있다. 그러나, 마스크를 형성하기 전에 Si 기판 상에 Ⅲ-V족 화합물 반도체막을 형성하고 있기 때문에, Ⅲ-V족 화합물 반도체막의 형성 공정에 있어서 로 내에 잔류하는 Ga나 In 등의 Ⅲ족 원소가 비래(飛來)하여 Si 기판 중에 확산한다. 그 때문에, Si 기판 표면의 저항률이 저하해 버린다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, 본 발명의 목적은, Si 기판 상에 Ⅲ족 질화물 반도체층을 성장시킬 때에 Si 기판 중으로의 Ⅲ족 원소의 확산을 억제하는 것이 가능한 Ⅲ족 질화물 반도체 기판의 제조 방법을 제공하는 것에 있다. 또한, 본 발명의 목적은, 표면의 저항률이 높은 Si 기판 상에 Ⅲ족 질화물 반도체층이 형성된 Ⅲ족 질화물 반도체 기판을 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명의 제1 측면에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, 로 내에 AlN 피막을 형성하는 공정과, 상기 AlN 피막으로 덮인 상기 로 내에 Si 기판을 투입하여 상기 Si 기판 상에 AlN 버퍼층을 형성하는 공정과, 상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 로 내에 잔류하는 Ga나 In이 AlN 버퍼층의 형성 공정 중에 비산하여 Si 기판 상에 부착되고, Si 기판 중에 확산하는 것을 억제할 수 있다. 따라서, Ga나 In의 확산에 의한 Si 기판의 표면의 저항률의 저하를 억제할 수 있다.
본 발명에 있어서, 상기 AlN 피막의 형성 온도는 1000∼1400℃인 것이 바람직하고, 상기 AlN 피막의 형성 시간은 1∼30분인 것이 바람직하다. 이에 따라, 생산성을 저하시키는 일 없이, AlN 피막을 균일하게 성막하는 것이 가능해진다.
본 발명에 있어서, 상기 AlN 피막을 형성하는 공정은, 상기 로 내에 Al 원료와 N 원료를 번갈아 반복 도입하는 것이 바람직하다. 이 경우에 있어서, 상기 Al 원료 및 상기 N 원료를 각각 도입할 때의 1회당의 시간은 0.5∼10초인 것이 바람직하다. 또한 상기 반복 횟수는 5∼200회인 것이 바람직하다. 이에 따르면, 로 내에 AlN 피막을 균일하게 성막할 수 있다.
본 발명에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, 상기 AlN 피막을 형성하기 전에, 상기 로 내를 수소 함유 분위기에서 클리닝하는 공정을 추가로 구비하는 것이 바람직하다. 로 내에 잔류하고 있는 Ⅲ-V족 퇴적물을 가능한 한 제거한 후, 로 내를 AlN으로 피복함으로써, Ga나 In에 의한 Si 기판의 오염을 억제하는 효과를 높일 수 있다.
본 발명에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, 상기 AlN 피막을 형성하기 전에, 상기 로 내에 더미 Si 기판을 투입하는 공정과, 상기 로 내에 상기 Si 기판을 투입하기 전에, 상기 로 내로부터 상기 더미 Si 기판을 취출하는 공정을 추가로 구비하는 것이 바람직하다. 이에 따라, 로 내의 Si 기판의 설치 영역에 AlN 피막이 성막되어 버리는 사태를 방지할 수 있다.
본 발명에 있어서, 상기 Ⅲ족 질화물 반도체층은, GaN층을 포함하는 것이 바람직하다. 이에 따르면, Si 기판 상에 AlN 버퍼층을 개재하여 GaN층이 형성된 반도체 기판을 제조할 수 있다.
본 발명에 있어서, 상기 AlN 버퍼층의 성장 온도는 400∼1200℃인 것이 바람직하고, 400∼800℃인 것이 특히 바람직하다. 이에 따르면, AlN 버퍼층의 형성 공정에 있어서 Ⅲ족 원소의 Si 기판 중으로의 확산을 억제할 수 있다.
본 발명에 있어서, 상기 AlN 버퍼층을 형성하는 공정은, 400∼800℃의 성장 온도에서 제1 AlN층을 성장시키는 공정과, 상기 제1 AlN층 상에 900∼1200℃의 성장 온도에서 제2 AlN층을 성장시키는 공정을 포함하는 것이 바람직하다. 이에 따르면, AlN 버퍼층의 형성 공정에 있어서 Ⅲ족 원소의 Si 기판 중으로의 확산을 억제함과 함께, 양질인 AlN 버퍼층을 형성할 수 있다.
본 발명에 있어서, 상기 AlN 버퍼층을 형성하는 공정은, 상기 로 내에 Al 원료와 N 원료를 도입할 때에, 상기 N 원료보다도 먼저 상기 Al 원료를 도입하는 것이 바람직하다. 이에 따르면, Si 기판이 질화되어 AlN의 결정성이 악화되는 것을 억제할 수 있다.
상기 AlN 버퍼층의 형성을 개시하기 전에 상기 로 내를 승온하는 공정, 상기 AlN 버퍼층을 형성하는 공정 및, 상기 Ⅲ족 질화물 반도체층을 형성하는 공정의 적어도 하나에 있어서, 상기 로 내의 분위기 가스는 Ar 가스인 것이 바람직하다. 캐리어 가스를 Ar로 함으로써, H2 캐리어 가스보다도 성장 중에 로 내의 Ⅲ족 퇴적물이 분해되기 어렵고, 또한 N2 가스와 달리 Si 기판(10)의 표면을 질화시키는 일도 없다. 이에 따라, 성막한 Ⅲ족 질화물 반도체층(30)의 결정성이 양호해져, Si 기판(10) 중으로의 Ⅲ족 원소의 확산을 억제하는 것도 가능해진다.
또한, 본 발명의 제2 측면에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, Si 기판 상에 AlN 버퍼층을 형성하는 공정과, 상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 형성하는 공정을 구비하고, 상기 AlN 버퍼층을 형성하는 공정은, 상기 Si 기판이 투입된 로 내에 N 원료를 공급하는 일 없이 Al 원료를 공급하고, 상기 Al 원료의 공급을 일시 정지하여 상기 N 원료의 공급을 개시하고, 상기 Al 원료의 공급을 재개하여 상기 N 원료와 상기 Al 원료의 양쪽을 공급하는 것을 특징으로 한다.
본 발명에 의하면, 로 내에 Al 원료를 공급하고 나서 N 원료를 도입함으로써, Si 기판의 표면의 질화를 억제할 수 있다. 또한, N 원료의 공급 개시 시에 Al 원료의 공급을 일시 정지하기 때문에, Al이 과잉으로 공급되는 것을 방지할 수 있다. 따라서, Al의 확산에 의한 Si 기판의 표면의 저항률의 저하를 억제할 수 있다.
본 발명에 있어서, 상기 Al 원료의 공급을 일시 정지하여 상기 N 원료를 공급하는 시간은 1∼180초인 것이 바람직하고, 3∼60초인 것이 특히 바람직하다. 이에 따르면, 생산성을 저하시키는 일 없이, Al 원료의 과잉 공급을 억제할 수 있다.
본 발명에 있어서, 상기 AlN 버퍼층의 성장 온도는 400∼1200℃인 것이 바람직하고, 400∼800℃인 것이 특히 바람직하다. 이에 따르면, AlN 버퍼층의 형성 공정에 있어서 Ⅲ족 원소의 Si 기판 중으로의 확산을 억제할 수 있다.
또한, 본 발명의 제３ 측면에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은, Si 기판의 표면의 일부가 노출되도록 상기 Si 기판 상에 마스크 패턴을 형성하는 공정과, 상기 마스크 패턴이 형성된 상기 Si 기판 상에 AlN 버퍼층을 형성하는 공정과, 상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 의하면, Si 기판을 마스크 패턴으로 덮음으로써 Si 기판 중으로의 Ⅲ족 원소의 확산을 억제할 수 있다. 따라서, Ⅲ족 원소의 확산에 의한 Si 기판의 표면의 저항률의 저하를 억제할 수 있다.
본 발명에 있어서, 상기 Si 기판의 노출 면적에 대한 상기 마스크 패턴에 의한 피복 면적의 비율은 0.5∼10인 것이 바람직하다. 이 경우에 있어서, 상기 마스크 패턴은 예를 들면 스트라이프 패턴이고, 상기 스트라이프 패턴의 라인폭은 0.1∼2㎛인 것이 바람직하다. 이에 따르면, Ⅲ족 질화물 반도체층의 표면의 평탄도를 확보하면서 Si 기판 중으로의 Ⅲ족 원소의 확산을 억제할 수 있다.
본 발명에 있어서, 상기 마스크 패턴은 다결정 또는 아모퍼스로 이루어지는 것이 바람직하고, SiO2 또는 SiNx로 이루어지는 것도 또한 바람직하다. 또한, 상기 마스크 패턴의 두께는 5∼300㎚인 것이 바람직하고, 상기 AlN 버퍼층의 두께는 10∼300㎚인 것이 바람직하다. 이에 따르면, Ⅲ족 질화물 반도체층의 표면의 평탄도를 확보하면서 Si 기판 중으로의 Ⅲ족 원소의 확산을 억제할 수 있다.
본 발명에 있어서, 상기 Si 기판의 표면의 저항률이 500Ω㎝ 이상인 것이 바람직하다. 이에 따르면, Si 기판의 표면의 저항률이 높고, 전류 리크 패스나 기생 용량이 적은, 파워 반도체나 고주파 반도체 디바이스의 재료로서 적합한 Ⅲ족 질화물 반도체 기판을 제공할 수 있다.
그리고 또한, 본 발명의 제４ 측면에 의한 Ⅲ족 질화물 반도체 기판은, Si 기판과, 상기 Si 기판 상에 형성된 AlN 버퍼층과, 상기 AlN 버퍼층 상에 형성된 Ⅲ족 질화물 반도체층을 구비하고, 상기 AlN 버퍼층에 접하고 있는 상기 Si 기판의 표면의 저항률이 500Ω㎝ 이상인 것을 특징으로 한다. 본 발명에 의하면, Si 기판의 표면의 저항률이 높고, 전류 리크 패스나 기생 용량이 적은, 파워 반도체나 고주파 반도체 디바이스의 재료로서 적합한 Ⅲ족 질화물 반도체 기판을 제공할 수 있다.
이와 같이, 본 발명에 의하면, Si 기판 중으로의 Ⅲ족 원소의 확산에 의한 Si 기판의 표면의 저항률의 저하를 억제하는 것이 가능한 Ⅲ족 질화물 반도체 기판의 제조 방법을 제공할 수 있다. 또한, 본 발명에 의하면, 표면의 저항률이 높은 Si 기판 상에 Ⅲ족 질화물 반도체층이 형성된 Ⅲ족 질화물 반도체 기판을 제공할 수 있다.
도 1은, 본 발명의 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법에 의해 제조되는 Ⅲ족 질화물 반도체 기판의 구조를 나타내는 대략 단면도이다.
도 2는, Ⅲ족 질화물 반도체의 성막에 이용되는 MOCVD 장치의 구성을 개략적으로 나타내는 단면도이다.
도 3은, 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 4는, 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 공정을 설명하기 위한 도면으로서, MOCVD 장치의 대략 단면도이다.
도 5는, 제1 AlN층의 형성 시에 있어서의 NH3 및 TMA의 공급 타이밍의 일 예를 나타내는 시퀀스도이다.
도 6은, 본 발명의 제2 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 도면으로서, 특히 제1 AlN층의 형성 시에 있어서의 NH3 및 TMA의 공급 타이밍의 일 예를 나타내는 시퀀스도이다.
도 7은, 본 발명의 제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법에 의해 제조되는 Ⅲ족 질화물 반도체 기판의 구조를 나타내는 도면으로서, (a)는 대략 측면 단면도, (b)는 (a)의 X-X선을 따른 평면 단면도이다.
도 8은, 제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 9는, 실시예 1∼5 및 비교예 1의 Ⅲ족 질화물 반도체 기판의 평가 결과를 정리한 표이고, 특히 비교예 1의 결과를 기준으로 하는 상대값이다.
(발명을 실시하기 위한 형태)
이하, 첨부 도면을 참조하면서, 본 발명의 바람직한 실시 형태에 대해서 상세하게 설명한다.
도 1은, 본 발명의 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법에 의해 제조되는 Ⅲ족 질화물 반도체 기판의 구조를 나타내는 대략 단면도이다.
도 1에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(1)은, Si 기판(10) 상에 AlN 버퍼층(20) 및 Ⅲ족 질화물 반도체층(30)이 순서대로 적층된 구조를 갖고 있다. Si 기판(10)의 저항률은 500Ω㎝ 이상이고, 1000Ω㎝ 이상인 것이 바람직하다. 또한 Si 기판(10)의 면방위는 (111)면인 것이 바람직하지만, 다른 면방위라도 좋다.
AlN 버퍼층(20)은 Si 기판(10)과 Ⅲ족 질화물 반도체층(30)과의 사이의 격자 간 부정합을 완화하기 위한 층이다. AlN 버퍼층(20)의 두께는 30∼200㎚인 것이 바람직하다. AlN 버퍼층(20)의 두께가 30㎚보다 얇을 때에는 결정성이 양호한 AlN 버퍼층(20)이 얻어지지 않고, 200㎚보다 두꺼울 때에는 AlN 버퍼층(20)에 크랙이 발생하기 쉬워지기 때문이다.
AlN 버퍼층(20)은, 제1 AlN층(21) 및 제2 AlN층(22)이 순서대로 적층된 2층 구조를 갖는 것이 바람직하다. 제1 AlN층(21)은 400∼1000℃, 바람직하게는 400∼800℃의 저온에서 성장시킨 층이고, 제2 AlN층(22)은 900∼1200℃의 고온에서 성장시킨 층이다. 제1 AlN층(21)의 두께는 0.4∼100㎚인 것이 바람직하고, 0.4∼50㎚인 것이 특히 바람직하다. 제1 AlN층(21)의 두께가 0.4㎚보다도 얇을 때에는 Si 기판(10)으로의 Ⅲ족 원소의 확산을 억제할 수 없고, 100㎚보다도 두꺼울 때에는 AlN의 결정성이 악화되고, 그 위에 형성되는 Ⅲ족 질화물 반도체층(30)의 결정성도 나빠지기 때문이다.
Ⅲ족 질화물 반도체층(30)은, Ⅲ족 원소인 Al, In, Ga의 적어도 하나와 N의 혼정(混晶)으로 이루어지는 층으로, 대표적인 Ⅲ족 질화물 반도체는 GaN이다. Ⅲ족 질화물 반도체층(30)은, GaInN층 및 GaN층이 순서대로 적층된 다층 구조라도 좋다. Ⅲ족 질화물 반도체층(30)의 두께는 특별히 한정되지 않지만, 예를 들면 1㎛로 할 수 있다.
도 2는, Ⅲ족 질화물 반도체의 성막에 이용되는 MOCVD 장치의 구성을 개략적으로 나타내는 단면도이다.
도 2에 나타내는 바와 같이, MOCVD 장치(100)는, MOCVD(Metal Organic Chemical Vapor Deposition: 유기 금속 기상 성장법)에 의해 Ⅲ족 질화물 반도체를 성장시키기 위한 장치로서, 웨이퍼(W)를 지지하는 서셉터(101)와, 서셉터(101)가 수용된 로(102)(챔버)와, 서셉터(101)의 하방에 배치되고, 서셉터(101) 상에 세트된 웨이퍼(W)를 가열하는 히터(103)와, 서셉터(101)와 함께 웨이퍼(W)를 회전시키는 회전축(104)과, 캐리어 가스나 원료 가스를 로 내에 공급하기 위한 가스 인렛(105)과, 로 내의 분위기 가스를 흡인하여 배기하기 위한 가스 아웃렛(106)을 구비하고 있다. 가스 아웃렛(106)은 서셉터(101)를 사이에 두고 가스 인렛(105)과 반대측에 위치하고 있고, 가스 인렛(105)은 웨이퍼(W)에 횡방향으로부터 가스를 분사하고, 로 내에는 화살표로 나타내는 바와 같이 웨이퍼(W)와 평행한 가스의 유로가 형성된다. 히터의 온도, 회전축의 회전 속도, 가스 인렛(105)으로부터 로 내에 공급되는 캐리어 가스나 원료 가스의 유량 등은, 도시하지 않는 제어부에 의해 제어된다.
도 3은, 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다. 또한 도 4는, 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 공정을 설명하기 위한 도면으로서, MOCVD 장치의 대략 단면도이다.
도 3에 나타내는 바와 같이, Ⅲ족 질화물 반도체 기판(1)의 제조에서는, 우선 MOCVD 장치(100)의 로(102) 내의 클리닝을 실시한다(스텝 S11). 로(102) 내의 클리닝에서는 고온의 로 내에 H2를 포함하는 퍼지 가스를 도입함으로써 로 내 잔류물을 제거한다. 로(102) 내에는 전회 이전의 프로세스에서 도입된 Ga, In 등의 Ⅲ족 원소를 포함하는 퇴적물이 잔류하고 있고, 잔류물을 제거하지 않으면 그 퇴적량이 점차 많아져, 퇴적물이 파티클이 되어 Si 기판(10) 상에 부착되고, 그 후에 성장하는 반도체 표면에 피트를 발생시켜, 디바이스 특성을 열화시키거나, 분해된 Ⅲ족 원소가 Si 기판(10) 중에 확산한다. Si 기판(10) 중에 확산한 Ⅲ족 원소는 p형 도펀트가 되고, Si 기판(10)의 표면 근방에 캐리어를 발생시켜, 저항률을 저하시킨다. 또한, Si 기판(10)의 표면 근방에 발생한 캐리어는 Si 기판(10)을 통과하는 리크 전류를 일으켜, 고주파 디바이스에서는 기생 용량이 된다. 그러나, 로(102) 내의 클리닝을 실시하여 퇴적물을 제거함으로써, Si 기판(10) 중으로의 Ⅲ족 원소의 확산을 억제할 수 있다. 이에 따라, AlN 버퍼층(20)에 접하고 있는 Si 기판(10)의 표면의 저항률을 500Ω㎝ 이상으로 유지할 수 있다.
로(102) 내의 클리닝에 있어서 로 내 온도는 1000∼1400℃인 것이 바람직하다. 1000℃보다 낮은 경우에는 Ⅲ-V족 퇴적물을 분해하는 효과가 낮고, 1400℃보다 높은 경우에는 고온 대응의 로 내 부재를 채용할 필요가 있기 때문에 장치 비용이 비싸진다. Ⅲ-V족 퇴적물을 제거하는 시간은 전의 성막 처리의 시간에 맞추어 조절하면 좋다.
다음으로, 도 4에 나타내는 바와 같이, 로(102) 내에 AlN 피막(108)을 형성한다(스텝 S12). 상기와 같이 MOCVD 장치(100)의 로(102) 내를 H2 함유 분위기에서 베이킹함으로써 로(102) 내에 잔류하는 Ⅲ-V족 퇴적물(E)을 어느 정도 제거할 수 있지만, 완전하게 제거할 수는 없어, 로(102) 내에는 Ⅲ-V족 퇴적물(E)이 근소하게 남는다. Ga나 In을 포함하는 Ⅲ-V족 퇴적물(E)은 800℃ 정도에서 용이하게 분해되어 Ga나 In이 로 내에 방출되지만, AlN은 1200℃ 정도까지 분해되지 않기 때문에, AlN 피막(108)의 성막 프로세스에 있어서 Ⅲ-V족 퇴적물로부터 Al은 방출되지 않는다. 그래서, 로(102) 내를 수소 베이킹하여 Ga나 In을 포함하는 Ⅲ-V족 퇴적물을 가능한 한 제거한 후, 로 내면 또는 로 내 부재에 부착되는 Ⅲ-V족 퇴적물(E)을 AlN 피막(108)으로 덮음으로써, Si 기판(10)으로의 Ga나 In의 확산을 억제할 수 있다.
AlN 피막(108)의 형성 공정에서는, Al 원료인 TMA(트리메틸알루미늄) 및 N 원료인 NH3을 H2 캐리어 가스와 함께 로(102) 내에 도입한다. 이 때의 로 내 온도는 1000∼1400℃인 것이 바람직하고, 1100∼1200℃인 것이 특히 바람직하다. 로 내 온도가 1000℃보다 낮은 경우에는 로 내에 양질인 AlN을 퇴적시킬 수 없어, AlN 피막(108)이 후술하는 AlN 버퍼층(20)의 형성 시의 온도에서 분해되기 때문에 Al이 Si 기판(10) 중에 확산한다. 한편, 로 내 온도가 1400℃보다 온도가 높은 경우에는 고온 대응의 로 내 부재를 채용할 필요가 있기 때문에 장치 비용이 비싸진다.
AlN 피막(108)의 형성 시간은 1∼30분인 것이 바람직하다. AlN의 형성 시간이 1분보다 짧은 경우는 Ⅲ-V족 퇴적물(E)을 피복하는 효과가 낮고, 30분간보다 긴 경우는 생산성이 저하할 뿐만 아니라, 로 내의 AlN 부착량이 많아져, 성막 시에 파티클의 원인이 된다.
AlN 피막(108)의 형성 공정에서는, NH3을 간헐적으로 도입하는 것이 바람직하고, TMA와 NH3의 도입을 번갈아 복수회 반복하는 것이 특히 바람직하다. TMA와 NH3을 동시에 흐르게 하면 TMA와 NH3의 반응 속도가 빠르기 때문에, AlN 피막(108)의 두께 분포의 불균일이 커진다. 그러나, TMA와 NH3을 번갈아 흐르게 함으로써 로(102) 내를 AlN 피막(108)으로 균일하게 피복할 수 있다. TMA의 공급 시간 및 NH3의 공급 시간은 각각 0.5∼10초가 바람직하다. TMA의 공급 시간을 0.5초보다 짧게 하면 로 내에 Al이 충분히 널리 퍼지지 않아, AlN 피막의 두께 분포의 불균일이 커진다. 한편으로 TMA의 공급 시간을 10초보다도 길게 하면 성장 표면에 Al 액적(드롭렛)이 발생하여, 파티클의 원인이 된다. NH3의 공급 시간을 0.5초보다 짧게 하면, Al 액적이 성장 표면에 잔류하여 파티클의 원인이 된다. NH3의 공급 시간을 길게 해도 특별히 문제는 없지만, 생산성이 악화된다.
TMA와 NH3의 도입을 번갈아 반복하는 경우에 있어서의 반복 횟수는, 5∼200회가 바람직하다. 반복 횟수가 5회보다 적은 경우에는 로 내에 충분한 AlN을 성막할 수 없어, Ga나 In의 분해가 일어난다. 반복 횟수가 200회보다 많은 경우는, 로 내의 AlN 피막이 지나치게 두꺼워지고, 벗겨짐으로써 파티클의 원인이 된다.
AlN 피막(108)의 형성 공정 중은 로(102) 내에 더미 Si 기판(D)을 투입해 두는 것이 바람직하다. 특히, 로 내 온도를 내리는 일 없이 로 내 클리닝에서 로 내의 AlN 코팅까지를 연속적으로 행하는 경우에는, 로 내 클리닝을 개시하기 전에 더미 Si 기판(D)을 로(102) 내에 설치해 두는 것이 바람직하다. 더미 Si 기판(D)을 로(102) 내에 설치하지 않는 경우에는, 로(102) 내의 Si 기판(10)의 설치 영역인 서셉터(101) 상에도 AlN 피막(108)이 성막되어 버린다. 서셉터(101) 상의 AlN 피막(108)은 서셉터(101)의 열 전도성을 악화시키고, Si 기판(10)의 온도(성막 온도)가 변화함으로써, 성막 공정의 재현성이 악화된다. 그러나, 더미 Si 기판(D)을 로(102) 내에 설치한 경우에는, 서셉터(101) 상에 AlN 피막(108)이 성막되어 버리는 사태를 방지할 수 있다.
다음으로, Si 기판(10)을 준비하고, HF 및 SC-1로 미리 세정한 후, 로(102) 내에 투입한다(스텝 S13). 이 때의 Si 기판(10)의 저항률은 1000Ω㎝ 이상인 것이 바람직하다.
다음으로, Si 기판(10) 상에 AlN 버퍼층(20)을 형성한다(스텝 S14A, S14B). AlN 버퍼층(20)의 형성에서는, 400∼1200℃의 로 내에 TMA와 NH3을 Ar 캐리어 가스와 함께 도입하여 Si 기판(10)의 표면에 제1 AlN층(21)을 성장시킨다(스텝 S14A). 제1 AlN층(21)의 성장 온도는 400∼1000℃인 것이 바람직하고, 400∼800℃인 것이 특히 바람직하다. 성장 온도가 400℃보다도 낮은 경우에는 AlN의 결정성이 악화되어 그 후의 Ⅲ족 질화물 반도체 재료의 결정성에 영향을 미치고, 1000℃보다 높은 경우에는 Si 기판(10)으로의 Ⅲ족 원소의 확산을 억제하는 효과가 작기 때문이다. 제1 AlN층(21)의 성장 온도가 800℃ 이하이면 Si 기판(10)으로의 Ⅲ족 원소의 확산을 억제하는 효과를 충분히 높일 수 있다.
도 5는, 제1 AlN층(21)의 형성 시에 있어서의 NH3 및 TMA의 공급 타이밍의 일 예를 나타내는 시퀀스도이다.
도 5에 나타내는 바와 같이, 제1 AlN층(21)의 형성 개시 시에는, NH3보다도 TMA를 먼저 공급하는 것이 바람직하고, TMA의 공급 개시로부터 일정 시간 경과 후에 NH3의 공급을 개시하여 TMA와 NH3을 함께 공급하는 것이 바람직하다. NH3을 먼저 공급하면 Si 기판(10)의 표면이 NH3과 반응하여 질화되어, 결정성이 좋은 AlN을 성장시킬 수 없다. 특히, Si 기판(10)의 면 내의 온도 분포가 불균일인 경우에 Si 기판(10)의 표면이 거칠어져 그 후에 형성하는 AlN의 결정성이 악화된다. 그러나, NH3보다도 TMA를 먼저 공급함으로써 그러한 문제를 해결할 수 있다.
NH3보다도 TMA를 먼저 공급하는 경우, TMA가 분해한 Al 원자가 Si 기판(10)의 전체면에 1∼10원자층 널리 퍼지도록, NH3보다도 TMA를 3∼30초 먼저 공급하는 것이 바람직하다. Al 원자층이 1원자층보다 얇은 경우는 Si 기판(10)이 NH3과 반응하여 질화되어, AlN의 결정성의 악화를 초래하기 때문이다. 한편, Al 원자층이 10원자층보다 두꺼운 경우는, Si 기판(10)의 표면에 Al 액적이 발생하여, Si의 합금화가 진행되고, Al 합금화한 Si 기판 상에서 AlN의 결정성이 악화되기 때문이다.
다음으로, 제1 AlN층(21) 상에 제2 AlN층(22)을 형성한다(스텝 S14B). 제2 AlN층(22)의 형성에서는, 로 내 온도를 승온한다. 승온 시에 원료 공급을 중단해도 상관없지만, 생산성을 고려하면 원료를 공급하면서 승온시키는 쪽이 바람직하다. 제2 AlN층(22)의 성장 온도는 900∼1200℃인 것이 바람직하다. 성장 온도가 900℃보다도 낮은 경우에는 결정성이 좋은 AlN이 얻어지지 않고, 또한 통상의 장치에서는 1200℃보다도 높은 온도에서의 결정 성장에 대응할 수 없기 때문이다.
다음으로, 제2 AlN층(22) 상에 Ⅲ족 질화물 반도체층(30)을 형성한다(스텝 S15). Ⅲ족 질화물 반도체층(30)의 형성에서는, 우선 TMA의 공급을 정지하고, 그 대신에 Ⅲ족 원료를 NH3과 함께 공급하여 Ⅲ족 질화물 반도체층(30)을 성장시킨다. Ⅲ족 질화물 반도체층(30)의 성장 온도는 900∼1200℃인 것이 바람직하다. 성장 온도가 900℃보다도 낮은 경우에는 결정성이 좋은 Ⅲ족 질화물 반도체층이 얻어지지 않기 때문이다. 이상에 의해, Si 기판(10) 상에 제1 AlN층(21), 제2 AlN층(22), Ⅲ족 질화물 반도체층(30)이 순서대로 형성된 Ⅲ족 질화물 반도체 기판(1)이 완성된다.
Si 기판(10) 상에 AlN 버퍼층(20)을 개재하여 Ⅲ족 질화물 반도체층(30)을 성장시키는 프로세스에 있어서, 결정성을 양호하게 하기 위해 AlN 버퍼층(20)을 그의 성장 초기로부터 900℃ 이상의 고온에서 성장시키는 경우, Si 기판(10)이 Al 원료 혹은 로 내에 잔류하는 Ga나 In 등과 반응하여 Si 기판(10) 중에 Ⅲ족 원소가 확산하여, Si 기판(10)의 표면의 저항률이 저하한다. 그러나, 제1 AlN층(21)을 맨처음에 400℃∼1000℃의 저온에서 얇게 성장시킨 후, 900∼1200℃의 고온에서 제2 AlN층(22)을 성장시키는 경우에는, Si 기판과 Ⅲ족 원소의 반응을 억제할 수 있다. 이에 따라, AlN 버퍼층(20)에 접하고 있는 Si 기판(10)의 표면의 저항률을 500Ω㎝ 이상으로 유지할 수 있다.
전술한 AlN 버퍼층(20)의 형성에서 Ⅲ족 질화물 반도체층(30)의 형성까지의 일련의 공정의 적어도 일부는, Ar 가스 분위기의 로(102) 내에서 실시하는 것이 바람직하다. 따라서, 예를 들면, AlN 버퍼층(20)의 형성을 개시하기 전에 Ar 캐리어 가스를 로(102) 내에 도입하고 나서 승온을 개시해도 좋고, 또한 Ⅲ족 질화물 반도체층(30)의 형성을 Ar 가스 분위기의 로(102) 내에서 행해도 좋다. 캐리어 가스를 Ar로 함으로써, H2 캐리어 가스보다도 성장 중에 로 내의 Ⅲ족 퇴적물이 분해하기 어렵고, 또한 N2 가스와 달리 Si 기판(10)의 표면을 질화시키는 일도 없다. 이에 따라, 성막한 Ⅲ족 질화물 반도체층(30)의 결정성이 양호해지고, Si 기판(10) 중으로의 Ⅲ족 원소의 확산을 억제하는 일도 가능해진다.
이상 설명한 바와 같이, 본 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(1)의 제조 방법은, Si 기판(10) 상에 Ⅲ족 질화물 반도체를 성장시키는 프로세스를 개시하기 전에, 로 내의 베이킹을 행하여 로 내에 잔류하는 Ga나 In을 포함하는 Ⅲ족 퇴적물을 어느 정도 제거한 후, 로 내면 및 로 내 부재에 열 분해하기 어려운 AlN 피막을 성막함으로써, Ga나 In에 의한 Si 기판의 오염을 억제할 수 있다.
도 6은, 본 발명의 제2 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 도면으로서, 특히 제1 AlN층의 형성 시에 있어서의 NH3 및 TMA의 공급 타이밍의 일 예를 나타내는 시퀀스도이다.
도 6에 나타내는 바와 같이, 본 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(1)의 제조 방법의 특징은, AlN 버퍼층(20)(제1 AlN층(21))의 형성 개시 시에, NH3을 공급하는 일 없이 TMA를 공급하는 스텝 S21과, TMA의 공급을 일시 정지하여 NH3의 공급을 개시하는 스텝 S22와, TMA의 공급을 재개하여 TMA 및 NH3의 양쪽을 공급하는 스텝 S23을 갖는 점에 있다.
도 5에 나타낸 바와 같이, TMA의 공급을 중단하는 일 없이 NH3의 공급을 개시한 경우에는, TMA의 공급이 과잉이 되어, Si 기판(10)의 표면에 Al이 잔류해 버린다. 잔류한 Al은, AlN 버퍼층(20)의 형성 중에 Si 기판(10) 중에 확산한다. 그러나, TMA의 공급을 NH3의 공급 개시로부터 일정 시간 정지한 경우에는, 표면에 잔류한 Al이 질화되기 때문에, Si 기판(10) 중으로의 Al의 확산을 억제할 수 있다.
NH3을 공급하는 시간은 1∼180초인 것이 바람직하고, 3∼60초인 것이 특히 바람직하다. 1초보다 짧은 경우는, 충분한 Al의 질화가 일어나지 않고, 남은 Al은 Si 기판 중에 확산한다. NH3만을 공급하는 시간을 180초보다 길게 해도 특별히 문제는 없지만, 생산성이 악화된다. 그 후, TMA를 NH3과 함께 공급하고, AlN을 소정의 두께까지 성장시킨다.
TMA를 NH3과 함께 공급하기 시작할 때까지의 온도는 400∼1200℃가 바람직하고, 400∼800℃가 특히 바람직하다. 성장 온도가 400℃보다 낮은 경우는 결정성 좋은 AlN은 얻어지지 않고, 1200℃보다 높은 경우는 TMA만을 흐르게 하는 스텝에서 Al이 Si 기판 중에 확산하기 쉽다.
이상 설명한 바와 같이, TMA의 공급을 NH3의 공급 개시로부터 일정 시간 정지함으로써, Al 원료의 과잉에 의한 Si 기판 중으로의 Al의 확산을 억제할 수 있다.
도 7은, 본 발명의 제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법에 의해 제조되는 Ⅲ족 질화물 반도체 기판의 구조를 나타내는 도면으로서, (a)는 대략 측면 단면도, (b)는 (a)의 X-X선을 따른 평면 단면도이다.
도 7(a) 및 (b)에 나타내는 바와 같이, 이 Ⅲ족 질화물 반도체 기판(2)의 특징은, Si 기판(10) 상에 AlN 버퍼층(20) 및 Ⅲ족 질화물 반도체층(30)이 순서대로 적층되어 있을 뿐만 아니라, Si 기판(10)과 AlN 버퍼층(20)과의 사이에 마스크 패턴(50)이 형성되어 있는 점에 있다. 그 외의 구성은 제1 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(1)과 동일하다.
마스크 패턴(50)은 다결정 또는 아모퍼스의 SiO2 또는 SiNX로 이루어지는 것이 바람직하다. 또한 도 7(b)에 나타내는 바와 같이, 본 실시 형태에 의한 마스크 패턴(50)은 평면에서 보아 스트라이프 형상으로 형성되어 있다. 단, 마스크 패턴(50)의 형상은 Si 기판(10)의 표면이 이산적으로 노출되는 한에 있어서 특별히 한정되지 않고, 격자 형상이나 육각 형상 등이라도 좋다. 마스크 패턴(50)을 스트라이프 패턴으로 하는 경우, 라인폭 및 스페이스폭은 0.1∼2㎛인 것이 바람직하다.
Si 기판(10)의 노출 면적에 대한 마스크 패턴(50)에 의한 피복 면적의 비율은, 0.5∼10인 것이 바람직하다. 이 피복률이 0.5보다 작은 경우에는 Si 기판이 노출되어 있는 부분이 많아, Si 기판(10) 중으로의 Ⅲ족 원소의 확산을 억제하는 효과가 낮다. 한편, 피복 면적의 비율이 10보다 큰 경우에는 Si 기판이 노출되어 있는 부분이 작아, 그 부분으로부터 성장한 GaN이 충분히 횡방향으로 성장할 수 없어, 표면의 평탄화가 곤란하다.
도 8은, 제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법을 설명하기 위한 플로우차트이다.
도 8에 나타내는 바와 같이, Ⅲ족 질화물 반도체 기판(2)의 제조에서는, 우선 MOCVD 장치의 로 내를 클리닝하는 공정(스텝 S11)과, 로 내에 AlN 피막을 형성하는 공정(스텝 S12)을 순서대로 실시한다. 단, 본 실시 형태에 있어서 이들 공정은 필수가 아니고, 예를 들면 AlN 피막을 형성하는 공정을 생략해도 좋다.
다음으로, Si 기판(10)을 준비하여, Si 기판(10) 상에 마스크 패턴(50)을 형성한다(스텝 S31). 마스크 패턴(50)은, 열 확산로 등을 이용하여 Si 기판(10)의 주면(主面)의 전체면에 SiO2막을 성막한 후, SiO2막을 포토리소그래피 및 드라이 에칭에 의해 스트라이프 형상으로 패터닝함으로써 형성할 수 있다.
그 후, 마스크 패턴(50)이 형성된 Si 기판(10)을 SC-1로 미리 세정한 후, MOCVD로 내에 투입하여(스텝 S13), AlN 버퍼층(20) 및 Ⅲ족 질화물 반도체층(30)을 순서대로 형성한다(스텝 S14A, S14B, S15). 이상에 의해, 도 7에 나타낸 Ⅲ족 질화물 반도체 기판(2)이 완성된다.
본 실시 형태에 있어서 AlN 버퍼층(20)의 두께는 10∼300㎚인 것이 바람직하다. AlN의 두께가 10㎚보다 얇은 경우에는, 그 위에 Ⅲ족 질화물 반도체층(30)을 성장시켰을 때에 마스크 패턴(50) 상에 큰 결정핵이 성장하기 때문에, Ⅲ족 질화물 반도체층(30)의 평탄화가 곤란하다. 한편, 300㎚보다 두꺼운 경우는 Ⅲ족 질화물 반도체층(30)의 표면에 크랙이 발생하기 쉽다.
이상 설명한 바와 같이, 본 실시 형태에 의한 Ⅲ족 질화물 반도체 기판(2)의 제조 방법은, Si 기판(10)을 마스크 패턴(50)으로 덮은 후에 AlN 버퍼층(20)을 형성하기 때문에, Si 기판(10) 중으로의 Ⅲ족 원소의 확산을 억제할 수 있다. 따라서, Ⅲ족 원소의 확산에 의한 Si 기판(10)의 표면의 저항률의 저하를 억제할 수 있고, Si 기판(10)의 표면의 저항률을 500Ω㎝ 이상으로 유지할 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대해서 설명했지만, 본 발명은, 상기의 실시 형태에 한정되는 일 없이, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하고, 그들도 본 발명의 범위 내에 포함되는 것인 것은 말할 필요도 없다.
예를 들면, 상기 제1∼제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법은 적절히 조합할 수 있다. 따라서, 예를 들면, AlN 버퍼층(20)의 형성 시에 Al 원료의 공급을 일시 정지하여 N 원료의 공급을 개시하는 제2 실시 형태와, Si 기판(10) 상에 마스크 패턴(50)을 개재하여 AlN 버퍼층(20)을 형성하는 제3 실시 형태를 조합해도 좋다. 또한, 제2 및 제3 실시 형태에 있어서, 제1 실시 형태의 특징인 로 내를 AlN 피막으로 피복하는 것은 필수가 아니고, AlN 피막의 형성 공정을 생략해도 좋다.
또한, 상기 제1∼제3 실시 형태에 의한 Ⅲ족 질화물 반도체 기판의 제조 방법에 있어서는, AlN 버퍼층(20)의 형성 시에 제1 AlN층(21)을 저온에서 형성한 후, 제2 AlN층(22)을 고온에서 형성하고 있지만, 맨처음부터 제2 AlN층(22)을 고온에서 형성하여 제1 AlN층(21)을 생략해도 좋다.
또한 상기 실시 형태에 있어서 MOCVD 장치의 구체적인 구성은 특별히 한정되지 않는다. 또한, Ⅲ족 질화물 반도체의 성막 방법은 MOCVD에 한정되지 않고, HVPE(Hydride Vapor Phase Epitaxy: 하이드라이드 기상 성장법), MBE(Molecular Beam Epitaxy: 분자선 결정 성장법) 등의 다른 성막 방법을 채용해도 좋고, 이들 성막 방법에 있어서 Si 기판 중으로의 불순물 확산을 동일하게 억제하는 것은 가능하다.
실시예
<실시예 1>
더미 Si 기판을 미리 MOCVD로 내에 설치하고, 1200℃의 H2 분위기에서 로 내의 베이킹을 30분간 행하고, 로 내의 클리닝을 실시한 후, NH3을 도입하여 1100℃에서 5분간 처리하고, TMA를 추가로 도입하여 10분간 처리하여, 로 내에 AlN 피막을 형성했다. 그 후, 로 내를 강온하여 더미 Si 기판을 취출했다.
다음으로, 저항률 1000Ω㎝, 면방위 (111)의 Si 기판을 준비하여, HF 및 SC-1로 세정한 후, 로 내에 투입했다. 다음으로 로 내 온도를 1000℃까지 승온한 후, 로 내에 TMA 및 NH3을 Ar 캐리어 가스와 함께 도입하여, Si 기판의 상면에 제1 AlN층을 10㎚ 성장시켰다. 그 때, TMA를 선행하여 10초간 공급한 후, TMA의 공급을 정지하는 일 없이 NH3의 공급을 개시함으로써, TMA와 NH3을 함께 공급했다. 다음으로, TMA 및 NH3의 공급을 계속 공급하면서 로 내 온도를 1100℃까지 승온하여 제2 AlN층을 90㎚ 성장시켰다.
다음으로, TMA의 공급을 정지하고, NH3을 계속 공급하면서 로 내 온도를 1050℃까지 강온한 후, Ga원으로서의 TMG(트리메틸갈륨)를 공급하여 제2 AlN층의 상면에 GaN층을 1㎛ 성장시켰다. 이렇게 하여, Si 기판 상에 제1 AlN층, 제2 AlN층, GaN층이 순서대로 적층된 실시예 1의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 2>
로 내에 AlN 피막을 형성할 때에 TMA 및 NH3을 번갈아 공급하는 수법을 이용한 점 이외는 실시예 1과 동일한 조건으로 Ⅲ족 질화물 반도체 기판을 제조했다. 상세하게는, 1200℃의 로 내에 TMA를 Ar 캐리어 가스와 함께 3초간 도입하고, NH3을 Ar 캐리어 가스와 함께 6초간 도입하는 공정을 50회 반복하여, AlN 피막을 형성했다. 그 후, Si 기판 상에 제1 AlN층, 제2 AlN층, GaN층을 순서대로 형성함으로써, 실시예 2의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 3>
AlN 버퍼층을 성장시킬 때에 TMA를 선행하여 도입하고, TMA의 도입을 일시 정지하여 NH3만을 도입한 후, TMA와 NH3의 양쪽을 공급한 점 이외는 실시예 2와 동일한 조건으로 Ⅲ족 질화물 반도체 기판을 제조했다. 상세하게는, 1000℃까지 승온한 로 내에 TMA를 선행하여 10초간 공급하고, TMA의 공급을 일시 정지하여 NH3만을 20초간 공급한 후, TMA의 공급을 재개하여 TMA와 NH3을 함께 공급했다. 이렇게 하여 실시예 3의 Ⅲ족 질화물 반도체 기판을 얻었다.
<실시예 4>
AlN 버퍼층을 형성할 때에 제1 AlN층을 600℃의 저온에서 성장시킨 후, 제2 AlN층을 1100℃의 고온에서 성장시킨 점 이외는 실시예 3과 동일한 조건으로 Ⅲ족 질화물 반도체 기판을 제조했다. 상세하게는, 600℃의 로 내에 TMA 및 NH3을 Ar 캐리어 가스와 함께 도입하고, Si 기판의 상면에 제1 AlN층을 10㎚ 성장시켰다. 그 때, TMA를 선행하여 도입하고, TMA의 도입을 일시 정지하여 NH3만을 도입한 후, TMA와 NH3의 양쪽을 공급했다. 그 후, TMA 및 NH3을 계속 공급하면서 로 내 온도를 1100℃까지 승온하여, 제1 AlN층의 상면에 제2 AlN층을 90㎚ 성장시켰다.
<실시예 5>
Si 기판 상에 SiO2로 이루어지는 스트라이프 형상의 마스크 패턴을 형성한 후, AlN 버퍼층 및 GaN층을 순서대로 적층한 점 이외는 실시예 2와 동일한 조건으로 Ⅲ족 질화물 반도체 기판을 제조했다. 상세하게는, Si 기판의 전체면을 두께 100㎚의 SiO2 다결정막으로 덮은 후, 라인폭 및 스페이스폭이 모두 1㎛인 스트라이프 형상으로 패터닝하여 Si 기판의 표면을 부분적으로 노출시켰다. 그 후, 마스크 패턴이 형성된 Si 기판 상에 제1 AlN층, 제2 AlN층, GaN층을 순서대로 형성함으로써, 실시예 5의 Ⅲ족 질화물 반도체 기판을 얻었다.
<비교예 1>
로 내에 AlN 피막을 형성하지 않았던 점 이외는 실시예 1과 동일한 조건으로 비교예 1의 Ⅲ족 질화물 반도체 기판을 제조했다. 로 내에 AlN 피막을 형성하지 않기 때문에, 더미 Si 기판도 사용하지 않았다.
이상의 프로세스에 의해 제조된 실시예 1∼5 및 비교예 1에 의한 Ⅲ족 질화물 반도체 기판의 Si 기판의 표면의 Ga 농도, Al 농도 및 캐리어 농도를 평가했다. Si 기판의 표면의 Ga 및 Al의 농도는 SIMS(Secondary Ion Mass Spectrometry: 2차 이온 질량 분석법)에 의해 평가했다. 또한 캐리어 농도는 Ga 농도와 Al 농도의 합계로 했다.
도 9는, 실시예 1∼5 및 비교예 1의 Ⅲ족 질화물 반도체 기판의 평가 결과를 정리한 표로서, 특히 비교예 1의 결과를 기준으로 하는 상대값이다.
도 9에 나타내는 바와 같이, AlN 피막을 형성한 로 내에서 제조한 실시예 1의 Ⅲ족 질화물 반도체 기판에 있어서의 Si 기판의 표면의 Al 농도는 100, Ga 농도는 10, 캐리어 농도는 55가 되었다. 또한 AlN 피막의 형성 시에 Al 원료 및 N 원료를 번갈아 공급한 실시예 2에 있어서의 Al 농도는 100, Ga 농도는 1, 캐리어 농도는 51이 되어, 실시예 1보다도 Ga 농도가 양호한 결과가 되었다.
또한, AlN 버퍼층의 형성 시에 TMA의 도입을 일시 정지하여 NH3만을 도입한 실시예 3에 있어서의 Al 농도는 10, Ga 농도는 1, 캐리어 농도는 6이 되어, 실시예 2보다도 Al 농도가 양호한 결과가 되었다.
제1 AlN층을 600℃의 저온에서 성장시킨 실시예 4에 있어서의 Al 농도는 1, Ga 농도는 1, 캐리어 농도는 1이 되어, 실시예 3보다도 Al 농도가 더욱 양호한 결과가 되었다. 또한, Si 기판 상에 마스크 패턴을 형성한 실시예 5에 있어서의 Al 농도는 1, Ga 농도는 1, 캐리어 농도는 1이 되어, 실시예 4와 동일하게 양호한 결과가 되었다.
1, 2 : Ⅲ족 질화물 반도체 기판
10 : Si 기판
20 : AlN 버퍼층
21 : 제1 AlN층
22 : 제2 AlN층
30 : Ⅲ족 질화물 반도체층
50 : 마스크 패턴
100 : MOCVD 장치
101 : 서셉터
102 : 로(챔버)
103 : 히터
104 : 회전축
105 : 가스 인렛
106 : 가스 아울렛
108 : AlN 피막
D : 더미 Si 기판
E : Ⅲ-V족 퇴적물
W : 웨이퍼

Claims (36)

  1. 로 내에 AlN 피막을 형성하는 공정과,
    상기 AlN 피막으로 덮인 상기 로 내에 Si 기판을 투입하여 상기 Si 기판 상에 AlN 버퍼층을 형성하는 공정과,
    상기 AlN 버퍼층 상에 Ⅲ족 질화물 반도체층을 형성하는 공정을 구비하며,
    상기 AlN 피막의 형성 온도가 1100~1200℃인 것을 특징으로 하는 Ⅲ족 질화물 반도체 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 AlN 피막은, 로 내면 또는 로내 부재에 부착하는 퇴적물을 피복하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 AlN 피막의 형성 시간이 1∼30분인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 AlN 피막을 형성하는 공정은, 상기 로 내에 Al 원료와 N 원료를 번갈아 반복 도입하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 Al 원료 및 상기 N 원료를 각각 도입할 때의 1회당의 시간이 0.5∼10초인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  6. 제4항에 있어서,
    상기 반복 횟수가 5∼200회인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 AlN 피막을 형성하기 전에, 상기 로 내를 수소 함유 분위기에서 클리닝하는 공정을 추가로 구비하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 AlN 피막을 형성하기 전에, 상기 로 내에 더미 Si 기판을 투입하는 공정과,
    상기 로 내에 상기 Si 기판을 투입하기 전에, 상기 로 내로부터 상기 더미 Si 기판을 취출하는 공정을 추가로 구비하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 Ⅲ족 질화물 반도체층은, GaN층을 포함하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 AlN 버퍼층의 성장 온도가 400∼1200℃인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 AlN 버퍼층을 형성하는 공정은,
    400∼800℃의 성장 온도에서 제1 AlN층을 성장시키는 공정과,
    상기 제1 AlN층 상에 900∼1200℃의 성장 온도에서 제2 AlN층을 성장시키는 공정을 포함하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 AlN 버퍼층을 형성하는 공정은,
    상기 로 내에 Al 원료와 N 원료를 도입할 때에, 상기 N 원료보다도 먼저 상기 Al 원료를 도입하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  13. 제1항 또는 제2항에 있어서,
    상기 AlN 버퍼층의 형성을 개시하기 전에 상기 로 내를 승온하는 공정, 상기 AlN 버퍼층을 형성하는 공정 및, 상기 Ⅲ족 질화물 반도체층을 형성하는 공정의 적어도 하나에 있어서, 상기 로 내의 분위기 가스가 Ar 가스인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  14. 제1항 또는 제2항에 있어서,
    상기 AlN 버퍼층을 형성하는 공정은,
    상기 로 내에 Al 원료와 N 원료를 도입할 때에,
    상기 N 원료를 공급하는 일 없이 상기 Al 원료를 공급하고,
    상기 Al 원료의 공급을 일시 정지하여 상기 N 원료의 공급을 개시하고,
    상기 Al 원료의 공급을 재개하여 상기 Al 원료와 상기 N 원료의 양쪽을 공급하는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  15. 제14항에 있어서,
    상기 Al 원료의 공급을 일시 정지하여 상기 N 원료를 공급하는 시간이 1∼180초인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  16. 제1항 또는 제2항에 있어서,
    상기 AlN 버퍼층을 형성하기 전에, 상기 Si 기판의 표면의 일부가 노출되도록 상기 Si 기판 상에 마스크 패턴을 형성하는 공정을 추가로 구비하고,
    상기 AlN 버퍼층은, 상기 마스크 패턴이 형성된 상기 Si 기판 상에 형성되는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  17. 제16항에 있어서,
    상기 Si 기판의 노출 면적에 대한 상기 마스크 패턴에 의한 피복 면적의 비율이 0.5∼10인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  18. 제16항에 있어서,
    상기 마스크 패턴이 스트라이프 패턴이고, 상기 스트라이프 패턴의 라인폭이 0.1∼2㎛인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  19. 제16항에 있어서,
    상기 마스크 패턴은 다결정 또는 아모퍼스로 이루어지는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  20. 제16항에 있어서,
    상기 마스크 패턴은 SiO2 또는 SiNx로 이루어지는, Ⅲ족 질화물 반도체 기판의 제조 방법.
  21. 제16항에 있어서,
    상기 마스크 패턴의 두께가 5∼300㎚인, Ⅲ족 질화물 반도체 기판의 제조 방법.
  22. 제16항에 있어서,
    상기 AlN 버퍼층의 두께가 10∼300㎚인, Ⅲ족 질화물 반도체 기판의 제조 방법.
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