CN112470260B - Iii族氮化物半导体基板及其制造方法 - Google Patents

Iii族氮化物半导体基板及其制造方法 Download PDF

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Abstract

在Si基板上隔着AlN缓冲层生长III族氮化物半导体层时，抑制III族原料扩散至Si基板中。基于本发明的III族氮化物半导体基板的制造方法具备在炉内形成AlN覆膜的工序(S12)、将Si基板投入至被AlN覆膜覆盖的炉内并在所述Si基板上形成AlN缓冲层的工序(S13、S14A、S14B)以及在AlN缓冲层上形成III族氮化物半导体层的工序(S15)。

Description

III族氮化物半导体基板及其制造方法
技术领域
本发明涉及一种III族氮化物半导体基板及其制造方法，尤其涉及一种在Si基板上隔着AlN缓冲层形成有III族氮化物半导体层的III族氮化物半导体基板的制造方法。
背景技术
关于以GaN为代表的III族氮化物半导体，与其他半导体相比，能带隙、绝缘破坏电场强度大，饱和电子迁移率高，因此优选用作LED(Light Emitting Diode：发光二极管)、LD(Laser Diode：激光二极管)等光器件或功率半导体器件的材料。
在目前的制造技术中，难以以低成本制造III族氮化物半导体的块状单晶，因此通常使用使III族氮化物半导体异质外延生长在蓝宝石、碳化硅(SiC)、硅(Si)等的单晶基板上的方法。尤其在最近，使用能够以低成本制造大口径且高品质的块状单晶的Si基板来试图批量生产III族氮化物半导体。
在III族氮化物半导体外延生长在异种基板上时，通常由于基板材料与III族氮化物半导体材料的格子不匹配，因此在III族氮化物半导体层中产生很多位错。例如，在蓝宝石基板上成膜的GaN层表面的位错密度是5×108/cm2左右，在Si基板上成膜的GaN层表面的位错密度是1×109～1×1010/cm2。关于这种III族氮化物半导体层中的位错，当为LED时，成为发光效率下降的原因，当为功率半导体器件时，成为电流泄露的原因。
为了降低III族氮化物半导体层的位错密度，进行在基板上隔着缓冲层形成III族氮化物半导体层。例如专利文献1中记载了接着热清洗及氮化处理，在950℃下生长AlN缓冲层，随后进一步地在1230℃下生长AlN缓冲层，然后生长III族氮化物半导体层的内容。
在专利文献2中记载了一种半导体装置的制造方法，该方法具有如下工序：为了抑制AlN层表面的坑状缺陷的产生，在包含氢的空气中热清洗硅基板表面的工序；先供给Al原料后，进一步供给N原料，由此利用第1V/III原料比使第一AlN层生长在硅基板上的工序；利用比第1V/III原料比大的第2V/III原料比使第二AlN层生长在第一AlN层上的工序；以及使GaN类半导体层生长在第二AlN层上的工序。
在专利文献3中记载了如下内容：为了得到即使使用格子常数及热膨胀系数不同的异种基板进行外延生长，在基板及外延生长层上也很少产生歪斜或缺陷，并且即使生长厚膜也难以混入裂缝的外延生长层，使用通过由SiO2等构成的掩模限制了生长区域的基板，通过外延生长形成III-V族化合物半导体膜的刻面结构，直至覆盖掩模为止扩展刻面结构，完全埋入刻面结构，最后形成具有平坦的表面的III-V族化合物半导体生长层。
现有技术文献
专利文献
专利文献：日本特开2005-072409号公报
专利文献：日本特开2012-15305号公报
专利文献：日本特开平10-312971号公报
发明内容
发明所要解决的技术问题
为了使AlN缓冲层的晶体性良好，优选AlN在900℃以上的高温下生长。但是，若AlN在这种高温下生长，则残留在MOCVD炉等的晶体生长炉的内表面或炉内部件上的堆积物分解，Ga或In等III族元素飞散而附着在Si基板的表面。而且，Al原料或附着在表面的III族元素扩散至Si基板中而起p型掺杂剂的作用，因此有Si基板的表面电阻率下降的问题。并且，还成为形成于Si基板上的器件的电流泄露路径及寄生电容增加的原因。
在专利文献1中记载的方法中，由于最初AlN在900℃以上的温度下生长，因此III族元素扩散至Si基板中而Si基板的表面电阻率下降。并且，在专利文献1中，以使用蓝宝石基板或SiC基板为前提，在形成AlN缓冲层前在高温下供给NH3气体而进行基板的氮化处理。但是，若以Si基板进行相同的氮化处理，则在Si基板的整个表面形成非晶氮化硅，无法生长出晶体性良好的AlN。
在专利文献2中记载的方法中，在第一AlN层的生长开始时首先只供给Al原料，随后一边维持Al原料的供给，一边与Al原料一起供给N原料。因此，有过量的Al容易扩散至Si基板中的问题。
专利文献3中记载的制造方法，能够通过制止由热膨胀系数差及格子常数差产生的裂缝来抑制缺陷的导入。但是，由于在形成掩模前在Si基板上形成III-V族化合物半导体膜，因此在III-V族化合物半导体膜的形成工序中残留在炉内的Ga、In等III族元素飞来而扩散至Si基板中。因此，导致Si基板表面的电阻率下降。
本发明是鉴于上述情况而完成的，本发明的目的在于提供一种在Si基板上生长III族氮化物半导体层时，能够抑制III族元素扩散至Si基板中的III族氮化物半导体基板的制造方法。并且，本发明的目的还在于提供一种在表面电阻率高的Si基板上形成有III族氮化物半导体层的III族氮化物半导体基板。
用于解决技术问题的方案
为了解决上述技术问题，基于本发明的第1方面的III族氮化物半导体基板的制造方法的特征在于具备在炉内形成AlN覆膜的工序、将Si基板投入至被所述AlN覆膜覆盖的所述炉内并在所述Si基板上形成AlN缓冲层的工序以及在所述AlN缓冲层上形成III族氮化物半导体层的工序。
根据本发明，能够抑制残留在炉内的Ga、In在AlN缓冲层的形成工序中飞散而附着在Si基板上并扩散至Si基板中。因此，能够抑制由Ga、In的扩散引起的Si基板的表面电阻率的下降。
在本发明中，所述AlN覆膜的形成温度优选为1000～1400℃，所述AlN覆膜的形成时间优选为1～30分钟。因此，能够在不降低生产率的前提下均匀地形成AlN覆膜。
在本发明中，优选为形成所述AlN覆膜的工序中交替并重复地将Al原料与N原料导入至所述炉内。在该情况下，每1次分别导入所述Al原料与所述N原料时的时间优选为0.5～10秒。并且，所述重复次数优选为5～200次。由此，能够在炉内均匀地形成AlN覆膜。
基于本发明的III族氮化物半导体基板的制造方法优选还具备在形成所述AlN覆膜前，以含氢空气清洗所述炉内的工序。尽量在去除残留在炉内的III-V族堆积物后，以AlN覆盖炉内，由此能够提高抑制由Ga、In引起的Si基板污染的效果。
基于本发明的III族氮化物半导体基板的制造方法优选还具备在形成所述AlN覆膜前，将虚设Si基板投入至所述炉内的工序以及在将所述Si基板投入至所述炉内前，从所述炉内取出所述虚设Si基板的工序。由此，能够防止在炉内的Si基板的设置区域中形成AlN覆膜的事态。
在本发明中，所述III族氮化物半导体层优选包含GaN层。根据此，能够制造在Si基板上隔着AlN缓冲层形成有GaN层的半导体基板。
在本发明中，所述AlN缓冲层的生长温度优选为400～1200℃，尤其优选为400～800℃。根据此，在AlN缓冲层的形成工序中能够抑制III族元素扩散至Si基板中。
在本发明中，形成所述AlN缓冲层的工序优选包含使第一AlN层在400～800℃的生长温度下生长的工序以及使第二AlN层在900～1200℃的生长温度下生长在所述第一AlN层上的工序。根据此，在AlN缓冲层的形成工序中能够抑制III族元素扩散至Si基板中的同时，能够形成优质的AlN缓冲层。
在本发明中，在形成所述AlN缓冲层的工序中，在所述炉内导入Al原料与N原料时，优选比所述N原料先导入所述Al原料。根据此，能够抑制Si基板氮化而AlN的晶体性恶化。
在开始形成所述AlN缓冲层前使所述炉内升温的工序、形成所述AlN缓冲层的工序以及形成所述III族氮化物半导体层的工序的至少一个中，所述炉内的气氛气体优选为Ar气体。通过将载气设为Ar，比H2载气在生长过程中炉内的III族堆积物难以分解，并且与N2气体不同地，也不会氮化Si基板10的表面。由此，成膜的III族氮化物半导体层30的晶体性变良好，还能够抑制III族元素扩散至Si基板10中。
并且，基于本发明的第二方面的III族氮化物半导体基板的制造方法的特征在于具备在Si基板上形成AIN缓冲层的工序以及在所述AIN缓冲层上形成III族氮化物半导体层的工序，在形成所述AlN缓冲层的工序中，在投入了所述Si基板的炉内不供给N原料而供给Al原料，暂时停止所述Al原料的供给并开始所述N原料的供给，重新开始所述Al原料的供给并供给所述N原料与所述Al原料两者。
根据本发明，向炉内供给Al原料，然后导入N原料，由此能够抑制Si基板的表面氮化。并且，在开始供给N原料时，由于暂时停止Al原料的供给，因此能够防止过量供给Al。因此，能够抑制由Al扩散引起的Si基板表面的电阻率下降。
在本发明中，暂时停止所述Al原料的供给并供给所述N原料的时间优选为1～180秒，尤其优选为3～60秒。根据此，能够在不降低生产率的前提下抑制Al原料的过量供给。
在本发明中，所述AlN缓冲层的生长温度优选为400～1200℃，尤其优选为400～800℃。根据此，在AlN缓冲层的形成工序中能够抑制III族元素扩散至Si基板中。
并且，基于本发明的第三方面的III族氮化物半导体基板的制造方法的特征在于具备以使Si基板表面的一部分暴露的方式在所述Si基板上形成掩模图案的工序、在形成有所述掩模图案的所述Si基板上形成AlN缓冲层的工序以及在所述AlN缓冲层上形成III族氮化物半导体层的工序。
根据本发明，通过以掩模图案覆盖Si基板，能够抑制III族元素扩散至Si基板中。因此，能够抑制由III族元素的扩散引起的Si基板表面的电阻率下降。
在本发明中，基于所述掩模图案的覆盖面积相对于所述Si基板的暴露面积的比例优选为0.5～10。在该情况下，所述掩模图案例如是条纹图案，所述条纹图案的线宽优选为0.1～2μm。根据此，能够确保III族氮化物半导体层的表面平坦度，同时能够抑制III族元素扩散至Si基板中。
在本发明中，所述掩模图案优选由多晶或非晶构成，并且还优选由SiO2或SiNx构成。并且，所述掩模图案的厚度优选为5～300nm，所述AlN缓冲层的厚度优选为10～300nm。根据此，能够确保III族氮化物半导体层的表面平坦度，同时能够抑制III族元素扩散至Si基板中。
在本发明中，所述Si基板表面的电阻率优选为500Ωcm以上。根据此，能够提供作为Si基板表面的电阻率高且电流泄露路径及寄生电容少的功率半导体或高频半导体器件的材料而优选的III族氮化物半导体基板。
并且进一步地，基于本发明的第四方面的III族氮化物半导体基板的特征在于具备Si基板、形成于所述Si基板上的AlN缓冲层以及形成于所述AlN缓冲层上的III族氮化物半导体层，与所述AlN缓冲层相接的所述Si基板的表面电阻率为500Ωcm以上。根据本发明，能够提供作为Si基板表面的电阻率高且电流泄露路径及寄生电容少的功率半导体或高频半导体器件的材料而优选的III族氮化物半导体基板。
发明效果
如此，根据本发明，能够提供一种可抑制由III族元素扩散至Si基板中引起的Si基板的表面电阻率的下降的III族氮化物半导体基板的制造方法。并且，根据本发明，能够提供在表面电阻率高的Si基板上形成有III族氮化物半导体层的III族氮化物半导体基板。
附图说明
图1是表示利用基于本发明的第1实施方式的III族氮化物半导体基板的制造方法制造的III族氮化物半导体基板的结构的概略剖视图。
图2是概略地表示III族氮化物半导体的成膜中使用的MOCVD装置的结构的剖视图。
图3是用于说明基于第1实施方式的III族氮化物半导体基板的制造方法的流程图。
图4是用于说明基于第1实施方式的III族氮化物半导体基板的制造工序的图，是MOCVD装置的概略剖视图。
图5是表示在第一AlN层的形成时NH3及TMA的供给时机的一例的时序图。
图6是用于说明基于本发明的第2实施方式的III族氮化物半导体基板的制造方法的图，尤其是表示在第一AlN层的形成时NH3及TMA的供给时机的一例的时序图。
图7是表示利用基于本发明的第3实施方式的III族氮化物半导体基板的制造方法制造的III族氮化物半导体基板的结构的图，图7(a)是概略侧视剖视图，图7(b)是沿图7(a)的X-X线剖切的平面剖视图。
图8是用于说明基于第3实施方式的III族氮化物半导体基板的制造方法的流程图。
图9是汇总实施例1～5及比较例1的III族氮化物半导体基板的评价结果而成的表，尤其是以比较例1的结果为基准的相对值。
具体实施方式
以下，一边参考附图，一边详细说明本发明的优选的实施方式。
图1是表示利用基于本发明的第1实施方式的III族氮化物半导体基板的制造方法制造的III族氮化物半导体基板的结构的概略剖视图。
如图1所示，该III族氮化物半导体基板1具有在Si基板10上依次层叠AlN缓冲层20及III族氮化物半导体层30而成的结构。Si基板10的电阻率为500Ωcm以上，优选为1000Ωcm以上。并且，Si基板10的表面定向优选为(111)面，但也可以为其他表面定向。
AlN缓冲层20是用于缓和Si基板10与III族氮化物半导体层30之间的格子间不匹配的层。AlN缓冲层20的厚度优选为30～200nm。其原因在于，在AlN缓冲层20的厚度比30nm薄时无法得到晶体性良好的AlN缓冲层20，在比200nm厚时，在AlN缓冲层20中变得容易产生裂缝。
AlN缓冲层20优选具有依次层叠第一AlN层21及第二AlN层22而成的双层结构。第一AlN层21是在400～1000℃(优选为400～800℃)的低温下生长的层，第二AlN层22是在900～1200℃的高温下生长的层。第一AlN层21的厚度优选为0.4～100nm，尤其优选为0.4～50nm。其原因在于，在第一AlN层21的厚度比0.4nm薄时，无法抑制III族元素扩散至Si基板10中，在比100nm厚时，AlN的晶体性恶化，形成于其上的III族氮化物半导体层30的晶体性也变差。
III族氮化物半导体层30是由III族元素的Al、In、Ga中的至少1个与N的混晶构成的层，代表性的III族氮化物半导体是GaN。III族氮化物半导体层30可以是依次层叠有GaInN层及GaN层的多层结构。III族氮化物半导体层30的厚度并无特别限定，例如可以为1μm。
图2是概略地表示III族氮化物半导体的成膜中使用的MOCVD装置的结构的剖视图。
如图2所示，MOCVD装置100是用于利用MOCVD(Metal Organic Chemical VaporDeposition：有机金属化学汽相生长法)生长III族氮化物半导体的装置，该装置具备支承晶片W的基座101、容纳有基座101的炉102(腔室)、配置在基座101下方且加热设定在基座101上的晶片W的加热器103、旋转基座101的同时旋转晶片W的旋转轴104、用于将载气或原料气体供给至炉内的气体入口105以及用于抽吸炉内的气氛气体并将其排出的气体出口106。气体出口106夹着基座101而位于与气体入口105相反的一侧，气体入口105对晶片W从横向喷吹气体，在炉内如箭头所示形成有与晶片W平行的气体流路。由未图示的控制部控制加热器的温度、旋转轴的转速、从气体入口105供给至炉内的载气或原料气体的流量等。
图3是用于说明基于第1实施方式的III族氮化物半导体基板的制造方法的流程图。并且，图4是用于说明基于第1实施方式的III族氮化物半导体基板的制造工序的图，是MOCVD装置的概略剖视图。
如图3所示，在III族氮化物半导体基板1的制造中，首先实施MOCVD装置100的炉102内的清洗(步骤S11)。炉102内的清洗是通过向高温的炉内导入包含H2的吹扫气体来去除炉内的残留物。炉102内残留着通过上次以前的工艺导入的包含Ga、In等III族元素的堆积物，若不去除残留物，则其堆积量渐渐变多，堆积物成为颗粒附着在Si基板10上，之后生长的半导体表面上产生凹陷，器件特性恶化，分解的III族元素扩散至Si基板10中。扩散至Si基板10中的III族元素成为p型掺杂剂，在Si基板10的表面附近产生载子，降低电阻率。并且，在Si基板10的表面附近产生的载子引起通过Si基板10的电流泄露，当为高频器件时成为寄生电容。但是，实施炉102内的清洗而去除堆积物，由此能够抑制III族元素扩散至Si基板10中。因此，能够将与AlN缓冲层20相接的Si基板10表面的电阻率维持为500Ωcm以上。
在炉102内的清洗中炉内温度优选为1000～1400℃。在比1000℃低时，分解III-V族堆积物的效果低，在比1400℃高时，由于需要采用对应高温的炉内部件，因此装置成本变高。去除III-V族堆积物的时间只要配合之前的成膜处理时间进行调节即可。
接着，如图4所示，在炉102内形成AlN覆膜108(步骤S12)。如上所述，通过以含有H2的空气对MOCVD装置100的炉102内进行烘烤，能够一定程度地去除残留在炉102内的III-V族堆积物E，但无法完全去除，在炉102内留下稍微的III-V族堆积物E。包含Ga、In的III-V族堆积物E在800℃左右的温度下容易分解，排出Ga、In至炉内，但由于AIN直至1200℃左右的温度不分解，因此在AlN覆膜108的成膜工艺中，不会从III-V族堆积物排出Al。于是，对炉102内进行氢烘烤而尽量去除包含Ga、In的III-V族堆积物后，以AlN覆膜108覆盖附着在炉内表面或炉内部件的III-V族堆积物E，由此能够抑制Ga、In扩散至Si基板10。
在AlN覆膜108的形成工序中，与H2载气一起将Al原料的TMA(三甲基铝)以及N原料的NH3导入至炉102内。此时的炉内温度优选为1000～1400℃，尤其优选为1100～1200℃。在炉内温度比1000℃低时在炉内无法堆积优质的AlN，而在后述的AlN缓冲层20的形成时的温度下AlN覆膜108会分解，因此Al扩散至Si基板10中。另一方面，在炉内温度比1400℃高时，由于需要采用对应高温的炉内部件，因此装置成本变高。
AlN覆膜108的形成时间优选为1～30分钟。在AlN的形成时间比1分钟短时，覆盖III-V族堆积物E的效果低，在比30分钟长时，不仅生产率下降，炉内的AlN附着量也变多，在成膜时成为颗粒的原因。
在AlN覆膜108的形成工序中，优选间歇性地导入NH3，尤其优选将TMA与NH3的导入交替地重复多次。若同时流通TMA与NH3，则由于TMA与NH3的反应速度快，因此AlN覆膜108的厚度分布不均变大。但是，通过交替地流通TMA与NH3，能够以AlN覆膜108均匀地覆盖炉102内。TMA的供给时间及NH3的供给时间优选分别为0.5～10秒。若TMA的供给时间比0.5秒短，则Al不充分地遍布在炉内，AlN覆膜的厚度分布不均变大。另一方面，若TMA的供给时间比10秒长，则在生长表面产生Al液滴(熔滴)，成为颗粒的原因。若NH3的供给时间比0.5秒短，则Al液滴在生长表面上残留，成为颗粒的原因。即使将NH3的供给时间设为更长也不会特别有问题，但生产率恶化。
交替地重复TMA与NH3的导入时的重复次数优选为5～200次。在重复次数比5次少时，在炉内无法形成充分的AlN膜，发生Ga、In的分解。在重复次数比200次多时，炉内的AlN覆膜变过厚，由于被剥落，成为颗粒的原因。
在AlN覆膜108的形成工序中，优选为炉102内预先投入虚设Si基板D。尤其在不降低炉内温度而连续进行炉内清洗到炉内的AlN涂覆时，优选为开始炉内清洗前预先将虚设Si基板D设置在炉102内。当在炉102内不设置虚设Si基板D时，在炉102内的Si基板10的设置区域即基座101上也会形成AlN覆膜108。基座101上的AlN覆膜108使基座101的导热性恶化，Si基板10的温度(成膜温度)发生变化，由此成膜工序的再现性恶化。但是，在将虚设Si基板D设置在炉102内时，能够防止在基座101上形成AlN覆膜108的事态。
接着，准备Si基板10，以HF以及SC-1预先清洗后，投入炉102内(步骤S13)。此时的Si基板10的电阻率优选为1000Ωcm以上。
接着，在Si基板10上形成AlN缓冲层20(步骤S14A、步骤S14B)。在AlN缓冲层20的形成中，在400～1200℃的炉内导入Ar载气的同时也导入TMA与NH3，在Si基板10表面生长出第一AlN层21(步骤S14A)。第一AlN层21的生长温度优选为400～1000℃，尤其优选为400～800℃。其原因在于，在生长温度比400℃低时，AlN的晶体性恶化，影响之后的III族氮化物半导体材料的晶体性，在比1000℃高时，抑制III族元素扩散至Si基板10的效果小。若第一AlN层21的生长温度为800℃以下，则能够充分提高抑制III族元素扩散至Si基板10的效果。
图5是表示形成第一AlN层21时的NH3及TMA的供给时机的一例的时序图。
如图5所示，在开始形成第一AlN层21时，优选比NH3先供给TMA，优选从TMA的供给开始起经过一定时间后，开始NH3的供给，然后一起供给TMA及NH3。在先供给NH3时，Si基板10的表面与NH3反应而被氮化，无法生长出晶体性良好的AlN。尤其在Si基板10的面内温度分布不均匀时，Si基板10的表面变粗，之后形成的AlN的晶体性恶化。但是，通过比NH3先供给TMA，能够解决这种问题。
在比NH3先供给TMA时，优选以TMA分解的AI原子在Si基板10整个表面遍布1～10原子层的方式比NH3先供给TMA 3～30秒。其原因在于，在Al原子层比1原子层薄时，Si基板10与NH3反应而被氮化，导致AlN的晶体性的恶化。另一方面，在Al原子层比10原子层厚时，在Si基板10的表面上产生Al液滴，进行Si的合金化，在Al合金化的Si基板上AlN的晶体性恶化。
接着，在第一AlN层21上形成第二AlN层22(步骤S14B)。在第二AlN层22的形成中，使炉内温度升温。在升温时即使中断原料供给也没关系，但若考虑生产率，则优选一边供给原料一边升温。第二AlN层22的生长温度优选为900～1200℃。其原因在于，在生长温度比900℃低时，无法得到晶体性良好的AlN，并且当为通常的装置时，无法应对比1200℃高的温度下的晶体生长。
接着，在第二AlN层22上形成III族氮化物半导体层30(步骤Si5)。在III族氮化物半导体层30的形成中，首先停止TMA的供给，取而代之与NH3一起供给III族原料，从而生长出III族氮化物半导体层30。III族氮化物半导体层30的生长温度优选为900～1200℃。其原因在于，在生长温度比900℃低时，无法得到晶体性良好的III族氮化物半导体层。由此，完成在Si基板10上依次形成第一AlN层21、第二AlN层22以及III族氮化物半导体层30的III族氮化物半导体基板1。
在Si基板10上隔着AlN缓冲层20使III族氮化物半导体层30生长的工艺中，在为了得到良好的晶体性而使AlN缓冲层20从其生长初期在900℃以上的高温下生长时，Si基板10与Al原料或残留在炉内的Ga、In等反应，III族元素扩散至Si基板10中，Si基板10的表面电阻率下降。但是，最初在400～1000℃的低温下较薄地生长第一AlN层21后，在900～1200℃的高温下生长第二AlN层22时，能够制止Si基板与III族元素的反应。根据此，能够将与AlN缓冲层20相接的Si基板10的表面电阻率维持为500Ωcm以上。
上述的从AlN缓冲层20的形成到III族氮化物半导体层30的形成为止的一连串工序中的至少一部分优选在Ar气体气氛的炉102内实施。因此，例如，可以在开始形成AIN缓冲层20前，将Ar载气导入至炉102内后开始升温，并且也可以在Ar气体气氛的炉102内进行III族氮化物半导体层30的形成。通过将载气设为Ar，比H2载气在生长过程中炉内的III族堆积物难以分解，并且与N2气体不同地，也不会氮化Si基板10的表面。由此，成膜的III族氮化物半导体层30的晶体性变良好，还能够抑制III族元素扩散至Si基板10中。
如以上说明，在基于本实施方式的III族氮化物半导体基板1的制造方法中，在开始使III族氮化物半导体生长在Si基板10上的工艺前，进行炉内的烘烤，一定程度地去除残留在炉内的包含Ga、In的III族堆积物，然后通过在炉内表面及炉内部件上形成难以热分解的AlN覆膜，由此能够抑制由Ga、In引起的Si基板的污染。
图6是用于说明基于本发明的第2实施方式的III族氮化物半导体基板的制造方法的图，尤其是表示在形成第一AlN层时NH3及TMA的供给时机的一例的时序图。
如图6所示，基于本实施方式的III族氮化物半导体基板1的制造方法的特征在于具有如下步骤：在开始形成AlN缓冲层20(第一AlN层21)时，不供给NH3而供给TMA的步骤S21；暂时停止TMA的供给并开始NH3的供给的步骤S22；及重新开始TMA的供给并供给TMA及NH3两者的步骤S23。
如图5所示，在不中断TMA的供给而开始NH3的供给时，TMA的供给变得过量，Si基板10表面残留Al。残留的Al在AlN缓冲层20的形成中扩散至Si基板10中。但是，在NH3的供给开始后将TMA的供给停止一定时间时，由于表面上残留的Al氮化，因此能够抑制Al扩散至Si基板10中。
供给NH3的时间优选为1～180秒，尤其优选为3～60秒。在比1秒短时，不充分产生Al的氮化，剩下的Al扩散至Si基板中。关于仅供给NH3的时间，即使设为比180秒长也不会特别有问题，但生产率恶化。然后，与NH3一起供给TMA，使AlN生长直至规定的厚度。
直至开始与NH3一起供给TMA为止的温度优选为400～1200℃，尤其优选为400～800℃。在生长温度比400℃低时无法得到晶体性良好的AlN，在比1200℃高时，在仅流通TMA的步骤中Al容易扩散至Si基板中。
如以上说明，在NH3的供给开始后将TMA的供给停止一定时间，由此能够抑制由Al原料过量引起的Al扩散至Si基板中。
图7是表示利用基于本发明的第3实施方式的III族氮化物半导体基板的制造方法制造的III族氮化物半导体基板的结构的图，图7(a)是概略侧视剖视图，图7(b)是沿图7(a)的X-X线剖切的平面剖视图。
如图7(a)及图7(b)所示，该III族氮化物半导体基板2的特征在于，不仅在Si基板10上依次层叠有AlN缓冲层20及III族氮化物半导体层30，而且在Si基板10与AlN缓冲层20之间设置有掩模图案50。其他结构与基于第1实施方式的III族氮化物半导体基板1相同。
掩模图案50优选由多晶或非晶的SiO2或SiNX构成。并且如图7(b)所示，基于本实施方式的掩模图案50在俯视观察时形成为条状。但是，掩模图案50的形状只要Si基板10表面分散暴露则并无特别限制，可以为格子形状或六角形状等。在将掩模图案50设为条纹图案时，线宽及间隔宽优选为0.1～2μm。
基于掩模图案50的覆盖面积相对于Si基板10的暴露面积的比例优选为0.5～10。在该覆盖率比0.5小时，Si基板暴露的部分多，抑制III族元素扩散至Si基板10中的效果低。另一方面，在覆盖面积的比例比10大时，Si基板暴露的部分小，从该部分生长的GaN无法充分地向横向生长，难以实现表面的平坦化。
图8是用于说明基于第3实施方式的III族氮化物半导体基板的制造方法的流程图。
如图8所示，在III族氮化物半导体基板2的制造中，依次实施首先清洗MOCVD装置的炉内的工序(步骤S11)以及在炉内形成AlN覆膜的工序(步骤S12)。但是，在本实施方式中，这些工序不是必须的，例如也可以省略AlN覆膜的形成工序。
接着，准备Si基板10，在Si基板10上形成掩模图案50(步骤S31)。能够如下形成掩模图案50：使用热扩散炉等，在Si基板10的整个主表面上形成SiO2膜后，通过光刻蚀及干式蚀刻，将SiO2膜图案化为条状。
然后，在预先以SC-1清洗形成有掩模图案50的Si基板10后，投入MOCVD炉内(步骤S13)，依次形成AlN缓冲层20及III族氮化物半导体层30(步骤S14A、步骤S14B、步骤S15)。通过以上步骤，完成图7所示的III族氮化物半导体基板2。
在本实施方式中，AlN缓冲层20的厚度优选为10～300nm。在AlN的厚度比10nm薄时，在其上生长III族氮化物半导体层30时，由于在掩模图案50上生长较大的晶体核，因此难以实现III族氮化物半导体层30的平坦化。另一方面，在比300nm厚时，在III族氮化物半导体层30的表面容易产生裂缝。
如以上的说明，在基于本实施方式的III族氮化物半导体基板2的制造方法中，由于在以掩模图案50覆盖Si基板10后形成AlN缓冲层20，因此能够抑制III族元素扩散至Si基板10中。因此，能够抑制由III族元素扩散引起的Si基板10的表面的电阻率下降，并且能够将Si基板10的表面电阻率维持为500Ωcm以上。
以上，对本发明的优选的实施方式进行了说明，但本发明不限定于上述实施方式，在不脱离本发明的主旨的范围内能够进行各种变更，当然这些也包括在本发明的范围内。
例如，能够适当组合上述基于第1～第3实施方式的III族氮化物半导体基板的制造方法。因此，例如，可以组合在形成AlN缓冲层20时暂时停止Al原料的供给并开始N原料的供给的第2实施方式与在Si基板10上隔着掩模图案50形成AlN缓冲层20的第3实施方式。并且，在第2及第3实施方式中，第1实施方式的特征即以AlN覆膜覆盖炉内不是必须，也可以省略AlN覆膜的形成工序。
并且，在上述基于第1～第3实施方式的III族氮化物半导体基板的制造方法中，在形成AlN缓冲层20时以低温形成第一AlN层21后，以高温形成第二AlN层22，但也可以一开始就以高温形成第二AlN层22，省略第一AlN层21。
并且，在上述实施方式中，MOCVD装置的具体结构并无特别限定。进一步地，III族氮化物半导体的成膜方法不限定于MOCVD，可以采用HVPE(Hydride Vapor Phase Epitaxy：氢化物气相生长法)、MBE(Molecular Beam Epitaxy：分子束晶体生长法)等其他成膜方法，在这些成膜方法中，同样地能够抑制杂质扩散至Si基板中。
[实施例]
<实施例1>
预先在MOCVD炉内设置虚设Si基板，在1200℃的H2气氛下进行30分钟的炉内烘烤，实施炉内的清洗后，导入NH3以1100℃处理5分钟，再导入TMA处理10分钟，在炉内形成了AlN覆膜。然后，使炉内降温，取出了虚设Si基板。
接着，准备电阻率1000Ωcm、表面定向(111)的Si基板，用HF及SC-1清洗后，投入炉内。接着将炉内温度升温至1000℃后，在炉内导入Ar载气的同时也导入TMA及NH3，在Si基板的上表面生长出第一AlN层10nm。此时，先进行TMA的供给10秒后，不停止TMA的供给而开始NH3的供给，由此一起供给了TMA与NH3。接着，一边持续供给TMA及NH3，一边将炉内温度升温至1100℃，使第二AlN层生长90nm。
接着，停止TMA的供给，一边持续供给NH3，一边将炉内温度降温至1050℃后，供给作为Ga源的TMG(三甲基镓)，在第二AlN层的上表面生长出1μm的GaN层。如此，得到了在Si基板上依次层叠第一AlN层、第二AlN层及GaN层而成的实施例1的III族氮化物半导体基板。
<实施例2>
在炉内形成AlN覆膜时，使用交替地供给TMA及NH3的方法，除此之外，以与实施例1相同的条件制造了III族氮化物半导体基板。详细而言，导入Ar载气的同时导入TMA至1200℃的炉内3秒，重复进行50次导入Ar载气的同时导入NH3 6秒的工序，从而形成了AlN覆膜。然后，通过在Si基板上依次形成第一AlN层、第二AlN层及GaN层，得到了实施例2的III族氮化物半导体基板。
<实施例3>
在生长AlN缓冲层时，先导入TMA，暂时停止TMA的导入，只导入NH3后，供给了TMA与NH3两者，除此之外，以与实施例2相同的条件制造了III族氮化物半导体基板。详细而言，先向升温至1000℃的炉内供给TMA 10秒，暂时停止TMA的供给，只供给NH3 20秒后，重新开始TMA的供给，一起供给了TMA与NH3。如此得到了实施例3的III族氮化物半导体基板。
<实施例4>
在形成AlN缓冲层时，在600℃的低温下生长第一AlN层后，在1100℃的高温下生长第二AlN层，除此之外，以与实施例3相同的条件制造了III族氮化物半导体基板。详细而言，导入Ar载气的同时导入TMA及NH3至600℃的炉内，在Si基板的上表面生长出10nm的第一AlN层。此时，先导入TMA，暂时停止TMA的导入，只导入NH3后，供给了TMA与NH3两者。然后，一边持续供给TMA与NH3，一边将炉内温度升温至1100℃，在第一AlN层的上表面生长出90nm的第二AlN层。
<实施例5>
在Si基板上形成由SiO2构成的条状掩模图案后，依次层叠了AlN缓冲层及GaN层，除此之外，以与实施例2相同的条件制造了III族氮化物半导体基板。详细而言，在以厚度100nm的SiO2多晶膜覆盖Si基板的整个表面后，图案化为线宽及间隔宽均为1μm的条状而使Si基板表面的一部分暴露。然后，通过在形成有掩模图案的Si基板上依次形成第一AlN层、第二AlN层及GaN层，得到了实施例5的III族氮化物半导体基板。
<比较例1>
除了在炉内未形成A1N覆膜之外，以与实施例1相同的条件制造了比较例1的III族氮化物半导体基板。由于在炉内不形成AlN覆膜，因此也没有使用虚设Si基板。
评价了通过以上的工艺制造的实施例1～5及比较例1的III族氮化物半导体基板的Si基板表面的Ga浓度、Al浓度及载子浓度。Si基板表面的Ga及Al的浓度根据SIMS(Secondary Ion Mass Spectrometry：二次离子质谱法)而进行评价。并且，载子浓度是Ga浓度与Al浓度的合计。
图9是汇总实施例1～5及比较例1的III族氮化物半导体基板的评价结果的表，尤其是以比较例1的结果为基准的相对值。
如图9所示，在形成AlN覆膜的炉内制造的实施例1的III族氮化物半导体基板中的Si基板表面的Al浓度为100、Ga浓度为10、载子浓度为55。并且，在形成AlN覆膜时，交替地供给Al原料及N原料的实施例2中的Al浓度为100、Ga浓度为1、载子浓度为51，比起实施例1，Ga浓度成为良好的结果。
并且，在形成AlN缓冲层时，暂时停止TMA的导入只导入了NH3的实施例3中的Al浓度为10、Ga浓度为1、载子浓度为6，比起实施例2，Al浓度成为良好的结果。
在600℃的低温下生长第一AlN层的实施例4中，Al浓度为1、Ga浓度为1、载子浓度为1，比起实施例3，Al浓度成为更加良好的结果。而且，在Si基板上形成掩模图案的实施例5中，Al浓度为1、Ga浓度为1、载子浓度为1，与实施例4相同地成为良好的结果。
附图标记说明
1、2-III族氮化物半导体基板，10-Si基板，20-AlN缓冲层，21-第一AlN层，22-第二AlN层，30-III族氮化物半导体层，50-掩模图案，100-MOCVD装置，101-基座，102-炉(腔室)，103-加热器，104-旋转轴，105-气体入口，106-气体出口，108-AlN覆膜，D-虚设Si基板，E-III-V族堆积物，W-晶片。

Claims (22)

1.一种III族氮化物半导体基板的制造方法，其特征在于具备：
在炉内形成AlN覆膜的工序；
将Si基板投入至被所述AlN覆膜覆盖的所述炉内，并且在所述Si基板上形成AlN缓冲层的工序；以及
在所述AlN缓冲层上形成III族氮化物半导体层的工序，
所述AlN覆膜的形成温度是1100～1200℃。
2.根据权利要求1所述的III族氮化物半导体基板的制造方法，其中，
所述AlN覆膜覆盖附着在炉内表面或炉内部件的堆积物。
3.根据权利要求1所述的III族氮化物半导体基板的制造方法，其中，
所述AlN覆膜的形成时间是1～30分钟。
4.根据权利要求1所述的III族氮化物半导体基板的制造方法，其中，
在形成所述AlN覆膜的工序中，交替并重复地将Al原料与N原料导入至所述炉内。
5.根据权利要求4所述的III族氮化物半导体基板的制造方法，其中，
每1次分别导入所述Al原料与所述N原料时的时间是0.5～10秒。
6.根据权利要求4所述的III族氮化物半导体基板的制造方法，其中，
所述重复次数是5～200次。
7.根据权利要求1所述的III族氮化物半导体基板的制造方法，还具备：
在形成所述AlN覆膜前，以含氢空气清洗所述炉内的工序。
8.根据权利要求1所述的III族氮化物半导体基板的制造方法，还具备：
在形成所述AlN覆膜前，将虚设Si基板投入至所述炉内的工序；以及
在将所述Si基板投入至所述炉内前，从所述炉内取出所述虚设Si基板的工序。
9.根据权利要求1所述的III族氮化物半导体基板的制造方法，其中，
所述III族氮化物半导体层包含GaN层。
10.根据权利要求1所述的III族氮化物半导体基板的制造方法，其中，
所述AlN缓冲层的生长温度是400～1200℃。
11.根据权利要求1所述的III族氮化物半导体基板的制造方法，其中，
形成所述AlN缓冲层的工序包括：
使第一AlN层在400～800℃的生长温度下生长的工序；以及
使第二AlN层在900～1200℃的生长温度下生长在所述第一AlN层上的工序。
12.根据权利要求1所述的III族氮化物半导体基板的制造方法，其中，
在形成所述AlN缓冲层的工序中，
在将Al原料与N原料导入至所述炉内时，比所述N原料先导入所述Al原料。
13.根据权利要求1所述的III族氮化物半导体基板的制造方法，其中，
在开始形成所述AlN缓冲层前使所述炉内升温的工序、形成所述AlN缓冲层的工序以及形成所述III族氮化物半导体层的工序的至少一个中，所述炉内的气氛气体是Ar气体。
14.根据权利要求1所述的III族氮化物半导体基板的制造方法，其中，
在形成所述AlN缓冲层的工序中，
在将Al原料与N原料导入至所述炉内时，
不供给所述N原料而供给所述Al原料，
暂时停止所述Al原料的供给并开始所述N原料的供给，
重新开始所述Al原料的供给而供给所述Al原料与所述N原料两者。
15.根据权利要求14所述的III族氮化物半导体基板的制造方法，其中，
暂时停止所述Al原料的供给并供给所述N原料的时间是1～180秒。
16.根据权利要求1所述的III族氮化物半导体基板的制造方法，还具备：
在形成所述AlN缓冲层前，以使所述Si基板表面的一部分暴露的方式在所述Si基板上形成掩模图案的工序，
所述AlN缓冲层形成于形成有所述掩模图案的所述Si基板上。
17.根据权利要求16所述的III族氮化物半导体基板的制造方法，其中，
基于所述掩模图案的覆盖面积相对于所述Si基板的暴露面积的比例是0.5～10。
18.根据权利要求16所述的III族氮化物半导体基板的制造方法，其中，
所述掩模图案是条纹图案且所述条纹图案的线宽是0.1～2μm。
19.根据权利要求16所述的III族氮化物半导体基板的制造方法，其中，
所述掩模图案由多晶或非晶构成。
20.根据权利要求16所述的III族氮化物半导体基板的制造方法，其中，
所述掩模图案由SiO2或氮化硅构成。
21.根据权利要求16所述的III族氮化物半导体基板的制造方法，其中，
所述掩模图案的厚度是5～300nm。
22.根据权利要求16所述的III族氮化物半导体基板的制造方法，其中，
所述AlN缓冲层的厚度是10～300nm。
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