KR102509375B1 - 서브마이크로미터 y-축 정렬을 갖는 복수의 선형 어레이를 제조하는 방법 - Google Patents

서브마이크로미터 y-축 정렬을 갖는 복수의 선형 어레이를 제조하는 방법 Download PDF

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Abstract

제1 표면 및 제1 표면 반대편의 제2 표면을 갖는 규소 웨이퍼로부터 복수의 선형 어레이들을 조립하는 방법으로서, 제1 표면은 제1 방향에 대해 평행하게 각각 배열된, 적어도 센서/방출기 요소들의 제1 선형 어레이 및 센서/방출기 요소들의 제2 선형 어레이와, 센서/방출기 요소들의 제1 선형 어레이와 센서/방출기 요소들의 제2 선형 어레이 사이에 위치된 희생 부분을 갖는 방법이다.

Description

서브마이크로미터 Y-축 정렬을 갖는 복수의 선형 어레이를 제조하는 방법{METHOD OF FABRICATING A PLURALITY OF LINEAR ARRAYS WITH SUBMICRON Y-AXIS ALIGNMENT}
현재 개시되는 실시예는 센서/방출기(emitter) 어레이를 형성하는 방법에 관한 것이고, 보다 구체적으로는 복수의 서브-어레이를 포함하는 선형 센서/방출기 어레이를 형성하는 방법에 관한 것이며, 보다 더 구체적으로 복수의 서브-어레이, 예컨대 포토사이트(photosite)들 또는 광 방출 요소들의 복수의 어레이 사이의 서브마이크로미터 y-축 정렬을 갖는 선형 센서/방출기 어레이를 형성하는 방법에 관한 것이다.
복수의 선형으로 정렬된 포토다이오드(photodiode) 또는 포토사이트를 포함하는 센서 어레이가 당업계에 잘 알려져 있다. 예를 들어, 일반적으로 전폭 센서 어레이(full width sensor array)로 지칭되는 선형 센서 어레이는 스캔될 기판(substrate)의 폭과 동일하거나 그보다 큰 길이를 갖는 포토센서(photosensor)들/포토다이오드들/포토사이트들의 어레이 또는 복수의 어레이를 포함한다. 그러나, 그러한 어레이를 제조하기 위한 기존 장비로 인해, 어레이는 각각의 센서 어레이가 고정된 수의 열(row)의 포토센서들, 예컨대 네 개(4개) 열을 포함한다는 점에서 제한을 갖는다.
본 명세서에서 제1 및 제2 어레이로도 지칭되는 상부 및 하부 어레이가 장축(Y 축)을 따라 서로 "완벽하게" 정렬되도록, 서로 평행한, 다중-열 저해상도 이미지 센서 어레이, 예컨대 600 도트/인치(dpi)를 갖는 2개 이상의 어레이를 가지면 많은 이점이 있다. 장축 또는 Y 축이 또한 공정 방향 축으로 지칭될 수 있다는 것이 인식되어야 한다. 그러나, 그러한 정밀 정렬된 어레이를 생성하는 재현 가능한 방법은 지금까지는 달성하기 힘든 상태로 남아 있다. 별개의 칩의 2개의 열을 서로에 대해 서브마이크로미터, 즉 나노미터, 정확도로 기계적으로 정렬시키는 능력은 현재 공지된 수단 및 방법에 의해서는 달성 불가능하다.
유사하게, 서브마이크로미터 정렬 정확도를 갖는 광 방출 요소의 어레이가 또한 공지된 정렬 및 조립 기술을 이용하여 형성하기가, 불가능하지는 않을지라도, 어려웠다.
본 개시는 표준 단일 어레이 조립체에 비해 몇몇 이점을 야기하는 상부 및 하부 센서/방출기 어레이들 사이의 거의 완벽한 정렬을 갖는 이중 선형 센서/방출기 어레이를 형성하는 방법의 실시예를 제시한다. "상부" 및 "하부"와 같은 용어들은 구조물들의 서로에 대한 공간적 위치들을 언급하는 데 사용되는 상대적 용어들이라는 것이 인식되어야 한다. 또한, 본 개시는 2개 초과의 그룹화된 센서/방출기 어레이들 사이의 거의 완벽한 정렬을 갖는 센서/방출기 어레이들을 형성하는 방법의 실시예를 제시한다.
현재 개시되는 실시예는 웨이퍼 제조 공정, 예를 들어 CMOS 웨이퍼 제조 - 이 제조는 서브마이크로미터 정확도를 제공함 - 의 정확도에 의존함으로써 공지된 서브-어레이 요소 및 공지된 제조 장비를 사용하여 그러한 정렬 정확도를 달성한다. 본 개시는 저해상도 감광성 칩 및 표준 센서 어레이 제조 장비의 표준 규소 웨이퍼가 하부 어레이에 대한 상부 어레이의 거의 완벽한, 즉 서브-마이크로미터, 정렬을 갖는, 또는 상부 및 하부 어레이들보다 더 많이 갖는 센서 칩들의 선형 어레이와 유사하게 센서 칩들의 이중 선형 어레이를 제조하는 데 사용되게 하는 공정을 설명한다. 표준 디바이스 웨이퍼가 3개 이상의 표준 칩 폭, 즉 3개 이상의 열인 단일 다중-열 칩을 생성하도록 커팅된다. 리세스 컷(recess cut)이 "희생 영역"으로 지칭되는 부분 아래에, 다중-열 칩의 중심의 하측에 형성된다. 이어서 칩이 실장 기판, 예컨대 회로 보드 상의 전기 접속부들의 제1 열에 인접하게 위치되고, 하부 리세스가 회로 보드 상의 전기 접속부들의 제2 열 양쪽에 걸치도록 전술한 다중-열 칩을 사용하여 실장 기판 상에 어레이가 빌드된다. 실장 기판에 대한 다중-열 칩의 본딩의 완료시에, 즉 어레이의 형성의 완료시에, 중심 또는 희생 영역은 제거되어, 아래의 전기 접속부들의 제2 열을 노출시켜서, 상부 어레이가 하부 어레이와 거의 완벽하게 정렬된 센서들의 2개의 평행 어레이들을 생성한다. 아래의 개시 내용이 주로 센서 어레이에 초점을 맞추지만, 현재 개시되는 공정은 또한 발광 다이오드(LED) 어레이 등과 같은 다른 유형의 어레이에 이용될 수 있다는 것이 인식되어야 한다. 더욱이, 본 개시 내용이 주로 이중 어레이 배열에 초점을 맞추지만, 2개 초과의 정렬된 어레이가 또한 형성될 수 있다는 것이 인식되어야 한다.
본 명세서에 예시된 태양에 따르면, 제1 표면 및 제1 표면 반대편의 제2 표면을 갖는 규소 웨이퍼로부터 이중 선형 센서 어레이를 조립하는 방법으로서, 제1 표면은 제1 방향에 대해 평행하게 각각 배열된, 적어도 센서 요소들의 제1 선형 어레이 및 센서 요소들의 제2 선형 어레이와, 센서 요소들의 제1 선형 어레이와 센서 요소들의 제2 선형 어레이 사이에 위치된 희생 부분을 갖는, 방법이 제공된다. 방법은 다음의 단계를 포함한다: 희생 부분 반대편에 위치되고 제1 방향에 대해 평행한, 제2 표면 내의 제1 공동(cavity)을 형성하는 단계; 규소 웨이퍼 내의 적어도 제1 관통 컷(through cut), 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계 - 제1 및 제2 관통 컷들은 제1 방향에 평행하고, 제3 및 제4 관통 컷들은 제1 방향에 수직이고, 제1 관통 컷은 희생 부분 반대편에 센서 요소들의 제1 선형 어레이에 인접하게 배열되고, 제2 관통 컷은 희생 부분 반대편에 센서 요소들의 제2 선형 어레이에 인접하게 배열되고, 제3 및 제4 관통 컷들은 제1, 제2, 제3 및 제4 관통 컷들에 의해 한정된 다중-열 센서 칩의 제1 단부 및 제2 단부를 각각 형성함 -; 규소 웨이퍼의 제2 표면에 의해 형성된 다중-열 센서 칩의 적어도 일부분을 실장 기판에 본딩하는 단계; 및 희생 부분을 제거하는 단계.
본 명세서에 예시된 다른 태양에 따르면, 제1 표면 및 제1 표면 반대편의 제2 표면을 갖는 규소 웨이퍼로부터 이중 선형 광 방출 어레이를 조립하는 방법으로서, 제1 표면은 제1 방향에 대해 평행하게 각각 배열된, 적어도 광 방출 요소들의 제1 선형 어레이 및 광 방출 요소들의 제2 선형 어레이와, 광 방출 요소들의 제1 선형 어레이와 광 방출 요소들의 제2 선형 어레이 사이에 위치된 희생 부분을 갖는, 방법이 제공된다. 방법은 다음의 단계를 포함한다: 희생 부분 반대편에 위치되고 제1 방향에 대해 평행한, 제2 표면 내의 제1 공동을 형성하는 단계; 규소 웨이퍼 내의 적어도 제1 관통 컷, 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계 - 제1 및 제2 관통 컷들은 제1 방향에 평행하고, 제3 및 제4 관통 컷들은 제1 방향에 수직이고, 제1 관통 컷은 희생 부분 반대편에 광 방출 요소들의 제1 선형 어레이에 인접하게 배열되고, 제2 관통 컷은 희생 부분 반대편에 광 방출 요소들의 제2 선형 어레이에 인접하게 배열되고, 제3 및 제4 관통 컷들은 제1, 제2, 제3 및 제4 관통 컷들에 의해 한정된 다중-열 광 방출 칩의 제1 단부 및 제2 단부를 각각 형성함 -; 규소 웨이퍼의 제2 표면에 의해 형성된 다중-열 광 방출 칩의 적어도 일부분을 실장 기판에 본딩하는 단계; 및 희생 부분을 제거하는 단계.
본 명세서에 예시된 다른 태양에 따르면, 제1 표면 및 제1 표면 반대편의 제2 표면을 갖는 규소 웨이퍼로부터 적어도 3개의 선형 센서 어레이들을 조립하는 방법으로서, 제1 표면은 제1 방향에 대해 평행하게 각각 배열된, 적어도 센서 요소들의 제1 선형 어레이, 센서 요소들의 제2 선형 어레이, 및 센서 요소들의 제3 선형 어레이, 센서 요소들의 제1 선형 어레이와 센서 요소들의 제2 선형 어레이 사이에 위치된 제1 희생 부분, 및 센서 요소들의 제2 선형 어레이와 센서 요소들의 제3 선형 어레이 사이에 위치된 제2 희생 부분을 갖는, 방법이 제공된다. 방법은 다음의 단계를 포함한다: 제1 희생 부분 반대편에 위치되고 제1 방향에 대해 평행한, 제2 표면 내의 제1 공동을 형성하는 단계; 제2 희생 부분 반대편에 위치되고 제1 방향에 대해 평행한, 제2 표면 내의 제2 공동을 형성하는 단계; 대체로 제2 공동 반대편에 위치되고 제1 방향에 대해 평행한, 제1 표면 내의 적어도 제3 스트리트 부분 관통 컷(street partial through cut) 및 제4 스트리트 부분 관통 컷을 형성하는 단계 - 제3 스트리트 부분 관통 컷은 센서 요소들의 제2 선형 어레이와 제2 희생 부분 사이에 배열되고, 제4 스트리트 부분 관통 컷은 센서 요소들의 제3 선형 어레이와 제2 희생 부분 사이에 배열됨 -; 규소 웨이퍼 내의 적어도 제1 관통 컷, 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계 - 제1 및 제2 관통 컷들은 제1 방향에 평행하고, 제3 및 제4 관통 컷들은 제1 방향에 수직이고, 제1 관통 컷은 제1 희생 부분 반대편에 센서 요소들의 제1 선형 어레이에 인접하게 배열되고, 제2 관통 컷은 제2 희생 부분 반대편에 센서 요소들의 제3 선형 어레이에 인접하게 배열되고, 제3 및 제4 관통 컷들은 제1, 제2, 제3 및 제4 관통 컷들에 의해 한정된 다중-열 센서 칩의 제1 단부 및 제2 단부를 각각 형성함 -; 규소 웨이퍼의 제2 표면에 의해 형성된 다중-열 센서 칩의 적어도 일부분을 실장 기판에 본딩하는 단계; 및 제1 희생 부분 및 제2 희생 부분을 제거하는 단계.
하나 이상의 실시예의 다른 목적, 특징 및 이점이 하기의 상세한 설명과 첨부 도면 및 청구범위로부터 손쉽게 인식 가능할 것이다.
도 1은 현재 개시되는 센서 어레이를 제조하는 방법의 실시예를 사용함으로써 형성된 이중 선형 센서 어레이의 평면도.
도 2는 그 상에 제조된 복수의 다중-열 센서 칩을 포함하는 규소 웨이퍼의 평면도.
도 3은 도 2에 도시된 규소 웨이퍼로부터의 분리 후의 다중-열 센서 칩의 사시도.
도 4는 도 2에 도시된 규소 웨이퍼로부터의 분리 후의 다중-열 센서 칩의 사시도.
도 5는 도 2에 도시된 규소 웨이퍼로부터의 분리 전의 다중-열 센서 칩을 포함하는 규소 웨이퍼의 일부분의 사시도이며, 이때 명료함을 위해 포토센서 요소 및 전기 접속부가 제거되었고, 규소 웨이퍼의 하부 표면 내의 공동 컷과, 부분 관통 컷 및 완전 관통 컷 둘 모두인, 규소 웨이퍼의 상부 표면 내의 다양한 스트리트 컷과 컬럼 컷(column cut)의 상대적 배열을 추가로 도시함.
도 6은 실장 기판 상에 위치된 단일 다중-열 센서 칩을 갖는, 현재 개시되는 센서 어레이를 제조하는 방법의 실시예를 사용함으로써 형성된 이중 선형 센서 어레이의 평면도.
도 7은 실장 기판 상에 위치된 복수의 다중-열 센서 칩을 갖는, 현재 개시되는 센서 어레이를 제조하는 방법의 실시예를 사용함으로써 형성된 이중 선형 센서 어레이의 평면도.
도 8은 현재 개시되는 센서 칩 어레이를 제조하는 방법의 실시예에 따른, 다중-열 센서 칩의 희생 부분의 제거를 위해 정렬된 다이싱 쏘우(dicing saw)의 측면도.
도 9는 현재 개시되는 센서 칩 어레이를 제조하는 방법의 실시예에 따른, 다중-열 센서 칩으로부터의 희생 부분의 제거 후의 서브마이크로미터 Y-축 정렬을 갖는 이중 선형 어레이의 사시도.
도 10은 현재 개시되는 센서 칩 어레이를 제조하는 방법의 실시예에 따른, 다중-열 센서 칩으로부터의 희생 부분의 제거 후의 서브마이크로미터 Y-축 정렬을 갖는 이중 선형 어레이의 평면도.
도 11은 현재 개시되는 센서 칩 어레이를 제조하는 방법의 실시예에 따른, 다중-열 센서 칩으로부터의 희생 부분의 제거 및 실장 기판과 센서 어레이 사이의 몇몇 와이어의 부착 후의 서브마이크로미터 Y-축 정렬을 갖는 이중 선형 어레이의 평면도.
도 12는 현재 개시되는 센서 칩 어레이를 제조하는 방법의 실시예에 따른, 다중-열 센서 칩으로부터의 희생 부분의 제거 및 실장 기판과 센서 어레이 사이의 몇몇 와이어의 부착 후의 서브마이크로미터 Y-축 정렬을 갖는 이중 선형 어레이의 사시도.
도 13은 현재 개시되는 광 방출기 어레이를 제조하는 방법의 실시예를 사용함으로써 형성된 이중 선형 광 방출기 어레이의 평면도.
도 14는 그 상에 제조된 복수의 다중-열 광 방출 칩을 포함하는 규소 웨이퍼의 평면도.
도 15는 도 14에 도시된 규소 웨이퍼로부터의 분리 후의 다중-열 광 방출 칩의 사시도.
도 16은 도 14에 도시된 규소 웨이퍼로부터의 분리 후의 다중-열 광 방출 칩의 사시도.
도 17은 도 14에 도시된 규소 웨이퍼로부터의 분리 전의 다중-열 광 방출 칩을 포함하는 규소 웨이퍼의 일부분의 사시도이며, 이때 명료함을 위해 광 방출 요소 및 전기 접속부가 제거되었고, 규소 웨이퍼의 하부 표면 내의 공동 컷과, 부분 관통 컷 및 완전 관통 컷 둘 모두인, 규소 웨이퍼의 상부 표면 내의 다양한 스트리트 컷과 컬럼 컷의 상대적 배열을 추가로 도시함.
도 18은 실장 기판 상에 위치된 단일 다중-열 광 방출 칩을 갖는, 현재 개시되는 광 방출기 어레이를 제조하는 방법의 실시예를 사용함으로써 형성된 이중 선형 광 방출기 어레이의 평면도.
도 19는 실장 기판 상에 위치된 복수의 다중-열 광 방출 칩을 갖는, 현재 개시되는 광 방출기 어레이를 제조하는 방법의 실시예를 사용함으로써 형성된 이중 선형 광 방출기 어레이의 평면도.
도 20은 현재 개시되는 광 방출기 칩 어레이를 제조하는 방법의 실시예에 따른, 다중-열 광 방출기 칩으로부터의 희생 부분의 제거 후의 서브마이크로미터 Y-축 정렬을 갖는 이중 선형 어레이의 사시도.
도 21은 선형 어레이들 사이에 배열된 2개의 희생 부분의 제거 전의 센서의 3개의 선형 어레이를 갖는 다중-열 센서 칩의 단면도.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어는 이들 실시예가 속하는 분야의 통상의 기술자에게 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 바와 같이, "공정 방향"은 프린터, 복사기, 스캐너 등을 통한 매체 이송의 방향을 의미하도록 의도되는 반면, "공정 횡단 방향"은 프린터, 복사기, 스캐너 등을 통한 매체 이송의 방향에 수직인 것, 또는 다른 표현으로는 공정 방향에 수직인 것을 의미하도록 의도된다. 본 명세서에서 사용되는 바와 같이, "상부" 및 "하부" 센서 어레이는 공정 방향으로 오프셋된 2개의 어레이를 지칭한다는 것이 인식되어야 한다. 예를 들어, 상부 센서 어레이는 공정 방향으로 이동하는 매체를 스캔하는, 공정 방향에 대해, 첫 번째 센서 어레이인 반면, 하부 센서 어레이는 공정 방향으로 이동하는 매체를 스캔하는, 공정 방향에 대해, 두 번째 센서 어레이이다. 본 명세서에서 사용되는 바와 같이, "정밀 정렬" 및 "서브마이크로미터 정렬"은 1 마이크로미터 이하 이내의 정렬을 의미하도록 의도된다. 예를 들어, 전술한 용어들은 포토사이트 중심선들이 +/- 0.9 마이크로미터(μm) 이내로 정렬되는 것을 의미하는 것으로 해석될 수 있지만, 이 용어들은 그 정확도로 제한되지 않는다. 더욱이, 본 명세서에서 기술되는 정밀/서브마이크로미터 정렬은 센서 어레이를 실장 기판에 고정시키는 데 사용되는 본딩 재료, 예컨대 접착제의 유리 전이 온도(Tg) 아래의 온도에서 유지되는 것으로 여겨진다는 것이 인식되어야 한다. 또한, 동등한 양의 본딩 재료가 각각의 센서 어레이에 대해 사용된다면, 실장 기판에 본딩된 각각의 센서 어레이에 대해 동등한 이동이 발생해야 하는 것으로 여겨진다.
또한, 본 명세서에서 사용되는 바와 같이, 본 명세서에서 사용되는 바와 같은 "프린터", "프린터 시스템", "인쇄 시스템", "프린터 디바이스" 및 "인쇄 디바이스"는 임의의 목적을 위해 프린트 출력 기능을 수행하는 디지털 복사기, 서적 제조기, 팩시밀리기, 다기능 기계 등과 같은 임의의 장치를 포함하는 반면, 본 명세서에서 사용되는 바와 같은 "다기능 디바이스(multi-function device)" 및 "MFD"는 프린터, 복사기, 팩스기 및/또는 스캐너를 포함하지만 이로 제한되지 않는 복수의 상이한 이미징 디바이스들을 포함하고, 추가로 유선 접속 또는 무선 접속을 통해 근거리 네트워크, 광역 네트워크, 이더넷 기반 네트워크 또는 인터넷에 대한 접속을 제공할 수 있는 디바이스를 의미하도록 의도된다. MFD는 추가로 하나의 유닛에서 몇 가지 기능을 조합한 임의의 하드웨어를 지칭할 수 있다. 예를 들어, MFD는 독립형 프린터, 하나 이상의 개인용 컴퓨터, 독립형 스캐너, 모바일 폰, MP3 플레이어, 오디오 전자장치, 비디오 전자장치, GPS 시스템, 텔레비전, 레코딩 및/또는 재생 매체, 또는 임의의 다른 유형의 소비자 또는 비-소비자 아날로그 및/또는 디지털 전자장치를 포함할 수 있지만 이로 제한되지 않는다. 또한, 본 명세서에서 사용되는 바와 같이, "시트(sheet)", "종이 시트" 및 "종이"는, 예를 들어, 정보 또는 마킹이 그 상에서 시각화되고/되거나 재현될 수 있는 웨브(web)의 형태의 종이, 슬라이드, 양피지, 필름, 천, 플라스틱, 사진 현상지, 또는 다른 코팅된 또는 비-코팅된 기재 매체를 지칭한다.
본 명세서에서 사용되는 바와 같이 "포토센서", "포토사이트", 및 "포토다이오드"와 같은 용어들은 상호 교환적으로 사용되고, 광을 전류와 같은 전기 에너지로 변환하는 요소, 예컨대 반도체 디바이스를 의미하도록 의도되며, 이 전기 에너지는 후속하여 요소에 충돌하는 광의 양, 예컨대 세기, 지속 시간 등을 정량화하는 데 사용될 수 있다는 것이 인식되어야 한다. "포토센서 어레이"는, 예를 들어 백 이십 팔개(128개)의 포토사이트들의 네 개(4개)의 평행하고 인접한 열들을 갖는 어레이와 같은, 포토사이트들의 2차원(2D) 어레이를 의미하도록 의도된다.
본 명세서에서 사용되는 바와 같이, 용어 "평균"은 가중 평균, 롤링 입력에 기초한 예 또는 아니오 결정 등을 포함할 수 있지만 이로 제한되지 않는 결과 데이터 또는 결정이 복수의 입력 데이터에 기초하여 획득되는 임의의 계산을 포함하도록 폭넓게 해석되어야 한다. 더욱이, 본 명세서에서 사용되는 바와 같이, 시스템 또는 요소와 조합된 어구 "~ 중 적어도 하나를 포함한다" 및 "~ 중 적어도 하나를 포함하는"은 시스템 또는 요소가 어구 앞에 열거된 요소들 중 하나 이상을 포함하는 것을 의미하도록 의도된다. 예를 들어, 제1 요소, 제2 요소, 및 제3 요소 중 적어도 하나를 포함하는 디바이스는 다음의 구조 배열들 중 임의의 하나로 해석되도록 의도된다: 제1 요소를 포함하는 디바이스, 제2 요소를 포함하는 디바이스, 제3 요소를 포함하는 디바이스, 제1 요소 및 제2 요소를 포함하는 디바이스, 제1 요소 및 제3 요소를 포함하는 디바이스, 제1 요소, 제2 요소 및 제3 요소를 포함하는 디바이스, 또는 제2 요소 및 제3 요소를 포함하는 디바이스. 어구 "~ 중 적어도 하나에서 사용되는"이 본 명세서에서 사용될 때 유사한 해석이 의도된다. 또한, 본 명세서에서 사용되는 바와 같이, "및/또는"은 언급된 요소들 또는 조건들 중 하나 이상이 포함되거나 발생할 수 있음을 나타내는 데 사용되는 문법적 접속사를 의미하도록 의도된다. 예를 들어, 제1 요소, 제2 요소 및/또는 제3 요소를 포함하는 디바이스는 다음의 구조 배열들 중 임의의 하나로 해석되도록 의도된다: 제1 요소를 포함하는 디바이스, 제2 요소를 포함하는 디바이스, 제3 요소를 포함하는 디바이스, 제1 요소 및 제2 요소를 포함하는 디바이스, 제1 요소 및 제3 요소를 포함하는 디바이스, 제1 요소, 제2 요소 및 제3 요소를 포함하는 디바이스, 또는 제2 요소 및 제3 요소를 포함하는 디바이스.
더욱이, 본 명세서에 기술된 것과 유사하거나 동등한 임의의 방법, 디바이스 또는 재료가 이들 실시예의 실시 또는 시험에 사용될 수 있지만, 방법, 디바이스, 및 재료의 몇몇 실시예가 이제 기술된다.
폭넓게, 본 개시는 규소 웨이퍼(52)로부터 이중 선형 센서 어레이(50)를 조립하는 방법을 포함한다. 규소 웨이퍼(52)는 제1 표면(54) 및 제1 표면(54) 반대편의 제2 표면(56)을 포함한다. 제1 표면(54)은 센서 요소의 적어도 2개의 선형 어레이, 예컨대 센서 요소(60)의 제1 선형 어레이(58) 및 센서 요소(60)의 제2 선형 어레이(62)를 포함한다. 센서 요소(60)의 어레이(58, 62) 각각은 제1 방향(64)에 대해 평행하게 배열된다. 또한, 제1 표면(54)은 센서 요소(60)의 제1 선형 어레이(58)와 센서 요소(60)의 제2 선형 어레이(62) 사이에 위치된 희생 부분(66)을 포함한다.
몇몇 실시예에서, 본 방법은 다음의 단계를 포함한다: 희생 부분(66) 반대편에 위치되고 제1 방향(64)에 대해 평행한, 제2 표면(56) 내의 제1 공동(68)을 형성하는 단계; 대체로 제1 공동(68) 반대편에 위치되고 제1 방향(64)에 대해 평행한, 제1 표면(54) 내의 적어도 제1 스트리트 부분 관통 컷(70) 및 제2 스트리트 부분 관통 컷(72)을 형성하는 단계 - 제1 스트리트 부분 관통 컷(70)은 센서 요소(60)의 제1 선형 어레이(58)와 희생 부분(66) 사이에 배열되고, 제2 스트리트 부분 관통 컷(72)은 센서 요소(60)의 제2 선형 어레이(62)와 희생 부분(66) 사이에 배열됨 -; 규소 웨이퍼(52) 내의 적어도 제1 관통 컷(74), 제2 관통 컷(76), 제3 관통 컷(78), 및 제4 관통 컷(80)을 형성하는 단계 - 제1 및 제2 관통 컷(74, 76)은 각각 제1 방향(64)에 평행하고, 제3 및 제4 관통 컷(78, 80)은 각각 제1 방향(64)에 수직이고, 제1 관통 컷(74)은 희생 부분(66) 반대편에 센서 요소(60)의 제1 선형 어레이(58)에 인접하게 배열되고, 제2 관통 컷(76)은 희생 부분(66) 반대편에 센서 요소(60)의 제2 선형 어레이(62)에 인접하게 배열되고, 제3 및 제4 관통 컷(78, 80)은 각각 제1, 제2, 제3 및 제4 관통 컷(74, 76, 78, 80)에 의해 각각 한정되는 다중-열 센서 칩(86)의 제1 단부(82) 및 제2 단부(84)를 각각 형성함 -; 규소 웨이퍼(52)의 제2 표면(56)에 의해 형성된 다중-열 센서 칩(86)의 적어도 일부분을 실장 기판(88)에 본딩하는 단계; 및 희생 부분(66)을 제거하는 단계. 그러나, 적어도 제1 스트리트 부분 관통 컷(70) 및 제2 스트리트 부분 관통 컷(72)을 형성하는 단계는, 아래에서 더 상세히 기술되는 바와 같이, 희생 부분(66)이 클리빙(cleaving)에 의해 제거되는 실시예에 대해 일어난다는 것이 인식되어야 한다. 따라서, 희생 부분(66)이 클리빙에 의해 제거되지 않는 실시예에서, 제1 및 제2 스트리트 부분 관통 컷은 형성되지 않을 수 있다.
실장 기판(88)은 다양한 구조들 중 하나일 수 있다는 것이 인식되어야 한다. 예를 들어, 실장 기판(88)은 인쇄 보드(printed board, PB), 인쇄 배선 보드(printed wiring board, PWB), 인쇄 회로 보드(printed circuit board, PCB), 또는 다중-열 센서 칩(86)을 수용하고 그에 본딩할 수 있는 임의의 다른 기판일 수 있다. 바람직하게는, 그러한 실장 기판은 적은 양의 열팽창을 겪으며, 진동력으로 인한 변화를 겪지 않는다. 그러나, 열팽창 및 진동 변화를 겪는 기판이 또한 사용될 수 있다.
몇몇 실시예에서, 본 방법은 다음의 단계를 추가로 포함할 수 있다: 제1 방향(64)에 평행한, 제1 표면(54) 내의 제1 기준 관통 컷(90)을 형성하는 단계 - 여기서 제1 공동(68)의 위치는 제1 기준 관통 컷(90)의 위치에 의해 한정됨 -. 하나의 위치가 다른 위치에 의해 한정된다는 것은 하나의 위치가, 두 번째 위치가 그로부터 정렬, 형성 등이 되는 기준 위치로서 사용된다는 것을 의미하도록 의도된다는 것이 인식되어야 한다. 몇몇 실시예에서, 본 방법은 다음의 단계를 또 추가로 포함하거나 대안적으로 포함한다: 제1 방향(64)에 수직인, 제1 표면(54) 내의 제2 기준 관통 컷(92)을 형성하는 단계; 및 제1 방향(64)에 대해 수직인, 제2 표면(56) 내의 제2 공동(94)을 형성하는 단계 - 여기서 제2 공동(94)의 위치는 제2 기준 관통 컷(92)의 위치에 의해 한정됨 -.
몇몇 실시예에서, 본 방법은 다음의 단계를 추가로 포함한다: 제1 방향(64)에 수직인, 제2 표면(56) 내의 제2 공동(94)을 형성하는 단계; 및 대체로 제2 공동(94) 반대편에 위치되고 제1 방향(64)에 수직인, 제1 표면(54) 내의 적어도 제1 컬럼 부분 관통 컷(96)을 형성하는 단계.
규소 웨이퍼(52)는 복수의 다중-열 센서 칩(86)을 포함할 수 있고, 그렇기 때문에 복수의 센서 칩(86)이 규소 웨이퍼(52)로부터 커팅되고 다양한 길이의 이중 선형 센서 어레이를 형성하는 데 사용될 수 있다는 것이 인식되어야 한다. 따라서, 몇몇 실시예에서, 본 방법은 다음의 단계를 추가로 포함할 수 있다: 규소 웨이퍼(52) 내의 고유 위치들에서 제1 관통 컷(74), 제2 관통 컷(76), 제3 관통 컷(78), 및 제4 관통 컷(80)을 형성하는 단계를 반복하여서, 복수의 다중-열 센서 칩(86)을 형성하는 단계 - 복수의 다중-열 센서 칩(86) 각각은 제1 방향(64)에 대해 평행하게 각각 배열된, 센서 요소(60)의 제1 선형 어레이(58) 및 센서 요소(60)의 제2 선형 어레이(62)를 포함하고, 희생 부분(66)을 추가로 포함함 -; 규소 웨이퍼(52)의 제2 표면(56)에 의해 형성된 복수의 다중-열 센서 칩(86) 각각의 적어도 일부분을 인접하게 실장 기판(88)에 본딩하는 단계; 및 복수의 희생 부분(66) 각각을 제거하는 단계. 이들 실시예에서, 복수의 다중-열 센서 칩을 "인접하게" 본딩하는 것은, 도 7에 도시된 바와 같이, 각각의 다중-열 센서 칩이 다중-열 센서 칩들의 라인을 형성하여, 칩들의 라인이 다중-열 칩의 선형 어레이를 집합적으로 형성하게 하도록 실장 기판에 본딩되는 것을 의미하도록 의도된다.
몇몇 실시예에서, 실장 기판(88)은 전기 커넥터(100)의 제1 열(98), 및 제1 열(98)에 평행한 전기 커넥터(100)의 제2 열(102)을 적어도 포함한다. 이들 실시예에서, 규소 웨이퍼(52)의 제2 표면(56)에 의해 형성된 다중-열 센서 칩(86)의 적어도 일부분을 실장 기판(88)에 본딩하는 전술된 단계는 희생 부분(66)을 전기 커넥터(100)의 제2 열(102) 위에 정렬시키는 결과를 가져온다.
몇몇 실시예에서, 본 방법은 다음의 단계를 추가로 포함한다: 실장 기판(88) 상의 제1 전기 커넥터(106)와 센서 요소(60)의 제1 선형 어레이(58) 사이에 적어도 하나의 제1 와이어(104)를 본딩하는 단계; 및 실장 기판(88) 상의 제2 전기 커넥터(110)와 센서 요소(60)의 제2 선형 어레이(62) 사이에 적어도 하나의 제2 와이어(108)를 본딩하는 단계.
부분 관통 컷 및 완전 관통 컷을 형성하는 다양한 방법이 현재 개시되는 방법에 사용될 수 있다. 몇몇 실시예에서, 제1 공동(68)을 형성하는 단계; 적어도 제1 스트리트 부분 관통 컷(70) 및 제2 스트리트 부분 관통 컷(72)을 형성하는 단계; 및 적어도 제1 관통 컷(74), 제2 관통 컷(76), 제3 관통 컷(78) 및 제4 관통 컷(80)을 형성하는 단계 중 적어도 하나는 기계적 마모(mechanical abrasion), 예컨대 커팅 블레이드(cutting blade), 레이저 커팅(laser cutting), 화학 에칭(chemical etching), 또는 이들의 조합에 의해 수행된다.
다중-열 센서 칩(86)을 실장 기판(88)에 본딩한 후에 희생 부분(66)을 제거하는 데 다양한 방법이 사용될 수 있다. 예를 들어, 몇몇 실시예에서, 희생 부분(66)을 제거하는 단계는 다음의 단계를 포함한다: 대체로 제1 공동(68) 반대편에 위치되고 제1 방향(64)에 대해 평행한 제5 관통 컷(112)을 형성하는 단계 - 제5 관통 컷(112)은 센서 요소(60)의 제1 선형 어레이(58)와 희생 부분(66) 사이에 배열됨 -; 및 대체로 제1 공동(68) 반대편에 위치되고 제1 방향(64)에 대해 평행한 제6 관통 컷(114)을 형성하는 단계 - 제6 관통 컷(114)은 센서 요소(60)의 제2 선형 어레이(62)와 희생 부분(66) 사이에 배열됨 -. 몇몇 실시예에서, 예를 들어, 희생 부분(66)을 제거하는 단계는 다음의 단계를 포함한다: 제1 스트리트 부분 관통 컷(70)을 따라 그리고 제2 스트리트 부분 관통 컷(72)을 따라 희생 부분(66)을 클리빙하는 단계.
희생 부분(66)이 다양한 형태를 취할 수 있다는 것이 인식되어야 한다. 예를 들어, 몇몇 실시예에서, 희생 부분(66)은 센서 요소(60)의 제3 선형 어레이(116)를 포함한다. 대안적으로, 희생 부분(66)은 블랭크(blank) 상태로 남겨질 수 있거나, 시험 패턴, 정렬 패턴 등을 포함할 수 있다.
센서 요소의 선형 어레이의 치수를 포함하지만 이로 제한되지 않는 인자들 및 클리빙 공정의 재현 가능성에 따라, 희생 부분(66)을 제거하는 공정을 돕기 위해 클리빙하는 단계 전에 추가의 부분 관통 컷이 형성될 수 있다. 몇몇 실시예에서, 희생 부분(66)은 센서 요소(60)의 제4 선형 어레이(118)를 포함하며, 본 방법은 다음의 단계를 추가로 포함한다: 대체로 제1 공동(68) 반대편에 위치되고 제1 방향(64)에 대해 평행한, 제1 표면(54) 내의 적어도 제3 스트리트 부분 관통 컷(120)을 형성하는 단계 - 여기서 제3 스트리트 부분 관통 컷(120)은 센서 요소(60)의 제3 선형 어레이(116)와 센서 요소(60)의 제4 선형 어레이(118) 사이에 배열됨 -. 전술된 바와 같이, 희생 부분(66)은 그 안에 어떠한 센서 요소의 어레이 없이 형성될 수 있다는 것이 인식되어야 한다. 따라서, 제3 스트리트 부분 관통 컷(120)은 제1 스트리트 부분 관통 컷(70)과 제2 스트리트 부분 관통 컷(72) 사이에 형성될 수 있다. 희생 부분(66)에 인가되는 하향 압력은 제1, 제2 및 제3 스트리트 부분 관통 컷(70, 72, 120)이 각각 동시적인 또는 거의 동시적인 파단 또는 클리브로 클리빙되게 할 것이다.
전술된 실시예들은 다중-열 센서 칩 조립체에 관한 것이지만, 유사한 방법을 사용하여 다중-열 광 방출기 조립체를 형성하는 것이 또한 가능하다는 것이 인식되어야 한다. 따라서, 폭넓게 본 개시는 제1 표면(254) 및 제1 표면(254) 반대편의 제2 표면(256)을 포함하는 규소 웨이퍼(252)로부터 이중 선형 광 방출 어레이(250)를 조립하는 방법을 포함한다. 제1 표면(254)은 광 방출 요소의 적어도 2개의 선형 어레이, 예컨대 광 방출 요소(260)의 제1 선형 어레이(258) 및 광 방출 요소(260)의 제2 선형 어레이(262)를 포함한다. 광 방출 요소(260)의 어레이(258, 262) 각각은 제1 방향(264)에 대해 평행하게 배열된다. 또한, 제1 표면(254)은 광 방출 요소(260)의 제1 선형 어레이(258)와 광 방출 요소(260)의 제2 선형 어레이(262) 사이에 위치된 희생 부분(266)을 포함한다. 본 방법은, 전술된 실시예와 유사하게, 다음의 단계를 포함한다: 희생 부분(266) 반대편에 위치되고 제1 방향(264)에 대해 평행한, 제2 표면(256) 내의 제1 공동(268)을 형성하는 단계; 대체로 제1 공동(268) 반대편에 위치되고 제1 방향(264)에 대해 평행한, 제1 표면(254) 내의 적어도 제1 스트리트 부분 관통 컷(270) 및 제2 스트리트 부분 관통 컷(272)을 형성하는 단계 - 여기서 제1 스트리트 부분 관통 컷(270)은 광 방출 요소(260)의 제1 선형 어레이(258)와 희생 부분(266) 사이에 배열되고, 제2 스트리트 부분 관통 컷(272)은 광 방출 요소(260)의 제2 선형 어레이(262)와 희생 부분(266) 사이에 배열됨 -; 규소 웨이퍼(252) 내의 적어도 제1 관통 컷(274), 제2 관통 컷(276), 제3 관통 컷(278), 및 제4 관통 컷(280)을 형성하는 단계 - 여기서 제1 및 제2 관통 컷(274, 276)은 각각 제1 방향(264)에 평행하고, 제3 및 제4 관통 컷(278, 280)은 각각 제1 방향(264)에 수직이고, 제1 관통 컷(274)은 희생 부분(266) 반대편에 광 방출 요소(260)의 제1 선형 어레이(258)에 인접하게 배열되고, 제2 관통 컷(276)은 희생 부분(266) 반대편에 광 방출 요소(260)의 제2 선형 어레이(262)에 인접하게 배열되고, 제3 및 제4 관통 컷(278, 280)은 각각 제1, 제2, 제3 및 제4 관통 컷(274, 276, 278, 280)에 의해 한정되는 다중-열 광 방출 칩(286)의 제1 단부(282) 및 제2 단부(284)를 각각 형성함 -; 규소 웨이퍼(252)의 제2 표면(256)에 의해 형성된 다중-열 광 방출 칩(286)의 적어도 일부분을 실장 기판(288)에 본딩하는 단계; 및 희생 부분(266)을 제거하는 단계. 그러나, 적어도 제1 스트리트 부분 관통 컷(270) 및 제2 스트리트 부분 관통 컷(272)을 형성하는 단계는, 아래에서 더 상세히 기술되는 바와 같이, 희생 부분(266)이 클리빙에 의해 제거되는 실시예에 대해 일어난다는 것이 인식되어야 한다. 따라서, 희생 부분(266)이 클리빙에 의해 제거되지 않는 실시예에서, 제1 및 제2 스트리트 부분 관통 컷은 형성되지 않을 수 있다.
실장 기판(288)은 다양한 구조들 중 하나일 수 있다는 것이 인식되어야 한다. 예를 들어, 실장 기판(288)은 인쇄 보드(PB), 인쇄 배선 보드(PWB), 인쇄 회로 보드(PCB), 또는 다중-열 광 방출 칩(286)을 수용하고 그에 본딩할 수 있는 임의의 다른 기판일 수 있다. 바람직하게는, 그러한 실장 기판은 적은 양의 열팽창을 겪으며, 진동력으로 인한 변화를 겪지 않는다. 그러나, 열팽창 및 진동 변화를 겪는 기판이 또한 사용될 수 있다.
몇몇 실시예에서, 본 방법은 다음의 단계를 추가로 포함할 수 있다: 제1 방향(264)에 평행한, 제1 표면(254) 내의 제1 기준 관통 컷(290)을 형성하는 단계 - 여기서 제1 공동(268)의 위치는 제1 기준 관통 컷(290)의 위치에 의해 한정됨 -. 하나의 위치가 다른 위치에 의해 한정된다는 것은 하나의 위치가, 두 번째 위치가 그로부터 정렬, 형성 등이 되는 기준 위치로서 사용된다는 것을 의미하도록 의도된다는 것이 인식되어야 한다. 몇몇 실시예에서, 본 방법은 다음의 단계를 또 추가로 포함하거나 대안적으로 포함한다: 제1 방향(264)에 수직인, 제1 표면(254) 내의 제2 기준 관통 컷(292)을 형성하는 단계; 및 제1 방향(264)에 대해 수직인, 제2 표면(256) 내의 제2 공동(294)을 형성하는 단계 - 여기서 제2 공동(294)의 위치는 제2 기준 관통 컷(292)의 위치에 의해 한정됨 -.
몇몇 실시예에서, 본 방법은 다음의 단계를 추가로 포함한다: 제1 방향(264)에 수직인, 제2 표면(256) 내의 제2 공동(294)을 형성하는 단계; 및 대체로 제2 공동(294) 반대편에 위치되고 제1 방향(264)에 수직인, 제1 표면(254) 내의 적어도 제1 컬럼 부분 관통 컷(296)을 형성하는 단계.
또 다시, 전술된 실시예와 유사하게, 몇몇 실시예에서, 본 방법은 다음의 단계를 추가로 포함한다: 규소 웨이퍼(252) 내의 고유 위치들에서 제1 관통 컷(274), 제2 관통 컷(276), 제3 관통 컷(278), 및 제4 관통 컷(280)을 형성하는 단계를 반복하여서, 복수의 다중-열 광 방출 칩(286)을 형성하는 단계 - 복수의 다중-열 광 방출 칩(286) 각각은 제1 방향(264)에 대해 평행하게 각각 배열된, 광 방출 요소(260)의 제1 선형 어레이(258) 및 광 방출 요소(260)의 제2 선형 어레이(262)를 포함하고, 복수의 다중-열 광 방출 칩(286) 각각은 희생 부분을 추가로 포함함 -; 규소 웨이퍼(252)의 제2 표면(256)에 의해 형성된 복수의 다중-열 광 방출 칩(286) 각각의 적어도 일부분을 인접하게 실장 기판(288)에 본딩하는 단계; 및 복수의 희생 부분(266) 각각을 제거하는 단계. 이들 실시예에서, 복수의 다중-열 광 방출 칩을 "인접하게" 본딩하는 것은, 도 19에 도시된 바와 같이, 각각의 다중-열 광 방출 칩이 다중-열 광 방출 칩들의 라인을 형성하여, 칩들의 라인이 다중-열 칩의 선형 어레이를 집합적으로 형성하게 하도록 실장 기판에 본딩되는 것을 의미하도록 의도된다.
몇몇 실시예에서, 실장 기판(288)은 전기 커넥터(300)의 제1 열(298) 및 제1 열(298)에 평행한 전기 커넥터(300)의 제2 열(302)을 적어도 포함하고, 규소 웨이퍼(252)의 제2 표면(256)에 의해 형성된 다중-열 광 방출 칩(286)의 적어도 일부분을 실장 기판(288)에 본딩하는 단계는 희생 부분(266)을 전기 커넥터(300)의 제2 열(302) 위에 정렬시키는 결과를 가져온다.
몇몇 실시예에서, 본 방법은 다음의 단계를 추가로 포함한다: 실장 기판(288) 상의 제1 전기 커넥터와 광 방출 요소(260)의 제1 선형 어레이(258) 사이에 적어도 하나의 제1 와이어를 본딩하는 단계; 및 실장 기판(288) 상의 제2 전기 커넥터와 광 방출 요소(260)의 제2 선형 어레이(262) 사이에 적어도 하나의 제2 와이어를 본딩하는 단계.
부분 관통 컷 및 완전 관통 컷을 형성하는 다양한 방법이 현재 개시되는 방법에 사용될 수 있다. 몇몇 실시예에서, 제1 공동(268)을 형성하는 단계; 적어도 제1 스트리트 부분 관통 컷(270) 및 제2 스트리트 부분 관통 컷(272)을 형성하는 단계; 및 적어도 제1 관통 컷(274), 제2 관통 컷(276), 제3 관통 컷(278) 및 제4 관통 컷(280)을 형성하는 단계 중 적어도 하나는 기계적 마모, 예컨대 커팅 블레이드, 레이저 커팅, 화학 에칭, 또는 이들의 조합에 의해 수행된다.
다중-열 광 방출 칩(286)을 실장 기판(288)에 본딩한 후에 희생 부분(266)을 제거하는 데 다양한 방법이 사용될 수 있다. 예를 들어, 몇몇 실시예에서, 희생 부분(266)을 제거하는 단계는 다음의 단계를 포함한다: 대체로 제1 공동(268) 반대편에 위치되고 제1 방향(264)에 대해 평행한 제5 관통 컷(312)을 형성하는 단계 - 제5 관통 컷(312)은 센서 요소(260)의 제1 선형 어레이(258)와 희생 부분(266) 사이에 배열됨 -; 및 대체로 제1 공동(268) 반대편에 위치되고 제1 방향(264)에 대해 평행한 제6 관통 컷(314)을 형성하는 단계 - 제6 관통 컷(314)은 센서 요소(260)의 제2 선형 어레이(262)와 희생 부분(266) 사이에 배열됨 -. 몇몇 실시예에서, 예를 들어, 희생 부분(266)을 제거하는 단계는 다음의 단계를 포함한다: 제1 스트리트 부분 관통 컷(270)을 따라 그리고 제2 스트리트 부분 관통 컷(272)을 따라 희생 부분(266)을 클리빙하는 단계.
희생 부분(266)이 다양한 형태를 취할 수 있다는 것이 인식되어야 한다. 예를 들어, 몇몇 실시예에서, 희생 부분(266)은 광 방출 요소(260)의 제3 선형 어레이(316)를 포함한다. 대안적으로, 희생 부분(266)은 블랭크 상태로 남겨질 수 있거나, 시험 패턴, 정렬 패턴 등을 포함할 수 있다.
광 방출 요소의 선형 어레이의 치수를 포함하지만 이로 제한되지 않는 인자들 및 클리빙 공정의 재현 가능성에 따라, 희생 부분(266)을 제거하는 공정을 돕기 위해 클리빙하는 단계 전에 추가의 부분 관통 컷이 형성될 수 있다. 몇몇 실시예에서, 희생 부분(266)은 광 방출 요소(260)의 제4 선형 어레이(318)를 포함하며, 본 방법은 다음의 단계를 추가로 포함한다: 대체로 제1 공동(268) 반대편에 위치되고 제1 방향(264)에 대해 평행한, 제1 표면(254) 내의 적어도 제3 스트리트 부분 관통 컷(320)을 형성하는 단계 - 여기서 제3 스트리트 부분 관통 컷(320)은 광 방출 요소(260)의 제3 선형 어레이(316)와 광 방출 요소(260)의 제4 선형 어레이(318) 사이에 배열됨 -. 전술된 바와 같이, 희생 부분(266)은 그 안에 어떠한 광 방출 요소의 어레이 없이 형성될 수 있다는 것이 인식되어야 한다. 따라서, 제3 스트리트 부분 관통 컷(320)은 제1 스트리트 부분 관통 컷(270)과 제2 스트리트 부분 관통 컷(272) 사이에 형성될 수 있다. 희생 부분(266)에 인가되는 하향 압력은 제1, 제2 및 제3 스트리트 부분 관통 컷(270, 272, 320)이 각각 동시적인 또는 거의 동시적인 파단 또는 클리브로 클리빙되게 할 것이다.
본 방법의 전술된 실시예는 서브마이크로미터 y-축, 즉 공정 방향, 정렬을 갖는 이중 선형 어레이를 제조하는 수단을 제시한다. 하기는 특정 동작 및 장비가 그에 관련하여 기술되는 그러한 실시예의 보다 상세한 설명이다. 하기 실시예는 본 방법이 어떻게 수행될 수 있는지를 추가로 설명하도록 의도되지만, 청구범위의 범위를 제한하도록 의도되지 않는다는 것이 인식되어야 한다. 따라서, 하기의 단계들은 본 방법의 추가 실시예를 제공하며, "단계 1", "단계 2" 등으로 설명되지만, 제시된 단계들 모두를 포함하지는 않고서 수행될 수 있고, 제시된 것과는 상이한 순서의 단계들로 수행될 수 있다.
단계 1 - 다이싱 쏘우, 예컨대 다이싱 쏘우(400)를 사용하여 규소 웨이퍼의 상부 표면 상의 기준 컷을 형성한다. 기준 컷은 상측 회로에 대해 웨이퍼의 하부 표면 상에 후속 컷을 위치결정하는 것을 돕는 데 사용된다. 용어 "상부", "상측", "하부" 및 "하측"은 규소 웨이퍼의 서로 반대편에 있는 측들을 논의하는 데 사용되는 상대적 용어임이 인식되어야 한다. 유사한 기준 컷을 형성하는 예가 미국 특허 출원 공개 제2011/0147898A1호에 개시되어 있다. 전술한 특허 출원 공개에 개시된 기준 컷과는 달리, 본 방법은 X 방향 및 Y 방향 둘 모두로 형성된 기준 컷들을 사용할 수 있다. 또한, 공정의 이 단계에서, 컬럼 컷, 즉 상부 표면 내의 부분 관통 컷을 형성하는 것이 또한 가능하다. 컬럼 컷은 센서 칩 또는 광 방출 요소의 열들의 각각의 세트의 시작 및 끝을 한정하는 데 사용된다.
단계 2 - 다이싱 쏘우를 사용하여 X 방향 및 Y 방향 둘 모두로 백-컷(back-cut)들을 형성하여, Y-축으로의 컬럼 컷 아래의 공동을 생성하고, X-축으로의, 칩의 하나 이상의 열을 포함할 수 있는, 희생 부분 아래의 공동을 생성한다. 이들 컷이 도 3 내지 도 5에 개괄적으로 도시되어 있다. 도면들 중 일부가 2개의 희생 칩 열을 도시하지만, 규소 웨이퍼 상에 칩을 형성할 때에 2개 초과 또는 미만의 열이 한정될 수 있기 때문에 2개 초과 또는 미만의 열을 포함하는 것이 가능하다는 점에 유의해야 한다.
단계 3 - 모든 칩 열의, 스트리트 영역으로 또한 알려진, Y-축을 따라, 다이싱 쏘우를 사용하여, 규소 웨이퍼의 상측 내로 트렌치(trench)(홈)를 커팅한다. 전술한 트렌치는 2가지 목적에 기여한다: 1) 컷을 통한 Y-축의 커팅을 돕기 위해 다이싱 냉각제를 허용하기 위함, 및 2) 다중-열 칩 내의 잠재적인 브레이크-라인/클리브-라인을 허용하기 위함. 도 3 내지 도 5를 참조한다.
단계 4 - 단계 1에서 형성된 모든 컬럼이 관통 커팅되도록, 다이싱 쏘우를 사용하여, X-축 및 Y-축 둘 모두로의 규소 웨이퍼 내의 관통-컷을 형성하지만, 단지 센서 칩의 3개 이상의 열을 포함하는 단일 다중-열 칩을 생성하도록 센서 칩의 다수의 열 주위에 스트리트 관통-컷을 형성한다.
단계 5 - 다중-열 칩 상의 센서 칩의 상부 열이 전기 접속부의 제1 열 바로 아래에 존재하고, 다중-열 센서 칩의 중심 또는 희생 영역이 회로 보드의 시작 에지에서 전기 접속부의 제2 열 양쪽에 걸치도록, 정밀 다이 본더(precision die bonder)를 사용하여, 단일 다중-열 칩을 픽업하여 회로 보드 상에 배치한다. 도 6을 참조한다. 단계 4에 따라 커팅된 규소 웨이퍼로부터 다중-열 칩을 픽업하고 후속하여 이들 칩을 저장 용기, 예컨대 와플팩(wafflepack) 내에 배치하는 것과 같은 중간 단계가 이 단계 전에 요구될 수 있다는 점에 유의해야 한다. 더욱이, 회로 보드 상에의 배치 후에, 각각의 칩은 회로 보드, 예컨대 인쇄 배선 보드(PWB)에 본딩된다.
단계 6 - 표준 어레이 빌드 공정과 유사하게, 정밀 어레이를 빌드하기 위해, 단계 5의 공정을, 즉 다중-열 칩을 픽업하여 다이 본더 상에 배치하는 단계를 반복한다. 도 7을 참조한다.
단계 7 - 필요한 경우 임의의 접착제의 경화를 포함한, 본딩 공정의 완료시, 모든 다중-열 칩의 중심 희생 영역이 이어서 제거된다. 도 8 내지 도 12를 참조한다. 희생 영역을 제거하는 많은 방법이 있지만, 희생 영역을 제거하는 2가지 별개의 방법이 여기에 포함된다: 1) 전체 어레이를 다이싱 쏘우(400) 상에 배치하고, 단계 3에서 형성된 스크라이브 컷(scribe cut)을 따라 중심 희생 영역을 관통 커팅하여, 칩을 포함할 수 있는 중심 희생 부분을 제거한다 - 여기서 다이싱 블레이드(400)의 높이(402)는 그것이 단계 2에서 형성된 다중-열 칩의 하측의 포켓 영역(pocketed area) 내로 커팅하게 하지만, 회로 보드 상의 회로 내로 커팅할 정도로 깊지는 않음 -; 및 2) 중심 희생 영역의 제어식 "클리브"를 수행함으로써 중심 희생 영역을 제거한다 - 이에 의해 칩은 단계 3에서 형성된 다중-열 칩 상의 스크라이빙된 영역을 따라 파단될 것인 반면 제 위치에 본딩된 다중-열 칩의 2개의 부분은 남아 있음 -.
단계 8 - 통상의 절차에 따라 센서 칩에 와이어를 본딩한다; 그러나, 이중 어레이를 형성하는 본 방법의 경우, 와이어의 수는 전형적인 단일 어레이의 수의 2배이다. 도 11 및 도 12를 참조한다.
단계 9 - 이중 어레이에 대한 최종 시험 및 최종 모듈 빌드 단계를 수행한다 - 이 시험 및 단계는 그것이 이중 어레이에 맞추도록 수정되는 것을 제외하고는 공지 방법과 유사함 -.
위에서 논의된 다중-어레이 센서를 조립하는 방법의 다양한 실시예가 2개의 정렬된 센서 또는 방출기 어레이를 조립하는 것에 관한 것이지만, 그 방법은 2개 초과의 정렬된 센서 또는 방출기 어레이를 포함하는 다중-열 센서 칩을 형성하도록 손쉽게 수정될 수 있다는 것이 인식되어야 한다. 하기는 3개의 정렬된 센서 요소 어레이를 포함하는 다중-열 센서가 형성되는 예시적인 실시예이다.
몇몇 실시예는 제1 표면(458) 및 제1 표면(458) 반대편의 제2 표면(460)을 포함하는 규소 웨이퍼의 부분(456)으로부터, 적어도 3개의 선형 센서 어레이, 즉 선형 센서 어레이(450, 452, 454)를 포함하는 다중-열 센서 어레이를 조립하는 방법을 포함한다. 제1 표면(458)은 제1 방향, 즉 도면의 평면에 수직인 방향에 대해 평행하게 각각 배열된, 센서 요소(450)의 제1 선형 어레이, 센서 요소(452)의 제2 선형 어레이, 및 센서 요소(454)의 제3 선형 어레이를 적어도 포함한다. 부분(456)은 센서 요소(450)의 제1 선형 어레이와 센서 요소(452)의 제2 선형 어레이 사이에 위치된 제1 희생 부분(462), 및 센서 요소(452)의 제2 선형 어레이와 센서 요소(454)의 제3 선형 어레이 사이에 위치된 제2 희생 부분(464)을 추가로 포함한다. 본 방법은 다음의 단계를 포함한다: 제1 희생 부분(462) 반대편에 위치되고 제1 방향에 대해 평행한, 제2 표면(460) 내의 제1 공동(466)을 형성하는 단계; 제2 희생 부분(464) 반대편에 위치되고 제1 방향에 대해 평행한, 제2 표면(460) 내의 제2 공동(468)을 형성하는 단계; 대체로 제1 공동(466) 반대편에 위치되고 제1 방향에 대해 평행한, 제1 표면(458) 내의 적어도 제1 스트리트 부분 관통 컷(470) 및 제2 스트리트 부분 관통 컷(472)을 형성하는 단계 - 여기서 제1 스트리트 부분 관통 컷(470)은 센서 요소(450)의 제1 선형 어레이와 제1 희생 부분(462) 사이에 배열되고, 제2 스트리트 부분 관통 컷(472)은 센서 요소(452)의 제2 선형 어레이와 제1 희생 부분(462) 사이에 배열됨 -; 대체로 제2 공동(468) 반대편에 위치되고 제1 방향에 대해 평행한, 제1 표면(458) 내의 적어도 제3 스트리트 부분 관통 컷(474) 및 제4 스트리트 부분 관통 컷(476)을 형성하는 단계 - 여기서 제3 스트리트 부분 관통 컷(474)은 센서 요소(452)의 제2 선형 어레이와 제2 희생 부분(464) 사이에 배열되고, 제4 스트리트 부분 관통 컷(476)은 센서 요소(454)의 제3 선형 어레이와 제2 희생 부분(464) 사이에 배열됨 -; 규소 웨이퍼 내의 적어도 제1 관통 컷, 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계 - 제1 및 제2 관통 컷은 제1 방향에 평행하고, 제3 및 제4 관통 컷은 제1 방향에 수직이며, 여기서 제1 관통 컷은 제1 희생 부분(462) 반대편에 센서 요소(450)의 선형 어레이에 인접하게 배열되고, 제2 관통 컷은 제2 희생 부분(464) 반대편에 센서 요소(454)의 제3 선형 어레이에 인접하게 배열되고, 제3 및 제4 관통 컷은 제1, 제2, 제3 및 제4 관통 컷에 의해 한정된 다중-열 센서 칩(478)의 제1 단부 및 제2 단부를 각각 형성함 -; 규소 웨이퍼의 부분(456)의 제2 표면(460)에 의해 형성된 다중-열 센서 칩(478)의 적어도 일부분을 실장 기판(480)에 본딩하는 단계; 및 제1 희생 부분(462) 및 제2 희생 부분(464)을 제거하는 단계. 그러나, 적어도 제1 스트리트 부분 관통 컷(470) 및 제2 스트리트 부분 관통 컷(472)을 형성하는 단계는, 아래에서 더 상세히 기술되는 바와 같이, 희생 부분(462)이 클리빙에 의해 제거되는 실시예에 대해 일어난다는 것이 인식되어야 한다. 따라서, 희생 부분(462)이 클리빙에 의해 제거되지 않는 실시예에서, 제1 및 제2 스트리트 부분 관통 컷은 형성되지 않을 수 있다.
제1, 제2, 제3 및 제4 관통 컷이 전술한 실시예에 관한 도면에 도시되지 않지만, 이들 관통 컷은 도 5 및 도 17에 도시된 관통 컷과 유사하다는 것이 인식되어야 한다. 각각의 실시예에서, 이들 관통 컷은 희생 부분 또는 부분들의 제거 전에 다중-열 센서 칩의 외측 에지를 한정하는 데 사용된다. 또한, 3개의 정렬된 센서 어레이만이 도 21에 도시되고 이 실시예에 관하여 논의되지만, 3개 초과의 정렬된 어레이가 다양한 단계를 반복함으로써 동일 방법을 사용하여 형성될 수 있고, 센서와는 대조적으로 광 방출기가 형성될 수 있다는 것이 인식되어야 한다. 또 추가로, 추가의 스트리트 부분 관통 컷, 예컨대 스트리트 부분 관통 컷(482, 484)이 희생 부분의 제거를 돕기 위해 형성될 수 있다.
본 개시는 폭넓게 하부/하측 어레이에 대한 상부/상측 어레이, 또는 서로에 대한 모든 어레이의 거의 완벽한, 즉 서브-마이크로미터, 정렬을 갖는 센서 칩의 이중 어레이 또는 센서 칩의 복수의 어레이를 제조하는 공정을 포함한다. 규소 웨이퍼가 3개 이상의 표준 칩 폭, 즉 3개 이상의 열인 단일 칩을 생성하는 방식으로 커팅된다. 하나 이상의 리세스가 이러한 다중-열 칩의 센서 칩의 어레이들 사이의 영역의 하부 표면 내로 커팅되며 이에 의해 하나 이상의 "희생 영역"을 형성한다. 이어서 하부 리세스가 센서 칩의 2개의 열을 포함하는 실시예에 대해 회로 보드, 즉 실장 기판 상의 전기 접속부의 제2 열 양쪽에 걸치고, 센서 칩의 3개의 열을 포함하는 실시예에 대해 회로 보드 상의 전기 접속부의 제2 및 제3 열 양쪽에 걸치고 등등을 하도록 종래의 칩 배치 기술을 사용하여 다중-열 칩의 어레이가 빌드된다. 어레이를 생성하는 본딩 단계의 완료시, 중심 희생 영역 또는 영역들이 제거되어, 그 아래의 전기 접속부를 노출시켜, 각각의 어레이가 각각의 다른 어레이와 거의 완벽하게 정렬된 - 예컨대, 하부 어레이와 정렬된 상부 어레이 - 2개 이상의 평행한 어레이를 생성한다. 본 방법은 큰 정밀도로 정렬된 센서의 어레이를 제조하는 능력을 제공한다. 전술한 개시 내용이 주로 센서 어레이를 논의하지만, 이러한 공정은 또한 LED 어레이 등과 같은 다른 유형의 어레이에 이용될 수 있다.

Claims (23)

  1. 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 포함하는 규소 웨이퍼로부터 이중 선형 센서 어레이를 조립하는 방법으로서,
    상기 제1 표면은 제1 방향에 대해 평행하게 각각 배열된, 적어도 센서 요소들의 제1 선형 어레이 및 센서 요소들의 제2 선형 어레이와, 상기 센서 요소들의 제1 선형 어레이와 상기 센서 요소들의 제2 선형 어레이 사이에 위치된 희생 부분을 포함하며, 상기 방법은,
    상기 제1 방향에 평행한, 상기 제1 표면에서의 제1 기준 관통 컷(through cut)을 형성하는 단계;
    상기 제1 방향에 수직인, 상기 제1 표면에서의 제2 기준 관통 컷을 형성하는 단계;
    상기 희생 부분 반대편에 위치되고 상기 제1 방향에 대해 평행한, 상기 제2 표면에서의 제1 공동(cavity)을 형성하는 단계로서, 상기 제1 공동의 위치는 상기 제1 기준 관통 컷의 위치에 의해 한정되는, 상기 제1 공동을 형성하는 단계;
    상기 규소 웨이퍼 내의 적어도 제1 관통 컷, 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계로서, 상기 제1 관통 컷 및 상기 제2 관통 컷은 상기 제1 방향에 평행하고, 상기 제3 관통 컷 및 상기 제4 관통 컷은 상기 제1 방향에 수직이고, 상기 제1 관통 컷은 상기 희생 부분 반대편에 상기 센서 요소들의 제1 선형 어레이에 인접하게 배열되고, 상기 제2 관통 컷은 상기 희생 부분 반대편에 상기 센서 요소들의 제2 선형 어레이에 인접하게 배열되고, 상기 제3 관통 컷 및 상기 제4 관통 컷은 상기 제1 관통 컷, 상기 제2 관통 컷, 상기 제3 관통 컷 및 상기 제4 관통 컷에 의해 한정된 다중-열 센서 칩의 제1 단부 및 제2 단부를 각각 형성하는, 상기 적어도 제1 관통 컷, 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계;
    상기 제1 방향에 대해 수직인, 상기 제2 표면에서의 제2 공동을 형성하는 단계로서, 상기 제2 공동의 위치는 상기 제2 기준 관통 컷의 위치에 의해 한정되는, 상기 제2 공동을 형성하는 단계;
    상기 규소 웨이퍼의 상기 제2 표면에 의해 형성된 상기 다중-열 센서 칩의 적어도 일부분을 실장 기판에 본딩하는 단계; 및
    상기 희생 부분을 제거하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    대체로 상기 제2 공동 반대편에 위치되고 상기 제1 방향에 수직인, 상기 제1 표면 내에 적어도 제1 컬럼 부분 관통 컷(column partial through cut)을 형성하는 단계를 추가로 포함하는, 방법
  3. 제1항에 있어서,
    상기 규소 웨이퍼 내의 고유 위치들에서 상기 제1 관통 컷, 상기 제2 관통 컷, 상기 제3 관통 컷, 및 상기 제4 관통 컷을 형성하는 단계를 반복하여서, 복수의 다중-열 센서 칩들을 형성하는 단계로서, 상기 복수의 다중-열 센서 칩들 각각은 제1 방향에 대해 평행하게 각각 배열된, 센서 요소들의 제1 선형 어레이 및 센서 요소들의 제2 선형 어레이와, 희생 부분을 포함하는, 상기 복수의 다중-열 센서 칩들을 형성하는 단계;
    상기 규소 웨이퍼의 상기 제2 표면에 의해 형성된 상기 복수의 다중-열 센서 칩들 각각의 적어도 일부분을 인접하게 상기 실장 기판에 본딩하는 단계; 및
    상기 복수의 희생 부분들 각각을 제거하는 단계를 추가로 포함하는, 방법.
  4. 제1항에 있어서, 상기 실장 기판은 전기 커넥터들의 제1 열 및 상기 제1 열에 평행한 전기 커넥터들의 제2 열을 적어도 포함하며, 상기 규소 웨이퍼의 상기 제2 표면에 의해 형성된 상기 다중-열 센서 칩의 적어도 일부분을 상기 실장 기판에 본딩하는 단계는 상기 희생 부분을 상기 전기 커넥터들의 제2 열 위에 정렬시키는 결과를 가져오는, 방법.
  5. 제1항에 있어서, 상기 제1 공동을 형성하는 단계, 및 적어도 상기 제1 관통 컷, 상기 제2 관통 컷, 상기 제3 관통 컷, 및 상기 제4 관통 컷을 형성하는 단계 중 적어도 하나는 기계적 마모(mechanical abrasion), 레이저 커팅(laser cutting), 화학 에칭(chemical etching), 또는 이들의 조합에 의해 수행되는, 방법.
  6. 제1항에 있어서,
    상기 실장 기판 상의 제1 전기 커넥터와 상기 센서 요소들의 제1 선형 어레이 사이에 적어도 하나의 제1 와이어를 본딩하는 단계; 및
    상기 실장 기판 상의 제2 전기 커넥터와 상기 센서 요소들의 제2 선형 어레이 사이에 적어도 하나의 제2 와이어를 본딩하는 단계를 추가로 포함하는, 방법.
  7. 제1항에 있어서, 상기 희생 부분을 제거하는 단계는,
    대체로 상기 제1 공동 반대편에 위치되고 상기 제1 방향에 대해 평행한 제5 관통 컷을 형성하는 단계로서, 상기 제5 관통 컷은 상기 센서 요소들의 제1 선형 어레이와 상기 희생 부분 사이에 배열되는, 상기 제5 관통 컷을 형성하는 단계; 및
    대체로 상기 제1 공동 반대편에 위치되고 상기 제1 방향에 대해 평행한 제6 관통 컷을 형성하는 단계로서, 상기 제5 관통 컷은 상기 센서 요소들의 제2 선형 어레이와 상기 희생 부분 사이에 배열되는, 제6 관통 컷을 형성하는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 상기 본딩하는 단계 전에,
    대체로 상기 제1 공동 반대편에 위치되고 상기 제1 방향에 대해 평행한, 상기 제1 표면 내에 적어도 제1 스트리트 부분 관통 컷(street partial through cut) 및 제2 스트리트 부분 관통 컷을 형성하는 단계로서, 상기 제1 스트리트 부분 관통 컷은 상기 센서 요소들의 제1 선형 어레이와 상기 희생 부분 사이에 배열되고, 상기 제2 스트리트 부분 관통 컷은 상기 센서 요소들의 제2 선형 어레이와 상기 희생 부분 사이에 배열되는, 상기 제1 스트리트 부분 관통 컷 및 제2 스트리트 부분 관통 컷을 형성하는 단계를 추가로 포함하는, 방법.
  9. 제8항에 있어서, 상기 희생 부분을 제거하는 단계는,
    상기 제1 스트리트 부분 관통 컷을 따라 그리고 상기 제2 스트리트 부분 관통 컷을 따라 상기 희생 부분을 클리빙(cleaving)하는 단계를 포함하는, 방법.
  10. 제8항에 있어서,
    대체로 상기 제1 공동 반대편에 위치되고 상기 제1 방향에 대해 평행한, 상기 제1 표면 내에 적어도 제3 스트리트 부분 관통 컷을 형성하는 단계로서, 상기 제3 스트리트 부분 관통 컷은 상기 제1 스트리트 부분 관통 컷과 상기 제2 스트리트 부분 관통 컷 사이에 배열되는, 상기 제3 스트리트 부분 관통 컷을 형성하는 단계를 추가로 포함하는, 방법.
  11. 제1항에 있어서, 상기 희생 부분은 센서 요소들의 제3 선형 어레이를 포함하는, 방법.
  12. 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 포함하는 규소 웨이퍼로부터 이중 선형 광 방출 어레이를 조립하는 방법으로서, 상기 제1 표면은 제1 방향에 대해 평행하게 각각 배열된, 적어도 광 방출 요소들의 제1 선형 어레이 및 광 방출 요소들의 제2 선형 어레이와, 상기 광 방출 요소들의 제1 선형 어레이와 상기 광 방출 요소들의 제2 선형 어레이 사이에 위치된 희생 부분을 포함하며, 상기 방법은,
    상기 희생 부분 반대편에 위치되고 상기 제1 방향에 대해 평행한, 상기 제2 표면에서의 제1 공동을 형성하는 단계;
    상기 규소 웨이퍼 내의 적어도 제1 관통 컷, 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계로서, 상기 제1 및 제2 관통 컷들은 상기 제1 방향에 평행하고, 상기 제3 및 제4 관통 컷들은 상기 제1 방향에 수직이고, 상기 제1 관통 컷은 상기 희생 부분 반대편에 상기 광 방출 요소들의 제1 선형 어레이에 인접하게 배열되고, 상기 제2 관통 컷은 상기 희생 부분 반대편에 상기 광 방출 요소들의 제2 선형 어레이에 인접하게 배열되고, 상기 제3 및 제4 관통 컷들은 상기 제1, 제2, 제3 및 제4 관통 컷들에 의해 한정된 다중-열 광 방출 칩의 제1 단부 및 제2 단부를 각각 형성하는, 상기 적어도 제1 관통 컷, 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계;
    상기 규소 웨이퍼의 상기 제2 표면에 의해 형성된 상기 다중-열 광 방출 칩의 적어도 일부분을 실장 기판에 본딩하는 단계로서, 상기 실장 기판은 전기 커넥터들의 제1 열 및 상기 제1 열에 평행한 전기 커넥터들의 제2 열을 적어도 포함하며, 상기 규소 웨이퍼의 상기 제2 표면에 의해 형성된 상기 다중-열 광 방출 칩의 적어도 일부분을 상기 실장 기판에 본딩하는 단계는 상기 희생 부분을 상기 전기 커넥터들의 제2 열 위에 정렬시키는 결과를 가져오는, 상기 본딩하는 단계; 및
    상기 희생 부분을 제거하는 단계를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 규소 웨이퍼 내의 고유 위치들에서 상기 제1 관통 컷, 상기 제2 관통 컷, 상기 제3 관통 컷, 및 상기 제4 관통 컷을 형성하는 단계를 반복하여서, 복수의 다중-열 광 방출 칩들을 형성하는 단계로서, 상기 복수의 다중-열 광 방출 칩들 각각은 제1 방향에 대해 평행하게 각각 배열된, 광 방출 요소들의 제1 선형 어레이 및 광 방출 요소들의 제2 선형 어레이와, 희생 부분을 포함하는, 상기 복수의 다중-열 광 방출 칩들을 형성하는 단계;
    상기 규소 웨이퍼의 상기 제2 표면에 의해 형성된 상기 복수의 다중-열 광 방출 칩들 각각의 적어도 일부분을 인접하게 상기 실장 기판에 본딩하는 단계; 및
    상기 복수의 희생 부분들 각각을 제거하는 단계를 추가로 포함하는, 방법.
  14. 제12항에 있어서, 상기 희생 부분을 제거하는 단계는,
    대체로 상기 제1 공동 반대편에 위치되고 상기 제1 방향에 대해 평행한 제5 관통 컷을 형성하는 단계로서, 상기 제5 관통 컷은 센서 요소들의 제1 선형 어레이와 상기 희생 부분 사이에 배열되는, 상기 제5 관통 컷을 형성하는 단계; 및
    대체로 상기 제1 공동 반대편에 위치되고 상기 제1 방향에 대해 평행한 제6 관통 컷을 형성하는 단계로서, 상기 제5 관통 컷은 상기 센서 요소들의 제2 선형 어레이와 상기 희생 부분 사이에 배열되는, 상기 제6 관통 컷을 형성하는 단계를 포함하는, 방법.
  15. 제12항에 있어서, 상기 본딩하는 단계 전에,
    대체로 상기 제1 공동 반대편에 위치되고 상기 제1 방향에 대해 평행한, 상기 제1 표면 내에 적어도 제1 스트리트 부분 관통 컷 및 제2 스트리트 부분 관통 컷을 형성하는 단계로서, 상기 제1 스트리트 부분 관통 컷은 상기 광 방출 요소들의 제1 선형 어레이와 상기 희생 부분 사이에 배열되고, 상기 제2 스트리트 부분 관통 컷은 상기 광 방출 요소들의 제2 선형 어레이와 상기 희생 부분 사이에 배열되는, 상기 제1 스트리트 부분 관통 컷 및 제2 스트리트 부분 관통 컷을 형성하는 단계를 추가로 포함하는, 방법.
  16. 제15항에 있어서, 상기 희생 부분을 제거하는 단계는,
    상기 제1 스트리트 부분 관통 컷을 따라 그리고 상기 제2 스트리트 부분 관통 컷을 따라 상기 희생 부분을 클리빙하는 단계를 포함하는, 방법.
  17. 제15항에 있어서,
    대체로 상기 제1 공동 반대편에 위치되고 상기 제1 방향에 대해 평행한, 상기 제1 표면 내에 적어도 제3 스트리트 부분 관통 컷을 형성하는 단계로서, 상기 제3 스트리트 부분 관통 컷은 상기 제1 스트리트 부분 관통 컷과 상기 제2 스트리트 부분 관통 컷 사이에 배열되는, 상기 적어도 제3 스트리트 부분 관통 컷을 형성하는 단계를 추가로 포함하는, 방법.
  18. 제12항에 있어서, 상기 희생 부분은 광 방출 요소들의 제3 선형 어레이를 포함하는, 방법.
  19. 제1 표면 및 상기 제1 표면 반대편의 제2 표면을 포함하는 규소 웨이퍼로부터 적어도 3개의 선형 센서 어레이들을 조립하는 방법으로서, 상기 제1 표면은 제1 방향에 대해 평행하게 각각 배열된, 적어도 센서 요소들의 제1 선형 어레이, 센서 요소들의 제2 선형 어레이, 및 센서 요소들의 제3 선형 어레이, 상기 센서 요소들의 제1 선형 어레이와 상기 센서 요소들의 제2 선형 어레이 사이에 위치된 제1 희생 부분, 및 상기 센서 요소들의 제2 선형 어레이와 상기 센서 요소들의 제3 선형 어레이 사이에 위치된 제2 희생 부분을 포함하며, 상기 방법은,
    상기 제1 희생 부분 반대편에 위치되고 상기 제1 방향에 대해 평행한, 상기 제2 표면에서의 제1 공동을 형성하는 단계;
    상기 제2 희생 부분 반대편에 위치되고 상기 제1 방향에 대해 평행한, 상기 제2 표면에서의 제2 공동을 형성하는 단계;
    대체로 상기 제2 공동 반대편에 위치되고 상기 제1 방향에 대해 평행한, 상기 제1 표면 내에 적어도 제3 스트리트 부분 관통 컷 및 제4 스트리트 부분 관통 컷을 형성하는 단계로서, 상기 제3 스트리트 부분 관통 컷은 상기 센서 요소들의 제2 선형 어레이와 상기 제2 희생 부분 사이에 배열되고, 상기 제4 스트리트 부분 관통 컷은 상기 센서 요소들의 제3 선형 어레이와 상기 제2 희생 부분 사이에 배열되는, 상기 적어도 제3 스트리트 부분 관통 컷 및 제4 스트리트 부분 관통 컷을 형성하는 단계;
    상기 규소 웨이퍼 내의 적어도 제1 관통 컷, 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계로서, 상기 제1 및 제2 관통 컷들은 상기 제1 방향에 평행하고, 상기 제3 및 제4 관통 컷들은 상기 제1 방향에 수직이고, 상기 제1 관통 컷은 상기 제1 희생 부분 반대편에 상기 센서 요소들의 제1 선형 어레이에 인접하게 배열되고, 상기 제2 관통 컷은 상기 제2 희생 부분 반대편에 상기 센서 요소들의 제3 선형 어레이에 인접하게 배열되고, 상기 제3 및 제4 관통 컷들은 상기 제1, 제2, 제3 및 제4 관통 컷들에 의해 한정된 다중-열 센서 칩의 제1 단부 및 제2 단부를 각각 형성하는 상기 적어도 제1 관통 컷, 제2 관통 컷, 제3 관통 컷 및 제4 관통 컷을 형성하는 단계;
    상기 규소 웨이퍼의 상기 제2 표면에 의해 형성된 상기 다중-열 센서 칩의 적어도 일부분을 실장 기판에 본딩하는 단계; 및
    상기 제1 희생 부분 및 상기 제2 희생 부분을 제거하는 단계를 포함하는, 방법.
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