JP3237960B2 - チップが基板に熱的にマッチしない感光性アレイ - Google Patents

チップが基板に熱的にマッチしない感光性アレイ

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Description

【発明の詳細な説明】
【０００１】本発明は、一般的には基板上に取り付けら
れる半導体チップに関する。特に本発明は、半導体チッ
プのものとは大幅に相違した熱膨張係数を有する基板上
に半導体チップを取り付けることができる方法に関す
る。
【０００２】本発明によれば、第一の熱膨張係数を有す
る半導体チップを第二の熱膨張係数を有する基板上に取
り付けたアセンブリーが提供される。半導体チップは、
実質的に液状のチキソトロピーのエポキシ(thixotropic
epoxy) によって基板の表面に取り付けられ、それによ
りそれぞれの半導体チップは別の半導体チップと接触し
ている。基板は、最終的なアセンブリーがおそらく出合
うであろう予期されるあらゆる温度よりも低い所定の温
度まで冷却される。それから基板は加熱され、エポキシ
を硬化させる。
【０００３】図１は、本発明の方法を説明するため複数
の密接して取り付けられたシリコンチップを有するベー
ス基板を簡単化して示す斜視図である。
【０００４】図には、個々に取り付けられた複数の密接
したシリコンチップ１２ａ、１２ｂ・・・１２ｚを有す
るベース基板１０が示されている。図に示されたチップ
１２ａ−１２ｚは、機能に関して特定されていないが、
これらはそれぞれ、ＣＣＤ、別のタイプの感光半導体チ
ップ、ＬＥＤ（発光ダイオード）プリントバー、サーマ
ルインクジェット技術に関するチップ、又は一連の半導
体チップを密接配置する必要があるその他あらゆる目的
のものの一部を表すことができることは明らかである。
基板１０上で隣接するチップ１２間の側部境界面には、
好適にはバックカット１３が形成される。バックカット
１３は、基板１０の表面に隣接して配置されたその開い
た端部を有する開放端開口であり、かつ隣接チップ及び
基板１０の間に狭い空洞を形成するために使われる。こ
のようなバックカットは、例えば米国特許第４８１４２
９６号明細書に開示されている。基板上の密接チップの
１つの代表的な用途において、チップ１２ａ−１２ｚ
は、ほぼ０．４ｍｍ（１７ミル）の厚さを有し、バック
カットの範囲におけるそれぞれのチップの厚さがほぼ
０．１５ｍｍ（６ミル）であるようなバックカットをそ
のエッジに有する。バックカット１３により形成された
空洞は、その他の理由のなかでも、後で説明するように
アレイアセンブリープロセスにおいて、基板１０上に置
かれかつアレイにしたチップの下から押し出された過剰
量のエポキシを収容するために有用である。
【０００５】それぞれのチップ１２ａ、１２ｂ・・・１
２ｚ上に、反復構造１４のセットも定義されている。本
明細書及び特許請求の範囲においてここで使用した場
合、“反復構造(repititive structure)”とは、それぞ
れのチップ上で規則的間隔を置いた規則的パターンを形
成するあらゆる装置又は構造に関するものである。これ
ら構造は、例えば限定の意味ではなく、ＣＣＤの感光位
置、ＬＥＤ、又はサーマルインクジェットプリントヘッ
ドの一部における毛管通路又は抵抗であってもよい。前
記のようにこのような反復構造の規則的間隔は、特に隣
接チップ間のギャップにおいてチップ対チップベースで
維持することは通常困難である。
【０００６】ほとんどの半導体用途において、チップ１
２ａ−１２ｚ用の最も共通の基本的材料は、結晶質シリ
コンである。この物質は、比較的低いＴＣＥを有し、す
なわちおそらくさらされる利用可能温度の範囲に沿って
結晶質シリコンには、比較的わずかな寸法変化しか生じ
ない。それに対して、構造のコスト及び容易さの観点か
ら基板１０のために望ましい１つの材料は、アルミナの
ような金属酸化物又はセラミック材料である。このよう
にして完成されたアレイが、はじめにアセンブルされた
ときの温度（典型的には室温）よりも低い温度にさらさ
れると、チップアレイよりも大きく収縮する基板の作用
は、比較的壊れやすいチップに圧縮応力を引き起こす。
このような状態は、代表的には保管及び輸送の間に引き
起こされる。
【０００７】アルミナのような使用すべき所望の基板
が、一般にシリコン又はガリウム砒素であるチップ１２
ａ−１２ｚの材料よりも大きなＴＣＥを有することがわ
かっている一般的な場合に有用である本発明の方法によ
れば、次のステップが行なわれる。すなわち第一にチッ
プは、ゲル又は液化した形のチキソトロピーのエポキシ
によって基板上に仮止めされる。初めの仮止めのために
チップは、その側面が直接接触するように密着させられ
る。それからアセンブルされたアレイは、重要なことで
あるが、なるべく完成したアレイがおそらく受けるであ
ろうあらゆる保管温度よりも低い温度にまで冷却され
る。エポキシがその液状の硬化していない状態にあると
き、エポキシは、チップを所定の位置に保持するが、チ
ップは、基板１０の表面に対して相対的に動かすことが
できる。この“冷却”ステップの間に、密接したチップ
の下の基板１０の比較的はっきりした収縮は、チップよ
りもずっと大幅に基板が収縮するので、チップの底面に
対して相対的な基板の上面のいくらかのスライドを引き
起こす。この低温処理サイクルの後に、アレイは炉の中
に配置され、典型的には１２５°−１５０°にされ、こ
の炉の中で基板は、アレイより多く膨張し、エポキシを
硬化させ、かつ隣接するチップ間に極めて小さなギャッ
プを残す。その秘訣は、実際に初めの冷却ステップが、
予期できる範囲でできるだけ近くに基板上においてチッ
プを引き寄せることにあり、すなわちチップと基板は、
両方共最大圧縮点にある。この最大収縮の低温状態から
後続の加熱又は使用により引き起こされるなんらかの膨
張は、最大収縮の基本状態から始まり、かつそれ故に基
板が膨張したとき、チップの表面と基板の表面との間に
生じるせん断力は最小になる。
【０００８】本発明の技術は、半導体チップ材料に調和
した極めて近いＴＣＥを有するもの以外でも基板材料を
全幅のアレイに使用するために考慮できるようにする。
本方法は、１つの個別基板１０から次のものへのＴＣＥ
の変化を、単一基板内でのＴＣＥ変化でさえも、自動的
に補償する。適当な温度処理を介して、微細なギャップ
が、チップ間に慎重に形成され、チップアレイと基板の
間の温度勾配を補償する。すなわちこの低温ステップの
ため、突き合わせたチップの端部感光位置間の異常な間
隔が予測でき、したがってチップの設計の際に補償でき
る。本来本発明の方法は、チップ材料と基板との間のＴ
ＣＥの不調和を補償するためにチップからチップへの間
隔を最小値にする。本発明の方法は、基板のＴＣＥがチ
ップのものより大きいのか又は小さいのかがわからない
場合でさえ使用できる。
【０００９】本発明の方法のそれ以上の増強能力は、低
温処理ステップの間に、チップアレイよりも基板を慎重
に冷却し、チップアレイと基板の間に温度勾配を形成す
ることにある。この方法は、例えば基板がチップアレイ
に極めて良好にＴＣＥを調和した場合にも使用でき、か
つチップアレイが常に動作中には熱源であり、基板より
も高い温度になっており、かつそれ故に基板よりも大き
く膨張するので有用である。それからチップ間には小さ
なギャップが形成されており、ここにおいてチップの追
加的な膨張を許容し、チップの力学的な応力を生じない
ようになっており、又は動作中にアセンブリーを歪ませ
ないようになっている。
【００１０】基板上に一列のチップを含むアセンブリー
に加えて、本発明は、基板上にチップを２次元配列して
構成することもでき、その場合チップは、列及び行内に
おいて互いに突き合わされる。
【００１１】次のものは、本発明の方法の用途の実例に
関する計算である。
【００１２】仮定；基板はアルミナである（６．５５ｐ
ｐｍ／℃のＴＣＥ）。チップはシリコンであり、３．０
ｐｐｍ／℃のＴＣＥを有する。アレイは、本発明の方法
にしたがって、室温でチップを互いに突き合わせてアセ
ンブルした。低温処理（“フリージング”ステップ）の
間、チップアレイと基板の間に温度勾配は生じない。走
査装置の一部としてチップを動作させる間に、チップア
レイと基板の間に温度勾配は生じない。低温処理は−２
０℃で行なわれた。アレイ動作温度は６０℃である。ア
レイ全体の長さは３１５ｍｍであり、室温（２５℃）で
突き合わせた１５．７４８ｍｍの長さのチップ２０個か
ら構成されている。チップは、それぞれ２５．４ｍｍ
（１インチ）あたり４００スポットの間隔を置いた、し
たがって６３．５μｍの中心間間隔を有する感光位置の
セットを定義している。それ故に２５℃のアレイアセン
ブリー温度から−２０℃の低温処理温度に達することに
よりチップアレイよりも大幅に基板が収縮する値は、 0.315ｍ×[(6.55−3.0)×10-6ｍ／ｍ℃][25−（−20）℃] ＝50.3μｍ アレイを２５℃の室温まで戻したときのチップ間ギャッ
プは＝５０．３÷１９ギャップ＝２．６μｍのチップ間
ギャップであり、感光位置の６３．５μｍの標準間隔の
観点からおおいに管理可能である。 150℃のエポキシ硬化温度におけるチップ間ギャップ；1
0.0μｍ 60℃の動作温度におけるチップ間ギャップ； 4.7μｍ
【００１３】その他の仮定；チップアレイは大きな熱源
であり、かつチップの厚さにわたる温度勾配がなく、か
つ基板の厚さにわたる温度勾配がないものと仮定すれ
ば、チップアレイは８５℃の温度で動作し、かつ基板は
５５℃の温度で動作する。完全に基板にＴＣＥを調和さ
せた密接チップアレイの場合でさえ、この設定条件を与
えれば、チップは、基板よりも高い温度になっているの
で、圧縮応力を受ける（アレイの湾曲及び場合によって
はチップ破損を含む）。しかしこの例においてアセンブ
ルされたアレイについては、８５℃のチップアレイおよ
び５５℃の基板でのギャップ間間隔＝［｛ 0.315ｍ×6.
55×10-6ｍ／ｍ／℃［55−（−20) ］℃｝−｛ 0.315ｍ
×3.0 ×10-6ｍ／ｍ／℃［85−（−20) ］℃｝］÷19ギ
ャップ＝2.9 μｍ；依然として感光位置の標準的な６
３．５μｍの間隔の観点から非常に管理可能である。
【００１４】このとき前記の例から、本発明の技術が、
このようなアレイの設計には以前は利用できなかった種
々の材料を使用して、融通性があり、故障しにくくかつ
比較的安価な大きなアレイの半導体装置の設計を容易に
することは明らかである。
【図面の簡単な説明】
【図１】 本発明の方法を説明するため複数の密接して
取り付けられたシリコンチップを有するベース基板を簡
単化して示す斜視図である。
【符号の説明】
１０ 基板、１２ａ〜１２ｚ 半導体チップ、１３ バ
ックカット、１４ 反復構造
フロントページの続き (56)参考文献 特開 昭64−67926（ＪＰ，Ａ) 特開 平２−39544（ＪＰ，Ａ) 特開 平２−68959（ＪＰ，Ａ) 特開 平２−256250（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/52 H01L 25/04 H01L 27/14

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 第一の熱膨張係数を有する複数の半導体
    チップを第二の熱膨張係数を有する基板上に取り付け
    る、次のステップを含む方法：実質的に液状のチキソト
    ロピーのエポキシによって基板の表面に半導体チップを
    取り付け、それぞれの半導体チップを隣接した半導体チ
    ップと接触させ；半導体チップの通常動作温度に相当す
    るあらかじめ選択した温度よりも低い所定の温度にまで
    基板を冷却し；そしてエポキシを硬化させるために基板
    とチップを加熱する。
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