KR102507136B1 - 기판 표면 상의 금속 오염을 감소시키는 방법 - Google Patents

기판 표면 상의 금속 오염을 감소시키는 방법 Download PDF

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Abstract

본 발명은 기판의 표면 상의 금속 오염을 감소시키는 방법에 관한 것으로, 이온 충격에 의한 기판 표면의 플라즈마 처리를 포함하고, 공급된 가스의 플라즈마가 생성되고, 플라즈마 내 이온의 충격 에너지는 무선 주파수 전자기장에 의해 제어된다. 이온의 충격 에너지는 금속 오염을 제거하기 위해 제 1 임계값보다 크며, 이온의 충격 에너지는 기판 표면의 표면 품질 저하를 방지하기 위해 제 2 임계값보다 낮다.

Description

기판 표면 상의 금속 오염을 감소시키는 방법 {METHOD FOR REDUCING THE METAL CONTAMINATION ON A SURFACE OF A SUBSTRATE}
본 발명은 기판 표면 상의 금속 오염(metal contamination)을 감소시키는 방법에 관한 것이다. 그러한 기판은 특히 마이크로 전자공학(microelectronics), 마이크로 공학(micromechanics), 광기술(photonics), 및 LED 장치 분야에 사용된다.
반도체 장치 공정에 있어서의 도전 중 하나는 기판 표면 상의 금속 오염의 문제이다. 반도체 장치는 기판 표면 상 또는 기판 내부에 존재하는 소량의 금속에도 극도로 민감하다. 이러한 금속 종류는 활성층의 전기적 성능을 저하시키는 것으로 알려져 있다. 실리콘 기판 산업은 매우 발달되었으며, 주요 공급자들은 매우 낮은 수준의(표면에(at the surface) 그리고 벌크에(in bulk)) 금속 오염을 가진 재료를 제공할 수 있다. 반도체 산업에서 응용범위가 넓은 가장 중요한 금속 산화물 중 하나인 사파이어(sapphire)(Al2O3 단결정)는, 몇 년 이래 개선 중이라 하더라도, 아직은 덜 완성되어 있다. 특히, 사파이어 웨이퍼는 SOS(Silicon on Sapphire) 제조에 이용되지만, LED 장치의 III-질화물(III-nitrides) 필름의 증착을 위한 기판으로서도 이용된다. 이러한 낮은 제조 완성으로 인해, 연마(polishing), 저장(storage), 및 특성분석(characterization)과 같은 기판 준비 및 처리 공정의 다양한 단계에서 사파이어 웨이퍼는 오염될 수 있다. 전형적으로, 반도체 장치에 이용되는 사파이어 기판의 표면 상에 많은 양의 금속 오염이 발견될 수 있다. 금속 오염은 주로 사파이어 표면을 연마하는데 이용되는 슬러리(slurry)에 일반적으로 존재하는 티타늄(Ti), 철(Fe), 및 니켈(Ni) 원소들을 포함한다.
SOS 기판의 제조 공정에서, 박막의 활성 실리콘 층이 사파이어 표면 상에 성장되거나 이전된다. SOS 기판의 제조 공정 동안 또는 이후에 수행되는 고온의 열처리는 사파이어 기판의 표면에서 실리콘 층으로의 금속 종류의 이동을 촉발시키고, 이로 인해 SOS 기판이 전자 장치의 제조와 양립할 수 없도록 만든다. 특히, 실리콘 내부의 철(iron)의 확산 속도는 높으며, 실리콘 내부에서의 그것의 용해도는 매우 낮다. 심각한 철 오염의 조건 하에, 규화철(iron silicide) 침전물(precipitates)이 박막의 활성 실리콘 층에 형성될 수 있으며, 자신의 전기 무결성(electric integrity)을 저하시킬 수 있다.
RCA 세정 시퀀스(RCA cleaning sequence)는 실리콘 표면을 세정하기 위한 표준 방법이다. 그러나, 사파이어 기판은 실리콘 보다 화학적으로 더 비활성이며, 자신의 표면을 식각(etching)하고 금속 오염을 용해하기 위한 더욱 적극적인 화학 처리를 요구한다.
중국 특허 CN102218410은, 암모니아 과산화물 혼합물(ammonia peroxide mixtures), 유황 과산화물 혼합물(sulfuric peroxide mixtures), 및 HF 혼합물을 포함하는, 염기(base) 및 산(acid) 용액에 기초하는 연속적인 습식처리를 포함하는, 연마된 사파이어 기판의 표면을 세정하기 위한 방법을 개시한다.
중국 특허 CN103537453에 개시된 발명은, 입자, 금속 이온, 및 유기 화합물을 제거할 수 있는, 초음파 세척(bathes)에 기초하는, 연마된 사파이어 기판을 세정하기 위한 방법에 관한 것이다.
중국 특허 CN101912855에 개시된 발명은, 중성 매체로부터 준비된 수연마 용액(water polishing solution)에 관한 것이다. 알칼리성 연마를 종료한 직후, 위에 언급된 용액으로 수연마를 수행함으로써, 잔여 CMP 연마 용액을 씻어 없앨 수 있으며, 용이하게 세정된 재료들이 흡착될 수 있으며, 표면 장력은 빠르게 감소됨으로써, 깨끗한 연마 표면을 얻을 수 있다.
다른 문헌에서 단 장(Dan Zhang) 및 양 간(Yang Gan)은 사파이어 단결정 기판에 적용된 습식 및 건식 세정 공정("사파이어 단결정 기판의 중요한 세정에 대한 최근의 진전: 미니 리뷰"-화학 공학에 대한 최근 특허("Recent progress on critical cleaning of sapphire single crystal substrates: a mini-review" - Recent Patents on Chemical Engineering), 2013, 6, 161-166)에 대한 총평을 수행한다. 다양한 세정 공정들 중에서, 그들은 특히 유기 오염의 박막층을 제거할 수 있지만, 대부분의 무기물 오염은 영향받지 않는 UV 및 플라즈마 방사를 검토한다. 그들은 또한 이러한 유형의 처리 이후 표면 형태에 있어서의 변화를 주목한다.
금속 오염 원소들은 표면에 위치할 수 있으며, 예를 들어, 0.5 내지 1.5nm 깊이, 가능하면 5nm 깊이까지의 기판 표면 아래(sub-surface)에 위치할 수 있다. 이것이 일반적으로 기판의 표면에만 반응하는 습식 처리가 충분히 효율적이지 않으며, 전자 장치 제조를 위한 특정 요구 조건에도 부합하지 않는 이유이다. 또한, 사파이어와 같이 화학품에 잘 반응하지 못하는 기판에 대하여, 습식 처리는, 금속 오염 원소들의 화학적 결합에 의존하여, 기판의 표면이라 하더라도 모든 금속 오염 원소들을 용해하기에는 비효율적이다.
궁극적으로, 화학적 기계적 연마(Chemical mechanical polishing)는 표면 아래에 오염된 층을 제거할 수 있지만, 슬러리 오염 잔여물과 근접한 표면에서의 그들의 경미한 확산을 방지하기에는 어려움이 있다: 금속 오염 잔여물 수준은, 목표로 하는 특정 요구 조건을 거의 충족시키킬 수 없다 .
대안적으로, 인산(phosphoric acid(H3PO4)) 화학 반응(chemistry)에 기초하며 고온(100℃ 이상)에서 수행되는 습식 세정 단계는, 표면 그리고 가까운 표면 아래에서 금속 오염을 제거하기에 효율적이다; 그러나, 이러한 유형의 해결법은, 그러한 고온에서의 안전성과 배스 히터 요소(bath heater elements)들의 신뢰성으로 인해 산업 기반시설에서 수행하기에는 어려움이 있다. 더하여, 표면에서 인(phosphorus)의 잔여물 오염이 관찰된 바 있다 : 인은 실리콘에 대한 불순물(dopant)이며, 이것은 목표로 하는 전자 응용에 적절하지 않다.
현재 존재하는 습식 또는 건식 화학적 식각 해결법들 또한, 화학적으로 잘 반응하지 못하는 기판(사파이어와 같은)의 표면에서 금속 오염을 제거하기에 비효율적이며, 또는, 효율적인 경우, 적어도 부분적으로, 그들은 기판 표면의 품질을 저하할 수 있으며(표면의 국소적인 패임(surface local pitting), 증가된 거칠기), 그로 인해 그것의 추가적인 사용이 어렵게 될 수 있다.
따라서, 본 발명의 제 1 기술적 목적은, 더 효율적인 금속 오염 세정 방법을 개발함에 있다.
본 발명의 다른 기술적 목적은, 다른 표면에 대한 직접 분자 접착(direct molecular adhesion)과 양립(compatible with)할 수 있도록 표면 저하(surface degradation)를 제한할 수 있는 방법을 제공함에 있다.
본 발명은 기판의 표면 상에 금속 오염(metal contamination)을 감소시키는 방법에 관한 것으로, 여기서, 상기 방법은 이온 충격(ion bombardment)에 의한 기판의 표면의 플라즈마 처리(plasma treatment)를 포함하고, 공급된 가스(supplied gas)의 플라즈마가 생성되고, 플라즈마 내 이온의 충격 에너지(bombardment energy)는 무선 주파수 전자기장(radio frequency electromagnetic field)에 의해 제어된다. 이온의 충격 에너지는 금속 오염을 제거하기 위해 제 1 임계값보다 크며, 이온의 충격 에너지는 상기 기판의 표면의 표면 품질 저하를 방지하기 위해 제 2 임계값보다 낮다.
본 발명은, 특히 거칠기(roughness) 및 결함(defectivity)의 면에서 표면 품질 저하 없이, 기판 표면 상의 금속 오염을 제거하는 것을 목표로 한다.
개별적으로 또는 함께 취해지는 본 발명의 다양한 이로운 특징들에 따르면:
- 본 발명은 상기 금속 오염을 2E+10 atoms/㎠ 미만으로 감소시킬 수 있고,
- 상기 금속 오염은, 티타늄(Ti) 및/또는 니켈(Ni) 및/또는 철(Fe) 원소를 포함하고,
- 상기 기판은, 5 보다 큰(above)(모스경도계(Mohs hardness scale)), 바람직하게는, 7 보다 큰 경도를 가지고,
- 상기 기판은, 절연체(insulator), 예를 들어, 사파이어(sapphire)이고,
- 상기 기판은, 반도체, 예를 들어, 실리콘이다.
본 발명의 바람직한 실시 예에 따르면:
- 상기 공급된 가스는, 비활성 가스(noble gas) 중 적어도 한 종류, 바람직하게는, 아르곤(Argon)을 포함하고,
- 상기 무선 주파수 전자기장은, 0.8 watt/㎠ 내지 4 watt/㎠, 바람직하게는, 2 watt/㎠ 내지 3 watt/㎠의 출력 밀도(power density)를 제공하고,
- 상기 공급된 가스는, 30 내지 120 밀리토르(millitorr)의 가스 압력(gas pressure)을 가지고,
- 상기 공급된 가스는, 75 sccm의 가스 유량(gas flow)으로 전달되고,
- 상기 플라즈마 처리는, 10 내지 60초 동안 유지된다.
또한, 본 발명은, 웨이퍼 결합(wafer bonding)에 의해, 플라즈마 처리된 사파이어 기판 표면과, 실리콘 기판과 같은 반도체 기판 표면 사이에 결합을 형성하기 위한 결합 과정(bonding process)에 관한 것으로, 여기서 사파이어 기판 표면 상의 금속 오염은, 이온 충격으로 인한 플라즈마 처리에 의해 감소되며, 공급된 가스의 플라즈마가 생성되고, 플라즈마 내 이온의 충격 에너지는 무선 주파수 전자기장에 의해 제어된다. 이온의 충격 에너지는 금속 오염을 제거하기 위해 제 1 임계값보다 크며, 이온의 충격 에너지는 상기 기판의 표면의 표면 품질 저하를 방지하기 위해 제 2 임계값보다 낮다.
이로운 실시 예에 따르면, 결합 과정은 플라즈마 처리된 사파이어 기판 표면과, 반도체 기판 표면 사이의 결합 강도(bonding strength)를 증가시키기 위해 열처리 단계를 포함한다.
본 발명은 또한, 플라즈마 처리된 사파이어 기판 표면과 반도체 기판 표면을 포함하는 기판에 관한 것으로, 여기서 결합은, 웨이퍼 결합에 의해, 상기 양 표면 사이에 형성되고, 사파이어 기판 표면 상의 금속 오염은, 이온 충격으로 플라즈마 처리에 의해 감소되고, 공급된 가스의 플라즈마가 생성되고, 플라즈마 내 이온의 충격 에너지는 무선 주파수 전자기장에 의해 제어된다. 이온의 충격 에너지는 금속 오염을 제거하기 위해 제 1 임계값보다 크며, 이온의 충격 에너지는 상기 기판의 표면의 표면 품질 저하를 방지하기 위해 제 2 임계값보다 낮다.
도 1은, 본 발명에 따른 실시 예들을 포함하는, 최초 그리고 다양한 세정 처리 이후, 사파이어 기판의 표면에서의 금속 오염의 수준을 도시한 도면이다. 3개의 상이한 원소들(Fe, Ni,Ti)의 금속 오염 수준이 평방 센티미터당 원자(atoms)로 표시되어 있다.
도 2는 다양한 세정 처리 이후, 사파이어 기판 표면의 거칠기를 도시한 도면이다. 거칠기는, 2㎛×2㎛, 10㎛×10㎛, 및 40㎛×40㎛인 다양한 스캔 영역에서 원자력 현미경(Atomic Force Microscopy(AFM))에 의해 측정된다. 도면은 제곱평균제곱근(root mean square(RMS)) 거칠기 값을 도시한다.
본 발명은 이온 충격(ion bombardment)에 의한 기판 표면의 플라즈마 처리를 포함하는, 기판 표면 상의 금속 오염을 감소시키기 위한 방법에 관한 것으로, 공급된 가스의 플라즈마가 생성되고, 플라즈마 내에서 이온의 충격 에너지는 무선 주파수(radio frequency (RF)) 전자기장에 의해 제어된다. 이온의 충격 에너지는 금속 오염을 제거(tear)하기 위해 제 1 임계값 보다 높으며, 이온의 충격 에너지는 기판 표면의 표면 품질 저하를 방지하기 위해 제 2 임계값 보다 낮다.
바람직한 실시 예에 따르면, 플라즈마는 비활성 가스 중 적어도 한 종류로부터 생성된다. 구체적인 실시 예에 따르면, 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 중 선택된 순수 비활성 가스(pure noble gas)가 이용된다. 다양한 비활성 가스의 혼합물도 적정한 결과를 도출한다. 비활성 가스의 선택은, 부산물 생성(by-products generation)과 염소 오염(chlorine contaminations)을 회피하기 위해, 염소(chlorine) 및 붕소 염화물(boron chloride) 같은 활성 가스(reactive gases)와 같은 다른 가스들 보다 선호된다.
또한, 비활성 가스 또는 가스를, 수소 가스와 혼합하는 것은 가능하다.
바람직하게는, 플라즈마는 75sccm의 제어된 유량 및 30 내지 120 밀리토르(millitorr)의 압력에서 처리되는 동안, 가스를 플라즈마 챔버(chamber)로 전달함으로 인해 플라즈마 챔버 내에서 형성된다. 압력은 플라즈마 챔버에 연결된 진공 펌프에 의해 제어된다.
플라즈마 내 이온의 충격 에너지는, 주로 RF 파워에 의존한다. 플라즈마 챔버 내 무선 주파수 전자기장은, 150mm 웨이퍼에 대한 기판 표면 상의 이온의 충격 에너지를 제어하기 위해, 200 와트(watts) 내지 1000 와트의 전력으로 설정된다. 이것은 대략 0.8 내지 4 watt/㎠를 범위로 하는 출력 밀도(power density)에 대응한다. 이롭게는, 출력 밀도는 1.5 내지 4watt/㎠의 범위이다.
균질하고(homogenous) 안정적인 결과를 얻기 위하여, 플라즈마 처리는 10 내지 60초 동안 수행된다.
상술한 파라미터에 따른 플라즈마 처리는, 기판으로부터 표면 및 표면 아래(sub-surface)의 금속 오염을 제거하고, 높은 품질의 직접 결합과 양립할 수 있는 수준에서 결함(defectivity)과 거칠기(roughness)를 유지하는데 효율적이다. 이러한 목적을 위해, 표면 거칠기는 0.5nm RMS 미만(below)으로, 더욱 이롭게는, 0.4nm RMS 미만으로 유지되는 것이 바람직할 것이다(2㎛×2㎛, 10㎛×10㎛, 및 40㎛×40㎛의 스캔 영역에서의 AFM 측정).
본 발명은 특히 화학적으로 잘 반응하지 못하는 기판 표면, 특히 모스경도계(Mohs scale)로 5 보다 큰 경도를 가지는 재료로 형성된 기판의 플라즈마 처리에 이롭다(모스경도계는 어떤 재료의 다른 재료에 대한 스크래치 능력의 비교에 기초한 광물질(mineral materials)의 경도 측정을 위해 잘 알려진 기준이다). 이는, 7 보다 큰(모스경도계) 경도를 가지는 재료에 더욱 이롭다.
그러한 재료를 위해, 이온의 충격 에너지는, 표면으로부터 많지 않은 수의 원자층을 제거하는 것을 성공하고, 표면 및 표면 아래로부터 금속 오염 원소의 결합을 효율적으로 깨기 위해, 표면 스퍼터링 에너지에 도달해야만 한다. 그럼에도 불구하고, 이어지는 높은 품질의 직접 분자 결합을 막을 수 있는 표면 저하를 회피하도록, 충격 에너지가 제어되어야 한다.
본 발명에 따른 세정 방법은, 사파이어 기판에 특히 이롭다.
출원인은 그러한 기판상의 금속 오염이 특히 티타늄(Ti), 니켈(Ni), 및 철(Fe) 원소들을 포함한다는 것을 발견하였다. 이러한 원소들은 기판의 추가 공정에 해로울 수 있다. 예를 들어, 실리콘의 활성층(active layer)이 2E10 atoms/㎠의 금속 오염을 초과하는 사파이어 기판 상에 형성되는 경우, 그것은 SOS 제조 공정 동안 또는 이후에 활성 실리콘 층에 규화물 침전물(silicide precipitates)을 유발하여, 활성 실리콘 층의 전기적 특성을 저하시킨다.
도 1에 도시된 바와 같이, 세정 처리 이전인 최초의 사파이어 기판 상의 티타늄, 니켈, 및 철 오염 수준은 2E+10 atoms/㎠ 이상이며, 특히, 철 및 니켈 수준은 2E+11 atoms/㎠보다 훨씬 높다. 오염 수준은 전반사 X-선 형광(total reflection X-ray fluorescence(TXRF))에 의해 측정되었다. TXRF는 평탄한 표면(smooth surfaces) 상의 입자, 잔여물(residues), 불순물(impurities)의 분석에 자주 이용되는 표면 원소 분석 기법이다. 이것은 현재 반도체 칩 제조과정에서 웨이퍼 표면 오염 제어 및 특히 표면 금속 오염의 분석을 위한 중요한 도구이다. X-선 탐사(probe)는 대략 5nm 아래로 관통하기 위해 알려진 기법으로, 기판의 표면 및 가까운 표면 아래의 분석을 허용한다.
본 발명에 따른 플라즈마 처리는, 사파이어 기판의 금속 오염의 수준이, 전자장치의 후속 제조과정에 적당한, 임계값인 2E10 atoms/㎠ 아래로 감소되도록 허용한다. 도 1에 도시된 바와 같이, 본 발명에 따른 플라즈마 처리의 두 조건 A 및 B가 실험되었다. 양 조건은, 도 1에 결과가 도시된, 표준 세정 처리(즉, RCA 세정)보다 훨씬 양호한 세정 효율성을 주로 보여준다. 다른 모든 파라미터들은 양 조건에서 동일하고, 각각 2 watt/㎠(플라즈마 A) 및 4 watt/㎠(플라즈마 B)의 출력 밀도로 수행된 양 조건들은, 금속 오염, 특히, 철 및 니켈 종류를 제거함에 양호한 효율성을 보여준다. 0.8 watt/㎠ 미만의 출력 밀도는, 금속 오염 잔여물이 목표되는 응용에서 요구되는 2E10 atoms/㎠의 한계 미만이 되도록 하는 것이 불가능 하였다: 이것은 이온의 관련 충격 에너지가 금속 오염을 제거하기 위한 제 1 임계값을 넘지 않았다는 것을 나타낸다. 1.5 watt/㎠ 이상의 출력 밀도가 금속 오염을 효율적으로 제거하는데 선호되고 있다.
한편, 상기 응용 요구 조건을 이행하기 위해, 플라즈마 처리 이후의 표면 품질은, 직접 분자 결합과 같은 요구되는 공정과 함께 양립할 수 있어야 한다. 본 발명의 맥락에서, 표면 품질은, 도 2에서 알 수 있는 바와 같은 표면 거칠기(surface roughness) 측정으로 인해 평가된다: 거칠기 수치는 nm으로 표현되는 RMS 값이다. 거칠기 측정은 2㎛×2㎛, 10㎛×10㎛, 및 40㎛×40㎛의 스캔 영역에서 원자력 현미경(Atomic Force Microscope, AFM)으로 수행되었다. 알려진 바와 같이, AFM은 나노미터의 부분 정도(order of fractions of a nanometer)로 입증된 해상도인, 매우 고-해상도 타입의 원자 현미경(scanning probe microscopy)이다. 다양한 스캐닝 영역에 대한 측정은, 다양한 범위의 표면 품질에 대한 정보를 얻을 수 있다: 작은 스캔(smaller scan)은 마이크로 거칠기로도 불릴 수 있는 짧은 범위(short range)의 거칠기를 나타내고; 중간 스캔(middle scan)은 중간 범위(mid range)의 거칠기를 나타내며, 마지막으로, 큰 스캔(larger scan)은 표면 파상도(surface waviness)에 근접한 긴 범주(long range)의 거칠기를 나타낸다.
도 2는 최초 사파이어 기판의 표면 거칠기와, 앞서 설명한 플라즈마 처리의 두 조건: 즉, 다른 모든 파라미터들은 양 조건에 동일하고, 각각 2 watt/㎠ (플라즈마 A)와 4 watt/㎠ (플라즈마 B)의 출력 밀도를 가지는 두 조건 이후의 사파이어 기판의 표면 거칠기의 예를 도시한다. 이들 두 조건은 기판 표면 상의 두 개의 상이한 이온의 충격 에너지를 나타낸다.
결과는, 일반적으로 2㎛×2㎛ 및 10㎛×10㎛의 AFM 스캔에 따른 플라즈마의 두 조건은 짧은 범위 및 중간 범위의 거칠기에서 예상되는 표면 품질을 유도함을 보여준다. 최초 표면 거칠기와 비교하여, 플라즈마 처리는 동일하거나 또는 좀 더 양호한 결과를 유도한다.
40㎛×40㎛의 AFM 스캔에 따른 긴 범주의 거칠기에서는, 출원인은 초기 상태와 비교하여 플라즈마 처리 B 이후에 거칠기가 증가하는 것을 관찰하였다. 이것은 해로운(detrimental) 표면 저하를 회피하기 위해 초과되어서는 안되는 제 2 충격 임계값을 정의하는 표면 저하의 예비적인 징후(preliminary manifestation)이다; 해로운 표면 저하 상태는 일반적으로 표면 거칠기가 0.5nm RMS를 초과할 때 도달될 수 있다. 어떤 상황에서는, 0.4nm RMS를 초과하는 표면 거칠기를 회피하는 것이 바람직하다.
바람직한 실시 예에 따르면, 플라즈마 처리 이전에, 사파이어 기판은, 유기(organic) 및 입자 오염을 제거하기 위한 첫번째 단계로, 습식 세정, 예를 들어, RCA 타입 세정 처리를 받을 수 있다.
사파이어 기판 표면의 플라즈마 처리 이후에, 사파이어 기판은, 반도체 기판, 예를 들어 실리콘 웨이퍼에 대한 직접 웨이퍼 결합(direct wafer bonding)을 위해 준비될 수 있다. 그 자체로 알려진 바와 같이, 직접 결합으로도 알려져 있는 분자 결합(molecular bonding)의 원리는, 두 표면을 직접적으로, 즉, 어떠한 특정 결합 재료(접착제, 왁스, 땜납, 등)를 이용하지 않고, 접촉하여 배치하는 것에 기초한다. 그러한 동작은, 결합을 위한 표면이 충분히 평탄하고, 입자 또는 오염이 없고, 그리고 충분히 서로 근접하여 일반적으로 수 나노미터 미만의 거리에서 접촉이 시작될 수 있는 것을 요구한다. 그러한 상황에서, 두 표면 사이의 인력(attractive force)은 분자 결합(두 표면의 원자 또는 분자들 사이의 전자 상호작용을 수반하는 모든 인력(반데르발스 힘(Van Der Waals forces))에 의해 유도된 결합)이 일어나기에 충분할 만큼 높다.
따라서, 플라즈마 처리된 사파이어 기판은 반도체 기판에 결합될 수 있다. 결합 이전에, 조립될 양 기판은 선택적으로 습식 세정 및/또는 플라즈마 활성화 처리(plasma activation treatment)를 받을 수 있으며, 그로 인해 양 기판 사이의 후속적인 결합 강도를 현저하게 개선할 수 있다. 결합 강도를 더 증가시키기 위해, 열처리 단계가 결합 이후의 결합된 구조체에 적용될 수도 있다.
결합 이후, 결합된 구조체의 반도체 웨이퍼는, 지지 기판(support substrate)의 상부에 반도체 활성층을 포함하는 최종 기판을 얻기 위해, 분쇄(grinding), 연마(polishing,) 화학적 식각(chemical etching), 스마트 컷(smart cutTM), 희생 산화(sacrificial oxidation), 등과 같은 알려진 방식으로 박막화(thinned down)될 수 있다. 이러한 지지 기판은 SOS 최종 기판의 예에서 사파이어이다. 후속의 고온 처리가 결합 계면(interface)을 강화하기 위해 구조체에 적용된다: 700 내지 950℃ 범위의 온도가 선호된다.
결합 단계 이전에 사파이어 기판이 효율적으로 세정된 경우, 침전물이 생성된 금속 오염으로 인한 어떠한 저하도, 반도체 상부 활성층에서 관찰되지 않는다.
본 발명에 따른 특정 실시 예가 아래에서 설명된다.
사파이어로 부터 형성된 150nm의 사파이어 기판이, 5E10 atoms/㎠ 내지 100E10 atoms/㎠ 범위의 철 오염을 상부 표면에 가질 수 있다. 사파이어 기판은, 2.8 watt/㎠의 출력 밀도에 대응하는, 700 와트의 RF 파워로, 75sccm의 가스 유량과 50 밀리토르의 압력에서의 아르곤 가스에 기초한 플라즈마 처리를 30초 동안 받는다. 이온 충격에 의한 사파이어 기판 표면의 플라즈마 처리 이후에, 표면 상의 금속 오염은 감소된다: 철 수준은 대략 0.8E10 atoms/㎠이다. 티타늄 및 니켈 원소의 금속 오염 수준 또한, 플라즈마 처리 이후에, 각각 3E10 atoms/㎠에서 1E10 atoms/㎠으로, 그리고 180E10 atoms/㎠에서 0.4E10 atoms/㎠로 감소된다.
표면 거칠기는 직접 결합과 양립가능하여, 짧은 범위에서는 대략 0.1nm RMS로, 긴 범위에서는 대락 0.3nm RMS가 된다.
이후, 사파이어 기판과 실리콘 기판은, 결합 이전에 표준 RCA 세정 처리를 받는다. 양 기판 사이의 결합은, 양호한 품질을 보여주며, 조립된 구조체는 이후에 150℃에서 어닐링되어, 사파이어 기판 상부에 실리콘 활성층을 가지는 최종 기판을 달성하기 위해 표준 박막화 및 어닐링 처리를 받는다.
또한, 본 발명에 따른 플라즈마 처리는, 예를 들어, 질화 알루미늄(aluminum nitride) 및 탄화 규소(silicon carbide)와 같은 세라믹 기판에 성공적으로 적용될 수 있다. 표준 마이크로 전자공학 화학품(standard microelectronics chemicals)에 잘 반응하지 않는 이러한 기판들은, 마이크로 전자공학 분야에서의 다양한 응용을 위한 관심이 증가하고 있다. 본 발명에 따른 플라즈마 처리는, 청결 완성도(cleanliness maturity)가 마이크로 전자공학 표준에 여전히 맞지 않는, 새롭게 출현하는 기판의 표면 및 가까운 표면 아래의 금속 오염을 감소시킬 수 있다.

Claims (14)

  1. 기판의 표면 상의 금속 오염(metal contamination)을 감소시키는 방법에 있어서,
    이온 충격(ion bombardment)에 의한 기판 표면의 플라즈마 처리(plasma treatment)를 포함하고,
    공급된 가스(supplied gas)의 플라즈마가 생성되고, 플라즈마 내 이온의 충격 에너지(bombardment energy)는 무선 주파수 전자기장(radio frequency electromagnetic field)에 의해 제어되고, 상기 무선 주파수 전자기장은 1.5 내지 4watt/㎠의 범위의 출력 밀도를 제공하고, 이온의 충격 에너지는 금속 오염을 제거(tear)하기 위해 제 1 임계값보다 크며, 이온의 충격 에너지는 상기 기판의 표면의 표면 품질 저하를 방지하기 위해 제 2 임계값보다 낮은 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  2. 제 1 항에 있어서,
    상기 금속 오염은, 이온 충격에 의한 기판 표면의 플라즈마 처리에 의해 2E10 atoms/㎠ 미만으로 감소되는 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  3. 제 2 항에 있어서,
    상기 금속 오염은, 티타늄(Ti) 및/또는 니켈(Ni) 및/또는 철(Fe) 원소로부터의 오염을 포함하는 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  4. 제 1 항에 있어서,
    상기 기판은, 5 보다 큰 또는 7 보다 큰 (모스경도계(Mohs hardness scale)) 경도(hardness)를 가지는 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  5. 제 4 항에 있어서,
    상기 기판은, 절연체(insulator) 또는 사파이어(sapphire)인 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  6. 제 4 항에 있어서,
    상기 기판은, 반도체 또는 실리콘인 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  7. 제 1 항에 있어서,
    상기 공급된 가스는 비활성 가스(noble gas) 중 적어도 한 종류를 포함하거나, 또는
    상기 공급된 가스는 아르곤(Argon)을 포함하는 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  8. 제 1 항에 있어서,
    상기 무선 주파수 전자기장은, 2 watt/㎠ 내지 3 watt/㎠의 출력 밀도(power density)를 제공하는 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  9. 제 1 항에 있어서,
    상기 공급된 가스는, 30 내지 120 밀리토르(millitorr)의 가스 압력(gas pressure)을 가지는 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  10. 제 1 항에 있어서,
    상기 공급된 가스는, 75 sccm의 가스 유량(gas flow)으로 전달되는 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  11. 제 1 항에 있어서,
    상기 플라즈마 처리는, 10 내지 60초 동안 유지되는 것을 특징으로 하는, 금속 오염을 감소시키는 방법.
  12. 웨이퍼 결합(wafer bonding)에 의해, 플라즈마 처리된 사파이어 기판 표면과, 실리콘 기판과 같은 반도체 기판 표면 사이에 결합을 형성하기 위한 결합 방법에 있어서,
    상기 사파이어 기판 표면 상의 금속 오염은, 제 1 항 내지 제 11 항 중 어느 한 항의 방법에 따라, 이온 충격으로 인한 플라즈마 처리에 의해 감소되는 것을 특징으로 하는, 결합 방법.
  13. 제 12 항에 있어서,
    상기 플라즈마 처리된 사파이어 기판 표면과, 상기 반도체 기판 표면 사이의 결합 강도(bonding strength)를 증가시키기 위해 열처리 단계를 포함하는 것을 특징으로 하는, 결합 방법.
  14. 삭제
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012161831A (ja) * 2011-02-09 2012-08-30 Mitsubishi Electric Corp 基板の製造方法
WO2014017369A1 (ja) * 2012-07-25 2014-01-30 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6399521A (ja) * 1985-12-12 1988-04-30 Agency Of Ind Science & Technol 半導体薄膜の製造方法
KR19980050972A (ko) * 1996-12-21 1998-09-15 양승택 리모트 수소 플라즈마를 이용한 금속오염 제거 방법
KR20010043555A (ko) * 1998-05-12 2001-05-25 조셉 제이. 스위니 진공 프로세싱 시스템에서 예비세정용 산소-아르곤 가스혼합물
KR100275534B1 (ko) * 1998-07-31 2000-12-15 정선종 실리콘 기판 표면위의 금속 오염물 제거방법
KR100573929B1 (ko) * 2001-12-14 2006-04-26 (주)에이피엘 플라즈마를 이용한 표면 세정 장치 및 방법
FR2938702B1 (fr) * 2008-11-19 2011-03-04 Soitec Silicon On Insulator Preparation de surface d'un substrat saphir pour la realisation d'heterostructures
JP2010278341A (ja) 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 貼り合わせｓｏｓ基板
JP2010278337A (ja) 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板
JP2012004272A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体の洗浄方法および炭化珪素半導体の洗浄装置
CN101912855B (zh) 2010-07-21 2012-09-05 河北工业大学 蓝宝石衬底材料抛光后表面洁净方法
CN102218410A (zh) 2011-04-19 2011-10-19 浙江露笑光电有限公司 蓝宝石抛光后的清洗方法
US9646873B2 (en) 2012-07-25 2017-05-09 Shin-Etsu Chemical Co., Ltd. Method for producing SOS substrates, and SOS substrate
SG11201508969QA (en) 2013-05-01 2015-12-30 Shinetsu Chemical Co Method for producing hybrid substrate, and hybrid substrate
CN103537453B (zh) 2013-08-20 2015-06-10 曾锡强 一种蓝宝石衬底晶片抛光后的超声清洗方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012161831A (ja) * 2011-02-09 2012-08-30 Mitsubishi Electric Corp 基板の製造方法
WO2014017369A1 (ja) * 2012-07-25 2014-01-30 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板

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