KR102480037B1 - 반도체 발광 소자 및 반도체 발광 소자의 제조 방법 - Google Patents

반도체 발광 소자 및 반도체 발광 소자의 제조 방법 Download PDF

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Abstract

반도체 발광 소자(10)는, 기판(20) 상에 마련되는 n형 반도체층(24); n형 반도체층(24) 상의 제1영역(W1)에 마련되는 AlGaN계 반도체 재료의 활성층(26); 활성층(26) 상에 마련되는 p형 반도체층(30); p형 반도체층(30) 상에 마련되고, 산화 실리콘(SiO2) 또는 산질화 실리콘(SiON)으로 구성되는 제1보호층(36); 제1보호층(36) 상과, n형 반도체층(24) 상의 제1영역(W1)과는 상이한 제2영역(W2)과, 활성층(26)의 측면을 피복하도록 마련되고, 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON) 또는 질화 알루미늄(AlN)으로 구성되는 제2보호층(38); p형 반도체층(30) 상에 접하여 마련되는 p측 전극(34); 및 n형 반도체층(24) 상에 접하여 마련되는 n측 전극(32)을 구비한다.

Description

반도체 발광 소자 및 반도체 발광 소자의 제조 방법
본 발명은, 반도체 발광 소자 및 반도체 발광 소자의 제조 방법에 관한 것이다.
심자외광용 발광 소자는, 기판 상에 차례로 적층되는 AlGaN계의 n형 클래드층, 활성층, p형 클래드층을 구비한다. 식각에 의해 노출시킨 n형 클래드층의 일부 영역 상에 n측 전극이 형성되고, p형 클래드층 상에는 p측 전극이 형성된다. n형 클래드층, 활성층 및 p형 클래드층의 노출된 표면 상에는, 산화 실리콘(SiO2)이나 산화 알루미늄(Al2O3) 등의 보호 절연막이 마련된다(예를 들면, 특허문헌 1 참조).
일본국 특허 제5985782호 공보
산화 실리콘(SiO2)은, 내습성에 약한 재료이기 때문에, 보호 기능을 적절히 갖춰주기 위해서는 두께를 크게 할 필요가 있다. 한편, 산화 알루미늄(Al2O3)은, 내습성에 뛰어나지만, 식각하기 어려운 재료이기 때문에, 보호층을 제거하여 전극용 개구를 형성하는 공정에 있어서 반도체층에 데미지를 줄 우려가 있다. 그 결과, 소자의 출력 특성이 저하될 우려가 있다.
본 발명은 이와 같은 과제를 해결하기 위해 안출된 것으로서, 그 예시적인 일 목적은, 반도체 발광 소자의 신뢰성 및 출력 특성을 향상시키는 것에 있다.
본 발명의 일 실시예에 따른 반도체 발광 소자는, 기판 상에 마련되는 n형 AlGaN계 반도체 재료의 n형 반도체층; n형 반도체층 상의 제1영역에 마련되는 AlGaN계 반도체 재료의 활성층; 활성층 상에 마련되는 p형AlGaN계 반도체 재료의 p형 반도체층; p형 반도체층 상에 마련되고, 산화 실리콘(SiO2) 또는 산질화 실리콘(SiON)으로 구성되는 제1보호층; 제1보호층 상과, n형 반도체층 상의 제1영역과는 상이한 제2영역과, 활성층의 측면을 피복하도록 마련되고, 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON) 또는 질화 알루미늄(AlN)으로 구성되는 제2보호층; p형 반도체층 상의 제1보호층 및 제2보호층을 관통하는 p측 개구에서 p형 반도체층 상에 접하여 마련되는 p측 전극; 및 n형 반도체층 상의 제2영역의 제2보호층을 관통하는 n측 개구에서 n형 반도체층 상에 접하여 마련되는 n측 전극을 구비한다.
이 실시예에 의하면, p형 반도체층 상에 산화 실리콘(SiO2) 또는 산질화 실리콘(SiON)으로 구성되는 저굴절률의 제1보호층을 마련하는 것에 의해, p형 반도체층과 제1보호층의 계면에서 더욱 많은 자외광을 전반사시킬 수 있다. 이에 의해, 더욱 많은 자외광을 전반사시켜 광추출면을 구비하는 기판을 향하게 할 수 있어, 외부 양자 효율을 높일 수 있다. 또한, 활성층의 측면을 산화 알루미늄(Al2O3) 또는 질화 알루미늄(AlN)으로 구성되는 제2보호층으로 피복하는 것에 의해, 내습성을 향상시킬 수 있다.
제2보호층은, n형 반도체층 및 p형 반도체층의 측면을 더 피복하도록 마련되어도 좋다.
제2보호층의 두께는, 50nm 이하여도 좋다.
n측 전극 및 p측 전극의 각각의 일부는, 제2보호층 상에 마련되어도 좋다.
본 발명의 다른 실시예는, 반도체 발광 소자의 제조 방법이다. 이 방법은, 기판 상에, n형 AlGaN계 반도체 재료의 n형 반도체층, n형 반도체층 상의 AlGaN계 반도체 재료의 활성층, 활성층 상의 p형AlGaN계 반도체 재료의 p형 반도체층, p형 반도체층 상의 산화 실리콘(SiO2) 또는 산질화 실리콘(SiON)으로 구성되는 제1보호층을 차례로 적층하는 공정; n형 반도체층의 일부가 노출하도록 제1보호층, p형 반도체층, 활성층 및 n형 반도체층의 일부를 제거하는 공정; 제1보호층 상과, n형 반도체층의 노출 영역 상과, 활성층의 측면을 피복하도록, 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON) 또는 질화 알루미늄(AlN)으로 구성되는 제2보호층을 형성하는 공정; 제1보호층 상의 제2보호층을 부분적으로 제거하여 제1보호층이 노출되는 p측 개구를 형성하고, n형 반도체층 상의 제2보호층을 부분적으로 제거하여 n형 반도체층이 노출되는 n측 개구를 형성하는 공정; n측 개구에서 n형 반도체층 상에 접하는 n측 전극을 형성하는 공정; p측 개구에서 제1보호층을 제거하여 p형 반도체층을 노출시키는 공정; 및 p측 개구에서 p형 반도체층 상에 접하는 p측 전극을 형성하는 공정을 포함한다.
이 실시예에 의하면, p형 반도체층 상을 제1보호층을 보호하면서, 식각하기 어려운 재료인 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON) 또는 질화 알루미늄(AlN)으로 구성되는 제2보호층을 제거하여 n측 개구 및 p측 개구를 형성할 수 있다. 그 결과, p형 반도체층 상의 p측 전극이 접하는 부분에 대한 식각에 의한 데미지를 억제하고, p측 전극의 컨택트 저항의 악화를 방지할 수 있다. 또한, 활성층의 측면을 산화 알루미늄(Al2O3) 또는 질화 알루미늄(AlN)으로 구성되는 제2보호층으로 피복하는 것에 의해, 내습성을 향상시킬 수 있다.
p측 개구 및 n측 개구를 형성하는 공정은, 건식 식각에 의해 제2보호층을 제거해도 좋다. p형 반도체층을 노출시키는 공정은, 습식 식각에 의해 제1보호층을 제거해도 좋다.
제2보호층은, ALD(atomic layer deposition)에 의해 형성되어도 좋다.
본 발명에 의하면, 반도체 발광 소자의 신뢰성 및 출력 특성을 향상할 수 있다.
도 1은 실시예에 따른 반도체 발광 소자의 구성을 개략적으로 나타내는 단면도이다.
도 2는 반도체 발광 소자의 제조 공정을 개략적으로 나타내는 도면이다.
도 3은 반도체 발광 소자의 제조 공정을 개략적으로 나타내는 도면이다.
도 4는 반도체 발광 소자의 제조 공정을 개략적으로 나타내는 도면이다.
도 5는 반도체 발광 소자의 제조 공정을 개략적으로 나타내는 도면이다.
도 6은 반도체 발광 소자의 제조 공정을 개략적으로 나타내는 도면이다.
도 7은 반도체 발광 소자의 제조 공정을 개략적으로 나타내는 도면이다.
도 8은 반도체 발광 소자의 제조 공정을 개략적으로 나타내는 도면이다.
도 9는 반도체 발광 소자의 제조 공정을 개략적으로 나타내는 도면이다.
도 10은 비교예에 따른 반도체 발광 소자의 구성을 개략적으로 나타내는 단면도이다.
도 11은 변형예에 따른 반도체 발광 소자의 구성을 개략적으로 나타내는 단면도이다.
이하, 도면을 참조하면서, 본 발명을 실시하기 위한 실시예에 대해 상세하게 설명한다. 한편, 설명에 있어서 동일한 요소에는 동일한 부호를 첨부하고, 중복되는 설명을 적절히 생략한다. 또한, 설명의 이해를 돕기 위해, 각 도면에 있어서의 각 구성 요소의 치수비는, 꼭 실제의 발광 소자의 치수비와 일치하지 않는다.
도 1은, 실시예에 따른 반도체 발광 소자(10)의 구성을 개략적으로 나타내는 단면도이다. 반도체 발광 소자(10)는, 중심 파장(λ)이 약 360nm 이하가 되는 "심자외광"을 발광하도록 구성되는 LED(Light Emitting Diode)칩이다. 이와 같은 파장의 심자외광을 출력하기 위해, 반도체 발광 소자(10)는, 밴드갭이 약 3.4eV 이상이 되는 AlGaN계 반도체 재료로 구성된다. 본 실시예에서는, 특히, 중심 파장(λ)이 약 240nm~350nm인 심자외광을 발광하는 경우에 대해 나타낸다.
본 명세서에 있어서, "AlGaN계 반도체 재료"란, 주로 질화 알루미늄(AlN)과 질화 갈륨(GaN)을 포함하는 반도체 재료를 말하고, 질화 인듐(InN) 등의 다른 재료를 함유하는 반도체 재료를 포함하는 것으로 한다. 따라서, 본 명세서에 말하는 "AlGaN계 반도체 재료"는, 예를 들면, In1-x-yAlxGayN(0≤x+y≤1, 0≤x≤1, 0≤y≤1)의 조성으로 나타낼 수 있고, AlN, GaN, AlGaN, InAlN, InGaN, InAlGaN을 포함하는 것으로 한다.
또한 "AlGaN계 반도체 재료" 중, AlN을 실질적으로 포함하지 않는 재료를 구별하기 위해 "GaN계 반도체 재료"라고 하는 경우가 있다. "GaN계 반도체 재료"에는, 주로 GaN이나 InGaN이 포함되고, 이들에 미량의 AlN을 함유하는 재료도 포함된다. 마찬가지로, "AlGaN계 반도체 재료" 중, GaN을 실질적으로 포함하지 않는 재료를 구별하기 위해 "AlN계 반도체 재료"라고 하는 경우가 있다. "AlN계 반도체 재료"에는, 주로 AlN이나 InAlN이 포함되고, 이들에 미량의 GaN이 함유되는 재료도 포함된다.
반도체 발광 소자(10)는, 기판(20)과, 버퍼층(22)과, n형 클래드층(24)과, 활성층(26)과, 전자 블록층(28)과, p형 클래드층(30)과, n측 전극(32)과, p측 전극(34)과, 제1보호층(36)과, 제2보호층(38)을 구비한다.
기판(20)은, 반도체 발광 소자(10)가 발광하는 심자외광에 대해 투광성을 구비하는 기판이고, 예를 들면, 사파이어(Al2O3) 기판이다. 기판(20)은, 제1메인면(20a)과, 제1메인면(20a)의 반대측의 제2메인면(20b)을 구비한다. 제1메인면(20a)은, 버퍼층(22)보다 위의 각 층을 성장시키기 위한 결정 성장면이 되는 일 메인면이다. 제2메인면(20b)는, 활성층(26)이 발광하는 심자외광을 외부로 추출하기 위한 광추출면이 되는 일 메인면이다. 변형예에 있어서, 기판(20)은, 질화 알루미늄(AlN) 기판이어도 좋고, 질화 알루미늄 갈륨(AlGaN) 기판이어도 좋다.
버퍼층(22)은, 기판(20)의 제1메인면(20a) 상에 형성된다. 버퍼층(22)은, n형 클래드층(24)보다 위의 각 층을 형성하기 위한 하지층(템플릿층)이다. 버퍼층(22)은, 예를 들면, 비도핑 AlN층이고, 구체적으로는 고온 성장시킨 AlN(HT-AlN; High Temperature AlN)층이다. 버퍼층(22)은, AlN층 상에 형성되는 비도핑 AlGaN층을 포함해도 좋다. 변형예에 있어서, 기판(20)이 AlN 기판 또는 AlGaN 기판인 경우, 버퍼층(22)은, 비도핑 AlGaN층만으로 구성되어도 좋다. 즉, 버퍼층(22)은, 비도핑 AlN층 및 AlGaN층 중의 적어도 하나를 포함한다.
n형 클래드층(24)은, 버퍼층(22) 상에 형성되는 n형 반도체층이다. n형 클래드층(24)은, n형의 AlGaN계 반도체 재료층이고, 예를 들면, n형의 불순물로서 실리콘(Si)이 도핑되는 AlGaN층이다. n형 클래드층(24)은, 활성층(26)이 발광하는 심자외광을 투과시키도록 조성비가 선택되고, 예를 들면, AlN의 몰분율이 25% 이상, 바람직하게는, 40% 이상 또는 50% 이상이 되도록 형성된다. n형 클래드층(24)은, 활성층(26)이 발광하는 심자외광의 파장보다 큰 밴드갭을 구비하고, 예를 들면, 밴드갭이 4.3eV 이상이 되도록 형성된다. n형 클래드층(24)은, AlN의 몰분율이 80% 이하, 즉, 밴드갭이 5.5eV 이하가 되도록 형성되는 것이 바람직하고, AlN의 몰분율이 70% 이하(즉, 밴드갭이 5.2eV 이하)가 되도록 형성되는 것이 더욱 바람직하다. n형 클래드층(24)은, 1㎛~3㎛ 정도의 두께를 구비하고, 예를 들면, 2㎛ 정도의 두께를 구비한다.
n형 클래드층(24)은, 불순물인 실리콘(Si)의 농도가 1×1018/cm3 이상 5×1019/cm3 이하가 되도록 형성된다. n형 클래드층(24)은, Si 농도가 5×1018/cm3 이상 3×1019/cm3 이하가 되도록 형성되는 것이 바람직하고, 7×1018/cm3 이상 2×1019/cm3 이하가 되도록 형성되는 것이 바람직하다. 일 실시예에 있어서, n형 클래드층(24)의 Si 농도는, 1×1019/cm3 전후이고, 8×1018/cm3 이상 1.5×1019/cm3 이하의 범위이다.
활성층(26)은, AlGaN계 반도체 재료로 구성되고, n형 클래드층(24)과 전자 블록층(28) 사이에 끼워져 더블 헤테로 접합 구조를 형성한다. 활성층(26)은, 단층 또는 다층의 양자 우물 구조를 구비해도 좋고, 예를 들면, 비도핑 AlGaN계 반도체 재료로 형성되는 배리어층과, 비도핑 AlGaN계 반도체 재료로 형성되는 우물층의 적층체로 구성되어도 좋다. 활성층(26)은, 파장 355nm 이하의 심자외광을 출력하기 위해 밴드갭이 3.4eV 이상이 되도록 구성되고, 예를 들면, 파장 310nm 이하의 심자외광을 출력할 수 있도록 AlN 조성비가 선택된다. 활성층(26)은, n형 클래드층(24)의 제1상면(24a)에 형성되고, 제1상면(24a)의 옆의 제2상면(24b)에는 형성되지 않는다. 활성층(26)은, n형 클래드층(24)의 전체면에 형성되지 않고, n형 클래드층(24)의 일부 영역(제1영역(W1))에만 형성된다.
전자 블록층(28)은, 활성층(26) 상에 형성된다. 전자 블록층(28)은, 비도핑 AlGaN계 반도체 재료층이고, 예를 들면, AlN의 몰분율이 40% 이상, 바람직하게는, 50% 이상이 되도록 형성된다. 전자 블록층(28)은, AlN의 몰분율이 80% 이상이 되도록 형성되어도 좋고, 실질적으로 GaN을 포함하지 않는 AlN계 반도체 재료로 형성되어도 좋다. 전자 블록층은, 1nm~10nm 정도의 두께를 구비하고, 예를 들면, 2nm~5nm 정도의 두께를 구비한다. 전자 블록층(28)은, p형의 AlGaN계 반도체 재료층이어도 좋다.
p형 클래드층(30)은, 전자 블록층(28) 상에 형성되는 p형 반도체층이다. p형 클래드층(30)은, p형의 AlGaN계 반도체 재료층이고, 예를 들면, p형의 불순물로서 마그네슘(Mg)이 도핑되는 AlGaN층이다. p형 클래드층(30)은, 300nm~700nm 정도의 두께를 구비하고, 예를 들면, 400nm~600nm 정도의 두께를 구비한다. p형 클래드층(30)은, 실질적으로 AlN을 포함하지 않는 p형 GaN계 반도체 재료로 형성되어도 좋다.
제1보호층(36)은, p형 클래드층(30) 상에 마련된다. 제1보호층(36)은, 산화 실리콘(SiO2) 또는 산질화 실리콘(SiON)으로 구성된다. 제1보호층(36)은, p형 클래드층(30)에 비해 활성층(26)으로부터 출력되는 심자외광에 대한 굴절률이 낮은 재료로 구성된다. p형 클래드층(30)을 구성하는 AlGaN계 반도체 재료의 굴절률은 조성비에 따르지만 2.1~2.56 정도이다. 한편, 제1보호층(36)을 구성하는 SiO2의 굴절률은 1.74 정도이고, SiON의 굴절률은 1.4~2.1 정도이다. 저굴절률의 제1보호층(36)을 마련하는 것에 의해, p형 클래드층(30)과 제1보호층(36)의 계면에서 활성층(26)으로부터의 자외광을 더욱 많이 전반사시켜, 광추출면인 기판(20)의 제2메인면(20b)을 향하게 할 수 있다. 특히, SiO2는 p형 클래드층(30)과의 굴절률 차이가 크기 때문에, 반사 특성을 더욱 높일 수 있다. 제1보호층(36)의 두께는, 50nm 이상이고, 예를 들면, 100nm 이상으로 할 수 있다.
제1보호층(36)에는, p측 전극(34)을 형성하기 위한 제1p측 개구(48)가 마련된다. 제1p측 개구(48)는, p형 클래드층(30) 상에 마련되고, 제1보호층(36)을 관통하여 p형 클래드층(30)을 노출시키도록 형성된다.
제2보호층(38)은, 제1보호층(36) 상과, n형 클래드층(24)의 제2상면(24b) 상과, n형 클래드층(24), 활성층(26) 및 전자 블록층(28)의 측면을 피복하도록 마련된다. 제2보호층(38)은, 도시되는 바와 같이, 버퍼층(22)의 측면이나 기판(20)의 측면 일부를 피복해도 좋다. 제2보호층(38)은, 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON) 또는 질화 알루미늄(AlN)으로 구성된다. 제2보호층(38)을 구성하는 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON) 및 질화 알루미늄(AlN)은, 제1보호층(36)을 구성하는 산화 실리콘(SiO2) 또는 산질화 실리콘(SiON)에 비해 내습성에 우수하다. 그 때문에, 소자 구조의 상면 및 측면 전체를 제2보호층(38)으로 피복하는 것에 의해, 내습성에 우수한 보호 기능을 제공할 수 있다. 제2보호층(38)의 두께는, 50nm 이하로 할 수 있고, 예를 들면, 10nm~30nm 정도로 할 수 있다.
제2보호층(38)에는, n측 전극(32)을 형성하기 위한 n측 개구(40)가 마련된다. n측 개구(40)는, n형 클래드층(24)의 제2상면(24b) 상에 마련되고, 제2보호층(38)을 관통하여 n형 클래드층(24)을 노출시키도록 형성된다. 제2보호층(38)에는, p측 전극(34)을 형성하기 위한 제2p측 개구(42)가 마련된다. 제2p측 개구(42)는, p형 클래드층(30) 상 또는 제18보호층(36) 상에 마련되고, 제2보호층(38)을 관통하여 제1보호층(36) 또는 p형 클래드층(30)을 노출시키도록 형성된다.
n측 전극(32)은, n측 개구(40)에 마련되고, n형 클래드층(24)의 제2상면(24b)에 접하도록 형성된다. n측 전극(32)은, Ti/Al계의 전극이고, n형 클래드층(24) 상에 접하여 마련되는 Ti층과, Ti층 상에 접하여 마련되는 Al층을 적어도 구비한다. Ti층의 두께는 1nm~10nm 정도이고, Al층의 두께는 20nm~1000nm 정도이다. n측 전극(32)은, n형 클래드층(24)으로부터의 자외광을 반사시켜 기판(20)의 제2메인면(20b)을 향하게 하는 반사 전극으로서도 기능한다.
n측 전극(32)의 일부는, 제2영역(W2)의 제2보호층(38) 상에도 형성된다. n측 전극(32)을 n측 개구(40) 내뿐만 아니라, 제2보호층(38) 상에도 형성하는 것에 의해, 반사 전극의 형성 영역을 넓게 하여, 더욱 많은 자외광을 광추출면인 기판(20)의 제2메인면(20b)을 향해 반사시킬 수 있다. 또한, n측 개구(40) 전체를 피복하도록 n측 전극(32)을 형성하는 것에 의해, 제2보호층(38)과의 조합에 의한 밀봉 기능을 향상시킬 수 있다.
p측 전극(34)은, 제1p측 개구(48) 및 제2p측 개구(42)에 마련되고, p형 클래드층(30) 상에 접하도록 형성된다. p측 전극(34)은, ITO(Indium Tin Oxide) 등의 도전성 산화물로 구성된다. p측 전극(34)은, 금속 전극이어도 좋고, 예를 들면, Ni/Au의 적층 구조에 의해 형성되어도 좋다.
p측 전극(34)의 일부는, 제1영역(W1)의 제1보호층(36) 상이나 제2보호층(38)에도 형성된다. 제1p측 개구(48) 및 제2p측 개구(42) 전체를 피복하도록 p측 전극(34)을 형성하는 것에 의해, 제2보호층(38)과의 조합에 의한 밀봉 기능을 향상시킬 수 있다.
이어서, 반도체 발광 소자(10)의 제조 방법에 대해 설명한다. 도 2~도 8은, 반도체 발광 소자(10)의 제조 공정을 개략적으로 나타내는 도면이다. 도 2에 있어서, 먼저, 기판(20)의 제1메인면(20a) 상에 버퍼층(22), n형 클래드층(24), 활성층(26), 전자 블록층(28), p형 클래드층(30), 제1보호층(36)이 차례로 형성된다.
기판(20)은, 사파이어(Al2O3) 기판이고, AlGaN계 반도체 재료를 형성하기 위한 성장 기판이다. 예를 들면, 사파이어 기판의 (0001)면 상에 버퍼층(22)이 형성된다. 버퍼층(22)은, 예를 들면, 고온 성장시킨 AlN(HT-AlN)층과, 비도핑 AlGaN(u-AlGaN)층을 포함한다. n형 클래드층(24), 활성층(26), 전자 블록층(28) 및 p형 클래드층(30)은, AlGaN계 반도체 재료, AlN계 반도체 재료 또는 GaN계 반도체 재료로 형성되는 층이고, MOVPE(metal-organic vapor phase epitaxy)법이나, MBE(molecular beam epitaxy)법 등의 주지의 에피택시얼 성장법을 사용하여 형성할 수 있다. 제1보호층(36)은, SiO2 또는 SiON으로 구성되고, CVD(chemical vapor deposition)법 등의 주지의 기술을 사용하여 형성할 수 있다. 제1보호층(36)의 두께는, 50nm 이상이고, 예를 들면 100nm 이상이다.
다음으로, 도 3에 나타내는 바와 같이, 제1보호층(36) 상에 마스크(12)가 형성되고, 마스크(12)가 형성되지 않은 노출 영역(13)의 제1보호층(36), p형 클래드층(30), 전자 블록층(28), 활성층(26) 및 n형 클래드층(24)의 일부가 제거된다. 이에 의해, 노출 영역(13)에 n형 클래드층(24)의 제2상면(24b)(노출면)이 형성된다. n형 클래드층(24)의 노출면을 형성하는 공정에서는, 건식 식각(14)에 의해 각 층을 제거할 수 있다. 예를 들면, 에칭 가스의 플라즈마화에 의한 반응성 이온 에칭을 사용할 수 있고, 예를 들면, 유도 결합형 플라즈마(ICP; Inductive Coupled Plasma) 에칭을 사용할 수 있다.
다음으로, 도 4에 나타내는 바와 같이, 제1보호층(36) 상 및 n형 클래드층(24)의 제2상면(24b) 상에 다른 마스크(16)가 형성된다. 그 후, 마스크(16)가 형성되지 않은 외주 영역(17)의 제1보호층(36), p형 클래드층(30), 전자 블록층(28), 활성층(26) 및 n형 클래드층(24)이 건식 식각(18)에 의해 제거된다. 외주 영역(17)은, 1장의 기판 상에 복수의 발광 소자를 형성하는 경우의 소자 사이의 분리 영역이다. 외주 영역(17)에 있어서, 버퍼층(22)이 부분적으로 제거되어도 좋고, 버퍼층(22)이 완전히 제거되어 기판(20)이 노출되어도 좋다. 외주 영역(17)에 있어서, 기판(20)의 일부가 제거되어 제1메인면(20a)과는 높이가 다른 기판(20)의 외주면(20c)이 노출되어도 좋다.
이어서, 마스크(16)을 제거한 후, 도 5에 나타내는 바와 같이, 소자 구조의 상면 전체를 피복하도록 제2보호층(38)을 형성한다. 제2보호층(38)은, Al2O3, AlON 또는 AlN으로 구성된다. 제1보호층(36) 상과, n형 클래드층(24)의 제2상면(24b) 상과, n형 클래드층(24), 활성층(26), 전자 블록층(28) 및 p형 클래드층(30)의 측면을 피복하도록 형성된다. 제1보호층(36)은, 버퍼층(22)의 측면을 피복해도 좋고, 기판(20)의 측면의 적어도 일부를 피복해도 좋다.
제2보호층(38)은, 활성층(26)의 측면에 접하여 활성층(26)을 보호한다. 제2보호층(38)은, 내습성이 우수한 것이 바람직하고, 막 밀도가 높은 치밀한 구조인 것이 바람직하다. 예를 들면, 제2보호층(38)을 ALD법을 사용하여 형성하는 것에 의해, 보호 기능이 우수한 제2보호층(38)을 형성할 수 있다. 또한, ALD법에 의해 제2보호층(38)을 형성하는 것에 의해, 보호 기능에 충분히 필요한 막두께를 작게 할 수 있다. 제2보호층(38)의 두께는, 50nm 이하로 할 수 있고, 예를 들면, 10nm~30nm 정도로 할 수 있다.
다음으로, 도 6에 나타내는 바와 같이, 제2보호층(38)에 n측 개구(40) 및 p측 개구(제2p측 개구)(42)를 형성한다. n측 개구(40)는, n형 클래드층(24)의 제2상면(24b) 상의 제2영역(W2)의 일부 영역에 마련되고, 제2p측 개구(42)는, 제1보호층(36) 상의 제1영역(W1)의 일부 영역에 마련된다. n측 개구(40) 및 제2p측 개구(42)는, 이 개구 영역 이외에 마스크를 형성하고, 제2보호층(38)을 건식 식각하는 것에 의해 형성할 수 있다. n측 개구(40) 및 제2p측 개구(42)는, 제2보호층(38)을 관통하도록 형성된다. 따라서, n측 개구(40)에 있어서 n형 클래드층(24)의 제2상면(24b)이 노출되고, 제2p측 개구(42)에 있어서 제1보호층(36)이 노출된다.
한편, 제2p측 개구(42)의 형성시에 p형 클래드층(30)이 노출되지 않도록 제2보호층(38)을 제거하는 것이 바람직하다. 따라서, 제2p측 개구(42)의 형성 후에 있어서, p형 클래드층(30) 상에 제1보호층(36)이 남고, p형 클래드층(30) 상의 전체가 제1보호층(36)에 의해 피복된 상태가 유지되는 것이 바람직하다.
다음으로, 도 7에 나타내는 바와 같이, n측 개구(40)에 n측 전극(32)을 형성한다. n측 전극(32)은, n측 개구(40)에서 노출되는 n형 클래드층(24)의 제2상면(24b) 상에 Ti층을 형성하고, 그 다음에 Ti층 상에 Al층을 형성하는 것에 의해 형성할 수 있다. n측 전극(32)의 Ti/Al층은, 스패터링법에 의해 형성하는 것이 바람직하다. 이 층을 전자빔(EB) 증착법으로 형성할 수도 있지만, 스패터링법을 사용하는 것에 의해 막 밀도가 낮은 금속층을 형성할 수 있고, 상대적으로 낮은 어닐링 온도로 바람직한 컨택트 저항을 실현할 수 있다.
n측 전극(32)은, n측 개구(40)의 내측뿐만 아니라, n측 개구(40)의 외측에 형성되어도 좋다. 즉, n측 전극(32)의 일부는, 제2영역(W2)의 제2보호층(38) 상에 형성되어도 좋다. n측 전극(32)의 형성 영역을 n측 개구(40)보다도 넓게 하는 것에 의해, 반사 전극으로서 기능하는 n측 전극(32)의 피복 면적을 넓게 하여, 출력 특성을 향상시킬 수 있다. 또한, n측 개구(40) 전체를 n측 전극(32)으로 피복할 수 있고, 밀봉 기능을 높일 수 있다.
다음으로, n측 전극(32)에 어닐링 처리를 한다. n측 전극(32)의 어닐링 처리는, Al의 융점(약660℃) 미만의 온도로 실행되고, 560℃ 이상 650℃ 이하의 온도로 어닐링하는 것이 바람직하다. Al층의 막 밀도를 2.7g/cm3 미만으로 하고, 어닐링 온도를 560℃ 이상 650℃ 이하로 하는 것에 의해, n측 전극(32)의 컨택트 저항을 0.1Ω·cm2 이하로 할 수 있다. 또한, 어닐링 온도를 560℃ 이상 650℃ 이하로 하는 것에 의해, 어닐링 후의 n측 전극(32)의 평탄성을 높이고, 자외광 반사율을 30% 이상으로 할 수 있다. 또한, Al의 융점 미만의 온도로 어닐링하는 것에 의해, 1분 이상의 어닐링 처리, 예를 들면, 5분~30분 정도의 어닐링 처리를 해도 바람직한 컨택트 저항이 얻어진다. 1장의 기판 상에 복수의 소자 부분이 형성되는 경우, 어닐링 시간을 길게(1분 이상으로) 하는 것에 의해 어닐링시의 기판 내의 온도 균일성을 높이고, 특성의 편차가 적은 반도체 발광 소자를 복수로 동시에 형성할 수 있다.
다음으로, 도 8에 나타내는 바와 같이, 제1영역(W1)의 제1보호층(36) 및 제2보호층(38) 상과, 제2영역(W2)의 제1보호층(36) 및 n측 전극(32) 상에 걸치는 마스크(44)를 형성한다. 마스크(44)는, 제1영역(W1)의 제2보호층(38)의 제2p측 개구(42)에 대응하는 위치에 개구(46)를 구비한다. 마스크(44)의 개구(46)는, 제1보호층(36)을 관통하는 제1p측 개구(48)을 형성하기 위해 마련되고, 제2보호층(38)의 제2p측 개구(42)의 내측에 위치한다. 따라서, 제2보호층(38)의 제2p측 개구(42)에 있어서의 측면은, 마스크(44)에 의해 피복된다.
다음으로, 도 9에 나타내는 바와 같이, 마스크(44)의 개구(46) 내의 제1보호층(36)을 제거하고, 제1보호층(36)에 제1p측 개구(48)을 형성한다. 제1p측 개구(48)는, 제1보호층(36)을 관통하도록 형성되고, 제1p측 개구(48)에서 p형 클래드층(30)이 노출하도록 제1보호층(36)이 제거된다. 제1보호층(36)은, 습식 식각에 의해 제거되는 것이 바람직하다. 제1보호층(36)은, 예를 들면, 불화 수소산(HF)과 불화 암모늄(NH4F)의 혼합액인 BHF(buffered hydrogen fluoride)를 사용하여 제거할 수 있다. 제1보호층(36)을 습식 식각하는 것에 의해, 건식 식각하는 경우에 비해, 제1보호층(36)의 제거 후에 노출되는 p형 클래드층(30)에 대한 데미지 영향을 저감할 수 있다.
이어서, 마스크(44)를 제거한 후, 제1p측 개구(48) 및 제2p측 개구(42) 내에 p측 전극(34)을 형성한다. p측 전극(34)은, 제1p측 개구(48)에서 노출되는 p형 클래드층(30) 상에 접하도록 마련된다. 또한, p측 전극(34)의 일부는, 제2p측 개구(42)에서 노출되는 제1보호층(36) 상에도 형성되고, 제2보호층(38) 상에도 형성된다. 이에 의해, 제1p측 개구(48) 및 제2p측 개구(42) 전체가 p측 전극(34)에 의해 피복된다. 이상의 공정에 의해, 도 1에 나타내는 반도체 발광 소자(10)가 완성된다.
이하, 본 실시예의 작용 효과에 대해, 비교예를 참조하면서 설명한다. 도 10은, 비교예에 따른 반도체 발광 소자(60)의 구성을 개략적으로 나타낸다. 비교예에서는, 상술한 제2보호층(38)과 동일한 보호층(58)만 마련되고, 제1보호층(36)이 마련되어 있지 않다. 비교예의 보호층(58)은, 제1영역(W1)의 p형 클래드층(30) 상과, 제2영역(W2)의 n형 클래드층(24) 상과, n형 클래드층(24), 활성층(26), 전자 블록층(28) 및 p형 클래드층(30)의 측면에 접하도록 마련된다.
비교예에 있어서, 보호층(58)이 실리콘(Si)을 포함하는 경우, 즉, SiO2, SiON, 질화 실리콘(SiNx) 등으로 구성되는 경우, 반도체 발광 소자(60)의 통전 사용시에 보호층(58)에 포함되는 Si가 활성층(26)에 확산될 우려가 있다. 활성층(26)에 Si가 확산되면, 활성층(26)을 구성하는 AlGaN계 반도체 재료가 n형화하여, 활성층(26)의 출력 특성의 저하로 이어질 우려가 있다. 또한, 질화 실리콘은, 활성층(26)으로부터 출력되는 자외광을 흡수하기 때문에, 광추출면인 기판(20)의 제2메인면(20b)로부터의 광출력의 저하로도 이어진다.
비교예에 있어서, 보호층(58)이 Al2O3, AlON 또는 AlN으로 구성되는 경우, 보호층(58)이 Si를 포함하지 않기 때문에, 반도체 발광 소자(60)의 통전 사용시에 활성층(26)에 Si가 확산되는 영향을 방지할 수 있다. 하지만, 알루미늄의 산질화물은 습식 식각이 어렵기 때문에, p형 클래드층(30)을 노출시키기 위한 p측 개구의 형성시에 보호층(58)을 건식 식각할 필요가 있다. 보호층(58)만을 건식 식각에 의해 제거하는 것은 사실상 불가능하고, 적어도 부분적으로 p형 클래드층(30)의 상면이 건식 식각된다. 그렇게 되면, p측 전극(34)이 접촉하는 p형 클래드층(30)에 데미지 영향이 남고, p측 전극(34)의 컨택트 저항이 증대할 수 있다. 그렇게 되면, 반도체 발광 소자(60)의 광출력의 저하로 이어진다.
한편, 본 실시예에 의하면, 활성층(26)의 측면이 Al2O3, AlON 또는 AlN으로 구성되는 제2보호층(38)으로 피복되기 때문에, 활성층(26)에 Si가 확산되는 영향을 방지할 수 있다. Al2O3, AlON 또는 AlN으로 구성되는 제2보호층(38)은, 내습성에 우수하기 때문에, 활성층(26)을 밀봉하는 기능을 높일 수도 있다. 또한, p형 클래드층(30) 상에 SiO2 또는 SiON으로 구성되는 제1보호층(36)이 마련되기 때문에, 제2보호층(38)을 건식 식각할 때 제1보호층(36)을 스토퍼층으로서 기능시킬 수 있다. 이에 의해, p형 클래드층(30)의 노출면이 건식 식각에 의해 손상되는 것을 방지할 수 있다. 이에 의해, p측 전극(34)의 컨택트 저항의 증대를 방지하고, 반도체 발광 소자(10)의 광출력을 향상시킬 수 있다.
본 실시예에 의하면, 제1보호층(36)을 저굴절률 재료인 SiO2(굴절률 1.4)로 하는 것에 의해, p형 클래드층(30)과의 굴절률 차이를 크게 하고, p형 클래드층(30)과 제1보호층(36)의 계면에 입사하는 자외광을 더욱 많이 전반사시킬 수 있다. 이에 의해, 활성층(26)으로부터 출력되는 자외광을 더욱 많이 광추출면인 기판(20)의 제2메인면(20b)을 향하게 할 수 있고, 반도체 발광 소자(10)의 광출력을 향상시킬 수 있다.
이상, 본 발명을 실시예를 바탕으로 설명했다. 본 발명은 상기 실시예에 한정되지 않고, 다양한 설계 변경과 다양한 변형예가 가능한 하고, 또한 그러한 변형예도 본 발명의 범위에 포함되는 것은, 당업자에게 이해되는 바이다.
도 11은, 변형예에 따른 반도체 발광 소자(10)의 구성을 개략적으로 나타내는 단면도이다. 본 변형예에서는, 제2보호층(38)에 의해 피복되는 반도체층의 측면(50)이 경사진 메사면으로 되어 있는 점에서 상술한 실시예와 상이하다. 반도체층의 측면(50)의 경사각(θ)은, 예를 들면 60도 이하이고, 예를 들면 15도~50도 정도로 할 수 있다. 본 변형예에 의하면, 활성층(26)의 메사면을 경사시키는 것에 의해, 활성층(26)으로부터 수평 방향으로 출사되는 자외광을 기판(20)의 제2메인면(20b)을 향해 반사시킬 수 있고, 광추출 효율을 높일 수 있다.
본 변형예에 따른 반도체 발광 소자(10)를 제조하기 위해서는, 상술한 도 3 및 도 4의 공정에서 사용하는 마스크(12, 16)의 측면을 경사시키면 된다. 본 변형예에 있어서도, 제1보호층(36)의 형성 후에 반도체층을 식각하여 메사면을 형성하기 위해, 제1보호층(36)에도 경사진 측면이 형성된다.
다른 변형예에서는, 상술한 제1보호층(36) 및 제2보호층(38)과는 별도의 또 다른 보호층을 구비해도 좋다. 예를 들면, n측 전극(32), p측 전극(34) 및 제2보호층(38)의 상면 및 측면을 피복하는 제3보호층이 더 마련되어도 좋다. 제3보호층은, 제1보호층(36)과 동일한 재료로 구성되어도 좋고, 제2보호층(38)과 동일한 재료로 구성되어도 좋다. 제3보호층은, 재료가 상이한 복수 층의 적층 구조여도 좋다.
본 발명에 의하면, 반도체 발광 소자의 신뢰성 및 출력 특성을 향상할 수 있다.
10: 반도체 발광 소자
20: 기판
24: n형 클래드층
26: 활성층
28: 전자 블록층
30: p형 클래드층
32: n측 전극
34: p측 전극
36: 제1보호층
38: 제2보호층
40: n측 개구
42: 제2p측 개구
48: 제1p측 개구
W1: 제1영역
W2: 제2영역

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판 상에, n형 AlGaN계 반도체 재료의 n형 반도체층, n형 반도체층 상의 AlGaN계 반도체 재료의 활성층, 활성층 상의 p형AlGaN계 반도체 재료의 p형 반도체층, p형 반도체층 상의 산화 실리콘(SiO2) 또는 산질화 실리콘(SiON)으로 구성되는 제1보호층을 차례로 적층하는 공정;
    상기 n형 반도체층의 일부가 노출하도록 상기 제1보호층, 상기 p형 반도체층, 상기 활성층 및 상기 n형 반도체층의 일부를 제거하는 공정;
    상기 제1보호층 상과, 상기 n형 반도체층의 노출 영역 상과, 상기 활성층의 측면을 피복하도록, 산화 알루미늄(Al2O3), 산질화 알루미늄(AlON) 또는 질화 알루미늄(AlN)으로 구성되는 제2보호층을 형성하는 공정;
    상기 제1보호층 상의 상기 제2보호층을 부분적으로 제거하여 상기 제1보호층이 노출되는 p측 개구를 형성하고, 상기 n형 반도체층 상의 상기 제2보호층을 부분적으로 제거하여 상기 n형 반도체층이 노출되는 n측 개구를 형성하는 공정;
    상기 n측 개구에서 상기 n형 반도체층 상에 접하는 n측 전극을 형성하는 공정;
    상기 p측 개구에서 상기 제1보호층을 제거하여 상기 p형 반도체층을 노출시키는 공정;
    상기 p측 개구에서 상기 p형 반도체층 상에 접하는 p측 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 p측 개구 및 상기 n측 개구를 형성하는 공정은, 건식 식각에 의해 상기 제2보호층을 제거하고,
    상기 p형 반도체층을 노출시키는 공정은, 습식 식각에 의해 상기 제1보호층을 제거하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제2보호층은, ALD(atomic layer deposition)에 의해 형성되는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
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