KR102468071B1 - 다이렉트 뷰 디스플레이를 위한 집적 반사기를 갖는 발광 다이오드 및 이의 제조 방법 - Google Patents

다이렉트 뷰 디스플레이를 위한 집적 반사기를 갖는 발광 다이오드 및 이의 제조 방법 Download PDF

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Abstract

LED 서브픽셀에 뷰 각도를 제어하는 반사기 층이 제공될 수 있다. 제1 도전율 유형 코어 및 활성층을 포함하는 나노 와이어 어레이를 형성한 후, 제2 도전율 유형 반도체 재료층, 투명 도전성 산화물층, 및 유전체 재료층이 순차적으로 형성된다. 나노 와이어 어레이 위의 유전체 재료층을 통해 개구가 형성된다. 반사기 층은 나노 와이어 어레이 주위에 그리고 투명 도전성 산화물층 상의 유전체 재료층 내 개구를 통해 형성될 수 있다. 도전성 본딩 구조는 반사기 층과 전기적으로 접촉하여 형성된다.

Description

다이렉트 뷰 디스플레이를 위한 집적 반사기를 갖는 발광 다이오드 및 이의 제조 방법{LIGHT EMITTING DIODES WITH INTEGRATED REFLECTOR FOR A DIRECT VIEW DISPLAY AND METHOD OF MAKING THEREOF}
관련 출원
본 출원은 2017년 1월 9일자로 출원된 미국 가출원 62/444,010의 우선권의 이익을 주장하며, 그 전체 내용은 본원에 참고로 인용된다.
본 발명은 발광 디바이스에 관한 것으로, 특히 집적 반사기를 포함하는 나노 와이어 발광 다이오드 및 이의 제조 방법에 관한 것이다.
발광 디바이스와 같은 발광 디바이스는 랩톱 또는 텔레비전 내 위치된 액정 디스플레이의 백라이트와 같은 전자 디스플레이에서 사용된다. 발광 디바이스는 발광 다이오드(LED) 및 광을 방출하도록 구성된 다양한 다른 유형의 전자 디바이스를 포함한다.
발광 다이오드(LED)와 같은 발광 디바이스에 있어, 방출 파장은 두께로 결정되는 구속 효과와 함께 LED의 활성 지역의 밴드갭에 의해 결정된다. 종종, 활성 지역은 하나 이상의 벌크 반도체층 또는 양자 우물(QW)을 포함한다. GaN 기반 디바이스와 같은 Ⅲ-질화물 기반 LED 디바이스에 있어, 활성 지역(예를 들어, 벌크 반도체층 또는 QW 우물 층) 재료는 바람직하게는 InxGa1-xN, 0<x<1과 같은 터너리이다.
이러한 III-질화물의 밴드갭은 활성 지역 내 포함된 In의 양에 의존한다. 인듐이 더 많은 포함될수록 밴드갭은 작아지고 이에 따라 방출광의 파장은 더 길어질 것이다. 본원에서 사용되는 바와 같이, 용어 "파장"은 LED의 피크 방출 파장을 지칭한다. 반도체 LED의 전형적인 방출 스펙트럼은 피크 파장을 중심으로 하는 협대역 파장임을 이해해야 한다.
본 발명은 다이렉트 뷰 디스플레이를 위한 집적 반사기를 갖는 발광 다이오드 및 이의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 측면에 따라, 도핑된 화합물 반도체층을 포함하는 기판; 도핑된 화합물 반도체층의 상부 표면으로부터 수직으로 연장되는 나노 와이어 어레이로서, 어레이 내의 각각의 나노 와이어는 제1 도전율 유형의 도핑을 갖는 나노 와이어 코어 및 활성 발광층을 포함하는 활성 쉘을 포함하는, 나노 와이어 어레이; 나노 와이어 어레이 내의 각 나노 와이어의 측벽들과 접촉하는 제2 도전율 유형 반도체 재료층; 나노 와이어 어레이 위에 놓이는 측방 연장 부분 및 나노 와이어 어레이를 측방으로 둘러싸는 측벽 부분을 포함하는 반사기 층; 및 반사기 층 위에 놓이며 솔더 재료를 포함하는 도전성 본딩 구조를 포함하는, 발광 디바이스가 제공된다.
본 발명의 또 다른 측면에 따라, 도핑된 화합물 반도체층을 포함하는 기판; 활성 발광층; 제2 도전율 유형 반도체 재료층; 반사기 층; 및 반사기 층 위에 놓이고 솔더 재료를 포함하는 도전성 본딩 구조를 포함하는, 발광 디바이스가 제공된다. 솔더 재료는 합금 또는 층 스택으로서 귀금속 및 주석을 포함하며, 솔더 재료는 이의 두께의 5 내지 20%만큼 압축될 수 있다.
본 발명의 또 다른 측면에 따라, 발광 디바이스를 형성하는 방법이 제공된다. 나노 와이어 어레이는 도핑된 화합물 반도체층을 포함하는 기판 위에 형성된다. 어레이 내의 각각의 나노 와이어는 도핑된 화합물 반도체층의 상부 표면으로부터 수직으로 연장하고, 어레이 내의 각각의 나노 와이어는 제1 도전율 유형의 도핑을 갖는 나노 와이어 코어, 및 활성 발광층을 포함하는 활성 쉘을 포함한다. 나노 와이어들의 측벽들 상에 제2 도전율 유형 반도체 재료층이 형성된다. 제2 도전율 유형 반도체 재료층 위에 반사기 층이 형성된다. 반사기 층은 나노 와이어 어레이 위에 놓이는 측방 연장 부분 및 나노 와이어 어레이를 측방에서 둘러싸는 측벽 부분을 포함한다. 반사기 층 상에 도전성 본딩 구조가 형성된다.
본 발명의 또 다른 측면에 따라, 다이렉트 뷰 디스플레이는 백플레인; 각각의 픽셀이 적색 발광 다이오드, 녹색 발광 다이오드, 및 청색 발광 다이오드를 포함하는, 백플레인 상의 픽셀 어레이; 픽셀 어레이 내에 적색 발광 다이오드, 녹색 발광 다이오드 및 청색 발광 다이오드의 각각을 측방으로 둘러싸는 유전체 매트릭스; 및 유전체 매트릭스 상에 위치되며, 각 픽셀 내 적색 발광 다이오드, 녹색 발광 다이오드, 및 청색 발광 다이오드의 콘택 노드들에 전기적으로 연결된, 공통 투명 도전성 산화물층을 포함한다.
본 발명은 다이렉트 뷰 디스플레이를 위한 집적 반사기를 갖는 발광 다이오드 및 이의 제조 방법을 제공하는 효과가 있다.
도 1a는 본 발명의 일 실시예에 따라 기판 및 패터닝된 유전체 마스크층을 포함하는 제1 예시적 구조의 평면도이다.
도 1b는 도 1a의 제1 예시적 구조의 수직 단면도이다.
도 2는 본 발명의 일 실시예에 따라 나노 와이어 형성 후의 제1 예시적 구조의 수직 단면도이다.
도 3은 본 발명의 일 실시예에 따라 제2 도전율 유형 반도체 재료층의 형성 후에 제1 예시적 구조의 수직 단면도이다.
도 4는 본 발명의 실시예에 따라 투명 도전성 산화물층의 형성 후에 제1 예의 구조의 수직 단면도이다.
도 5는 본 발명의 실시예에 따라 투명 도전성 산화물층, 제2 도전율 유형 반도체 재료층, 및 나노 와이어의 스택을 패터닝한 후의 제1 예시적 구조의 수직 단면도이다.
도 6은 본 발명의 실시예에 따라 마스킹 층을 트리밍하고 투명 도전성 산화물층의 물리적으로 노출된 부분을 에칭한 후의 제1 예시적 구조의 수직 단면도이다.
도 7은 본 발명의 실시예에 따라 유전체 재료층의 형성 후의 제1 예시적 구조의 수직 단면도이다.
도 8은 본 발명의 일 실시예에 따라 유전체 재료층을 통해 개구를 형성한 후의 제1 예시적 구조의 수직 단면도이다.
도 9는 본 발명의 일 실시예에 따라 리프트-오프 마스크층을 형성하고 반사기 재료를 피착한 후의 제1 예시적 구조의 수직 단면도이다.
도 10은 본 발명의 실시예에 따라 적어도 하나의 금속 장벽층 및 본딩 재료층의 형성 후의 제1 예시적 구조의 수직 단면도이다.
도 11은 본 발명의 실시예에 따라 리프트-오프 마스크층을 리프트 오프한 후의 제1 예시적 구조의 수직 단면도이다.
도 12는 본 발명의 실시예에 따라 모우트 트렌치의 형성 후의 제1 예시적 구조의 수직 단면도이다.
도 13은 본 발명의 실시예에 따라 제1 발광 다이오드를 백플레인에 본딩한 후의 제1 예시적 구조의 수직 단면도이다.
도 14는 본 발명의 실시예에 따라 백플레인에 추가의 발광 다이오드를 본딩하고 제1 발광 다이오드의 기판으로부터 지지 기판을 제거한 후의 제1 예시적 구조의 수직 단면도이다.
도 15는 본 발명의 일 실시예에 따라 유전체 매트릭스 형성 후의 제1 예시적 구조의 수직 단면도이다.
도 16a 내지 도 16p는 본 발명의 실시예에 따라 LED를 디스플레이 패널에 포함하는 방법의 단계들의 개략적 수직 단면도이다.
도 17은 본 발명의 실시예에 따라 전극 금속층 및 전극 장벽층을 피착한 후의 제2 실시예시적 구조의 수직 단면도이다.
도 18은 본 발명의 실시예에 따라 금속 전극 및 전극 장벽층을 패터닝한 후의 제2 예시적 구조의 수직 단면도이다.
도 19는 본 발명의 실시예에 따라 반사성 유전체층의 형성 및 패터닝 후의 제2 예시적 구조의 수직 단면도이다.
도 20은 본 발명의 실시예에 따라 리프트-오프 마스크층, 적어도 하나의 금속 장벽층 및 본딩 재료층의 형성 후의 제2 예시적 구조의 수직 단면도이다.
도 21은 본 발명의 실시예에 따라 리프트-오프 마스크층을 리프트 오프하고 모우트 트렌치를 형성한 후의 제2 예시적 구조의 수직 단면도이다.
도 22는 본 발명의 실시예에 따라 리프트-오프 마스크층 형성 후의 제3 예시적 구조의 수직 단면도이다.
도 23은 본 발명의 실시예에 따라 투명 도전성 산화물층의 형성 후의 제3 예의 구조의 수직 단면도이다.
도 24는 본 발명의 실시예에 따라 반사기 재료층, 적어도 하나의 금속 장벽층, 및 본딩 재료층의 피착 후의 제3 예시적 구조의 수직 단면도이다.
도 25는 본 발명의 실시예에 따라 리프트-오프 마스크층을 리프트 오프하고 모우트 트렌치를 형성한 후의 제3 예시적 구조의 수직 단면도이다.
도 26은 본 발명의 실시예에 따라 각 서브픽셀 지역의 중심 부분 내에 개구를 형성하기 위한 포토레지스트층의 도포 및 패터닝 후의 제4 예시적 구조의 수직 단면도이다.
도 27은 본 발명의 실시예에 따라 각 서브픽셀 지역 내 상부 콘택 전극의 형성 후의 제4 예시적 구조의 수직 단면도이다.
도 28은 본 발명의 실시예에 따라 포토레지스트층을 리프트 오프한 후의 제4 예시적 구조의 수직 단면도이다.
도 29는 본 발명의 실시예에 따라 top 접촉 전극 에치 마스크를 채용하는 이방성 에치 프로세스에 의해 각 서브픽셀 지역 내에 메사 구조의 형성 후의 제4 예시적 구조의 수직 단면도이다.
도 30은 본 발명의 실시예에 따라 포토레지스트층을 도포하고 패터닝하고 버퍼층을 패터닝한 후의 제4 예시적 구조의 수직 단면도이다.
도 31은 본 발명의 실시예에 따라 유전체 재료층의 형성 후의 제4 예시적 구조의 수직 단면도이다.
도 32는 본 발명의 실시예에 따라 패터닝된 포토레지스트층의 형성 후의 제4 예시적 구조의 수직 단면도이다.
도 33은 본 발명의 실시예에 따라 각 서브픽셀 지역 내에 반사기 구조의 형성 후의 제4 예시적 구조의 수직 단면도이다.
도 34는 본 발명의 실시예에 따라 패터닝된 포토레지스트층의 제거 후의 제4 예시적 구조의 수직 단면도이다.
도 35는 본 발명의 실시예에 따라 유전체 재료층의 마스킹되지 않은 부분을 에칭한 후의 제4 예시적 구조의 수직 단면도이다.
도 36은 본 발명의 실시예에 따라 도전성 본딩 구조를 부착한 후의 제4 예시적 구조의 수직 단면도이다.
도 37은 본 발명의 실시예에 따라 제4 예시적 구조의 대안적 실시예의 수직 단면도이다.
다이렉트 뷰 디스플레이와 같은 디스플레이 디바이스는 정렬된 픽셀 어레이로부터 형성될 수 있다. 각각의 픽셀은 각각의 피크 파장에서 광을 방출하는 서브픽셀 세트를 포함할 수 있다. 예를 들어, 픽셀은 적색 서브픽셀, 녹색 서브픽셀, 및 청색 서브픽셀을 포함할 수 있다. 각각의 서브픽셀은 특정 파장의 광을 방출하는 하나 이상의 발광 다이오드를 포함할 수 있다. 종래의 배열은 각 픽셀 내에 적색, 녹색, 및 청색(RGB) 서브픽셀을 갖는 것이다. 각각의 픽셀은 색 개멋 내의 색들의 임의의 조합이 각 픽셀에 대해 디스플레이 상에 보여질 수 있게 백플레인 회로에 의해 구동된다. 디스플레이 패널은 LED 서브픽셀이 백플레인 상에 위치된 본드 패드에 솔더링되거나 그렇지 않으면 전기적으로 부착되는 프로세스에 의해 형성될 수 있다. 본드 패드는 백플레인 회로 및 다른 구동 전자장치에 의해 전기적으로 구동된다.
본 발명의 실시예에서, 다색(예를 들어, 3색 이상) 다이렉트 뷰 디스플레이의 제조 방법은 각 픽셀에서 상이한 색의 광을 방출하는 발광 디바이스를 사용함으로써 수행될 수 있다. 일 실시예에서, 나노 구조(예를 들어, 나노 와이어) 또는 벌크(예를 들어, 평면) LED가 사용될 수 있다. 각각의 LED는 각각의 픽셀에 청색, 녹색 및 적색 서브픽셀을 형성하기 위해 각각의 청색, 녹색 및 적색 발광 활성 지역을 가질 수 있다. 대안적 실시예에서, 적색 방출 활성 지역은 각 픽셀에 적색 방출 서브픽셀을 형성하기 위해 LED들 중 하나에 청색 또는 녹색 활성 지역 위에 형성될 수 있다. 또 다른 실시예에서, 적색 방출 서브픽셀을 형성하기 위해 청색 또는 녹색 발광 LED 상에 하향 변환 요소(예를 들어, 적색 방출 인광체, 염료 또는 양자점)가 형성될 수 있다. 또 다른 실시예에서, 각각의 픽셀 내의 청색 또는 녹색 발광 나노 와이어 LED는 적색 방출 서브픽셀을 형성하기 위해 유기 또는 무기 적색 방출 평면 LED와 같은 재성장된 적색 방출 평면 LED로 대체된다.
바람직하게, 반도체 LED 어레이는 활성 지역 및 볼륨 요소를 포함하는 쉘에 의해 둘러싸인, 본원에서 템플릿이라 지칭되는, 나노 구조화된(예를 들어, 나노 와이어 또는 나노피라미드) 코어를 포함한다. 이러한 나노 구조화된 LED는 긴 스트라이프 또는 평면 벌크 반도체층을 포함하는 벌크(예를 들어, 평면) LED 구조와는 다른 광 또는 UV 방사의 "점 원"으로서 간주될 수 있다. 템플릿은 나노 와이어 코어와 같은 단일 성장층을 포함할 수 있지만, 후술하는 바와 같이 다층으로부터 형성될 수도 있다.
도 1a 및 도 1b를 참조하면, 제1 예시적 구조는 지지 기판(22), 버퍼층(24) 및 도핑된 화합물 반도체층(26)의, 하부에서 상부로의, 스택을 포함하는 기판(20)을 포함한다. 지지 기판(22)은 버퍼층(24)의 단일 결정 반도체 재료를 성장시키기 위한 템플릿으로서 기능하는 결정질 재료층을 포함할 수 있다. 단일 결정 재료층의 상부 표면으로부터 III-V 화합물 반도체 재료와 같은 화합물 반도체 재료의 에피택셜 성장이 가능하다면 임의의 단일 결정 재료층이 지지 기판(22) 용으로 채용될 수 있다. 지지 기판(22)은 기저 평면 또는 r-평면 성장 표면을 사용하는 Al2O3(사파이어)와 같은 단일 결정 재료, 워자이트(α) 및 징크블렌드(β) 형태 모두에서 다이아몬드, Si, Ge, GaN, AlN, SiC, 및 InN, GaP, GaAsP, GaAs, InP, ZnO, ZnS, ZnSe를 포함할 수 있다. 예를 들어, 지지 기판(22)은 적절한 표면 방위를 갖는 사파이어(즉, 단일 결정 산화 알루미늄)를 포함할 수 있다.
지지 기판(22)은 패터닝된(예를 들면, 거친) 성장 표면을 갖는 패터닝된 사파이어 기판(PSS)을 포함할 수 있다. 버퍼층의 단일 결정 화합물 반도체 재료의 에피택셜 성장을 용이하게 하기 위해, 후속 분리 프로세스에서 지지 기판(22)으로부터 버퍼층(24)의 분리를 용이하게 하기 위해, 및/또는 버퍼층(24)을 통한 광 추출 효율을 향상시키기 위해, 지지 기판(22)의 상부 표면 상에 범프, 딤플 및/또는 각진 컷이 제공되거나 또는 제공되지 않을 수 있다. 지지 기판(22)의 상부 표면 상에 범프 및/또는 딤플이 제공된다면, 더 적고 더 큰 측방 치수가 또한 채용될 수 있을지라도, 각각의 범프 또는 각각의 딤플의 측방 치수는 1.5 마이크론 내지 6 마이크론 범위일 수 있다. 이웃한 범프 또는 딤플 쌍들 간에 중심 대 중심 거리는, 더 적고 더 큰 거리가 또한 채용될 수 있을지라도, 3 마이크론 내지 15 마이크론의 범위일 수 있다. 범프 또는 딤플의 배열을 위해 다양한 기하학적 구성이 채용될 수 있다. 범프의 높이 및/또는 딤플의 깊이는, 더 작고 더 큰 높이 및/또는 깊이가 또한 채용될 수 있을지라도, 1 마이크론 내지 3 마이크론 정도일 수 있다.
버퍼층(24)은 III-V 화합물 반도체 재료와 같은 단일 결정 화합물 반도체 재료를 포함한다. 버퍼층(24)을 형성하기 위한 피착 프로세스는 메탈오가닉 기상 에피택시(MOVPE), 분자 빔 에피택시(MBE), 하이드라이드 기상 에피택시(HVPE), 액체 에피택시(LPE), 금속-유기 분자 빔 에피택시(MOMBE), 및 원자층 피착(ALD) 중 임의의 것을 채용할 수 있다. 버퍼층(24)은 지지 기판(22)과의 계면에서 버퍼층(24)의 조성이 지지 기판(22)의 상부 표면의 2차원 격자 구조와 실질적으로 격자 매칭을 제공하도록 일정한 또는 그레이드된 조성을 가질 수 있다. 버퍼층(24)의 조성은 피착 프로세스 동안 점진적으로 변화될 수 있다. PSS 지지 기판(22)이 사용된다면, 버퍼층(24)의 바닥 표면은 패터닝된(즉, 거친) 표면일 수 있다.
버퍼층(24)의 바닥 부분을 위해 채용될 수 있는 재료는, 예를 들어, w 및 y가 제로일 수 있는(즉, GaN) Ga1-wInwAs1N1-y일 수 있고, 지지 기판(22)의 상부 표면의 격자 상수와 매칭되도록 선택된다. 선택적으로, Al 또는 P가 버퍼층의 바닥 부분을 위한 재료로 채용될 수 있는데, 이 경우에 버퍼층(24)의 바닥 부분은 지지 기판(22)의 상부 표면의 격자 상수와 매칭되는 Ga1-w-ZInwPZN1-x-yAsyPx을 포함할 수 있다. 버퍼층(24)의 상부 부분을 위해 채용될 수 있는 재료는 질화 갈륨(GaN), 질화 알루미늄(AlN), 인화 갈륨(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb), 질화 인듐(InN), 인화 인듐(InP), 인듐 비소(InAs) 및 인듐 안티모나이드(InSb)와 같은 직접 밴드갭 III-V 화합물 재료를 포함하는데, 그러나 이들로 제한되지 않는다. 버퍼층(24)의 조성은 성장 방향(수직 방향)을 따른 점진적인 격자 파라미터 변화에 의해 야기되는 전위(dislocation)가 버퍼층(24)의 상부 표면까지 전파하지 않도록 버퍼층(24)의 바닥 부분과 버퍼층(24)의 상부 부분 사이에서 점진적으로 변화할 수 있다. 일 실시예에서, 두께가 1 마이크론보다 작은 버퍼층(24)의 얇은 하부 부분은 도핑되지 않거나 또는 저농도의 실리콘으로 도핑될 수 있다.
낮은 결함 밀도를 갖는 고품질의 단일 결정 표면이 버퍼층(24)의 상부 표면에 제공될 수 있다. 선택적으로, 버퍼층(24)의 상부 표면은, 예를 들어, 화학 기계식 평탄화에 의해 평면의 상부 표면을 제공하도록 평탄화될 수 있다. 버퍼층(24)의 상부 표면으로부터 오염을 제거하기 위해 평탄화 프로세스 후에 적절한 표면 세정 프로세스가 수행될 수 있다. 버퍼층(24)의 평균 두께는, 더 적고 더 큰 두계가 채용될 수 있을지라도, 2 마이크론 내지 20 마이크론의 범위일 수 있다.
도핑된 화합물 반도체층(26)은 이어서 버퍼층(24)의 상부 표면 상에 직접 형성된다. 도핑된 화합물 반도체층(26)은 제1 도전율 유형의 도핑을 갖는 도핑된 화합물 반도체 재료를 포함한다. 제1 도전율 유형은 n-형 또는 p-형일 수 있다. 일 실시예에서, 제1 도전율 유형은 n-형일 수 있다.
도핑된 화합물 반도체층(26)은 버퍼층(24)의 상부 부분의 단일 결정 화합물 반도체 재료와 격자 매칭될 수 있다. 도핑된 화합물 반도체층(26)은 버퍼층(24)의 상부 부분과 동일한 화합물 반도체 재료를 포함할 수도 있고 아닐 수도 있다. 일 실시예에서, 도핑된 화합물 반도체층(26)은 n-도핑된 직접 밴드갭 화합물 반도체 재료를 포함할 수 있다. 일 실시예에서, 도핑된 화합물 반도체층(26)은 n-도핑된 질화 갈륨(GaN)을 포함할 수 있다. 도핑된 화합물 반도체층(26)을 형성하기 위한 피착 프로세스는 메탈오가닉 기상 에피택시(MOVPE), 분자 빔 에피택시(MBE), 하이드라이드 기상 에피택시(HVPE), 액상 에피택시(LPE), 금속-유기 분자 빔 에피택시(MOMBE), 및 원자층 피착(ALD) 중 임의의 것을 포함할 수 있다. 도핑된 화합물 반도체층(26)의 두께는, 더 작고 더 큰 두께가 또한 채용될 수 있을지라도, 100nm 내지 2 마이크론 범위일 수 있다.
패터닝된 유전체 마스크층(42)은 기판(20)의 상부 표면 상에 형성될 수 있다. 패터닝된 유전체 마스크층(42)은, 예를 들어, 유전체 재료층을 피착하고 유전체 재료층을 패터닝하여 이에 개구를 형성함으로써 형성될 수 있다. 예를 들어, 실리콘 질화물층, 실리콘 산화물층, 또는 유전체 금속 산화물층(알루미늄 산화물층과 같은)이 기판(20)의 상부 표면 상에 형성될 수 있다. 일 실시예에서, 유전체 재료층은 실리콘 질화물층을 포함할 수 있다. 유전체 재료층의 두께는, 더 작고 더 큰 두께가 또한 채용될 수 있을지라도, 3nm 내지 100nm의 범위일 수 있다.
포토레지스트층(도시되지 않음)은 유전체 재료층의 상부 표면 위에 도포될 수 있고, 리소그래피 노광 및 현상에 의해 그에 관통하는 개구를 형성하도록 리소 그래픽적으로 패터닝될 수 있다. 일 실시예에서, 포토레지스트층 내 개구는 2차원 주기적 어레이로서 형성될 수 있다. 각 개구의 크기 및 형상은 후속하여 형성될 나노 와이어의 형상 및 크기를 최적화하도록 선택될 수 있다. 포토레지스트층 내 개구 패턴은 패터닝된 유전체 마스크층(42)을 형성기 위해 유전체 재료층을 통해 전달될 수 있다. 예를 들어, 애싱에 의해 포토레지스트층이 후속하여 제거될 수 있다.
패터닝된 유전체 마스크층(42)은 2차원의 주기적 어레이로서 배열되거나 배열되지 않을 수 있는 개구(43)를 포함한다. 각 개구(43)의 형상은 원형, 타원형 또는 다각형(6각형과 같은)일 수 있다. 패터닝된 유전체 마스크층(42) 내 각 개구(43)의 최대 측방 치수는, 더 적고 더 큰 최대 측방 치수가 또한 채용될 수 있을지라도, 10nm 내지 1,000nm, 예를 들어 30nm 내지 300nm의 범위일 수 있다. 도핑된 화합물 반도체층(26)의 상부 표면의 부분은 패터닝된 유전체 마스크층(42)을 통해 각각의 개구(43) 아래에 물리적으로 노출된다.
제1 예시적 구조의 지역이 여기에 도시되어 있지만, 제1 예시적 구조는 2차원 어레이로서 2개의 독립적인 수평 방향을 따라 측방으로 연장될 수 있음이 이해된다. 따라서, 도면에 도시된 구조의 다수의 사례는 전형적으로 본 발명의 디바이스의 상업적 생산 동안의 경우인 제1 예시적 구조로 형성될 수 있다.
도 2를 참조하면, 나노 와이어 코어(32) 어레이는 패터닝된 유전체 마스크층(42) 내 개구(43)를 통해 성장된다. 각 나노 와이어 코어(32)는 제1 도전율 유형, 즉 도핑된 화합물 반도체층(26)의 도핑의 도전율 유형을 갖는 도핑된 화합물 반도체 재료를 포함한다. 나노 와이어 코어(32)의 재료는 도핑된 화합물 반도체층(26)의 재료과 동일하거나 상이할 수 있다. 일 실시예에서, 제1 도전율 유형은 n-형일 수 있고, 각각의 나노 와이어 코어(32)는 n-도핑된 질화 갈륨과 같은 n-도핑된 화합물 반도체 재료를 포함한다. 대안으로, 임의의 다른 적합한 III-V 또는 II-VI 재료가 사용될 수 있다.
각각의 나노 와이어 코어(32)는 실질적으로 수직한 측벽 세트 및 각진 패싯, 즉 수평이 아니고 수직이 아닌 패싯을 갖는 팁 부분으로 형성될 수 있다. 나노 와이어 코어(32)는, 예를 들어, n-도핑된 화합물 반도체 재료의 선택적 에피택셜 성장에 의해 성장될 수 있다. 선택적 에피택셜 성장 프로세스의 프로세스 파라미터는 n-도핑된 화합물 반도체 재료가 패터닝된 유전체 마스크층(42)을 통해 각각의 개구(43)로부터 실질적으로 수직한 측벽 및 각진 패싯을 갖고 위로 성장하도록 선택될 수 있다. 실질적으로 수직한 측벽 및 패싯된 팁 부분을 갖는 패터닝된 유전체 마스크층(42) 내 개구(43)를 통해 나노 와이어 코어(32)를 성장시키는 방법은, 예를 들어, 각각이 Glo AB에 각각 양도된, Konsek 등의 미국 특허 8,664,636, Konsek 등의 미국 특허 8,669,574, Konsek 등의 미국 특허 9,287,443, 및 Romano 등의 미국 특허 9,281,442, QuNano AB에 양도된, Seifert 등의 미국 특허 8,309,439에 기술되어 있다. 나노 와이어 코어(32)의 높이는, 더 작고 더 높은 높이가 채용될 수 있을지라도, 2 마이크론 내지 40 마이크론의 범위일 수 있다.
이어서, 각각의 나노 와이어 코어(32) 상에 활성 셀(34)이 형성된다. 활성 셀(34)은 적절한 전기적 바이어스의 인가시에 광을 방출하는 적어도 하나의 반도체 재료를 포함한다. 예를 들어, 각각의 활성 쉘(34)은 이에 걸쳐 전기적 바이어스를 인가할 때 광을 방출하는 단일 또는 다중 양자 우물(MQW) 구조를 포함할 수 있다. 예를 들어, 양자 우물(들)은 질화 갈륨 또는 알루미늄 갈륨 질화물 장벽층들 사이에 위치된 인듐 갈륨 질화물 웰(들)을 포함할 수 있다. 대안적으로, 활성 셀(34)은 나노 와이어 코어(32)의 표면 상에 성장될 수 있다면, 발광 다이오드 적용을 위한 임의의 다른 적절한 반도체층 또는 층들의 스택을 포함할 수 있다. 활성 셀(34) 내의 한 세트의 모든 층은 본원에선 활성층이라 칭한다. 활성 쉘은 청색, 녹색 또는 적색 광과 같은 임의의 색광을 방출할 수 있다. 일 실시예에서, 활성 쉘(34)은 발광 재료(예를 들어, MQW)를 둘러싸는 제2 도전율 유형(예를 들어, p-형)의 추가의 반도체 볼륨 요소를 포함할 수 있다. 볼륨 요소는 p-형으로 도핑된 갈륨 질화물 및/또는 알루미늄 갈륨 질화물 쉘을 포함할 수 있다.
선택적인 에피택시 프로세스가 활성 쉘(34)을 성장시키기 위해 채용될 수 있다. 선택적 에피택시 프로세스의 프로세스 파라미터는 활성 쉘(34)이 전체에 걸쳐 동일한 두께를 갖는 콘포멀 구조로서 성장되도록 선택될 수 있다. 또 다른 실시예에서, 활성 쉘(34)은 수직 부분이 전체적으로 동일한 두께를 갖는 의사-콘포멀 구조로서 성장될 수 있고, 나노 와이어 코어(32)의 팁 위의 패싯된 부분은 수직 부분의 두께와는 상이한 두께를 갖는다. 나노 와이어 코어(32) 상에 활성 쉘(34)을 성장시키는 방법은, 예를 들어, 각각이 Glo AB에 양도된, Konsek 등의 미국 특허 8,664,636, Konsek 등의 미국 특허 8,669,574, Konsek 등의 미국 특허 9,287,443, 및 Romano 등의 미국 특허 9,281,442, 및 QuNano AB에 양도된 Seifert 등의 미국 특허 8,309,439에 개시되었다. 활성 쉘(34)의 수직 부분의 두께는 활성 쉘(34)이 서로 합체되지 않도록 선택될 수 있다. 활성 쉘(34)의 수직 부분의 두께는, 더 작고 더 큰 두께가 또한 채용될 수 있을지라도, 100nm 내지 2 마이크론 범위일 수 있다.
나노 와이어 코어(32) 및 나노 와이어 코어(32)와 접촉하고 이를 둘러싸고 그 위에 놓이는 활성 쉘(34)의 각 세트는 나노 와이어(32, 34)를 구성한다. 일 실시예에서, 기판(20) 상에 형성된 한 세트의 모든 나노 와이어(32, 34)는 최종 디바이스 구조에 남아있는 나노 와이어 그룹(32, 34), 및 나노 와이어 그룹(32, 34)의 영역 밖에 위치되고 후속하여 제거되고 따라서 최종 디바이스 구조에 포함되지 않는 추가의 나노 와이어(32, 34)를 포함할 수 있다. 나노 와이어(32, 34) 및 추가 나노 와이어(32, 34) 어레이를 포함하는 모든 나노 와이어(32, 34)는 나노 와이어 코어(32)를 형성하는 제1 선택적 에피택시 프로세스 및 활성 쉘(34)을 형성하는 적어도 하나의 제2 선택적 에피택시 프로세스를 포함하는 적어도 2개의 선택적 에피택시 프로세스일 수 있는 적어도 하나의 선택적 에피택시 프로세스를 채용하여, 패터닝된 유전체 마스크층(42) 내 개구(43)를 통해 성장될 수 있다.
나노 와이어(32, 34)는 2개의 독립적인 방향을 따라 주기성을 갖는 2차원 어레이로서 형성될 수 있다. 어레이 내의 각 나노 와이어(32, 34)는 도핑된 화합물 반도체층(26)의 상부 표면으로부터 수직으로 연장된다. 어레이 내의 각각의 나노 와이어(32, 34)는 제1 도전율 유형의 도핑을 갖는 나노 와이어 코어(32) 및 전기 바이어스의 인가시 광을 방출하는 바람직하게는 도핑되지 않은 활성층, 및 선택적으로 활성층을 둘러싸는 제2 도전율 유형의 볼륨 요소를 포함하는 활성 쉘(34)을 포함한다.
도 3을 참조하면, 제2 도전율 유형 반도체 재료층(36)은 나노 와이어(32, 34)의 측벽 및 패싯된 바깥 표면 상에 형성된다. 제2 도전율 유형 반도체 재료층(36)은 제1 도전율 유형에 반대인 제2 도전율 유형의 도핑을 갖는 도핑된 반도체 재료를 포함한다. 예를 들어, 제1 도전율 유형이 n-형이라면, 제2 도전율 유형은 p-형이다. 제1 도전율 유형이 p-형이라면, 제2 도전율 유형은 n-형이다.
제2 도전율 유형 반도체 재료층(36)은 제2 도전율 유형의 도핑을 갖는 화합물 반도체 재료를 포함할 수 있다. 제2 도전율 유형 반도체 재료층(36)의 화합물 반도체 재료는 p-형 질화 갈륨 또는 알루미늄 갈륨 질화물과 같은 임의의 적합한 반도체 재료일 수 있다. 일 실시예에서, 나노 와이어 코어(32)는 n-도핑된 GaN을 포함할 수 있고, 제2 도전율 유형 반도체 재료층(36)은 p-도핑된 GaN을 포함할 수 있다.
일 실시예에서, 제2 도전율 유형 반도체 재료층(36)의 피착된 화합물 반도체 재료의 두께는 인접한 나노 와이어 쌍(32, 34) 사이의 볼륨이 제2 도전율 유형 반도체 재료층(36)의 수직 부분으로 채워지도록 선택될 수 있다. 제2 도전율 유형 반도체 재료층(36)은, 수평으로 연속적으로 연장되고 나노 와이어(32, 34) 어레이와 나노 와이어(32, 34)의 이웃하는 쌍 사이에 위치된 수직 부분 위에 놓이는 수평 연장 부분을 포함한다. 제2 도전율 유형 반도체 재료층(36)의 수평 연장 부분은 나노 와이어(32, 34)의 패싯된 표면과 접촉하고 제2 도전율 유형 반도체 재료층(36)의 수직 부분 위에 놓인다. 제2 도전율 유형 반도체 재료층(36)의 각 수직 부분은 패터닝된 유전체 마스크층(42)의 상부 표면의 부분과 접촉할 수 있고, 제2 도전율 유형 반도체 재료층(36)의 수평 연장 부분에 인접할 수 있다. 제2 도전율 유형 반도체 재료층(36)(수직 방향을 따라 측정된)의 수평 연장 부분의 두께는, 더 작은 더 큰 두께가 또한 채용될 수 있을지라도, 100nm 내지 2 마이크론 예컨대 200nm 내지 1 마이크론의 범위일 수 있다. 대안적으로, 연속 층(36) 대신에, 제2 도전율 유형 재료는 각각의 나노 와이어 코어 둘레에 복수의 개별 쉘을 포함할 수 있다.
도 4를 참조하면, 투명 도전성 산화물층과 같은 선택적 투명 도전성 층(38)이 제2 도전률 유형 반도체 재료층(36)의 수평 연장 부분 상에 피착될 수 있다. 투명 도전성 산화물층(38)은 인듐 주석 산화물 또는 알루미늄 도핑된 산화 아연과 같은 투명 도전성 산화물 재료를 포함한다. 투명 도전성 산화물층(38)은 제2 도전률 유형 반도체 재료층(36)의 전체 영역에 걸쳐, 즉 나노 와이어(32, 34) 어레이의 전체 영역에 걸쳐 연장되는 연속 재료층으로서 피착될 수 있다. 투명 도전성 산화물층(38)의 두께는, 더 작고 더 큰 두께도 또한 채용될 수 있을지라도, 100 nm 내지 2 마이크론, 예를 들어 200 nm 내지 1 마이크론의 범위일 수 있다.
대안적으로, 투명 전도성 층(38)은 물리 기상 피착에 의해 피착되고 p-형 반도체 재료에의 접촉을 제공하기 위해 어닐링될 수 있는 은(silver) 층으로 대체될 수 있다. 이 경우, 은층은 반사기 재료층으로서 기능할 수 있고, 반사기 재료층의 후속 피착은 생략될 수 있다.
도 5를 참조하면, 포토레지스트층(53)은 투명한 도전성 산화물층(38) 위에 도포될 수 있고, 최종 디바이스 구조에 포함될 나노 와이어(32, 34)의 적어도 하나의 그룹을 마스킹하기 위해 패터닝될 수 있다. 포토레지스트층(53)은 투명 도전성 산화물층(38) 위에 도포되고, 이어 리소그래피 방법(즉, 리소그래피 노광 및 현상에 의해)에 의해 패터닝된다.
패터닝된 포토레지스트층(53)의 영역 밖으로부터 투명 도전성 산화물층(38), 제2 도전율 유형 반도체 재료층(36) 및 나노 와이어(32, 34)의 재료들을 제거하기 위해 적어도 하나의 에치 프로세스가 수행될 수 있다. 일 실시예에서, 적어도 하나의 이방성 에치 프로세스는 투명 도전성 산화물층(38)의 물리적으로 노출된 부분(즉, 포토레지스트층(53)에 의해 마스킹되지 않는 부분)을 에치하는 제1 에치 프로세스, 및 제2 도전율 유형 반도체 재료층(36) 및 나노 와이어(32, 34)의 물리적으로 노출된 부분을 에치하는 제2 에치 프로세스를 포함할 수 있다. 제1 에치 프로세스는 습식 에치 프로세스 또는 건식 에치 프로세스(예를 들어, 반응성 이온 에치 프로세스)일 수 있다. 제2 에치 프로세스는 반응성 이온 에치 프로세스와 같은 이방성 에치 프로세스일 수 있다. 각 그룹의 나노 와이어(34, 34), 및 패터닝된 포토레지스트층(53)의 부분 밑에 있는 제2 도전율 유형 반도체 재료층(36) 및 투명 도전성 산화물층의 부분은 메사 구조(54)로서 온전하게 유지되는 한편, 패터닝된 포토레지스트층(53)에 의해 덮이지 않은 추가의 나노 와이어(32, 34)는 제2 에치 프로세스에 의해 제거된다. 일 실시예에서, 제2 에치 프로세스는 복수의 마스크 및 에치 프로세스를 포함할 수 있다.
제2 도전율 유형 반도체 재료층(36) 및 선택적으로 나노 와이어 코어(32) 및/또는 활성 쉘(34)의 물리적으로 노출된 측벽을 내포하는 메사 구조의 나머지 부분의 측벽은 실질적으로 수직일 수 있고(즉, 수직 방향으로부터 1도 미만 또는 1도까지 일탈을 갖는다), 또는 테이퍼될 수 있다(즉, 1도 내지 15도와 같이 1도보다 큰 테이퍼 각을 갖는다). 일 실시예에서, 제2 도전율 유형 반도체 재료층(36)의 나머지 부분의 측벽과 나노 와이어 코어(32) 및 활성 쉘(34)의 물리적으로 노출된 측벽은 1도 내지 45도 범위일 수 있는 테이퍼 각(
Figure 112021106771818-pat00001
)으로 테이퍼될 수 있다. 일 실시예에서, 테이퍼 각(
Figure 112021106771818-pat00002
)은 2도 내지 30도 범위일 수 있다. 테이퍼 각(
Figure 112021106771818-pat00003
)은 2도 내지 10도 범위일 수 있다. 일 실시예에서, 테이퍼 각은 10도 내지 20도 범위일 수 있다. 일 실시예에서, 테이퍼 각은 200도 내지 30도 범위일 수 있다. 일 실시예에서, 테이퍼 각은 후속하여 형성될 반사층의 반사 특징을 최적화하기 위해 선택될 수 있다.
제2 도전율 유형 반도체 재료층(36)의 나머지 부분의 테이퍼된 측벽 및 선택적으로 나노 와이어 코어(32) 및 활성 쉘(34)의 물리적으로 노출된 측벽은 반응성 이온 에치의 이방성에 의해 영향을 받는다. 일반적으로 말하여, 반응성 이온 에치 프로세스의 이방성(즉, 등방성이 클수록)이 작을수록 테이퍼 각은 커진다. 반응성 이온 에치에서 이방성의 정도를 제어하는 파라미터는 폴리머 생성의 정도이다. 폴리머는, 예를 들어, 에찬트 가스(예를 들어, 플루오로카본 가스)와 함께 수소 가스를 채용하고, 고밀도 플라즈마를 사용함으로써 형성될 수 있다. 예를 들어, 고 수소 가스 흐름 및 고 처리 압력을 갖는 CF4, CHF3, or C3F8의 고밀도 플라즈마를 채용하는 반응성 이온 에치는 하이드로플루오로카본 폴리머를 생성하는데 효과적이며, 반응성 이온 에치 프로세스의 이방성을 증가시키는 경향이 있다. 대조적으로, 폴리머의 생성은, 예를 들어, 에찬트 가스와 함께 산소 가스를 채용하고 반응성 이온 에치 프로세스를 위한 저압 설정을 채용함으로써 최소화될 수 있다.
제2 도전율 유형 반도체 재료층(36) 및 나노 와이어(32, 34)의 재료를 에치하는 이방성 에치 프로세스는 패터닝된 유전체 마스크층(42)의 재료에 선택적일 수도 있도고 아닐 수도 있다. 일 실시예에서, 패터닝된 유전체 마스크층(42)은 포토레지스트층(53)의 영역 밖에 존재할 수 있다. 또 다른 실시예에서, 패터닝된 유전체 마스크층(42)은 포토레지스트층(53)의 영역 밖에서 부수적으로(collaterally) 에칭될 수 있다. 이 경우, 패터닝된 유전체 마스크층(42)은 포토레지스트층(53)의 영역 내에서 메사 구조(54) 아래에만 남아있을 수 있다. 도핑된 화합물 반도체층(26)의 상부 표면은 메사 구조(54) 밖, 즉 포토레지스트층(53)의 영역 밖에서 물리적으로 노출될 수 있다.
도 6을 참조하면, 포토레지스트층(53)은 트리밍될 수 있다. 포토레지스트층(53)의 측벽은 600 ㎚ 내지 2 마이크론와 같이 300 ㎚ 내지 4 마이크론 범위일 수 있는 트리밍 거리만큼 메사 구조(54)의 나머지 부분(즉, 투명 도전성 산화물층(38) 및 제2 도전율 유형 반도체 재료층(36) 밖에)의 측벽에 대해 측방에서 리세스된다. 일 실시예에서, 포토레지스트층(53)의 포토레지스트 재료를 수축시키기 위해, 제어된 베이킹 프로세스가 채용될 수 있다.
포토레지스트층(53)의 트리밍 후에, 투명 도전성 산화물층(38)의 물리적으로 노출된 부분을 제거하기 위해 등방성 에치 프로세스가 수행될 수 있다. 에치 프로세스가 제2 도전율 유형 반도체 재료층(36)의 재료에 선택적이면, 등방성 에치 프로세스 또는 이방성 에치 프로세스가 채용될 수 있다. 일 실시예에서, 제2 도전율 유형 반도체 재료층(36)의 재료에 선택적으로 투명 도전성 산화물층(38)의 재료를 에치하는 습식 에치 프로세스는 메사 구조의 에지에서 전류 누설을 감소시키기 위해 투명 도전성 산화물층(38)의 물리적으로 노출된 에지 부분을 제거하기 위해 채용될 수 있다. 따라서, 투명 도전성 산화물층(38)은 제2 도전율 유형 반도체 재료층(36)의 에지 부분이 투명 도전성 산화물층(38) 아래에서 노출되도록 제2 도전율 유형 반도체 재료층(36)보다 짧은 길이를 갖는다. 포토레지스트층(53)은 이어서 투명 도전성 산화물층(38) 및 제2 도전율 유형 반도체 재료층(36)에 선택적으로 제거될 수 있다. 예를 들어, 포토레지스트층(53)은 애싱에 의해 제거될 수 있다.
도 7을 참조하면, 투명 도전성 산화물층(38) 및 제2 도전율 유형 반도체 재료층(36) 위에 선택적 유전체 재료층(60)이 피착될 수 있다. 유전체 재료층(60)은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물(예를 들어, 산화 알루미늄), 오가노실리케이트 유리, 또는 이의 다공성 변형체를 포함한다. 유전체 재료층(60)은 콘포멀 피착 방법(이를테면 저압 화학 기상 피착(LPCVD) 또는 원자층 피착(ALD)) 또는 비-콘포멀 피착 방법(이를테면 플라즈마 강화 화학 기상 피착(PECVD)) 또는 물리 증기 피착(이를테면 스퍼터링 또는 전자빔 피착)에 의해 피착될 수 있다.
유전체 재료층(60)은 메사 구조(54) 위에(즉, 제2 도전율 유형 반도체 재료층(36) 위 및 나노 와이어(32, 34)의 각각의 나머지 그룹 주위에) 형성될 수 있다. 일 실시예에서, 메사 구조(54) 내의 나노 와이어(32, 34)의 적어도 하나의 나머지 그룹은 나노 와이어(32, 34) 어레이를 구성할 수 있다. 유전체 재료층(60)은 투명 도전성 산화물층(38) 및 하지의 나노 와이어(32, 34) 어레이 위에 놓이는 제1 수평 연장 부분, 유전체 재료층(60)의 수평 연장 부분의 주변에 인접하고 나노 와이어(32, 34) 어레이를 내포하는 메사 구조(54)를 측방으로 둘러싸는 측벽(즉, 비-수평) 부분, 및 나노 와이어(32, 34) 어레이의 영역 밖에 위치되고 기판(20)의 상부 표면 위에 놓이고 유전체 재료층(60)의 측벽 부분에 인접한 제2 수평 부분을 포함할 수 있다. 유전체 재료층(60)의 두께는, 나노 와이어(32, 34) 어레이 밖의 지역과 같은 평면 지역 위에서 측정될 때, 더 적고 더 큰 두께가 또한 채용될 수 있을지라도, 100 nm 내지 4 마이크론, 예컨대 200 nm 내지 2 마이크론의 범위일 수 있다.
도 8을 참조하면, 포토레지스트층(57)은 유전체 재료층(60) 위에 도포될 수 있다. 포토레지스트층(57)의 포토레지스트 재료는 스핀 코팅과 같은 자기 평탄화 프로세스에 의해 도포될 수 있다. 도포된 포토레지스트 재료의 양은 포토레지스트 재료의 평면의 상부 표면이 유전체 재료층(60)의 최상부 표면 위에 위치하도록 선택될 수 있다.
개구는 나노 와이어(32, 34) 어레이를 내포하는 각각의 메사 구조(54) 위에, 즉 나노 와이어(32, 34)의 각각의 어레이 위에 놓이는 투명 도전성 산화물층(38)의 각각의 인스턴스 위에 리소그래피 노광 및 현상에 의해 포토레지스트층(57)을 통하여 형성된다. 각 개구의 영역은 전체적으로 하지의 투명 도전성 산화물층(38)의 영역 내에 있거나, 투명 도전성 산화물층(38)의 영역보다 클 수 있어, 제2 도전율 유형 반도체 재료층(36)의 반도체 재료를 밑으로 후속하여 피착될 금속 미러 재료까지 노출시킨다. 일 실시예에서, 포토레지스트층(57)을 관통하는 각각의 개구는 예를 들어 100 ㎚ 내지 2 마이크론 범위일 수 있는 소정의 최소 측방 오프셋 거리만큼 하지의 투명 도전성 산화물층(38)의 주변으로부터 측방으로 오프셋될 수 있다.
포토레지스트층(57)을 관통하는 개구(들)의 패턴은 등방성 에치 프로세스 또는 이방성 에치 프로세스일 수 있는 에치 프로세스에 의해 유전체 재료층(60)을 통해 전달될 수 있다. 유전체 재료층(60)을 통해 적어도 하나의 개구를 형성하는 에치 프로세스는 투명 도전성 산화물층(38)에 대해 선택적일 수 있는데, 즉, 투명 도전성 산화물층(38)의 재료를 현저히 에칭하지 않는다. 예를 들어, 유전체 재료층(60)이 실리콘 산화물을 포함한다면, 플루오르화 수소산을 포함하는 습식 에칭 또는 플루오르화 수소산 증기를 포함하는 건식 에칭이 채용될 수 있다. 대안적으로, 에찬트로서 클로로카본 가스를 채용하는 반응성 이온 에칭이 실리콘 산화물을 에칭하기 위해 채용될 수 있다. 개구는 투명 도전성 산화물층(38)의 중심 지역 위에 놓여 이를 노출시키는 유전체 재료층(60)의 각 부분을 통해 형성된다.
도 9를 참조하면, 포토레지스트층(57)은 리프트-오프 마스크층(59)을 형성하기 위해 리소그래피적으로 노광 및 현상될 수 있다. 대안적으로, 포토레지스트층(57)은, 예를 들어, 애싱에 의해 제거될 수 있고, 새로운 포토레지스트층이 유전체 재료층(60) 위에 도포되고 리프트-오프 마스크층(59)을 형성하기 위해 리소그래피적으로 패터닝될 수 있다.
리프트-오프 마스크층(59)은 나노 와이어(32, 34)의 각 어레이를 내포하는 메사 구조(54)의 영역 밖에만 위치되도록 패터닝된다. 리프트-오프 마스크층(59)의 측벽은 유전체 재료층(60)의 각 측벽으로부터 바깥으로 측방으로 이격된다. 리프트-오프 마스크층(59)의 한 세트의 측벽은 나노 와이어(32, 34) 어레이를 내포하는 메사 구조(54)를 측방으로 둘러싸는 유전체 재료층(60)의 각 측벽 세트를 측방으로 둘러쌀 수 있다.
반사기 재료는 유전체 재료층(60) 위에 그리고 리프트-오프 마스크층(59) 위에 피착될 수 있다. 반사 재료는 메사를 캡슐화하는 박막 분산 브래그 반사기(DBR)일 수 있다. 피착된 반사기 재료는 나노 와이어(32, 34) 어레이를 내포하는 메사 구조 위에 연속적으로 연장하고 측방으로 둘러싸는 도전성 반사기층(82)을 형성한다. 도전성 반사기층(82)은 나노 와이어(32, 34) 어레이를 내포하는 메사 구조 위에 놓이는 측방 연장 부분(82l); 유전체 재료층(60) 내 개구를 통해 연장되고 투명 도전성 산화물층(38)과 접촉하며 측방 연장 부분(82l)의 내측 주변에 인접하는 하향-돌출 부분(82d); 및 유전체 재료층(60) 및 나노 와이어(32, 34) 어레이를 내포하는 메사 구조의 측변 부분을 둘러싸고 측방 연장 부분(82l)의 바깥 주변에 인접하는 측벽 부분(82s)을 포함한다. 잔여 반사기 재료 부분(82x)은 메사 구조(54)로부터 떨어진 리프트-오프 마스크층(59)의 상부 표면 위에 형성될 수 있다.
도전성 반사기층(82)은 투명 도전성 산화물층(38)을 통해 제2 도전율 유형 반도체 재료층(36)에 전기적으로 쇼트된다. 도전성 반사기층(82)은 유전체 재료층(60)의 측벽 부분에 의해 나노 와이어(32, 34) 어레이로부터 측방으로 이격된다. 도전성 반사기층(82)은 금속과 같은 반사 재료를 포함한다. 일 실시예에서, 도전성 반사기층(82)은 은, 알루미늄, 구리, 및 금으로부터 선택된 적어도 하나의 재료를 포함한다. 일 실시예에서, 반사기 재료는 더 나은 반사율을 제공하기 위해 작은 인덱스 변화를 갖는 박막 DBR일 수 있다.
일 실시예에서, 반사기 재료는 물리 증기 피착(스퍼터링) 또는 진공 증발과 같은 방향성 피착 방법에 의해 피착될 수 있다. 방향성 피착은 반사기 재료를 비-콘포멀으로 피착할 수 있다. 따라서, 피착된 재료의 수평 부분은 피착된 재료의 수직 부분보다 큰 두께를 가질 수 있다. 따라서, 유전체 재료층(60)의 내부 측벽의 제2 도전율 유형 반도체 재료층(36)의 측벽들 사이의 계면의 테이퍼 각이 클수록, 도전성 반사기 층(82)의 측벽 부분의 두께는 더 커진다. 도전성 반사기 층(82)의 수평 부분의 두께는, 더 작고 더 큰 두께가 또한 채용될 수 있을지라도, 5nm 내지 500nm, 예를 들어 10nm 내지 250nm의 범위일 수 있다,
도전성 반사기 층(82)은 30도 내지 150도의 범위일 수 있고 60도 내지 120 도 범위일 수도 있는 제어된 뷰 각도로(즉, 버퍼층(24)을 향하여) 활성 쉘(34)로부터 방출된 광을 하향으로 반사시키기 위해 채용될 수 있다. 유효 뷰 각도는 나노 와이어(32, 34)와 제2 도전율 유형 반도체 재료층(36)과의 어셈블리를 내함하는 메사 구조(54)의 측벽의 테이퍼 각에 의해 결정될 수 있다. 따라서, 최적의 테이퍼 각을 선택함으로써, 나노 와이어(32, 34) 어레이의 활성 지역(34)으로부터 방출된 광에 대한 유효 뷰 각도가 최적화될 수 있다.
도 10을 참조하면, 적어도 하나의 금속(즉, 전기적 도전성) 장벽층(84, 86)은 도전성 반사기 층(82) 상의 적어도 하나의 연속한 재료층으로서 형성될 수 있다. 적어도 하나의 금속 장벽층(84, 86)은 도전성 반사기 층(82)의 측방 연장 부분(82l)의 지역 상에 직접, 그리고 측벽 상에 및 반사기 층(82)의 하향-돌출 부분(82d)의 리세스된 상부 표면 상에 직접 형성될 수 있다. 도전성 반사기 층(82)의 하향-돌출 부분(82d)의 리세스된 상부 표면은 투명 도전성 산화물층(38)의 비평면 상부 표면의 윤곽을 따르는 비평면 표면 일 수 있다. 적어도 하나의 금속 장벽층(84, 86)은 도전성 반사기 층(82), 투명 도전성 산화물층(38), 및 제2 도전율 유형 반도체 재료층(36)에 전기적으로 쇼트된다.
적어도 하나의 금속 장벽층(84, 86)은 UBM을 위해 사용될 수 있는 금속 또는 금속 합금(즉, 금속) 재료층을 포함하는데, 즉, 한 세트의 금속층은 도전성 본딩 구조와 다이 사이에 제공한다. 일 실시예에서, 적어도 하나의 금속 장벽층(84, 86)은 확산 장벽층(84) 및 접착 프로모터 층(86)을 포함할 수 있다. 확산 장벽층(84)을 위해 채용될 수 있는 예시적 재료는 티타늄, 티타늄-텅스텐, 티타늄-백금 또는 탄탈륨을 포함한다. 접착 프로모터 층(86)을 위해 채용될 수 있는 예시적 재료는 텅스텐, 백금, 또는 텅스텐과 백금의 스택을 포함한다. 당업계에 공지된 임의의 다른 언더-범프 야금 또한 채용될 수 있다.
본딩 재료층(431L)은 적어도 하나의 금속 장벽층(84, 86) 상에 형성될 수 있다. 본딩 재료층(431L)은 주석을 포함할 수 있는 솔더 재료를 포함하고, 선택적으로 주석 및 은, 금, 구리, 비스무스, 인듐, 아연 및/또는 안티몬의 합금을 포함한다. 도시된 바와 같은 본딩 재료층(431L)의 형상은 단지 개략적인 것이고 본딩 재료층(431L)의 실제 형상을 나타내지 않을 수 있임이 이해된다. 본딩 재료층(431L)은 2 내지 10 마이크론 두께, 예를 들어 5 내지 7 마이크론 두께일 수 있다.
본 발명의 일 측면에 따라, 본딩 재료층(431L)은 주석-함유 솔더 재료를 포함할 수 있다. 일 실시예에서, 주석-함유 솔더 재료는 주석-은 합금, 주석-금 합금, 주석-은-구리 합금과 같은 귀금속-주석 합금일 수 있다. 귀금속-주석 합금의 비제한적 예는 Sn96.5/Ag3.5, Sn95/Ag5, SAC105(은 1%, 구리 0.5%, 밸런스 주석), 및 SAC0307(은 0.3%, 구리 0.7%, 밸런스 주석)을 포함한다. 주석의 원자 농도는 90% 내지 99.5% 범위일 수 있다. 본딩 재료층(431L)의 조성의 밸런스는 Au, Ag 및/또는 Cu와 같은 적어도 하나의 금속을 포함할 수 있다. 이 경우, 본딩 재료층(431L)의 피착 동안 진공 환경에서 주석, 그리고 Au, Cu 및 Ag 중 적어도 하나가, 공-증발될 수 있다. 일 실시예에서, 본딩 재료층(431L)의 재료의 진공 증발은 각각의 온도 제어기, 및/또는 적어도 하나의 전자빔(e-빔) 증발원을 갖는 적어도 하나의 분출 셀을 채용하여 수행될 수 있다. 주석 및 적어도 하나의 귀금속의 플럭스는 피착되는 주석 합금의, 원자 농도에서 주석의, 적어도 90 at.을, 그러나 99.5 at.% 미만을 포함하는 주석 합금을 제공하도록 제어될 수 있다. 주석-은 합금 또는 주석-은-구리가 채용되는 경우, 주석 합금은 90 at.% 내지 99 at.% 범위 내 원자 농도로 주석을 포함할 수 있고, 밸런스는 필수적으로 Ag 및 선택적으로 Cu로 구성된다. 일 실시예에서, 귀금속-주석 합금은 98 at.% 내지 99.5 at.% 범위 내 원자 농도로 주석과, 주석의 원자 농도의 밸런스인 총 원자 농도에서 Au, Ag 및 Cu 중 적어도 하나를 포함할 수 있다.
대안적으로, 본딩 재료 층(431L)은 주석층과 Au, Ag 또는 Cu를 포함하는 적어도 하나의 귀금속층의 스택으로서 형성될 수 있다. 이 경우, 본딩 재료 층(431L) 내의 주석 원자의 수는 본딩 재료층(431L) 내의 총 원자 수의 98% 내지 99.5%의 범위 내이고, Au 원자, Ag 원자, Cu 원자의 총 수는 본딩 재료 층(431L) 내의 총 원자 수에 관해 주석 원자의 퍼센티지의 밸런스일 수 있다. 본딩 재료층(431L)이 층 스택을 포함하는 경우, 후술하는 바와 같이, 본딩 재료층(431L)의 재료를 백플레인 상의 본딩 패드에 본딩하는 레이저 조사 중에 주석 및 Ag, Au 및/또는 Cu가 혼합될 수 있다.
본 발명의 발명자들은 진공 증착에 의해 형성된 귀금속 주석 합금이 내부에 미소공을 포함한다는 것을 인식하였다. 미소공의 볼륨은 증발 조건 및 합금의 조성에 따라 5% 내지 20%의 범위일 수 있다. 다공성 주석 합금은 미소공으로 인해 동일한 조성을 갖는 압축된 벌크 합금보다 낮은 밀도를 가지며, 향상된 압축성 및/또는 가단성을 갖는다. 예를 들어, 도전성 본딩 구조는 임의의 측방 팽창을 고려하지 않고(즉, LED와 백플레인 사이에 수평으로 퍼져나가는 본딩 재료를 고려하지 않고) 두께의 5 내지 20%, 예를 들어 10 내지 15%만큼 압축될 수 있다. 따라서, 본딩 재료층 부분을 포함하는 도전성 본딩 구조는 후속 처리 단계에서 본딩 패드에 본딩하는 동안 개선된 콘포머티를 제공할 수 있다. 본딩 재료층(431L)은 도 10의 삽입 도면에 도시된 바와 같이 마이크로-범프(431M)를 내포하는 미세구조화된 표면을 가질 수 있다.
도 11을 참조하면, 리프트-오프 마스크층(59), 잔류 반사기 재료 부분(82x)(도 9에 도시됨), 및 적어도 하나의 금속 장벽층(84,86) 및 본딩 재료층(431L) (도 10에 도시됨)의 주변 부분들은, 예를 들어, 리프트-오프 마스크층(59)의 재료를 솔벤트에 용해시킴으로써 유전체 재료층(60)으로부터 리프트 오프될 수 있다. 유전체 재료층(60) 및 도전성 반사기 층(82)의 표면으로부터 잔류 반사기 재료 부분(82x)(및 선택적으로 금속 장벽층(84, 86) 및/또는 도전성 본딩 구조(431))의 임의의 나머지 부분을 제거하기 위해 적절한 세정 프로세스(예를 들어, 메가소닉 세정 프로세스)가 수행될 수 있다. 메사 구조 상의 본딩 재료층(431L)의 각각의 나머지 부분은 도전성 본딩 구조(431)를 구성한다.
도 12를 참조하면, 모우트 트렌치(89)는 나노 와이어(32,34) 어레이 및 위에 있는 도전성 본딩 구조(431)를 포함하는 각 지역 주위에 유전체 재료층(60), 버퍼층(24), 및 제1 도전율 유형의 도핑된 화합물 반도체층(26)을 통해 형성된다. 모우트 트렌치(89)는, 예를 들어, 마스크층(도시되지 않음)으로 각각의 메사 구조 및 위에 있는 도전성 본딩 구조(431)를 마스킹하고, 마스킹층에 의해 마스크되지 않은 유전체 재료층(60), 도핑된 화합물 반도체층(26), 및 버퍼층(24)의 부분들을 이방성으로 에칭함으로써 형성될 수 있다. 에치는 적어도 하나의 이방성 에치 프로세스에 의해 형성되는 유전체 재료층(60), 도핑된 화합물 반도체층(26), 및 버퍼층(24)의 측벽이 기판(20)의 상부 표면에 수직인 수직 방향에 관하여 테이퍼 각을 갖게 적어도 하나의 이방성 에치 프로세스일 수 있다. 테이퍼 각도는 3도 내지 30도 범위일 수 있다.
일 실시예에서, 마스킹층은 포토레지스트층 또는 폴리이미드층일 수 있다. 패터닝된 마스크층은 나노 와이어(32, 34) 어레이를 내포하는 메사 구조와 위에 있는 도전성 본딩 구조(431)와의 각 조합을 덮고, 인접하는 나노 와이어(32, 34) 어레이 사이의 채널은 물리적으로 노출된다. 패터닝된 마스크층이 도전성 본딩 구조(431) 및 위에 놓인 나노 와이어(32, 34)어레이를 보호하는 동안 일련의 이방성 에치 프로세스가 모우트 트렌치(89)를 형성하도록 채용될 수 있다. 일 실시예에서, 지지 기판(22)은 적어도 하나의 이방성 에치 프로세스 중에서 마지막 이방성 에치 프로세스를위한 에치 정지층으로서 채용될 수 있다. 마스킹층(존재한다면)은, 예를 들어, 애싱에 의해 후속하여 제거될 수 있다. 대안적 실시예에서, 유전체 재료층(60), 버퍼층(24), 및 제1 도전율 유형의 도핑된 화합물 반도체층(26)은 리프트-오프 마스크층(59)의 제거 후에 노출된다. 노출된 유전체 재료층(60), 버퍼층(24), 및 도핑된 화합물 반도체층(26)은 이 내에 모우트 트렌치(89)를, 도전성 본딩 구조(431), 금속 장벽층(84, 86), 도전성 반사기 층(82) 및 메사 구조(54)를 마스크로서 사용하여 형성하기 위해 에치된다. 이 대안적 실시예에서, 마스킹층은 생략될 수 있다. 모우트 트렌치(89)에 의해 측방으로 둘러싸인 각각의 연속한 요소 세트는 개별 다이(24, 26, 43, 32, 34, 36, 38, 60, 82, 84, 86, 431)의 발광 디바이스(10)를 구성한다(즉, 모우트 트렌치(89)는 인접한 LED(10)를 분리한다). 각각의 발광 디바이스(10) 다이는 지지 기판(22)에 부착된다. 각각의 발광 디바이스(10)는 동일하거나 상이한 색의 광을 방출할 수 있다. 예를 들어, 발광 디바이스(10)는 청색 발광 LED(10B), 녹색 발광 LED(10G) 또는 적색 발광 LED(10R)(도 16a에 도시됨)를 포함하는 발광 다이오드(LED)일 수 있다. 따라서, 다이 어레이는 추가 처리를 위해 지지 기판(22)에 부착되는 동안 이송될 수 있다.
도 13을 참조하면, 발광 디바이스(10)는 백플레인(401) 상의 본드 패드(421, 422, 423) 중 하나에 도전성 본딩 구조(431)를 본딩함으로써 백플레인(401)에 부착된다. 백플레인은 발광 디바이스를 구동하기 위한 능동 또는 수동 매트릭스 백플레인 기판일 수 있다. 본원에서 사용되는 바와 같이, "백플레인 기판"은 다수의 디바이스를 고착하도록 구성된 임의의 기판을 지칭한다. 백플레인(400)은 백플레인 기판(400)을 내포한다. 백플레인 기판(400)은 다양한 디바이스(예를 들어, LED)가 후속하여 전달될 수 있는 기판이다. 일 실시예에서, 백플레인 기판(400)은 실리콘, 유리, 플라스틱 및/또는 후속하여 전달될 디바이스에 구조적 지지를 제공할 수 있는 적어도 다른 재료의 기판일 수 있다. 일 실시예에서, 백플레인 기판(400)은 금속화 라인을 포함하는 금속 상호연결 구조(440)가 예를 들어 크리스-크로스 격자로 존재하고 능동 디바이스 회로가 존재하지 않는 수동 백플레인 기판일 수 있다. 또 다른 실시예에서, 백플레인 기판(400)은 능동 백플레인 기판일 수 있는데, 이는 도전성 라인의 크리스-크로스 격자로서 금속 상호연결 구조(440)를 포함하고, 도전성 라인의 크리스-크로스 격자의 하나 이상의 교차점에 디바이스 회로를 더 포함한다. 디바이스 회로는 하나 이상의 트랜지스터를 포함할 수 있다.
후속하여, 지지 기판(22)은 백플레인(401)에 부착된 발광 디바이스(10)로부터 제거될 수 있다. 예를 들어, 지지 기판(22)에 근접한 버퍼층(24)의 표면 부분을 가열하기 위해 지지 기판(22)의 일측으로부터의 레이저 조사가 채용될 수 있다. 레이저 빔의 파장은 지지 기판(22)이 레이저 빔의 파장에서 투명하고 버퍼층(24)의 바닥 부분의 재료가 레이저 빔의 파장에서 흡수성이 되도록 선택된다. 예를 들어, 지지 기판(22)이 사파이어를 포함하고 버퍼층(24)이 GaN을 포함한다면, 레이저 빔의 파장은 약 3.5eV 내지 8.2eV의 포톤 에너지에 해당하는 150nm 내지 350nm 범위일 수 있다. 레이저 빔은 다이가 백플레인(401)에만 부착되고 지지 기판(22)엔 부착되지 않도록 각 다이의 후면을 순차적으로 조사할 수 있다. 지지 기판(22)은, 도 14에 도시된 바와 같이 그리고 도 16a-도 16p에서 보다 상세하게 설명되는 바와 같이, 지지 기판(22)과 발광 디바이스(10)를 갈라놓음으로써 발광 디바이스(10)로부터 분리될 수 있다.
도 14를 참조하면, 추가의 발광 다이오드는 도 16a-도 16p에서 설명될 방법을 채용하여 백플레인(401)으로 전달될 수 있다. 일 실시예에서, 백플레인(401)은 다이렉트 뷰 디스플레이 디바이스를 위한 디스플레이 프레임일 수 있고, 다이렉트 뷰 디스플레이 디바이스의 각 픽셀은 620 nm 내지 750 nm 범위 내의 피크 파장에서 광을 방출하도록 구성된 적어도 하나의 적색 발광 다이오드(10R), 495 nm 내지 570 nm 범위 내의 피크 파장에서 광을 방출하도록 구성된 하나 이상의 녹색 발광 다이오드(10G), 및 450 내지 495 nm 범위 내의 피크 파장에서 광을 방출하도록 구성된 적어도 하나의 청색 발광 다이오드(10B)를 포함할 수 있다.
도 15에 도시된 바와 같이, 유전체 매트릭스(50)는 지지 기판(22)의 제거 전 또는 후에 각각의 발광 디바이스(10)(예를 들어, 10R, 10G 및/또는 10B) 다이 주위에 형성될 수 있다. 유전체 매트릭스(50)는 스핀-온 글래스(SOG)와 같은 자기-평탄화 유전체 재료 또는 벤조사이클로부텐(BCB) 또는 폴리벤즈옥사졸(PBO)(예를 들어, 상표명 Zylon으로 판매되는 폴리(p-페닐렌-2,6-벤조비스옥사졸))과 같은 폴리머 재료를 피착함으로써 형성될 수 있다. 폴리머 재료는 200℃ 또는 그 이하, 예를 들어, 피착 후 100 내지 190℃에서 경화되는 저온 경화가능 재료일 수 있다. 발광 디바이스(10)가 백플레인(401)에 이미 부착되어 있다면, 유전체 매트릭스(50)는 발광 디바이스(10)와 백플레인(401) 사이의 공간에 제공된다(예를 들어, 주입 또는 스퀴즈된다). 유전체 매트릭스(50)는 발광 디바이스(10)의 도전성 반사기 층(82), 유전체 재료층(60) 및 메사 구조(54) 주위에 형성될 수 있다.
각각의 발광 디바이스(10) 다이는 예를 들어 적색, 녹색 또는 청색일 수 있는 주어진 색의 광을 방출하는 서브픽셀을 구성할 수 있다. 도 16a-도 16p는 청색, 녹색 및/또는 적색 발광 디바이스(10B, 10G, 10R)와 같은 발광 디바이스(10)를 다이렉트 뷰 디스플레이의 단일 픽셀에 포함하는 방법을 도시한다. 발광 디바이스(10)는 도 1-도 15와 관련하여 상술한 나노 와이어 LED, 상이한 나노 와이어 LED 및/또는 벌크(즉, 평면) LED일 수 있다. 각 픽셀는 620 ㎚ 내지 750 ㎚ 범위 내 피크 파장에서 광을 방출하게 구성된 적색 발광 다이오드(10R), 495 nm 내지 570 nm 범위 내 피크 파장에서 광을 방출하도록 구성된 녹색 발광 다이오드(10G), 및 450 내지 495㎚의 범위 내 피크 파장에서 광을 방출하도록 구성된 청색 발광 다이오드(10B)를 포함한다.
도 16a를 참조하면, 본 발명의 실시예에 따라 예시적 발광 디바이스 어셈블리(예를 들어, 다이렉트 뷰 디스플레이)를 형성하기 위해 채용될 수 있는 프로세스 중의 구조가 도시되었다.
예시적 발광 디바이스 어셈블리는 각각의 제1, 제2 및 제3 LED(10B, 10G, 10R)에 대해 동일한 두께 본딩 패드(421, 422, 423) 및 도전성 본딩 구조(431, 432, 433)에 대해 동일한 높이를 포함할 수 있다. 본드 패드(421, 422, 423)는 서로 동일한 조성을 가질 수 있다. 도전성 본딩 구조(431, 432, 433)는 서로 동일한 조성을 가질 수 있다. 이 실시예에서, 백플레인 기판(400)은 실질적으로 평면의(즉, 단차가 없는) 상측 표면 또는 단차 상측 표면을 가질 수 있다. 본드 패드(421, 422, 423)는 동일한 높이 또는 다른 높이를 가질 수 있다. 도전성 본딩 구조(431, 432, 433)는 동일한 높이 또는 다른 높이를 가질 수 있다.
일 실시예에서, 도전성 본딩 구조(431, 432, 433)는 백플레인(401)으로 전달될 발광 디바이스(10) 상에 형성될 수 있다. 예를 들어, 제1 발광 다이오드(10B)는 백플레인 기판(401)으로 전달될 제1 디바이스일 수 있다. 제1 발광 다이오드(10B)는 제1 전달 기판 또는 제1 유형 성장 기판일 수 있는 제1 지지 기판(22) 상에 위치될 수 있다. 도전성 본딩 구조(431)는 예를 들어 상술한 바와 같이 제1 발광 다이오드(10B)의 제1 서브세트 상에 형성되고 도전성 본딩 구조(431)를 포함한다. 제2 도전성 본딩 구조(432)는 제1 발광 다이오드(10B)의 제2 서브세트 상에 형성되고, 제3 도전성 본딩 구조(433)는 제1 발광 다이오드(10B)의 제3 서브세트 상에 형성된다.
일 실시예에서, 도전성 본딩 구조(431, 432, 432)는 실질적으로 구형, 실질적으로 타원형, 또는 실질적으로 원통형일 수 있다. 각각의 도전성 본딩 구조(431, 432, 433)의 최대 수평 치수(구형 또는 원통형의 직경과 같은)는, 더 작고 더 큰 최대 수평 치수가 또한 채용될 수 있을지라도, 15 마이크론 내지 100 마이크론(예를 들어, 20 마이크론 내지 60 마이크론) 범위일 수 있다.
도 16b를 참조하면, 백플레인(401), 및 제1 발광 다이오드(10B)를 포함하는 어셈블리는 각각의 도전성 본딩 구조(431)가 하나의 제1 발광 디바이스(10B)에 부착되고 각각의 본딩 패드(421)와 접촉하도록 위치된다. 각각의 제2 도전성 본딩 구조(432)는 또 다른 제1 발광 디바이스(10B)에 부착될 수 있고 제2 본딩 패드(422)와 접촉한다. 각각의 제3 도전성 본딩 구조(433)는 또 다른 제1 발광 디바이스(10R)에 부착되고 제3 본딩 패드(423)와 접촉한다.
가열 레이저(467)는 제1 도전성 본딩 구조(431)를 리플로시키기 위해 채용될 수 있다. 가열 레이저(467)는 지지 기판(22)의 재료 내 또는 전달될 디바이스(예를 들어, 제1 발광 디바이스(10B))의 재료 내보다 도전성 본딩 구조(431, 432, 433)의 재료 내 에너지의 더 큰 흡수를 유도한다. 예를 들어, 가열 레이저(467)는 리플로될 도전성 본딩 구조(431)의 재료와 리플로되지 않을 도전성 본딩 구조(432, 433)의 재료 사이에 차등 가열을 제공하기 위해 0.8 마이크론 내지 20 마이크론, 예컨대 1 내지 2 마이크론의 범위의 파장을 가질 수 있다. 또한 도전성 본딩 구조(431)와 지지 기판(22)의 재료와 전달될 디바이스 사이에 차등 가열이 제공된다. 제1 도전성 본딩 구조(431)는 각 제1 도전성 본딩 구조(431)를 리플로시켜, 각 제1 도전성 본딩 구조(431)를 위에 있는 제1 발광 디바이스(10B)에 그리고 밑에 있는 제1 본딩 패드(421)에 본딩하기 위해 가열 레이저(467)로부터의 레이저 빔의 순차적 조사에 의해 선택적으로 가열될 수 있다. 바람직하게, 레이저 빔은 지지 기판(22)을 통해 제공된다. 레이저 빔은 선택적 가열 및 리플로를 위해 레이저 빔을 흡수하여 인접한 제1 본딩 패드(421)를 가열하는 도전성 반사기 층(82)에 지지 기판(22)을 통해 그리고 디바이스를 통해 전송될 수 있다. 대안적으로, 레이저 빔은 나머지 도전성 본딩 구조(432, 433)를 리플로시키지 않고 도전성 본딩 구조(431)를 선택적으로 가열 및 리플로하기 위해 지지 기판에 의해 또는 도전성 본딩 구조(431)에 인접한 디바이스에 의해 흡수될 수 있다.
도 16c를 참조하면, 도 15의 처리 단계와 동일한 방식으로 각 본딩된 제1 발광 디바이스(10B)를 제1 지지 기판으로부터 분리하기 위해 레이저 조사 프로세스가 수행된다. 레이저(477)(여기에선 "애블레이션 레이저"이라 지칭됨)의 파장은 예를 들어 0.1 내지 0.75 마이크론, 이를테면 0.25 내지 0.5 마이크론으로 가열 레이저(467)의 파장과는 상이할 수 있다(예를 들면, 더 짧다). 레이저는 지지 기판(22)의 재료 및 전달된 디바이스(예를 들어, 제1 발광 다이오드(10B))보다 애블레이션 재료층(130)의 재료에 더 많은 가열을 제공한다. 애블레이션 재료층(130)은 전술한 반도체 버퍼층(24)(예를 들면, 질화 갈륨층), 또는 레이저 방사 흡수성 절연 릴리스층(예를 들어, 실리콘이 농후한 실리콘 질화물층)과 같은 또 다른 재료를 포함할 수 있다. 제1 도전성 본딩 구조(431) 위에 있는 애블레이션 재료층(130)의 각 부분은 각각의 하지의 제1 발광 디바이스(10B)를 분리시키기 위해 레이저(477)로부터의 레이저 빔에 의해 순차적으로 조사될 수 있다.
도 16d를 참조하면, 제1 지지 기판(22) 및 부착된 제1 발광 다이오드(10B)의 어셈블리(즉, 제1 발광 다이오드(10B)의 제1 서브세트의 상보)는 백플레인(401) 및 제1 발광 다이오드(10B)의 제1 서브세트로부터 분리된다.
도 16e를 참조하면, 더미 기판(700)은 선택적으로 제1 도전성 본딩 구조(431)를 열적으로 리플로시키면서 제1 도전성 본딩 구조(431) 상의 제1 발광 다이오드(10B)를 백플레인(401) 방향으로 밀어내기 위해 채용될 수 있다. 압축가능 제1 도전성 본딩 구조는 이 단계 동안 이들의 두께의 5 내지 20%만큼 압축될 수 있다.
도 16f를 참조하면, 제2 발광 디바이스(10G)의 제1 서브세트가 제거되는 제2지지 기판(제2 성장 또는 전달 기판과 같은)(22G)은 프로세스 중의 예시적 발광 디바이스 어셈블리 위에 위치되고, 제2 발광 다이오드(10G)의 제2 서브세트가 제2 본딩 패드(422) 위에 놓이게 정렬된다.
도 16g를 참조하면, 백플레인(401), 및 제2 발광 다이오드(10G)를 포함하는 어셈블리는 각각의 제2 도전성 본딩 구조(432)가 제2 발광 디바이스(10G)에 부착되고 제2 본딩 패드(422)와 접촉하도록 위치된다.
일 실시예에서, 각각의 제2 도전성 본딩 구조(432)는 위에 놓인 제2 발광 디바이스(10G) 및 제2 본딩 패드(422) 중 하나에 부착될 수 있고, 각각의 제3 도전성 본딩 구조(433)는 위에 놓인 제2 발광 디바이스(10G) 중 하나에 접착될 수 있고 제3 본딩 패드(423)와 접촉한다.
가열 레이저(467)는 나머지 도전성 본딩 구조(431, 433)를 리플로시키지 않고 제2 도전성 본딩 구조(432)를 리플로하기 위해 채용된다. 가열 레이저 (467)는 지지 기판(22G)의 재료 내 또는 전달될 디바이스(예를 들어, 제2 발광 디바이스(10G))의 재료 내에서보다 도전성 본딩 구조(431, 432, 433)의 재료 내에서 에너지의 더 큰 흡수를 유도하는 파장을 가질 수 있다. 동일한 가열 레이저가 도 16b의 처리 단계에서와 같이 채용될 수 있다. 제2 도전성 본딩 구조(432)는 각각의 제2 도전성 본딩 구조(432)를 리플로시켜 각 제2 도전성 본딩 구조(432)를 위에 있는 제2 발광 디바이스(10G)에 그리고 밑에 있는 본딩 패드(422)에 본딩하기 위해 가열 레이저(467)로부터의 레이저 빔에 의해 순차적으로 조사될 수 있다.
도 16h를 참조하면, 도 15의 처리 단계와 동일한 방식으로 각 본딩된 제 2 발광 디바이스(10G)를 제2 지지 기판으로부터 분리하기 위해 레이저 조사 프로세스가 수행된다. 레이저(477)의 파장은 가열 레이저(467)의 파장과 다를 수 있으며, 지지 기판(22G)의 재료 및 전달된 디바이스(예를 들어, 제2 발광 다이오드(10G))보다 애블레이션 재료층(130)의 재료에 더 많은 가열을 제공한다. 제2 도전성 본딩 구조(432) 위에 있는 애블레이션 재료층(130)의 각 부분은 각각의 하지의 제2 발광 디바이스(10G)를 분리시키기 위해 레이저(477)로부터의 레이저 빔에 의해 순차적으로 조사될 수 있다.
도 16i를 참조하면, 제2 지지 기판(22G)과 부착된 제2 발광 다이오드(10G)(제2 지지 기판 상에 남아있는 제2 발광 다이오드(10G)의 제3 서브세트)과의 어셈블리는 백플레인(401) 및 현재 백플레인(401)에 부착된 제2 발광 다이오드(10G)의 제2 서브세트로부터 분리된다.
도 16j를 참조하면, 전술한 바와 동일한 방식으로 제2 도전성 본딩 구조(432) 상의 제2 발광 다이오드(10G)를 백플레인(401)을 향해 밀어내기 위해 더미 기판(700)이 채용될 수 있다.
도 16k를 참조하면, 이전 처리 단계에서 제3 발광 디바이스(10R)의 제1 서브세트 및 제2 서브세트가 제거되는 제3 지지 기판(예를 들어, 제3 전달 기판(22R))은 프로세스 중 제4 예시적 발광 디바이스 어셈블리 위에 위치되고, 제3 발광 다이오드(10R)의 제3 서브세트가 제3 본딩 패드(423) 위에 놓이도록 정렬된다.
도 16l을 참조하면, 백플레인(401) 및 제3 발광 다이오드(10R)를 포함하는 어셈블리는 각 제3 도전성 본딩 구조(433)가 제3 발광 디바이스(10R)에 부착되어 제3 본딩 패드(423)와 접촉하도록 위치된다. 임의의 추가의 도전성 본딩 구조(도시되지 않음)가 존재한다면, 이러한 추가의 본딩 패드 위에 놓이는 추가의 도전성 본딩 구조(도시되지 않음)는 밑에 있는 추가의 본딩 패드 및 위에 있는 제3 발광 디바이스(10R)와 접촉할 수 있고, 또는 밑에 있는 추가의 본딩 패드 또는 위에 있는 제3 발광 디바이스(10R)에 부착될 수 있다.
가열 레이저(467)는 제3 도전성 본딩 구조(433)를 리플로하기 위해 채용된다. 가열 레이저(467)는 지지 기판(22R)의 재료 내 또는 전달될 디바이스(예를 들어, 제3 발광 디바이스(10R))의 재료 내에서보다 제3 도전성 본딩 구조(433)의 재료 내에서 에너지의 더 큰 흡수를 유도하는 파장을 가질 수 있다. 도 16b 또는 도 16g의 처리 단계에서처럼 동일한 가열 레이저가 채용될 수 있다. 제3 도전성 본딩 구조(433)는 각 제3 도전성 본딩 구조(433)를 리플로시켜, 각 제3 도전성 본딩 구조(433)를 위에 있는 제3 발광 디바이스(10R)에 그리고 밑에 있는 제3 본딩 패드(423)에 본딩하기 위해 가열 레이저(467)로부터의 레이저 빔에 의해 순차적으로 조사될 수 있다.
도 16m에 도시된 바와 같이, 도 15의 처리 단계에서와 동일한 방식으로 각각의 본딩된 제3 발광 디바이스(10R)를 제3 지지 기판으로부터 분리하기 위해 레이저 조사 프로세스가 수행된다.
도 16n을 참조하면, 제3 도전성 본딩 구조(433) 상의 제3 발광 다이오드(10R)를 백플레인(401)을 향해 밀어내기 위해 더미 기판(700)이 채용될 수 있다. 제3 지지 기판(22R)과 임의의 나머지 제3 발광 다이오드과의, 있다면, 어셈블리는 위에서와 동일한 방식으로 백플레인(401) 및 현재 백플레인(401)에 부착된 제3 발광 다이오드(10R)의 제3 서브세트로부터 분리된다. 백플레인(401)에 부착된 제1, 제2 및 제3 LED(10B, 10G, 10R)는 압축성 도전성 본딩 구조로 인해 제2 공통 평면으로부터 0.25 마이크론(예를 들어, 0 내지 0.2 마이크론) 미만만큼 일탈하는 제1 공통 평면 및 바닥 표면으로부터 0.25 마이크론(예를 들어, 0 내지 0.2 마이크론) 미만만큼 일탈하는 공면 상부 및 바닥 표면을 갖는다.
도 16o를 참조하면, 도 15에 도시된 유전체 매트릭스(50)는 백플레인(401)에 본딩된 발광 디바이스(10B, 10G, 10R) 사이의 공간에 적용될 수 있다. 도 16o가 3개의 디바이스(10B, 10G, 10R)만을 도시하지만, 백플레인(401) 상에 픽셀 어레이가 형성되고, 각 픽셀은 제1 발광 디바이스(10B)로서 청색 발광 다이오드, 제2 발광 디바이스(10G)로서 녹색 발광 다이오드, 및 제3 발광 디바이스(10R)로서 적색 발광 다이오드와 같은 발광 디바이스 세트를 포함함이 이해된다. 유전체 매트릭스(50)는 픽셀 어레이 내에서 적색 -발광 다이오드, 녹색 -발광 다이오드 및 청색 발광 다이오드의 각각을 측방으로 둘러쌀 수 있다. 유전체 매트릭스(50)는 스핀-온 글래스(SOG) 또는 폴리머와 같은 자기-평탄화 유전체 재료를 포함할 수 있거나, 리세스 에치 또는 화학 기계식 평탄화에 의해 평탄화될 수 있다. 평탄화된 유전체 매트릭스(50)의 상부 표면은 디바이스(10B, 10G, 10R)의 상부 표면을 포함하는 수평면 내에 있을 수 있거나, 디바이스(10B, 10G, 10R)의 상부 표면을 포함하는 수평면 아래로 수직으로 리 세스될 수 있다.
도 16p를 참조하면, 전방측 투명 도전성 산화물층(450)은 유전체 매트릭스(50) 위에 그리고 각각의 디바이스(10B, 10G, 10R)의 상부 상에 위치된 전기 노드 상에 직접 형성될 수 있다. 예를 들어, 전방측 투명 도전성 산화물층(450)은 반도체 버퍼층(24) 상에 또는 제1 도전율 유형의 화합물 반도체 재료층(26) 상에 직접 피착될 수 있다. 예를 들어, 버퍼층(24)이 고 저항율을 가져 전술한 레이저 애블레이션 단계 동안 제거되지 않는다면, 버퍼층(24)을 제거하고 제1 도전율 유형의 도핑된 화합물 반도체층(26)을 노출시키기 위해 추가의 에치백 또는 CMP가 수행된다.
이 경우, 전방측 투명 도전성 산화물층(450)은 적색 발광 다이오드(10R), 녹색 발광 다이오드(10G) 및 청색 발광 다이오드(10B) 각각을 위한 공통 그라운드 전극일 수 있다.
선택적인 투명 패시베이션 유전체층(452)이 전방측 투명 도전성 산화물층(450) 위에 형성될 수 있다. 투명 패시베이션 유전체층(452)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 따라서, LED(10B, 10G, 10R)는 화합물 반도체 재료층(26), 전방측 투명 도전성 산화물층(450) 및 투명 패시베이션 유전체층(452)을 통해 광을 방출하는 소위 바텀 방출 수직 LED이다. LED는 이들이 이들의 대향측 상에 전기 콘택(즉, 층(450) 및 본딩 구조 또는 패드(431, 432, 433))을 가지기 때문에 수직 디바이스이다.
전술한 유형의 적색 -발광 다이오드, 청색 -발광 다이오드 및/또는 녹색 -발광 다이오드는 도 16p의 다이렉트 뷰 디스플레이(460) 내에 위치된다. 이러한 다이렉트 뷰 디스플레이 디바이스는 백플레인(401) 상에 위치된 픽셀 어레이를 포함한다. 픽셀 각각은 620 nm 내지 750 nm 범위의 피크 파장에서 광을 방출하도록 구성된 적색 -발광 다이오드, 495 nm 내지 570 nm 범위의 피크 파장에서 광을 방출하도록 구성된 녹색 -발광 다이오드, 450 내지 495nm의 범위의 피크 파장에서 광을 방출하도록 구성된 청색 -발광 다이오드를 포함한다. 적색 발광 다이오드(10R), 녹색 발광 다이오드(10G) 및 청색 발광 다이오드(10B) 각각은 평면 LED 또는 나노 와이어 LED일 수 있다.
일 실시예에서, 각 픽셀 내 적색 -발광 다이오드는 제1 p-도핑된 화합물 반도체 재료층(36)에 전기적으로 쇼트되고 백플레인(401) 상의 각각의 본딩 패드(423)에 본딩된 제1 도전성 본딩 구조(433)(예를 들어, 도전성 본딩 구조)를 포함하고; 각 픽셀 내 녹색 발광 다이오드(10G) 및 청색 발광 다이오드(10B) 중 적어도 하나는 각각의 p-도핑된 화합물 반도체 재료층(36)에 전기적으로 쇼트되고 백플레인(401) 상의 또 다른 각각의 본딩 패드(421 또는 422)에 본딩되는 제2 도전성 본딩 구조(431 또는 432)(이를테면 도전성 본딩 구조)를 포함한다.
일 실시예에서, 다이렉트 뷰 디스플레이 디바이스는 픽셀 어레이 내 적색 발광 다이오드(10R), 녹색 발광 다이오드(10G) 및 청색 발광 다이오드(10B) 각각을 측방에서 둘러싸는 유전체 매트릭스(50), 및 유전체 매트릭스(50) 상에 위치되고 각 픽셀 내 적색 발광 다이오드, 녹색 발광 다이오드 및 청색 발광 다이오드의 콘택 노드에 전기적으로 연결된(예를 들어, 층(24 및/또는 26)의 각 경우의 콘택 노드에 쇼트된) 공통 전방측 투명 도전성 산화물층(450)을 포함한다.
도 14 및 도 15에 도시된 각 발광 디바이스(10)는 도핑된 화합물 반도체층(26) 및 선택적으로 버퍼층(24)을 포함하는 기판(20); 어레이 내 각각의 나노 와이어(32, 34)가 제1 전도율 유형의 도핑을 갖는 나노 와이어 코어(32) 및 활성 발광층(이를 통해 전기적 바이어스의 인가시 광을 방출하는)을 포함하는 쉘(34) 나노 와이어(32, 34) 어레이 내 각 나노 와이어(32, 34)의 측벽과 접촉하는 제2 도전율 유형 반도체 재료층(36)을 포함하는, 도핑된 화합물 반도체층(26)의 상부 표면으로부터 수직으로 연장되는 나노 와이어(32, 34) 어레이; 제2 도전율 유형 반도체 재료층(38) 위에 놓이고 나노 와이어(32, 34) 어레이를 측방에서 둘러싸는 유전체 재료층(60); 나노 와이어(32, 34) 어레이 위에 놓이는 측방으로 연장하는 부분(82l) 및 나노 와이어(32, 34) 어레이를 측방에서 둘러싸고 제2 도전율 유형 반도체 재료층(36)에 전기적으로 연결되는(즉, 쇼트되는) 측벽 부분(82s)를 포함하는 도전성 반사기 층(82); 및 반사기 층(431) 위에 놓여 이에 전기적으로 연결(예를 들어 단락)된 도전성 본딩 구조를 포함한다.
일 실시예에서, 도전성 반사기 층(82)은 유전체 재료층(60)의 측벽 부분에 의해 나노 와이어(32, 34) 어레이로부터 측방으로 이격된다. 일 실시예에서, 유전체 재료층(60)은 나노 와이어(32, 34) 어레이를 내포하는 메사 구조 영역 밖에 위치되고, 기판(20)의 상부 표면 위에 놓이고, 유전체 재료층(60)의 측벽 부분에 인접한 수평 부분을 포함한다. 유전체 재료층(60)의 수평 부분은 도핑된 화합물 반도체층(26)과 접촉할 수 있다.
발광 디바이스는 도전성 반사기 층(82)의 측방 연장 부분(82l)의 지역과 접촉하고 도전성 본딩 구조(43)에 전기적으로 쇼트된 적어도 하나의 금속 장벽층(84, 86)을 더 포함할 수 있다. 일 실시예에서, 발광 디바이스는 유전체 재료층(60)을 측방에서 둘러싸는 유전체 매트릭스(50), 및 기판(24, 26)을 포함할 수 있다. 일 실시예에서, 유전체 매트릭스(50)와 유전체 재료층(60) 및 기판(24, 26) 중 어느 하나 사이의 각각의 계면은 기판(24, 26)의 상부 표면에 수직인 수직 방향에 대해 테이퍼 각을 갖는다. 테이퍼 각도는 3도 내지 30도 범위일 수 있다.
일 실시예에서, 제2 도전율 유형 반도체 재료층(36)은 나노 와이어(32, 34) 어레이 위에 놓이는 수평 연장 부분을 포함하며; 발광 디바이스는 제2 도전율 유형 반도체 재료층(36)의 수평 연장 부분 상에 위치되는 투명 도전성 산화물층(38)을 더 포함한다. 투명 도전성 산화물층(38)은 제2 도전율 유형 반도체 재료층(36)의 수평 연장 부분의 에지 부분이 투명 도전성 산화물층(38) 아래에서 노출되도록 제2 도전율 유형 반도체 재료층(36)의 수평 연장 부분보다 짧은 길이를 갖는다.
일 실시예에서, 도전성 반사기 층(82)의 하향-돌출 부분(82d)은 유전체 재료층(60)의 개구를 통해 연장되어 투명 도전성 산화물층(38)과 접촉한다.
일 실시예에서, 도전성 반사기 층(82)은 은 및 알루미늄으로부터 선택된 적어도 하나의 재료를 포함한다. 일 실시예에서, 패터닝된 유전체 마스크층(42)은 기판(24, 26)의 상부 표면 상에 위치될 수 있다. 각각의 나노 와이어 코어(32)는 패터닝된 유전체 마스크층(42)을 통해 각각의 개구(43)를 통해 수직으로 연장될 수 있다. 패터닝된 유전체 마스크층(42)은 나노 와이어(32, 34) 어레이 영역 밖에 위치된 추가의 개구(43)를 더 포함할 수 있다. 이 경우, 유전체 재료층(60)은 추가의 개구(43)를 통해, 도핑된 화합물 반도체층(26)과 접촉한다.
도전성 반사기 층(82)은 나노 와이어(32, 34)와 제2 도전율 유형 반도체 재료층(36)과의 어셈블리의 측벽과 유전체 재료층(60)의 내측 측벽 사이의 계면의 테이퍼 각에 의해 야기되는 테이퍼된 측벽 부분을 가질 수 있다. 도전성 반사기 층(82)의 테이퍼된 측벽 부분의 일반적인 각도를 재단함으로써, 도핑된 화합물 반도체층(26) 및 버퍼층(24)을 통해 발광 다이오드로부터 방출된 광의 각도 분포는 타겟 뷰 각도 바깥으로 방출되는 스트레이 광의 낭비를 최소화하여 보기 위해 최적화될 수 있다.
도 17을 참조하면, 제2 예시적 구조는 제2 도전율 유형 반도체 재료층(36) 위에 전극 금속층(138L) 및 전극 장벽층(139)의 스택을 피착시킴으로써 도 3의 제1 예시적 구조로부터 도출될 수 있다. 전극 금속층(138L)은 제2 도전율 유형 반도체 재료층(36) 내로 확산하지 않는 반사성 물질을 포함한다. 예를 들어, 도전성 금속층은 은 또는 은 합금을 포함할 수 있다. 일 실시예에서, 도전성 금속층은 본질적으로 은으로 구성될 수 있다. 전극 금속층(138L)의 두께는, 더 작고 더 큰 두께가 또한 채용될 수 있을지라도, 100nm 내지 1000nm의 범위일 수 있다.
전극 장벽층(139)은 절연 유전체층과 같은 후속하여 피착될 재료층으로 전극 금속층(138L)의 재료의 확산을 방지할 수 있는 재료를 포함한다. 일 실시예에서, 전극 장벽층(139)은 TiN, TaN, WN, 또는 티타늄/백금 합금과 같은 재료를 포함할 수 있다. 전극 장벽층(139)은 진공 증착 또는 스퍼터링에 의해 피착될 수 있다. 전극 장벽층(139)의 두께는, 더 작고 더 큰 두께가 또한 채용될 수 있을지라도, 3nm 내지 100nm의 범위일 수 있다.
도 18을 참조하면, 투명 도전성 산화물층(38) 대신에 전극 장벽층(139) 및 전극 금속층(138L)의 스택를 패터닝하기 위해 에치 화학물을 변화시켜 도 5의 처리 단계가 수행될 수 있다. 예를 들어, 포토레지스트층(도시되지 않음)이 전극 장벽층(139) 위에 도포되고 패터닝될 수 있다. 일 그룹의 나노 와이어(32, 34), 제2 도전율 유형 반도체 재료층(36)의 부분, 전극 금속층(138L)의 부분, 및 패터닝된 포토레지스트층의 부분 밑에 놓이는 전극 장벽층(139)의 부분의 각각의 조합은 패터닝된 포토레지스트층에 의해 덮이지 않은 추가의 나노 와이어(32, 34)는 제2 에치 프로세스에 의해 제거되는 동안 메사 구조(54)로서 온전히 남아있는다. 전극 금속층(138L)의 각 나머지 부분은 금속 전극(138), 바람직하게는 반사 금속 전극을 구성한다. 에치 화학물은 전극 장벽층(139), 전극 금속층(138L), 및 제2 도전율 유형 반도체 재료층(36) 및 나노 와이어(32, 34)의 반도체 재료를 순차적으로 에치하도록 선택될 수 있다. 이방성 에치 프로세스(반응성 이온 에치 프로세스와 같은) 및/또는 등방성 에치 프로세스(습식 에치 프로세스와 같은)가 채용될 수 있다.
이어서, 포토레지스트층은 도 6의 처리 단계에서와 같이 트리밍될 수 있다. 전극 장벽층(139) 및 금속 전극(138)은 등방성 에치 또는 이방성 에치에 의해 후속하여 트리밍될 수 있다. 포토레지스트층은 예를 들어 애싱에 의해 후속하여 제거될 수 있다.
도 19를 참조하면, 절연 반사기 층(160)을 형성하기 위해 반사 유전체 물질이 메사 구조(54) 위에 피착된다. 반사 유전체층(160)은 광학 파장 범위(즉, 400 nm 내지 800 nm)에서 고 반사율을 제공하는 유전체 재료를 포함한다. 일 실시예에서, 반사 유전체 재료는 절연 분산 브래그 반사기(DBR) 재료를 포함할 수 있다. 예시적 예에서, 반사 유전체층(160)은 DBR 구조를 제공하기 위해 TiO2, Ta2O5, Nb2O5, SiO2, Si3N4, ZnSe, MgF2　및/또는 CaF2와 같은 재료의 다층을 포함할 수 있다.
절연 반사기 층(160)은 금속 전극(138) 위에 개구를 형성하기 위해 후속하여 패터닝될 수 있다. 전극 장벽층(139)의 상부 표면은 반사 유전체 층(160)의 개구의 바닥에서 물리적으로 노출된다.
도 20을 참조하면, 리프트-오프 마스크 재료가 절연 반사기 층(160) 위에 도포되고 리소그래피로 패터닝되어 리프트-오프 마스크층(59)을 형성할 수 있다. 리프트-오프 마스크층(59)은 리프트-오프 마스크층(59)이 나노 와이어(32, 34)의 각각의 어레이를 내포하는 메사 구조(54)의 영역 밖에만 위치되게 패터닝된다. 리프트-오프 마스크층(59)의 측벽은 절연 반사기 층(160)의 각각의 측벽으로부터 밖으로 측방으로 이격된다. 리프트-오프 마스크층(59)의 측벽 세트는 나노 와이어(32, 34) 어레이를 내포하는 메사 구조(54)를 측방으로 둘러싸는 절연 반사기 층(160)의 각 측벽 세트를 측방으로 둘러쌀 수 있다.
적어도 하나의 금속(즉, 전기적으로 도전성) 장벽층(84, 86)은 도전성 반사기 층(82) 상에 적어도 하나의 연속한 재료층으로서 형성될 수 있다. 적어도 하나의 금속 장벽층(84, 86)은 전극 장벽층(139)의 상부 표면 및 절연 반사기 층(160)의 표면 상에 직접 형성될 수 있다. 적어도 하나의 금속 장벽층(84, 86)은 전극 장벽층(139), 금속 전극(138) 및 제2 도전율 유형 반도체 재료층(36)에 전기적으로 쇼트된다.
적어도 하나의 금속 장벽층(84, 86)은 UBM을 위해 채용될 수 있는 금속 또는 금속 합금(즉, 금속) 재료층을 포함하는데, 즉, 한 세트이 금속층이 도전성 본딩 구조와 다이 사이에 제공한다. 일 실시예에서, 적어도 하나의 금속 장벽층(84, 86)은 확산 장벽층(84) 및 접착 프로모터 층(86)을 포함할 수 있다. 적어도 하나의 금속 장벽층(84, 86)의 각 성분은 도 10의 제1 예시적 구조에서 대응하는 성분과 동일한 조성 및 두께를 가질 수 있다.
결합 재료층(431L)은 적어도 하나의 금속 장벽층(84, 86) 상에 형성될 수 있다. 본딩 재료층(431L)은 주석을 포함할 수 있는 솔더 재료를 포함하고, 선택적으로 주석과 은, 금, 구리, 비스무스, 인듐, 아연 및/또는 안티몬의 합금을 포함한다. 본딩 재료층(431L)은 도 10에 본딩 재료층(431L)과 동일한 두께, 압축률 및 동일한 조성을 가질 수 있다.
도 21을 참조하면, 리프트-오프 마스크층(59), 적어도 하나의 금속 장벽층(84, 86)의 주변 부분, 및 리프트-오프 마스크층(59) 위에 놓인 본딩 재료층(431L)의 주변 부분은 예를 들어 리프트-오프 마스크층(59)의 재료를 솔벤트에 용해시킴으로써 유전체 재료층(60)으로부터 리프트 오프될 수 있다. 절연 반사기 층(160) 및 도전성 반사기 층(82)의 표면으로부터 금속 장벽층(84, 86) 및/또는 도전성 본딩 구조(431)의 임의의 나머지 부분을 제거하기 위해 적절한 세정 프로세스(예를 들어, 메가소닉 세정 프로세스)가 수행될 수 있다. 메사 구조 상의 본딩 재료층(431L)의 각 나머지 부분은 도전성 본딩 구조(431)를 구성한다.
후속하여, 도 12의 처리 단계와 동일한 방식으로 나노 와이어(32, 34) 어레이 및 위에 놓인 도전성 본딩 구조(431)를 포함하는 각 지역 주변에 절연 반사기 층(160), 버퍼층(24) 및 제1 도전율 유형의 도핑된 화합물 반도체층(26)을 통해 모우트 트렌치(89)가 형성된다.
도 13-도 15의 처리 단계는 도 21에 도시된 발광 다이오드의 다수 인스턴스를 백플레인(401)에 본딩하기 위해 후속하여 수행될 수 있다.
도 22를 참조하면, 제3 예시적 구조는 메사 구조(54)를 형성하기 위해 제2 도전율 유형 반도체 재료층(36) 위에 포토레지스트층을 패터닝하고 패터닝된 포토레지스트층에 의해 마스크되지 않은 제2 도전율 유형 반도체 재료층(36) 및 나노 와이어(32, 34)의 부분을 에칭함으로써 도 3의 제1 예시적 구조로부터 도출될 수 있다. 포토레지스트층은 예컨대 애싱에 의해 후속하여 제거될 수 있다.
후속하여, 리프트-오프 마스크층(59)을 형성하기 위해 리프트-오프 마스크 재료가 메사 구조(54) 위에 도포될 수 있다. 리프트-오프 마스크층(59)은 포토레지스트 재료와 같은 자기-평탄화 재료를 포함할 수 있다. 리프트-오프 마스크층(59)은 나노 와이어(32, 34)의 각각의 어레이를 내포하는 각각의 메사 구조(54)를 측방으로 둘러싼다. 일 실시예에서, 리프트-오프 마스크(59)의 상부 표면은 각각의 메사 구조(54)의 상부 주변에 또는 주변에 있을 수 있다.
도 23를 참조하면, 투명 도전성 산화물층(38)은 각각의 메사 구조(54) 및 리프트-오프 마스크층(59) 위에 형성될 수 있다. 투명 도전성 산화물층(38)은 도 4에 도시된 투명 도전성 산화물층(38)과 동일할 수 있다.
도 24를 참조하면, 도전성 반사기 층(82), 적어도 하나의 금속 장벽층(84, 86) 및 본딩층(431L)이 순차적으로 피착될 수 있다. 도전성 반사기 층(82), 적어도 하나의 금속 장벽층(84, 86) 및 본딩 재료층(431L) 각각은 도 9 및 도 10에 도시된 제1 예시적 구조와 동일할 수 있다.
도 25를 참조하면, 리프트-오프 마스크층(59), 투명 도전성 산화물층(38)의 주변 부분, 적어도 하나의 금속 장벽층(84,86)의 주변 부분, 및 리프트-오프 마스크층(59) 위에 놓인 본딩 재료층(431L)의 주변 부분은 예컨대 리프트-오프 마스크층(59)의 재료를 솔벤트에 용해시킴으로써 메사 구조로부터 리프트 오프될 수 있다. 잔류 반사기 재료 부분(및 선택적으로 금속 장벽층(84, 86) 및/또는 도전성 본딩 구조(431))의 임의의 남아있는 부분을 도전성 반사기 층(82)의 메사 구조(54)로부터 제거하기 위해 적절한 세정 프로세스(예를 들어, 메가소닉 세정 프로세스)가 수행될 수 있다. 메사 구조 상에 본딩 재료층(431L)의 나머지 부분들은 도전성 본딩 구조(431)를 구성한다.
후속하여, 도 12의 처리 단계에서와 동일한 방식으로 나노 와이어(32, 34) 어레이 및 위에 놓인 도전성 본딩 구조(431)를 포함하는 각 지역 주위에 버퍼층(24), 및 제1 도전율 유형의 도핑된 화합물 반도체층(26)을 통해 모우트 트렌치(89)가 형성된다.
도 12에 도시된 발광 다이오드의 다수의 인스턴스를 백플레인(401)에 본딩하기 위해 도 13-도 15의 처리 단계가 이어서 수행될 수 있다.
도 26을 참조하면, 각 서브픽셀 지역의 중앙 부분 내에 개구(39)를 형성하기 위해 포토레지스트층(137)을 도포 및 패터닝함으로써 도 4의 제1 예시적 구조로부터 도출되는 본 발명의 실시예에 따른 제4 예시적 구조가 도시되었다. 각 개구(39)의 영역은 각각의 발광 다이오드 서브픽셀의 발광 영역 전체의 상부 영역과 일치할 수 있다.
도 27을 참조하면, 금속 재료가 투명 전도성층(38)의 상부 표면 상에 피착된다. 금속 재료는 알루미늄, 은, 구리 및/또는 금과 같은 반사성 금속을 포함할 수 있다. 금속 재료는 예를 들어 스퍼터링에 의해 피착될 수 있다. 피착된 금속 재료의 평균 두께는, 더 작고 더 큰 두께가 또한 채용될 수 있을지라도, 50nm 내지 500nm의 범위일 수 있다. 포토레지스트층(137) 내 개구(39)에 피착되는 금속 재료의 각 부분은 상부 콘택 전극(138)을 구성한다. 금속 재료 부분(138')은 포토레지스트층(137)의 상부 표면 상에 피착될 수 있다.
선택적으로, 적어도 하나의 금속(즉, 도전성) 장벽층(도시되지 않음)이 상부 콘택 전극(138)의 성분으로서 형성될 수 있다. 이 경우, 적어도 하나의 금속 장벽층은 상부 콘택 전극(138)의 상부 표면에 위치될 수 있으며, 메사 구조 위에 솔더 재료의 후속 본딩을 용이하게 하기 위해 채용될 수 있다. 적어도 하나의 금속 장벽층은 UBM을 위해 채용될 수 있는 금속 또는 금속 합금(즉, 금속) 재료층을 포함하는데, 즉 금속층 세트는 도전성 본딩 구조와 다이 사이에 제공한다. 일 실시예에서, 적어도 하나의 금속 장벽층은 확산 장벽층 및 접착 프로모터 층을 포함할 수 있다. 확산 장벽층을 위해 채용될 수 있는 예시적 재료는 티타늄, 티타늄 -텅스텐, 티타늄-백금 또는 탄탈륨을 포함한다. 접착 프로모터 층을 위해 채용될 수 있는 예시적 재료는 텅스텐, 백금 또는 텅스텐 및 백금의 스택을 포함한다. 당업계에 공지된 임의의 다른 언더-범프 야금이 또한 채용될 수 있다.
도 28을 참조하면, 포토레지스트층(137) 및 금속 재료 부분(138')은 예를 들어 솔벤트에 용해시킴으로써 투명 전도성층(38)의 상부 표면으로부터 리프트 오프될 수 있다.
도 29를 참조하면, 이방성 에치 프로세스는 에치 마스크로서 상부 콘택 전극(138)을 채용하여 투명 도전성 층(38), 제2 도전율 유형 반도체 재료층(36), 반도체 나노 와이어(32, 34), 패터닝된 성장 마스크층(42), 및 도핑된 화합물 반도체층(26)의 부분들을 에치하기 위해 수행될 수 있다. 버퍼층(24)은 에치 정지 구조로서 채용될 수 있다. 대안적으로, 이방성 에치는 버퍼층(24)의 상측 부분 내로 에치하거나 도핑된 화합물 반도체층(26)의 리세스된 표면을 형성한 후에 정지될 수 있다. 투명 도전성 층(38), 제2 도전율 유형 반도체 재료층(36), 반도체 나노 와이어(32, 34), 패터닝된 성장 마스크층(42), 및 도핑된 화합물 반도체층(26)의 남은 부분들의 각각의 인접한 세트는 집합적으로 메사 구조(161)를 구성한다. 투명 도전성 층(38), 제2 도전율 유형 반도체 재료층(36), 패터닝된 성장 마스크층(42) 및/또는 도핑된 화합물 반도체층(26)의 측벽들은 각각의 메사 구조(161)에 대해, 예를 들어, 오목한 표면을 갖고 테이퍼되거나 만곡될 수 있다. 나노 와이어 코어(32, 34)의 측벽은 가장 바깥 쪽의 나노 와이어 코어(32, 34)를 위해 물리적으로 노출된다.
도 30을 참조하면, 포토레지스트층(147)은 제4 예시적 구조 위에 도포될 수 있고, 서브픽셀 영역을 정의하기 위해 리소 그래픽적으로 패터닝될 수 있다. 구체적으로, 포토레지스트층(147)의 영역은 후속하여 형성될 서브픽셀의 영역과 동일할 수 있다. 포토레지스트층(147)에 의해 덮이지 않은 버퍼층(24)의 부분을 에치하기 위해 포토레지스트층(147)을 채용하여 이방성 에치가 수행된다. 지지 기판(22)은 이방성 에치 프로세스를 위한 정지 구조로서 채용될 수 있다. 따라서, 지지 기판(22)의 상부 표면은 서브픽셀의 영역 밖에서, 즉 포토레지스트층(147)의 패터닝된 부분에 의해 덮인 영역 밖에서 물리적으로 노출될 수 있다. 후속하여 포토레지스트층(147)은 예를 들어 애싱에 의해 제거될 수 있다.
도 31을 참조하면, 유전 재료층(60)은 상부 콘택 전극(138) 및 메사 구조(161)의 측벽 위에 그리고 메사 구조(160) 사이의 지지 기판(22)의 표면 상에 피착될 수 있다(명확성을 위해 도 31에 절단하여 도시되지 않음). 유전체 재료층(60)은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물(알루미늄 산화물과 같은), 오가노실리케이트 유리, 또는 이들의 다공성 변형과 같은 투명 유전체 재료를 포함한다. 유전체 재료층(60)은 콘포멀 피착 방법(저압 화학 기상 피착(LPCVD) 또는 원자층 피착(ALD)과 같은)에 의해 또는 비-콘포멀 피착 방법(플라즈마 강화 화학 기상 피착(PECVD) 또는 물리 증기 피착(스퍼터링 또는 전자빔 피착과 같은)과 같은)에 의해 피착될 수 있다.
유전체 재료층(60)은 지지 기판 (22)과 조합하여 각각의 메사 구조(161)를 캡슐화할 수 있다. 일 실시예에서, 메사 구조(161) 내의 나노 와이어(32, 34)의 적어도 하나의 나머지 그룹은 나노 와이어(32, 34) 어레이를 구성할 수 있다. 일 실시예에서, 유전체 재료층(60)은 콘포멀 재료층, 즉 전체적으로 균일한 두께를 갖는 층으로서 형성될 수 있다. 유전체 재료층(60)의 두께는, 더 작고 더 큰 두께도 또한 채용될 수 있을지라도, 10nm 내지 100nm, 예를 들어 200nm 내지 200nm의 범위일 수 있다.
도 32를 참조하면, 포토레지스트층(157)이 제4 예시적 구조 위에 적용될 수 있고, 각각의 메사 구조(161)의 전체 주변을 덮지 않고 각각의 메사 구조(161)의 중심 부분을 덮도록 리소그래픽적으로 패터닝될 수 있다. 이웃한 쌍의 메사 구조(160) 사이에 위치된 지지 기판(22) 상의 유전체 재료층(60)의 표면의 부분은 패터닝된 포토레지스트층(157)으로 덮일 수 있다. 일 실시예에서, 예시적 구조의 덮이지 않은 영역은 각 메사 구조(161)의 주변에 위치된 환형 지역을 포함할 수 있다. 환형 지역은 지지 기판(22)의 하지의 부분을 덮는 포토레지스트층(157)의 나머지 부분에 의해 서로 측방으로 이격될 수 있다. 일 실시예에서, 패터닝된 포토레지스트층(157)의 측벽은 후속하는 금속 재료 피착 프로세스에서 금속 재료의 피착을 최소화하기 위해 리트로-테이퍼를 가질 수 있다.
도 33을 참조하면, 반사기 재료는 포토레지스트층(157)으로 덮이지 않은 지역 내 유전체 재료층(60) 위에 피착될 수 있다. 반사기 재료는 진공 증착 또는 물리 기상 피착과 같은 방향성 피착 방법에 의해 피착될 수 있다. 유전 재료층(60) 상에 직접 피착된 반사기 재료의 각 부분은 토포로직으로 고리와 위상동형일 수 있는 반사기 층(70)의 측벽 부분을 구성한다. 일 실시예에서, 반사기 층(70)의 각각의 측벽 부분은 금속과 같은 반사성 재료를 포함한다. 일 실시예에서, 반사기 층(70)의 각각의 측벽 부분은 은, 알루미늄, 구리 및 금으로부터 선택된 적어도 하나의 재료를 포함한다. 일 실시예에서, 반사기 재료는 더 나은 반사율을 제공하기 위해 작은 인덱스 변화를 갖는 박막 분산 브래그 반사기(DBR)일 수 있다. 반사기 재료는 적어도 하나의 도전성 재료 및/또는 적어도 하나의 전기적 절연성 재료를 포함할 수 있다.
반사기 재료층(71)은 포토레지스트층(77)의 패터닝된 부분의 상부 표면 상에 형성된다. 반사기 층(70)의 측벽 부분의 수평 부분의 두께는, 보다 얇고 더 큰 두께가 또한 채용될 수 있을지라도, 5 nm 내지 500 nm, 이를테면 10 nm 내지 250 nm의 범위일 수 있다.
도 34를 참조하면, 포토레지스트층(157) 및 이 위에 반사기 재료 부분(71)의 나머지 부분은, 예를 들어, 포토레지스트층(157)을 솔벤트에 용해시킴으로써 예시적 구조로부터 리프트 오프될 수 있다.
도 35를 참조하면, 유전체 재료층(60)의 마스킹되지 않은 부분을 에치하기 위해 에치 프로세스가 수행될 수 있다. 에치 프로세스는 이방성 에치 프로세스(예를 들어, CF4 플라즈마 에칭) 또는 등방성 에치 프로세스일 수 있다. 반사기 층(70)에 의해 마스크되지 않은 유전체 재료층(60)의 부분은 에치 프로세스에 의해 제거된다. 각 상부 콘택 전극(138)의 상부 표면 및 지지 기판(22)의 상부 표면은 반사기 층(70)으로 덮이지 않은 각각의 영역에서 물리적으로 노출된다. 메사 구조(161), 유전체 재료층(60), 및 환형 구성을 갖는 반사기 층(70)의 측벽 부분을 포함하는 발광 다이오드(LED)(10)이 제공된다. 상부 콘택 전극(138)의 상부 표면은 반사기 층(70)의 측벽 부분 내 홀 내에 및 유전체 재료층(60) 내 홀멍 내에서 물리적으로 노출된다. 각 LED(10)는 후속하여 디스플레이 디바이스에서 서브-픽셀로서 채용될 수 있다.
도 36을 참조하면, 각각의 메사 구조(161) 위에 도전성 본딩 구조(431)가 형성된다. 일 실시예에서, 도전성 본딩 구조(431)는 상부 콘택 전극(138)의 최상층일 수 있는 적어도 하나의 금속 장벽층 상에 직접 형성될 수 있다. 도전성 본딩 구조(431)는 주석을 포함할 수 있는 솔더 재료를 포함하고, 선택적으로 주석과 은, 금, 구리, 비스무스, 인듐, 아연 및/또는 안티몬의 합금을 포함한다. 도전성 본딩 구조(431)는 솔더 볼로서 형성될 수 있거나, 적어도 하나의 솔더 재료를 포함하는 층 스택으로서 형성될 수 있다.
제4 예시적 구조에서, 반사기 층(70, 138)은 반사성 상부 콘택 전극(138) 및 측벽 부분(70)을 포함하는 측방 연장 부분을 포함하는 도전성 반사기 층이다. 반사기 층(138)의 측방 연장 부분은 제2 도전율 유형 반도체 재료층(36) 및 도전성 본딩 구조(431)에 전기적으로 연결된다. 도 36에 도시된 바와 같이, 반사기 층(138)의 측방 연장 부분의 주변 부분(138P)은 유전체 재료층(60)의 제1 부분(60P) 밑에 놓인다. 반사기 층(70)의 측벽 부분은 유전체 재료층(60)의 제1 부분(60P) 및 제2 부분(60S) 위에 놓인다. 유전체 재료층(60)은 반사기 층(138)의 측방 연장 부분으로부터 반사기 층(70)의 측벽 부분을 분리시킨다. 반사기 층(70)의 측벽 부분은 반사기 층(138)의 측방 연장 부분에 전기적 또는 물리적으로 접촉하지 않는다.
도 37을 참조하면, 도 29의 처리 단계에서 메사 구조(161)를 형성하는 이방성 에치 동안 테이퍼 프로파일을 변경시킴으로써 도 36의 제4 예시적 구조로부터 도출될 수 있는 제4 예시적 구조의 대안적 실시예가 도시된다. 일반적으로, 메사 구조(161)의 측벽의 테이퍼 프로파일은 수직 프로파일, 테이퍼 프로파일, 및/또는 일반적으로 하향이며 기정의된 뷰 각도로서 10도 내지 180도, 예를 들어 20도 내지 150도일 수 있는 조명 방향을 향한 광 반사를 최대화하기 위한 만곡된 프로파일(오목 프로파일과 같은) 각각을 포함하도록 최적화될 수 있다.
이어서, 제1 내지 제3 실시예에서처럼 도 16a-도 16p의 처리 단계가 수행될 수 있다.
개시된 실시예의 전술된 설명은 당업자가 본 발명을 제조 또는 사용할 수 있도록 제공된다. 이들 실시예에 대한 다양한 수정이 당업자에게 용이하게 명백할 것이며, 본원에서 정의된 일반적인 원리는 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 본원에 도시된 실시예에 한정되는 것으로 의도되지 않고, 이하의 청구항, 및 본원에 개시된 원리 및 신규한 특징과 일관되는 가장 넓은 범위가 주어질 것이다.

Claims (20)

  1. 삭제
  2. 디스플레이 디바이스로서,
    백플레인;
    상기 백플레인 상에 위치된 픽셀들의 어레이로서, 각각의 픽셀은 복수의 발광 다이오드들을 포함하고, 각각의 픽셀 내의 상기 복수의 발광 다이오드들 중의 각각의 발광 다이오드는, 본딩 구조 - 상기 본딩 구조는 상기 발광 다이오드들 각각을 상기 백플레인에 부착함 - 를 통해 상기 백플레인에 본딩되는 것인, 상기 픽셀들의 어레이;
    상기 픽셀들의 어레이 내의 상기 발광 다이오드들 각각을 측방으로 둘러싸고, 도전성 본딩 구조들 각각을 측방으로 둘러싸는 유전체 매트릭스; 및
    상기 유전체 매트릭스 상에 위치되며, 각각의 픽셀의 상기 발광 다이오드들 각각의 콘택 노드들에 전기적으로 연결되는 전방측 공통 투명 도전성 산화물층
    을 포함하고,
    상기 발광 다이오드들 각각은, 개별적인 반도체 버퍼층을 포함하며,
    상기 개별적인 반도체 버퍼층은, 상기 전방측 투명 도전성 산화물층에 접촉되고, 제1 도전율 유형의 도핑을 갖는, 디스플레이 디바이스.
  3. 제 2 항에 있어서,
    상기 발광 다이오드들 각각은, 개별적인 화합물 반도체 재료층을 포함하고,
    상기 개별적인 화합물 반도체 재료층은, 상기 개별적인 반도체 버퍼층에 접촉하고 상기 제 1 도전율 유형의 도핑을 가지며 상기 개별적인 반도체 버퍼층에 의하여 상기 전방측 투명 도전성 산화물층으로부터 수직으로 이격되는, 디스플레이 디바이스.
  4. 제 2 항에 있어서,
    상기 발광 다이오드들 각각은, 개별적인 나노 와이어를 포함하고,
    상기 개별적인 나노 와이어는, 개별적인 피크 파장에서 광을 방출하도록 구성된 층들의 스택을 포함하는, 디스플레이 디바이스.
  5. 제 4 항에 있어서,
    상기 개별적인 나노 와이어는, 개별적인 나노 와이어 코어를 포함하고,
    상기 개별적인 나노 와이어 코어는, 상기 개별적인 반도체 버퍼층과 축상 정렬되고 상기 제 1 도전율 유형의 도핑을 갖는, 디스플레이 디바이스.
  6. 제 4 항에 있어서,
    상기 발광 다이오드들 각각은, 개구를 포함하는 개별적인 패터닝된 유전체 마스크층을 포함하고,
    상기 개별적인 나노 와이어는 상기 개구를 통해 연장하는, 디스플레이 디바이스.
  7. 제 2 항에 있어서,
    상기 발광 다이오드들 각각은,
    광을 방출하도록 구성된 개별적인 활성 발광층; 및
    상기 개별적인 활성 발광층에 접촉하고 상기 제 1 도전율 유형에 반대되는 제 2 도전율 유형의 도핑을 갖는 개별적인 제 2 도전율 유형의 반도체 재료층을 포함하는, 디스플레이 디바이스.
  8. 제 7 항에 있어서,
    상기 발광 다이오드들 각각은, 상기 개별적인 제 2 도전율 유형의 반도체 재료층에 전기적으로 연결되는 적어도 하나의 금속 장벽층을 포함하는, 디스플레이 디바이스.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 금속 장벽층은, 개별적인 도전성 본딩 구조에 접촉되고 부착되는, 디스플레이 디바이스.
  10. 제 8 항에 있어서,
    상기 발광 다이오드들 각각은, 개별적인 도전성 반사기층을 포함하고,
    상기 개별적인 도전성 반사기층은, 상기 적어도 하나의 금속 장벽층에 접촉되고 상기 개별적인 활성 발광층을 측방으로 둘러싸는, 디스플레이 디바이스.
  11. 제 10 항에 있어서,
    상기 발광 다이오드들 각각은, 개별적인 유전체 재료층을 포함하고,
    상기 개별적인 유전체 재료층은, 상기 개별적인 제 2 도전율 유형의 반도체 재료층을 측방으로 둘러싸고 상기 개별적인 도전성 반사기층에 의하여 측방으로 둘러싸인, 디스플레이 디바이스.
  12. 제 10 항에 있어서,
    상기 발광 다이오드들의 도전성 반사기층들 각각은, 상기 유전체 매트릭스에 의하여 측방으로 둘러싸이고 상기 유전체 매트릭스에 접촉되는, 디스플레이 디바이스.
  13. 제 8 항에 있어서,
    상기 발광 다이오드들 각각은, 개별적인 투명 도전성 산화물층을 포함하고,
    상기 개별적인 투명 도전성 산화물층은, 상기 개별적인 제 2 도전율 유형의 반도체 재료층에 접촉되고 상기 적어도 하나의 금속 장벽층에 전기적으로 연결되며,
    상기 발광 다이오드들 내의 각각의 투명 도전성 산화물층들은, 인듐 주석 산화물 또는 알루미늄 도핑된 산화 아연으로부터 선택되는 재료를 포함하는, 디스플레이 디바이스.
  14. 제 8 항에 있어서,
    상기 발광 다이오드들 각각은, 개별적인 은(silver)층을 포함하고,
    상기 개별적인 은층은, 상기 개별적인 제 2 도전율 유형의 반도체 재료층에 접촉되고 상기 적어도 하나의 금속 장벽층에 전기적으로 연결되는, 디스플레이 디바이스.
  15. 제 2 항에 있어서,
    상기 발광 다이오드들의 각각의 반도체 버퍼층은, 상기 유전체 매트릭스에 접촉되고 상기 유전체 매트릭스에 의하여 측방으로 둘러싸인, 디스플레이 디바이스.
  16. 제 2 항에 있어서,
    상기 전방측 투명 도전성 산화물층은, 상기 발광 다이오드들의 상기 반도체 버퍼층들 모두 각각에 직접적으로 접촉되는, 디스플레이 디바이스.
  17. 디스플레이 디바이스로서,
    백플레인;
    상기 백플레인 상에 위치된 픽셀들의 어레이로서, 각각의 픽셀은 복수의 발광 다이오드들을 포함하고, 각각의 픽셀 내의 상기 복수의 발광 다이오드들 중의 각각의 발광 다이오드는, 본딩 구조 - 상기 본딩 구조는 상기 발광 다이오드들 각각을 상기 백플레인에 부착함 - 를 통해 상기 백플레인에 본딩되는 것인, 상기 픽셀들의 어레이; 및
    상기 픽셀들의 어레이 내의 상기 발광 다이오드들 각각을 측방으로 둘러싸고, 도전성 본딩 구조들 각각을 측방으로 둘러싸는 유전체 매트릭스
    를 포함하고,
    상기 발광 다이오드들 각각은:
    제1 도전율 유형의 도핑을 갖는 개별적인 반도체 버퍼층;
    광을 방출하도록 구성된 개별적인 활성 발광층;
    상기 개별적인 활성 발광층에 접촉하고, 상기 제 1 도전율 유형에 반대되는 제 2 도전율 유형의 도핑을 갖는 개별적인 제 2 도전율 유형의 반도체 재료층;
    상기 개별적인 활성 발광층을 측방으로 둘러싸는 개별적인 도전성 반사기층; 및
    상기 개별적인 제 2 도전율 유형의 반도체 재료층을 측방으로 둘러싸고, 상기 개별적인 도전성 반사기층에 의하여 측방으로 둘러싸인, 개별적인 유전체 재료층
    을 포함하는, 디스플레이 디바이스.
  18. 제 17 항에 있어서,
    상기 발광 다이오드들 각각은, 개별적인 화합물 반도체 재료층을 더 포함하고,
    상기 개별적인 화합물 반도체 재료층은, 상기 개별적인 반도체 버퍼층에 접촉하고, 상기 제 1 도전율 유형의 도핑을 가지며, 상기 개별적인 반도체 버퍼층에 의하여 전방측 투명 도전성 산화물층으로부터 수직으로 이격되는, 디스플레이 디바이스.
  19. 제 18 항에 있어서,
    상기 발광 다이오드들 각각은, 상기 개별적인 제 2 도전율 유형의 반도체 재료층에 전기적으로 연결되는 적어도 하나의 금속 장벽층을 더 포함하고,
    상기 적어도 하나의 금속 장벽층은, 개별적인 도전성 본딩 구조에 접촉되고 부착되는, 디스플레이 디바이스.
  20. 제 19 항에 있어서,
    상기 발광 다이오드들의 도전성 반사기층들 각각은, 상기 유전체 매트릭스에 의하여 측방으로 둘러싸이고 상기 유전체 매트릭스에 접촉되고,
    상기 발광 다이오드들 각각은, 개별적인 투명 도전성 산화물층을 더 포함하고,
    상기 개별적인 투명 도전성 산화물층은, 상기 개별적인 제 2 도전율 유형의 반도체 재료층에 접촉되고, 상기 적어도 하나의 금속 장벽층에 전기적으로 연결되는, 디스플레이 디바이스.

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