TWI760282B - 用於直接視野顯示之具有集成反射器的發光二極體及其製造方式 - Google Patents

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法瑞巴 丹尼斯
奈森 Ｆ 高納
強納森 Ｊ 維雷爾二世
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美商納諾西斯有限公司
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Abstract

本發明係關於一種LED子像素，其可具備控制觀看角度之反射器層。在形成包含第一導電類型核心及作用層之奈米線陣列之後，循序形成第二導電類型半導體材料層、透明導電氧化物層及介電材料層。形成通過該奈米線陣列上方之該介電材料層之開口。該反射器層可形成於該奈米線陣列周圍且通過該透明導電氧化物層上之該介電材料層中之該開口。形成與該反射器層電接觸的導電接合結構。

Description

用於直接視野顯示之具有集成反射器的發光二極體及其製造方式
本發明係關於發光裝置，且特定言之係關於包含集成反射器之奈米線發光二極體及其製造方式。
發光裝置(諸如發光二極體)被用於電子顯示器中，諸如定位於膝上型電腦或電視機中之液晶顯示器中之背光。發光裝置包含發光二極體(LED)及經組態以發射光之各種其他類型之電子裝置。 對於發光裝置(諸如發光二極體(LED))，藉由LED之作用區域之帶隙以及經厚度判定之局限效應來判定發射波長。作用區域通常包含一或多個塊狀半導體層或量子井(QW)。對於基於III族氮化物之LED裝置(諸如基於GaN之裝置)，作用區域(例如，塊狀半導體層或QW井層)材料較佳為三元的，諸如In xGa 1-xN，其中0＜x＜1。 此III族氮化物之帶隙係取決於併入於作用區域中之In之量。較高銦併入將產生較小帶隙及因此較長發射光波長。如本文中所使用，術語「波長」係指LED之峰值發射波長。應理解，半導體LED之典型發射光譜係以峰值波長為中心之波長之窄帶。
根據本發明之態樣，提供一種發光裝置，其包括：基板，其包含摻雜化合物半導體層；奈米線陣列，其自該摻雜化合物半導體層之頂表面垂直延伸，其中該陣列內之各奈米線包含具有第一導電類型之摻雜物之奈米線核心及包含作用發光層之作用殼；第二導電類型半導體材料層，其接觸該奈米線陣列內之各奈米線之側壁；反射器層，其包含上覆於該奈米線陣列之橫向延伸部分及橫向圍繞該奈米線陣列之側壁部分；及導電接合結構，其上覆於該反射器層且包括焊接材料。 根據本發明之另一態樣，提供一種發光裝置，其包括：基板，其包含摻雜化合物半導體層；作用發光層；第二導電類型半導體材料層；反射器層；及導電接合結構，其上覆於該反射器層且包括焊接材料。該焊接材料包含作為合金或層堆疊之貴金屬及錫且該焊接材料可經壓縮其厚度之5%至20%。 根據本發明之又另一態樣，提供一種形成發光裝置之方法。在包含摻雜化合物半導體層之基板上方形成奈米線陣列。該陣列內之各奈米線自該摻雜化合物半導體層之頂表面垂直延伸，且該陣列內之各奈米線包含具有第一導電類型之摻雜之奈米線核心及包含作用發光層之作用殼。在該等奈米線之側壁上形成第二導電類型半導體材料層。在該第二導電類型半導體材料層上方形成反射器層。該反射器層包含上覆於該奈米線陣列之橫向延伸部分及橫向圍繞該奈米線陣列之側壁部分。在該反射器層上方形成導電接合結構。 根據本發明之另一態樣，一種直接視野顯示裝置包括：背板；像素陣列，其位於該背板上，各像素包括紅色發光二極體、綠色發光二極體及藍色發光二極體；介電基體，其橫向圍繞該像素陣列內之該等紅色發光二極體、該等綠色發光二極體及該等藍色發光二極體之各者；及共同透明導電氧化物層，其定位於該介電基體上且電連接至各像素中之紅色發光二極體、綠色發光二極體及藍色發光二極體之接觸節點。
相關申請案之交叉參考本申請案主張於2017年1月9日申請之美國臨時申請案第62/444,010號之優先權利，該案之全部內容以引用的方式併入本文中。 顯示裝置(諸如直接視野顯示器)可由有序像素陣列形成。各像素可包含發射各自峰值波長之光之子像素集合。例如，像素可包含紅色子像素、綠色子像素及藍色子像素。各子像素可包含發射特定波長之光之一或多個發光二極體。傳統配置係在各像素內具有紅色、綠色及藍色(RGB)子像素。各像素係藉由背板電路驅動使得可針對各像素在顯示器上展示色域內之任何色彩組合。可藉由其中將LED子像素焊接或以其他方式電附接至定位於背板上之接合墊之程序來形成顯示面板。該接合墊係藉由背板電路及其他驅動電子器件電驅動。 在本發明之實施例中，可藉由使用在各像素中發射不同色彩光之發光裝置來執行用於製造多色(例如，三種或三種以上色彩)直接視野顯示器之方法。在一項實施例中，可使用奈米結構(例如，奈米線)或塊狀(例如，平面) LED。各LED可具有各自藍色發光、綠色發光及紅色發光作用區域以在各像素中形成藍色子像素、綠色子像素及紅色子像素。在替代實施例中，可在LED之一者中之藍色或綠色作用區域上方形成發紅光之作用區域以在各像素中形成發紅光之子像素。在另一實施例中，可在藍色或綠色發光LED上方形成降頻轉換元件(例如，發紅光之磷光體、染料或量子點)以形成發紅光之子像素。在另一實施例中，用再生長發紅光之平面LED (諸如有機或無機發紅光之平面LED)取代各像素中之藍色或綠色發光奈米線LED以形成發紅光之子像素。 較佳地，半導體LED陣列包含由包括作用區域及體積元件之殼圍繞之奈米結構化(例如，奈米線或奈米錐體)核心(在本文中被稱為模板)。此等奈米結構化LED可被視為光或UV輻射之「點源」，其等不同於包括長形條帶或平面塊狀半導體層之塊狀(例如，平面) LED結構。模板可包括單個生長層(諸如奈米線核心)，但亦可由多個層形成，如下文將描述。 參考圖1A及圖1B，第一例示性結構包含基板20，基板20包含自底部至頂部為支撐基板22、緩衝層24及摻雜化合物半導體層26之堆疊。支撐基板22可包含用作用於生長緩衝層24之單晶半導體材料之模板之單晶材料層。可針對支撐基板22採用任何單晶材料層，條件是化合物半導體材料(諸如III-V族化合物半導體材料)自該單晶材料層之頂表面之磊晶生長可行。支撐基板22可包含單晶材料，諸如：使用基面或r-平面生長表面之Al 2O 3(藍寶石)；呈纖鋅礦(α)及閃鋅礦(β)形式之金剛石、Si、Ge、GaN、AlN、SiC；InN、GaP、GaAsP、GaAs、InP、ZnO、ZnS及ZnSe。例如，支撐基板22可包含具有合適表面定向之藍寶石(即，單晶氧化鋁)。 支撐基板22可包含具有經圖案化(例如，粗糙)生長表面之經圖案化藍寶石基板(PSS)。可或可不在支撐基板22之頂表面上提供凸塊、凹坑及/或成角度切割件以促進緩衝層之單晶化合物半導體材料之磊晶生長，促進在後續分離程序中使緩衝層24與支撐基板22分離，及/或改良通過緩衝層24之光提取效率。若在支撐基板22之頂表面上提供凸塊及/或凹坑，則各凸塊或各凹坑之橫向尺寸可在自1.5微米至6微米之範圍中，但亦可採用更小及更大橫向尺寸。相鄰對之凸塊或凹坑之間的中心至中心距離可在自3微米至15微米之範圍中，但亦可採用更小及更大距離。可針對凸塊或凹坑之配置採用各種幾何組態。凸塊之高度及/或凹坑之深度可為約1微米至3微米，但亦可採用更小及更大高度及/或深度。 緩衝層24包含單晶化合物半導體材料，諸如III-V族化合物半導體材料。用於形成緩衝層24之沈積程序可採用金屬有機氣相磊晶(MOVPE)、分子束磊晶(MBE)、氫化物氣相磊晶(HVPE)、液相磊晶(LPE)、金屬有機分子束磊晶(MOMBE)及原子層沈積(ALD)之任一者。緩衝層24可具有恆定或漸變組合物使得與支撐基板22介接之緩衝層24之組合物提供與支撐基板22之頂表面之二維晶格結構之實質晶格匹配。緩衝層24之組合物可在沈積程序期間逐漸改變。若使用PSS支撐基板22，則緩衝層24之底表面可為經圖案化(即，粗糙)表面。 可用於緩衝層24之底部分之材料可為(例如) Ga 1-wIn wAs 1N 1-y，其中w及y可為零(即，GaN)且經選擇以匹配支撐基板22之頂表面之晶格常數。視需要，Al或P亦可用於緩衝層之底部分之材料，在此情況中緩衝層24之底部分可包含匹配支撐基板22之頂表面之晶格常數之Ga 1-w-ZIn wP ZN 1-x-yAs yP x。可用於緩衝層24之頂部分之材料包含(但不限於)直接帶隙III-V族化合物材料，諸如氮化鎵(GaN)、氮化鋁(AlN)、磷化鎵(GaP)、砷化鎵(GaAs)、銻化鎵(GaSb)、氮化銦(InN)、磷化銦(InP)、砷化銦(InAs)及銻化銦(InSb)。緩衝層24之組合物可在緩衝層24之底部分與緩衝層24之頂部分之間逐漸改變使得由逐漸晶格參數變化引起之沿著生長方向(垂直方向)之位錯並不傳播至緩衝層24之頂表面。在一項實施例中，緩衝層24之厚度上小於1微米之薄底部分可未摻雜或以低濃度之矽摻雜。 可在緩衝層24之頂表面處提供具有低缺陷密度之高品質單晶表面。視需要，緩衝層24之頂表面可(例如)藉由化學機械平坦化予以平坦化以提供平坦頂表面。可在該平坦化程序之後執行合適表面清潔程序以自緩衝層24之頂表面移除污染物。緩衝層24之平均厚度可在自2微米至20微米之範圍中，但亦可採用更小及更大厚度。 隨後在緩衝層24之頂表面上直接形成摻雜化合物半導體層26。摻雜化合物半導體層26包含具有第一導電類型之摻雜之摻雜化合物半導體材料。該第一導電類型可為n型或p型。在一項實施例中，第一導電類型可為n型。 摻雜化合物半導體層26可與緩衝層24之頂部分之單晶化合物半導體材料晶格匹配。摻雜化合物半導體層26可或可不包含與緩衝層24之頂部分相同之化合物半導體材料。在一項實施例中，摻雜化合物半導體層26可包含n摻雜直接帶隙化合物半導體材料。在一項實施例中，摻雜化合物半導體層26可包含n摻雜氮化鎵(GaN)。用於形成摻雜化合物半導體層26之沈積程序可採用金屬有機氣相磊晶(MOVPE)、分子束磊晶(MBE)、氫化物氣相磊晶(HVPE)、液相磊晶(LPE)、金屬有機分子束磊晶(MOMBE)及原子層沈積(ALD)之任一者。摻雜化合物半導體層26之厚度可在自100 nm至2微米之範圍中，但亦可採用更小及更大厚度。 可在基板20之頂表面上形成經圖案化介電遮罩層42。經圖案化介電遮罩層42可(例如)藉由沈積介電材料層及圖案化該介電材料層以在其中形成開口而形成。例如，氮化矽層、氧化矽層或介電金屬氧化物層(諸如氧化鋁層)可形成於基板20之頂表面上。在一項實施例中，介電材料層可包含氮化矽層。介電材料層之厚度可在自3 nm至100 nm之範圍中，但亦可採用更小及更大厚度。 可在介電材料層之頂表面上方塗敷光阻劑層(未展示)，且可藉由微影曝光及顯影微影圖案化該光阻劑層以形成通過其之開口。在一項實施例中，光阻劑層中之開口可形成為二維週期陣列。各開口之大小及形狀可經選擇以最佳化隨後形成之奈米線之形狀及大小。光阻劑層中之開口之圖案可透過介電材料層轉印以形成經圖案化介電遮罩層42。隨後可(例如)藉由灰化移除光阻劑層。 經圖案化介電遮罩層42包含開口43，開口43可或可不配置為二維週期陣列。各開口43之形狀可為圓形、橢圓形或多邊形(諸如六邊形)。經圖案化介電遮罩層42中之各開口43之最大橫向尺寸可在自10 nm至1,000 nm (諸如自30 nm至300 nm)之範圍中，但亦可採用更小及更大的最大橫向尺寸。摻雜化合物半導體層26之頂表面之部分係在通過經圖案化介電遮罩層42之各開口43下面實體暴露。 雖然本文中繪示第一例示性結構之區域，但應理解，該第一例示性結構可作為二維陣列沿著兩個獨立水平方向橫向延伸。因此，圖式中之所繪示結構之多個例項可形成於第一例示性結構中，在本發明之裝置之商業生產期間通常係如此。 參考圖2，生長通過經圖案化介電遮罩層42中之開口43之奈米線核心32之陣列。各奈米線核心32包含具有第一導電類型(即，摻雜化合物半導體層26之摻雜之導電類型)之摻雜之摻雜化合物半導體材料。該等奈米線核心32之材料可相同於或可不同於摻雜化合物半導體層26之材料。在一項實施例中，第一導電類型可為n型，且各奈米線核心32包含n摻雜化合物半導體材料，諸如n摻雜氮化鎵。替代性地，可使用任何其他合適III-V族或II-VI族材料。 奈米線核心32之各者可經形成具有一組實質上垂直側壁及擁有成角度琢面(即，非水平且非垂直之琢面)之尖端部分。奈米線核心32可(例如)藉由n摻雜化合物半導體材料之選擇性磊晶生長而生長。該選擇性磊晶生長程序之程序參數可經選擇使得n摻雜化合物半導體材料自通過經圖案化介電遮罩層42之各開口43向上生長而具有垂直側壁及成角度琢面。用於生長通過經圖案化介電遮罩層42中之開口43且具有實質上垂直側壁及琢面尖端部分之奈米線核心32之方法係描述於(例如) Konsek等人之美國專利第8,664,636號、Konsek等人之美國專利第8,669,574號、Konsek等人之美國專利第9,287,443號及Romano等人之美國專利第9,281,442號(該等專利之各者係讓渡給Glo AB)及Seifert等人之美國專利第8,309,439號(該案係讓渡給QuNano AB)中。奈米線核心32之高度可在自2微米至40微米之範圍中，但亦可採用更小及更大高度。 隨後，在各奈米線核心32上形成作用殼34。作用殼34包含在施加合適電偏壓之後發射光之至少一半導體材料。例如，各作用殼34可包含在跨其施加電偏壓之後發射光之單量子井或多量子井(MQW)結構。例如，該(等)量子井可包括定位於氮化鎵或氮化鋁鎵障壁層之間的(若干)氮化銦鎵井。替代性地，作用殼34可包含用於發光二極體應用之任何其他合適半導體層或層堆疊，條件是其可在奈米線核心32之表面上生長。作用殼34內之所有層之集合在本文中被稱為作用層。作用殼可發射任何色彩光，諸如藍光、綠光或紅光。在一項實施例中，作用殼34可包含圍繞發光材料(例如，MQW)之第二導電類型(例如，p型)之額外半導體體積元件。該體積元件可包括(若干) p型摻雜氮化鎵及/或氮化鋁鎵殼。 可採用選擇性磊晶程序來生長作用殼34。該選擇性磊晶程序之程序參數可經選擇使得作用殼34經生長為始終具有相同厚度之保形結構。在另一實施例中，作用殼34可經生長為偽保形結構，其中垂直部分始終具有相同厚度，且奈米線核心32之尖端上方之琢面部分具有不同於該等垂直部分之厚度之厚度。用於在奈米線核心32上生長作用殼34之方法係描述於(例如) Konsek等人之美國專利第8,664,636號、Konsek等人之美國專利第8,669,574號、Konsek等人之美國專利第9,287,443號及Romano等人之美國專利第9,281,442號(該等專利之各者係讓渡給Glo AB)及Seifert等人之美國專利第8,309,439號(該案係讓渡給QuNano AB)中。作用殼34之垂直部分之厚度可經選擇使得該等作用殼34彼此不合併。作用殼34之垂直部分之厚度可在自100 nm至2微米之範圍中，但亦可採用更小及更大厚度。 奈米線核心32及接觸、圍繞並上覆於奈米線核心32之作用殼34之各集合構成奈米線(32、34)。在一項實施例中，形成於基板20上之所有奈米線(32、34)之集合可包含保留於最終裝置結構中之奈米線(32、34)群組，及定位於奈米線(32、34)群組之區域外部且隨後被移除且因此未併入至最終裝置結構中之額外奈米線(32、34)。包含奈米線(32、34)陣列及額外奈米線(32、34)之所有奈米線(32、34)可採用至少一選擇性磊晶程序生長通過經圖案化介電遮罩層42中之開口43，該至少一選擇性磊晶程序可為包含形成奈米線核心32之第一選擇性磊晶程序及形成作用殼34之至少一第二選擇性磊晶程序之至少兩個選擇性磊晶程序。 奈米線(32、34)可形成為沿著兩個獨立方向具有週期性之二維陣列。該陣列內之各奈米線(32、34)自摻雜化合物半導體層26之頂表面垂直延伸。該陣列內之各奈米線(32、34)包含具有第一導電類型之摻雜之奈米線核心32及作用殼34，作用殼34包含在通過其施加電偏壓之後發射光之較佳未摻雜作用層及視需要圍繞該作用層之第二導電類型之體積元件。 參考圖3，在奈米線(32、34)之側壁及琢面外表面上形成第二導電類型半導體材料層36。第二導電類型半導體材料層36包含具有第二導電類型(其與第一導電類型相反)之摻雜之經摻雜半導體材料。例如，若第一導電類型係n型，則第二導電類型係p型。若第一導電類型係p型，則第二導電類型係n型。 第二導電類型半導體材料層36可包含具有第二導電類型之摻雜之化合物半導體材料。第二導電類型半導體材料層36之化合物半導體材料可為任何合適半導體材料，諸如p型氮化鎵或氮化鋁鎵。在一項實施例中，奈米線核心32可包含n摻雜GaN，且第二導電類型半導體材料層36可包含p摻雜GaN。 在一項實施例中，第二導電類型半導體材料層36之經沈積化合物半導體材料之厚度可經選擇使得用第二導電類型半導體材料層36之垂直部分填充相鄰對之奈米線(32、34)之間的體積。第二導電類型半導體材料層36包含連續水平延伸且上覆於奈米線(32、34)陣列之水平延伸部分及定位於相鄰對之奈米線(32、34)之間的垂直部分。第二導電類型半導體材料層36之水平延伸部分接觸奈米線(32、34)之琢面表面且上覆於第二導電類型半導體材料層36之該等垂直部分。第二導電類型半導體材料層36之各垂直部分可接觸經圖案化介電遮罩層42之頂表面之部分且可鄰接第二導電類型半導體材料層36之水平延伸部分。第二導電類型半導體材料層36之水平延伸部分之厚度(如沿著垂直方向量測)可在自100 nm至2微米(諸如自200 nm至1微米)之範圍中，但亦可採用更小及更大厚度。替代性地，第二導電類型材料可包括圍繞各自奈米線核心之複數個離散殼而非連續層36。 參考圖4，可在第二導電類型半導體材料層36之水平延伸部分上方沈積選用透明導電層38 (諸如透明導電氧化物層)。透明導電氧化物層38包含透明導電氧化物材料，諸如氧化銦錫或摻雜鋁之氧化鋅。透明導電氧化物層38可沈積為跨第二導電類型半導體材料層36之整個區域(即，跨奈米線(32、34)陣列之整個區域)延伸之連續材料層。透明導電氧化物層38之厚度可在自100 nm至2微米(諸如自200 nm至1微米)之範圍中，但亦可採用更小及更大厚度。 替代性地，可用銀層取代透明導電層38，該銀層可藉由物理氣相沈積而沈積且經退火以提供對p型半導體材料之接觸。在此情況中，該銀層可用作反射器材料層且可省略反射器材料層之後續沈積。 參考圖5，可在透明導電氧化物層38上方塗敷光阻劑層53且可圖案化光阻劑層53以遮罩待併入至最終裝置結構中之至少一奈米線(32、34)群組。光阻劑層53經塗敷於透明導電氧化物層38上方且隨後藉由微影方法(即，藉由微影曝光及顯影)圖案化。 可執行至少一蝕刻程序以自經圖案化光阻劑層53之區域外部移除透明導電氧化物層38、第二導電類型半導體材料層36及奈米線(32、34)之材料。在一項實施例中，至少一各向異性蝕刻程序可包含蝕刻透明導電氧化物層38之實體暴露部分(即，未藉由光阻劑層53遮罩之部分)之第一蝕刻程序，及蝕刻第二導電類型半導體材料層36及奈米線(32、34)之實體暴露部分之第二蝕刻程序。該第一蝕刻程序可為濕式蝕刻程序或乾式蝕刻程序(諸如反應性離子蝕刻程序)。該第二蝕刻程序可為各向異性蝕刻程序，諸如反應性離子蝕刻程序。下伏於經圖案化光阻劑層53之部分之各奈米線(32、34)群組及第二導電類型半導體材料層36與透明導電氧化物層之部分保持完整作為台面結構54，而未由經圖案化光阻劑層53覆蓋之額外奈米線(32、34)藉由第二蝕刻程序移除。在一項實施例中，第二蝕刻程序可包含複數個遮罩及蝕刻程序。 含有第二導電類型半導體材料層36之台面結構之剩餘部分之側壁及視需要奈米線核心32及/或作用殼34之實體暴露側壁可實質上垂直(即，與垂直方向具有小於或至多1度之偏差)，或可為錐形(即，具有大於1度，諸如自1度至15度之錐角)。在一項實施例中，第二導電類型半導體材料層36之剩餘部分之側壁及奈米線核心32及作用殼34之實體暴露側壁可為具有錐角ά (其可在自1度至45度之範圍中)之錐形。在一項實施例中，錐角\ά可在自2度至30度之範圍中。錐角ά可在自2度至10度之範圍中。在一項實施例中，錐角可在自10度至20度之範圍中。在一項實施例中，錐角可在自20度至30度之範圍中。在一項實施例中，錐角可經選擇以便最佳化隨後形成之反射層之反射特性。 第二導電類型半導體材料層36之剩餘部分之錐形側壁及視需要奈米線核心32及作用殼34之實體暴露側壁受反應性離子蝕刻之各向異性影響。一般而言，反應性離子蝕刻程序之各向異性愈小(即，各向同性愈大)，錐角就愈大。控制反應性離子蝕刻中之各向異性之程度之參數係聚合物產生之程度。例如，可藉由採用氫氣結合蝕刻劑氣體(諸如氟碳氣體)及藉由採用高密度電漿來形成聚合物。例如，在高氫氣流量及高處理壓力之情況下採用CF 4、CHF 3或C 3F 8之高密度電漿之反應性離子蝕刻趨向於在產生氫氟碳聚合物方面有效，且趨向於增加該反應性離子蝕刻程序之各向異性。相比而言，例如，可藉由採用氧氣結合蝕刻劑氣體及採用針對反應性離子蝕刻程序之低壓設定來最小化聚合物之產生。 蝕刻第二導電類型半導體材料層36及奈米線(32、34)之材料之各向異性蝕刻程序可或可不對經圖案化介電遮罩層42之材料具選擇性。在一項實施例中，經圖案化介電遮罩層42可存在於光阻劑層53之區域外部。在另一實施例中，經圖案化介電遮罩層42可在光阻劑層53之區域外部經側面蝕刻。在此情況中，經圖案化介電遮罩層42可僅保留於台面結構54下方光阻劑層53之區域內。摻雜化合物半導體層26之頂表面可在台面結構54外部(即，在光阻劑層53之區域外部)實體暴露。 參考圖6，可修整光阻劑層53。使光阻劑層53之側壁相對於台面結構54之剩餘部分之側壁(即，在透明導電氧化物層38及第二導電類型半導體材料層36之外部)橫向凹入達修整距離，該修整距離可在自300 nm至4微米(諸如自600 nm至2微米)之範圍中。在一項實施例中，可採用經控制烘烤程序以使光阻劑層53之光阻劑材料收縮。 在修整光阻劑層53之後，可執行各向同性蝕刻程序以移除透明導電氧化物層38之實體暴露部分。可採用各向同性蝕刻程序或各向異性蝕刻程序，條件是該蝕刻程序對第二導電類型半導體材料層36之材料具選擇性。在一項實施例中，可採用蝕刻透明導電氧化物層38之材料而對第二導電類型半導體材料層36之材料具選擇性之濕式蝕刻程序以移除透明導電氧化物層38之實體暴露邊緣部分以減少台面結構之邊緣處之電流洩漏。因此，透明導電氧化物層38具有比第二導電類型半導體材料層36短之長度，使得第二導電類型半導體材料層36之邊緣部分在透明導電氧化物層38下方暴露。隨後可對透明導電氧化物層38及第二導電類型半導體材料層36具選擇性地移除光阻劑層53。例如，可藉由灰化移除光阻劑層53。 參考圖7，可在透明導電氧化物層38及第二導電類型半導體材料層36上方沈積選用介電材料層60。介電材料層60包含透明介電材料，諸如氧化矽、氮化矽、介電金屬氧化物(諸如氧化鋁)、有機矽酸鹽玻璃或其等之多孔變體。介電材料層60可藉由保形沈積方法(諸如低壓化學氣相沈積(LPCVD)或原子層沈積(ALD))或藉由非保形沈積方法(諸如電漿增強化學氣相沈積(PECVD)或物理氣相沈積(諸如濺鍍或電子束沈積))而沈積。 介電材料層60可形成於台面結構54上方(即，第二導電類型半導體材料層36上方且圍繞各剩餘奈米線(32、34)群組)。在一項實施例中，台面結構54中之至少一剩餘奈米線(32、34)群組可構成奈米線(32、34)陣列。介電材料層60可包含：第一水平延伸部分，其上覆於透明導電氧化物層38及下層奈米線(32、34)陣列；側壁(即，非水平)部分，其等鄰接介電材料層60之水平延伸部分之周邊且橫向圍繞含有奈米線(32、34)陣列之台面結構54；及第二水平部分，其定位於奈米線(32、34)陣列之區域外部，上覆於基板20之頂表面且鄰接介電材料層60之側壁部分。介電材料層60之如在平坦區域(諸如奈米線(32、34)陣列外部之區域)上方量測之厚度可在自100 nm至4微米(諸如自200 nm至2微米)之範圍中，但亦可採用更小及更大厚度。 參考圖8，可在介電材料層60上方塗敷光阻劑層57。光阻劑層57之光阻劑材料可藉由自平坦化程序(諸如旋塗)塗敷。所塗敷光阻劑材料之量可經選擇使得該光阻劑材料之平坦頂表面定位於介電材料層60之最上表面上方。 藉由微影曝光及顯影在含有奈米線(32、34)陣列之各台面結構54上方(即，在上覆於各自奈米線(32、34)陣列之透明導電氧化物層38之各例項上方)形成通過光阻劑層57之開口。各開口之區域可全部在下層透明導電氧化物層38之區域內，或可大於透明導電氧化物層38之區域，藉此使下面的第二導電類型半導體材料層36之半導體材料暴露至隨後沈積之金屬鏡面材料。在一項實施例中，通過光阻劑層57之各開口可自下層透明導電氧化物層38之周邊橫向偏移達預定最小橫向偏移距離，舉例而言，預定最小橫向偏移距離可在自100 nm至2微米之範圍中。 通過光阻劑層57之(若干)開口之圖案可藉由蝕刻程序(其可為各向同性蝕刻程序或各向異性蝕刻程序)透過介電材料層60轉印。形成通過介電材料層60之至少一開口之蝕刻程序可對透明導電氧化物層38具選擇性，即，不會顯著蝕刻透明導電氧化物層38之材料。例如，若介電材料層60包含氧化矽，則可採用包含氫氟酸之濕式蝕刻或包含氫氟酸蒸氣之乾式蝕刻。替代性地，可採用將氯碳化合物氣體作為蝕刻劑之反應性離子蝕刻來蝕刻氧化矽。形成通過介電材料層60之各部分之開口，其上覆於且暴露透明導電氧化物層38之中心區域。 參考圖9，可對光阻劑層57進行微影曝光及顯影以形成剝離遮罩層59。替代性地，可(例如)藉由灰化移除光阻劑層57，且可在介電材料層60上方塗敷新光阻劑層且微影圖案化該新光阻劑層以形成剝離遮罩層59。 剝離遮罩層59經圖案化使得剝離遮罩層59僅定位於含有各奈米線(32、34)陣列之台面結構54之區域外部。剝離遮罩層59之側壁與介電材料層60之各側壁橫向向外間隔。剝離遮罩層59之側壁集合可橫向圍繞介電材料層60之橫向圍繞含有奈米線(32、34)陣列之台面結構54之各側壁集合。 可在介電材料層60上方及剝離遮罩層59上方沈積反射器材料。該反射材料可為囊封台面之薄膜分佈式布拉格(Bragg)反射器(DBR)。該經沈積之反射器材料形成連續延伸於含有奈米線(32、34)陣列之台面結構上方且橫向圍繞該台面結構之導電反射器層82。導電反射器層82包含：橫向延伸部分82l，其上覆於含有奈米線(32、34)陣列之台面結構；向下突出部分82d，其延伸穿過介電材料層60中之開口，接觸透明導電氧化物層38且鄰接橫向延伸部分82l之內周邊；及側壁部分82s，其橫向圍繞介電材料層60及含有奈米線(32、34)陣列之台面結構之側壁部分且鄰接橫向延伸部分82l之外周邊。殘餘反射器材料部分82x可遠離台面結構54形成於剝離遮罩層59之頂表面上方。 導電反射器層82透過透明導電氧化物層38電短接至第二導電類型半導體材料層36。導電反射器層82係藉由介電材料層60之側壁部分與奈米線(32、34)陣列橫向間隔。導電反射器層82包含反射材料，諸如金屬。在一項實施例中，導電反射器層82包含選自銀、鋁、銅及金之至少一材料。在一項實施例中，反射器材料可為具有較小折射率變化以提供較佳反射率之薄膜DBR。 在一項實施例中，可藉由定向沈積方法(諸如物理氣相沈積(濺鍍)或真空蒸鍍)沈積反射器材料。定向沈積可以非保形方式沈積反射器材料。因此，經沈積材料之水平部分可具有大於該經沈積材料之垂直部分之厚度。因此，第二導電類型半導體材料層36之側壁與介電材料層60之內側壁之間的界面之錐角愈大，導電反射器層82之側壁部分之厚度愈大。導電反射器層82之水平部分之厚度可在自5 nm至500 nm(諸如自10 nm至250 nm)之範圍中，但亦可採用更小及更大厚度。 可採用導電反射器層82以憑藉經控制觀看角度反射自作用殼34向下(即，朝向緩衝層24)發射之光，該經控制觀看角度可在自30度至150度之範圍中，且可自60度至120度。可藉由含有奈米線(32、34)及第二導電類型半導體材料層36之總成之台面結構54之側壁之錐角來判定有效觀看角度。因此，藉由選取最佳錐角，可最佳化針對自奈米線(32、34)陣列之作用區域34發射之光之有效觀看角度。 參考圖10，可在導電反射器層82上形成至少一金屬(即，導電)障壁層(84、86)作為至少一連續材料層。至少一金屬障壁層(84、86)可直接形成於導電反射器層82之橫向延伸部分82l之區域上且直接形成於導電反射器層82之向下突出部分82d之側壁及經凹入頂表面上。導電反射器層82之向下突出部分82d之該等經凹入頂表面可為遵循透明導電氧化物層38之非平坦頂表面之輪廓之非平坦表面。至少一金屬障壁層(84、86)電短接至導電反射器層82、透明導電氧化物層38及第二導電類型半導體材料層36。 至少一金屬障壁層(84、86)包含可用於凸塊下金屬(UBM)之金屬或金屬合金(即，金屬)材料層，即，設置於導電接合結構與晶粒之間的金屬層之集合。在一項實施例中，至少一金屬障壁層(84、86)可包含擴散障壁層84及助黏層86。可用於擴散障壁層84之例示性材料包含鈦、鈦鎢、鈦鉑或鉭。可用於助黏層86之例示性材料包含鎢、鉑或鎢及鉑之堆疊。亦可採用此項技術中已知之任何其他凸塊下金屬。 可在至少一金屬障壁層(84、86)上形成接合材料層431L。接合材料層431L包含焊接材料，該焊接材料可包含錫且視需要包含錫及銀、金、銅、鉍、銦、鋅及/或銻之合金。應理解，如所繪示之接合材料層431L之形狀僅係示意性的，且不可表示接合材料層431L之真實形狀。接合材料層431L可為2微米至10微米厚，諸如5微米至7微米厚。 根據本發明之態樣，接合材料層431L可包含含錫焊接材料。在一項實施例中，該含錫焊接材料可為貴金屬錫合金，諸如錫銀合金、錫金合金、錫銀銅合金。貴金屬錫合金之非限制性實例包含Sn96.5/Ag3.5、Sn95/Ag5、SAC105 (銀1%、銅0.5%、餘者為錫)及SAC0307 (銀0.3%、銅0.7%、餘者為錫)。錫之原子濃度可在自90%至99.5%之範圍中。接合材料層431L之其餘組合物可包含至少一金屬，諸如Au、Ag及/或Cu。在此情況中，錫及Au、Cu及Ag之至少一者可在接合材料層431L之沈積期間在真空環境中共蒸鍍。在一項實施例中，可採用具有各自溫度控制器之至少一瀉流單元及/或至少一電子束(e束)蒸鍍源來執行接合材料層431L之材料之真空蒸鍍。可控制錫及至少一貴金屬之通量以提供錫合金，包含經沈積之錫合金中至少90原子百分比但小於99.5原子百分比之原子濃度的錫。若採用錫銀合金或錫銀銅合金，則錫合金可包含原子濃度在自90原子百分比至99原子百分比之範圍中之錫，其餘基本上由Ag及視需要Cu組成。在一項實施例中，貴金屬錫合金可包含原子濃度在自98原子百分比至99.5原子百分比之範圍中之錫，及總原子濃度為錫之原子濃度之餘者的Au、Ag及Cu之至少一者。 替代性地，接合材料層431L可形成為錫層及包含Au、Ag或Cu之至少一貴金屬層之層堆疊。在此情況中，接合材料層431L內之錫原子之數目可在接合材料層431L內之總原子數目之自98%至99.5%之範圍中，且Au原子、Ag原子及Cu原子之總數目可為錫原子相對於接合材料層431L內之總原子數目之百分比之餘者。若接合材料層431L包含層堆疊，則可在將接合材料層431L之材料接合至背板上之接合墊之雷射輻照期間混合錫與Ag、Au及/或Cu，如下文將更詳細論述。 本發明者認識到，藉由真空蒸鍍形成之貴金屬錫合金在其中包含微孔。取決於蒸鍍條件及合金之組合物，該等微孔之體積可在自5%至20%之範圍中。多孔錫合金歸因於該等微孔而具有低於具有相同組合物之經壓縮塊狀合金之密度，且具有增強之可壓縮性及/或可鍛性。例如，導電接合結構可經壓縮其等厚度之5%至20% (諸如10%至15%)，不計任何橫向膨脹(即，不計在LED與背板之間水平向外展開之接合材料)。因此，包含接合材料層部分之導電接合結構在後續處理步驟中接合至接合墊期間可提供增強之保形性。接合材料層431L可具有含有微凸塊431M之微結構化表面，如圖10中之一插圖內所繪示。 參考圖11，可(例如)藉由將剝離遮罩層59之材料溶解於溶劑中而自介電材料層60剝離該剝離遮罩層59、殘餘反射器材料部分82x (圖9中所展示)及至少一金屬障壁層(84、86)及接合材料層431L (圖10中所展示)之周邊部分。可執行合適清潔程序(諸如超高頻音波清潔程序)以自介電材料層60及導電反射器層82之表面移除殘餘反射器材料部分82x (及視需要金屬障壁層(84、86)及/或導電接合結構431)之任何剩餘部分。接合材料層431L在台面結構上之各剩餘部分構成導電接合結構431。 參考圖12，在包含奈米線(32、34)陣列及上覆導電接合結構431之各區域周圍形成通過介電材料層60、緩衝層24及第一導電類型之摻雜化合物半導體層26之護溝溝渠89。可(例如)藉由用遮罩層(未展示)遮罩各台面結構及上覆導電接合結構431及藉由各向異性地蝕刻介電材料層60、摻雜化合物半導體層26及緩衝層24之未藉由該遮罩層遮罩之部分，從而形成該等護溝溝渠89。該蝕刻可為至少一各向異性蝕刻程序使得介電材料層60、摻雜化合物半導體層26及緩衝層24之藉由該至少一各向異性蝕刻程序形成之側壁具有相對於垂直方向(其垂直於基板20之頂表面)之錐角。該錐角可在自3度至30度之範圍中。 在一項實施例中，遮罩層可為光阻劑層或聚醯亞胺層。經圖案化遮罩層覆蓋含有奈米線(32、34)陣列之台面結構與上覆導電接合結構431之各組合，同時實體暴露相鄰奈米線(32、34)陣列之間的通道。在經圖案化遮罩層保護導電接合結構431及下層奈米線(32、34)陣列時，可採用一系列各向異性蝕刻程序以形成護溝溝渠89。在一項實施例中，支撐基板22可採用為至少一各向異性蝕刻程序中之最後各向異性蝕刻程序之蝕刻終止層。隨後可(例如)藉由灰化移除遮罩層(若存在)。在替代實施例中，在移除剝離遮罩層59之後暴露介電材料層60、緩衝層24及第一導電類型之摻雜化合物半導體層26。使用導電接合結構431、金屬障壁層(84、86)、導電反射器層82及台面結構54作為遮罩來蝕刻經暴露介電材料層60、緩衝層24及摻雜化合物半導體層26以在其中形成護溝溝渠89。在此替代實施例中，可省略遮罩層。由護溝溝渠89橫向圍繞之各連續元件集合構成發光裝置10之離散晶粒(24、26、43、32、34、36、38、60、82、84、86、431) (即，護溝溝渠89分離鄰近LED 10)。各發光裝置10晶粒附接至支撐基板22。各發光裝置10可發射相同或不同色彩之光。例如，發光裝置10可為發光二極體(LED)，包含藍色發光LED 10B、綠色發光LED 10G或紅色發光LED 10R (其等展示於圖16A中)。因此，晶粒陣列可在附接至支撐基板22時經輸送以用於進一步處理。 參考圖13，藉由將導電接合結構431接合至背板401上之接合墊(421、422、423)之一者而將發光裝置10附接至背板401。背板可為用於驅動發光裝置之主動或被動基體背板基板。如本文中所使用，「背板基板」係指經組態以在其上附裝多個裝置之任何基板。背板401含有背板基板400。背板基板400係隨後可將各種裝置(例如，LED)轉移至其上之基板。在一項實施例中，背板基板400可為矽、玻璃、塑膠及/或可對隨後轉移於其上之裝置提供結構支撐之至少其他材料之基板。在一項實施例中，背板基板400可為被動背板基板，其中包括金屬化線之金屬互連結構440(例如)以十字交叉柵格之形式存在，且不存在主動裝置電路。在另一實施例中，背板基板400可為主動背板基板，其包含作為導電線之十字交叉柵格之金屬互連結構440且進一步包含導電線之十字交叉柵格之一或多個交叉點處的裝置電路。該裝置電路可包括一或多個電晶體。 隨後可自附接至背板401之發光裝置10移除支撐基板22。例如，可採用來自支撐基板22之側之雷射輻照來加熱靠近支撐基板22之緩衝層24之表面部分。雷射束之波長經選擇使得支撐基板22在雷射束之波長下透明且緩衝層24之底部分之材料在雷射束之波長下具吸收性。例如，若支撐基板22包含藍寶石且若緩衝層24包含GaN，則雷射束之波長可在自150 nm至350 nm之範圍中，其對應於約3.5 eV至8.2 eV之光子能量。雷射束可循序輻照各晶粒之背面使得該等晶粒僅附接至背板401，且並不附接至支撐基板22。可藉由將支撐基板22與發光裝置10拉開而自發光裝置10卸離支撐基板22，如圖14中所展示且如下文圖16A至圖16P中將更詳細描述。 參考圖14，可採用將在圖16A至圖16P中所描述之方法將額外發光二極體轉移至背板401。在一項實施例中，背板401可為用於直接視野顯示裝置之顯示框，且該直接視野顯示裝置之各像素可包含：至少一紅色發光二極體10R，其經組態以發射在自620 nm至750 nm之範圍中之峰值波長之光；至少一綠色發光二極體10G，其經組態以發射在自495 nm至570 nm之範圍中之峰值波長之光；及至少一藍色發光二極體10B，其經組態以發射在自450 nm至495 nm之範圍中之峰值波長之光。 如圖15中所展示，可在移除支撐基板22之前或之後在各發光裝置10 (例如，10R、10G及/或10B)周圍形成介電基體50。介電基體50可藉由沈積自平坦化介電材料而形成，諸如旋塗式玻璃(SOG)或聚合物材料(諸如苯環丁烯(BCB)或聚苯并噁唑(PBO) (例如，以商品名Zylon出售之聚(對伸苯-2,6-苯并二噁唑)))。聚合物材料可為在沈積之後在200 oC或更低(例如，100 oC至190 oC)下固化之低溫可固化材料。若發光裝置10已附接至背板401，則將介電基體50提供(例如，注入或擠壓)至發光裝置10與背板401之間的空間中。介電基體50可形成在發光裝置10之導電反射器層82、介電材料層60及台面結構54周圍。 各發光裝置10晶粒可構成發射給定色彩(例如，其可為紅色、綠色或藍色)之光之子像素。圖16A至圖16P繪示將發光裝置10 (諸如藍色發光裝置、綠色發光裝置及/或紅色發光裝置(10B、10G、10R))併入至直接視野顯示器之單個像素中之方法。發光裝置10可為上文關於圖1至圖15所描述之奈米線LED、不同奈米線LED及/或塊狀(即，平面) LED。像素之各者包括：紅色發光二極體10R，其經組態以發射在自620 nm至750 nm之範圍中之峰值波長之光；綠色發光二極體10G，其經組態以發射在自495 nm至570 nm之範圍中之峰值波長之光；及藍色發光二極體10B，其經組態以發射在自450 nm至495 nm之範圍中之峰值波長之光。 參考圖16A，繪示可用於形成根據本發明之實施例之例示性發光裝置總成(例如，直接視野顯示器)之處理中結構。 例示性發光裝置總成可包含用於各自第一LED、第二LED及第三LED (10B、10G、10R)之相同厚度接合墊(421、422、423)且該等接合墊對於導電接合結構(431、432、433)具有相同高度。該等接合墊(421、422、423)可具有彼此相同之組合物。該等導電接合結構(431、432、433)可具有彼此相同之組合物。在此實施例中，背板基板400可具有實質上平坦(即，非階狀)上表面或階狀上表面。接合墊(421、422、423)可具有相同高度或不同高度。導電接合結構(431、432、433)可具有相同高度或不同高度。 在一項實施例中，導電接合結構(431、432、433)可形成於待轉移至背板401之發光裝置10上。例如，第一發光二極體10B可為待轉移至背板基板400之第一裝置。第一發光二極體10B可定位於第一支撐基板22 (其可為第一轉移基板或第一類型之生長基板)上。第一導電接合結構431係形成於第一發光二極體10B之第一子集上(例如，如上文所描述)且包含導電接合結構431。第二導電接合結構432係形成於第一發光二極體10B之第二子集上且第三導電接合結構433係形成於第一發光二極體10B之第三子集上。 在一項實施例中，導電接合結構(431、432、433)可為實質上球形、實質上橢圓形或實質上圓柱形。各導電接合結構(431、432、433)之最大水平尺寸(諸如球形形狀或圓柱形形狀之直徑)可在自15微米至100微米(諸如自20微米至60微米)之範圍中，但亦可採用更小及更大的最大水平尺寸。 參考圖16B，背板401及包含第一發光二極體10B之總成經定位使得各導電接合結構431附接至一個第一發光裝置10B且接觸各自接合墊421。各第二導電接合結構432可附接至另一第一發光裝置10B且接觸第二接合墊422。各第三導電接合結構433附接至又一第一發光裝置10B且接觸第三接合墊423。 可採用加熱雷射467以使第一導電接合結構431回流。加熱雷射467可具有在導電接合結構(431、432、433)之材料內引發比在支撐基板22之材料內或待轉移裝置(例如，第一發光裝置10B)之材料內更大之能量吸收的波長。例如，加熱雷射467可具有在自0.8微米至20微米(諸如1微米至2微米)之範圍中之波長以提供待回流之導電接合結構431之材料與不會回流之導電接合結構432、433之材料之間的差溫加熱。差溫加熱亦設置於導電接合結構431與支撐基板22及待轉移之裝置之材料之間。可藉由來自加熱雷射467之雷射束之循序輻照選擇性加熱第一導電接合結構431以使各第一導電接合結構431回流，且將各第一導電接合結構431接合至上覆第一發光裝置10B及下層第一接合墊421。較佳地，提供雷射束使之穿過支撐基板22。雷射束可透射穿過支撐基板22且穿過裝置至導電反射器層82，導電反射器層82吸收該雷射束且加熱用於選擇性加熱及回流之鄰近導電接合結構431。替代性地，可藉由支撐基板或鄰近於導電接合結構431之裝置吸收雷射束以選擇性地使導電接合結構431加熱及回流而不使剩餘導電接合結構(432、433) 回流。 參考圖16C，執行雷射輻照程序以依與圖15之處理步驟相同之方式使各經接合第一發光裝置10B與第一支撐基板分離。雷射477 (其在本文中被稱為「消融雷射」)之波長可不同(例如，短)於加熱雷射467之波長，例如，在0.1微米與0.75微米之間，諸如0.25微米至0.5微米。雷射對消融材料層130之材料比對支撐基板22及經轉移裝置(例如，第一發光二極體10B)之材料提供更多加熱。消融材料層130可包括上文描述之半導體緩衝層24 (例如，氮化鎵層)或另一材料(諸如雷射輻射吸收性絕緣釋放層(例如，富矽氮化矽層))。可藉由來自雷射477之雷射束循序輻照消融材料層130之上覆於第一導電接合結構431之各部分以使各下層第一發光裝置10B解離。 參考圖16D，將第一支撐基板22及經附接第一發光二極體10B (即，第一發光二極體10B之第一子集之補集)之總成與背板401及第一發光二極體10B之第一子集分離。 參考圖16E，可採用虛設基板700以推動第一導電接合結構431上之第一發光二極體10B朝向背板401，同時視需要使第一導電接合結構431熱回流。可壓縮第一導電接合結構可在此步驟期間經壓縮其等厚度之5%至20%。 參考圖16F，將被移除第二發光裝置10G之第一子集之第二支撐基板(諸如第二生長或轉移基板) 22G定位於處理中之例示性發光裝置總成上方，且使第二支撐基板22G對準使得第二發光二極體10G之第二子集上覆於第二接合墊422。 參考圖16G，背板401及包含第二發光二極體10G之總成經定位使得各第二導電接合結構432附接至第二發光裝置10G且接觸第二接合墊422。 在一項實施例中，各第二導電接合結構432可附接至上覆第二發光裝置10G之一者及接觸第二接合墊422，且各第三導電接合結構433可附接至上覆第二發光裝置10G之一者且接觸第三接合墊423。 採用加熱雷射467以使第二導電接合結構432回流而不使剩餘導電接合結構(431、433)回流。加熱雷射467可具有在導電接合結構(431、432、433)之材料內引發比在支撐基板22G之材料內或待轉移裝置(例如，第二發光裝置10G)之材料內更大之能量吸收的波長。可採用與圖16B之處理步驟中相同之加熱雷射。可藉由來自加熱雷射467之雷射束循序輻照第二導電接合結構432以使各第二導電接合結構432回流，且將各第二導電接合結構432接合至上覆第二發光裝置10G及下層第二接合墊422。 參考圖16H，執行雷射輻照程序以依與圖15之處理步驟相同之方式使各經接合第二發光裝置10G與第二支撐基板分離。雷射477之波長可不同於加熱雷射467之波長，且對消融材料層130之材料比對支撐基板22G及經轉移裝置(例如，第二發光二極體10G)之材料提供更多加熱。可藉由來自雷射477之雷射束循序輻照消融材料層130之上覆於第二導電接合結構432之各部分以使各下層第二發光裝置10G解離。 參考圖16I，將第二支撐基板22G及經附接第二發光二極體10G (即，保留於第二支撐基板上之第二發光二極體10G之第三子集)之總成與背板401及現附接至背板401之第二發光二極體10G之第二子集分離。 參考圖16J，可採用虛設基板700以依與上文所描述相同之方式推動第二導電接合結構432上之第二發光二極體10G朝向背板401。 參考圖16K，將已在先前處理步驟中被移除第三發光裝置10R之第一子集及第二子集之第三支撐基板(諸如第三轉移基板22R)定位於處理中之第四例示性發光裝置總成上方，且使該第三支撐基板對準使得第三發光二極體10R之第三子集上覆於第三接合墊423。 參考圖16L，定位背板401及包含第三發光二極體10R之總成使得各第三導電接合結構433附接至第三發光裝置10R且接觸第三接合墊423。若存在任何額外導電接合結構(未展示)，則上覆於此等額外接合墊之額外導電接合結構(未展示)可接觸下層額外接合墊及上覆第三發光裝置10R，且可附接至下層額外接合墊或上覆第三發光裝置10R。 採用加熱雷射467以使第三導電接合結構433回流。加熱雷射467可具有在第三導電接合結構433之材料內引發比在支撐基板22R之材料內或待轉移裝置(例如，第三發光裝置10R)之材料內更大之能量吸收的波長。可採用與圖16B或圖16G之處理步驟中相同之加熱雷射。可藉由來自加熱雷射467之雷射束循序輻照第三導電接合結構433以使各第三導電接合結構433回流，且將各第三導電接合結構433接合至上覆第三發光裝置10R及下層第三接合墊423。 參考圖16M，執行雷射輻照程序以依與圖15之處理步驟相同之方式使各經接合第三發光裝置10R與第三支撐基板分離。 參考圖16N，可採用虛設基板700以推動第三導電接合結構433上之第三發光二極體10R朝向背板401。第三支撐基板22R及任何剩餘第三發光二極體10R (若有)之總成以與上文相同之方式與背板401及現附接至背板401之第三發光二極體10R之第三子集分離。附接至背板401之第一LED、第二LED及第三LED (10B、10G、10R)歸因於可壓縮導電接合結構而具有共面頂表面及底表面(例如，自第一共同平面偏離達小於0.25微米(例如，0微米至0.2微米)之頂表面及自第二共同平面偏離達小於0.25微米(例如，0微米至0.2微米)之底表面)。 參考圖16O，可在接合至背板401之發光裝置(10B、10G、10R)之間的空間中塗敷圖15中所繪示之介電基體50。雖然圖16O僅繪示三個裝置(10B、10G、10R)，但應理解，像素陣列係形成於背板401上，且各像素包含發光裝置集合，諸如作為第一發光裝置10B之藍色發光二極體、作為第二發光裝置10G之綠色發光二極體及作為第三發光裝置10R之紅色發光二極體。介電基體50可橫向圍繞該像素陣列內之該等紅色發光二極體、綠色發光二極體及藍色發光二極體之各者。介電基體50可包含自平坦化介電材料，諸如旋塗式玻璃(SOG)或聚合物，或可藉由凹槽蝕刻或化學機械平坦化予以平坦化。經平坦化之介電基體50之頂表面可在包含裝置(10B、10G、10R)之頂表面之水平平面內，或可垂直凹入於包含裝置(10B、10G、10R)之頂表面之水平平面下方。 參考圖16P，可在介電基體50上方及直接在定位於各裝置(10B、10G、10R)之頂部上之電節點上形成正面透明導電氧化物層450。例如，正面透明導電氧化物層450可沈積於半導體緩衝層24上或直接沈積於第一導電類型之化合物半導體材料層26上。例如，若緩衝層24具有高電阻率且未在上文所描述之雷射消融步驟期間移除，則執行額外回蝕刻或CMP以移除緩衝層24並暴露第一導電類型之摻雜化合物半導體層26。 在此情況中，正面透明導電氧化物層450可為用於紅色發光二極體10R、綠色發光二極體10G及藍色發光二極體10B之各者之共同接地電極。 可在正面透明導電氧化物層450上方形成選用透明鈍化介電層452。透明鈍化介電層452可包含氮化矽或氧化矽。因此，LED 10B、10G及10R係所謂的底部發射、垂直LED，其等發射光穿過化合物半導體材料層26、正面透明導電氧化物層450及透明鈍化介電層452。該等LED係垂直裝置，此係因為其等在其等之相對側上具有電接觸件(即，層450及接合結構或墊(431、432、433))。 上文所描述之類型之紅色發光二極體、藍色發光二極體及/或綠色發光二極體定位於圖16P之直接視野顯示裝置中。此一直接視野顯示裝置包括定位於背板401上之像素陣列。該等像素之各者包括：紅色發光二極體，其經組態以發射在自620 nm至750 nm之範圍中之峰值波長之光；綠色發光二極體，其經組態以發射在自495 nm至570 nm之範圍中之峰值波長之光；及藍色發光二極體，其經組態以發射在自450 nm至495 nm之範圍中之峰值波長之光。該等紅色發光二極體10R、綠色發光二極體10G及藍色發光二極體10B之各者可為平面LED或奈米線LED。 在一項實施例中，各像素中之紅色發光二極體包括電短接至第一p摻雜化合物半導體材料層26且接合至背板401上之各自接合墊423之第一導電接合結構433 (諸如導電接合結構)；且各像素中之綠色發光二極體10G及藍色發光二極體10B之至少一者包括電短接至各自p摻雜化合物半導體材料層26且接合至背板401上之另一各自接合墊(421或422)之第二導電接合結構(431或432) (諸如導電接合結構)。 在一項實施例中，直接視野顯示裝置可進一步包含：介電基體50，其橫向圍繞像素陣列內之紅色發光二極體10R、綠色發光二極體10G及藍色發光二極體10B之各者；及共同正面透明導電氧化物層450，其定位於介電基體50上且電連接至各像素中之紅色發光二極體、綠色發光二極體及藍色發光二極體之接觸節點(例如，短接至層24及/或26之各例項之接觸節點)。 圖14及圖15中所繪示之各發光裝置10晶粒包括：基板20，其包含摻雜化合物半導體層26及視需要緩衝層24；奈米線(32、34)陣列，其自摻雜化合物半導體層26之頂表面垂直延伸，其中該陣列內之各奈米線(32、34)包含具有第一導電類型之摻雜之奈米線核心32及包含作用發光層(其在通過其施加電偏壓之後發射光)之作用殼34；第二導電類型半導體材料層36，其接觸奈米線(32、34)陣列內之各奈米線(32、34)之側壁；介電材料層60，其上覆於第二導電類型半導體材料層36且橫向圍繞該奈米線(32、34)陣列；導電反射器層82，其包含上覆於奈米線(32、34)陣列之橫向延伸部分82l及橫向圍繞奈米線(32、34)陣列且電連接(例如，短接)至第二導電類型半導體材料層36之側壁部分82s；及導電接合結構，其上覆於且電連接(例如，短接)至反射器層82。 在一項實施例中，導電反射器層82係藉由介電材料層60之側壁部分與奈米線(32、34)陣列橫向間隔。在一項實施例中，介電材料層60包括水平部分，該水平部分定位於含有奈米線(32、34)陣列之台面結構之區域外部，上覆於基板20之頂表面且鄰接介電材料層60之側壁部分。介電材料層60之水平部分可接觸摻雜化合物半導體層26。 發光裝置可進一步包含接觸導電反射器層82之橫向延伸部分82l之區域且電短接至導電接合結構431之至少一金屬障壁層(84、86)。在一項實施例中，發光裝置可包含橫向圍繞介電材料層60及基板(24、26)之介電基體50。在一項實施例中，介電基體50與介電材料層60及基板(24、26)之任一者之間的各界面具有相對於垂直方向(其垂直於基板(24、26)之頂表面)之錐角。該錐角可在自3度至30度之範圍中。 在一項實施例中，第二導電類型半導體材料層36包括上覆於奈米線(32、34)陣列之水平延伸部分；且發光裝置進一步包括定位於第二導電類型半導體材料層36之水平延伸部分上之透明導電氧化物層38。透明導電氧化物層38具有比第二導電類型半導體材料層36之水平延伸部分短之長度，使得第二導電類型半導體材料層36之水平延伸部分之邊緣部分暴露在透明導電氧化物層38下方。 在一項實施例中，導電反射器層82之向下突出部分82d延伸穿過介電材料層60中之開口且接觸透明導電氧化物層38。 在一項實施例中，導電反射器層82包括選自銀及鋁之至少一材料。在一項實施例中，經圖案化介電遮罩層42可定位於基板(24、26)之頂表面上。各奈米線核心32可垂直延伸穿過通過該經圖案化介電遮罩層42之各自開口43。經圖案化介電遮罩層42可進一步包括定位於奈米線(32、34)陣列之區域外部之額外開口43。在此情況中，介電材料層60透過額外開口43接觸摻雜化合物半導體層26。 導電反射器層82可具有錐形側壁部分，該等錐形側壁部分係由奈米線(32、34)及第二導電類型半導體材料層36之總成之側壁與介電材料層60之內側壁之間的錐角所引起。藉由定製導電反射器層82之錐形側壁部分之大致角度，可最佳化自發光二極體發射穿過摻雜化合物半導體層26及緩衝層24之光之角分佈以在目標視角之外發射之雜散光的最小浪費的情況下進行觀看。 參考圖17，可藉由在第二導電類型半導體材料層36上方沈積電極金屬層138L及電極障壁層139之堆疊而自圖3之例示性結構導出第二例示性結構。電極金屬層138L包含未擴散至第二導電類型半導體材料層36中之反射材料。例如，導電金屬層可包含銀或銀合金。在一項實施例中，導電金屬層可基本上由銀組成。電極金屬層138L之厚度可在自100 nm至1,000 nm之範圍中，但亦可採用更小及更大厚度。 電極障壁層139包含可防止電極金屬層138L之材料擴散至隨後將沈積於其上之材料層(諸如絕緣介電層)中之材料。在一項實施例中，電極障壁層139可包含諸如TiN、TaN、WN或鈦/鉑合金之材料。電極障壁層139可藉由真空蒸鍍或濺鍍來沈積。電極障壁層139之厚度可在自3 nm至100 nm之範圍中，但亦可採用更小及更大厚度。 參考圖18，在蝕刻化學物改變之情況下執行圖5之處理步驟以圖案化電極障壁層139及電極金屬層138L之堆疊而非透明導電氧化物層38。例如，可在電極障壁層139上方塗敷及圖案化光阻劑層(未展示)。下伏於經圖案化光阻劑層之部分之奈米線(32、34)群組、第二導電類型半導體材料層36之部分、電極金屬層138L之部分及電極障壁層139之部分之各組合保持完整作為台面結構54，而未由該經圖案化光阻劑層覆蓋之額外奈米線(32、34)係藉由第二蝕刻程序移除。電極金屬層138L之各剩餘部分構成金屬電極138，較佳反射金屬電極。可選擇蝕刻化學物以循序蝕刻電極障壁層139、電極金屬層138L之材料及第二導電類型半導體材料層36及奈米線(32、34)之半導體材料。可採用各向異性蝕刻程序(諸如反應性離子蝕刻程序)及/或各向同性蝕刻程序(諸如濕式蝕刻程序)。 隨後，可如圖6之處理步驟中般修整光阻劑層。隨後可藉由各向同性蝕刻或各向異性蝕刻修整電極障壁層139及金屬電極138。隨後可(例如)藉由灰化移除光阻劑層。 參考圖19，在台面結構54上方沈積反射介電材料以形成絕緣反射器層160。反射介電層160包含在光學波長範圍中(即，在400 nm與800 nm之間)提供高反射率之介電材料。在一項實施例中，該反射介電材料可包含絕緣分佈式布拉格反射器(DBR)材料。在闡釋性實例中，反射介電層160可包含材料(諸如TiO 2、Ta 2O 5、Nb 2O 5、SiO 2、Si 3N 4、ZnSe、MgF 2及/或CaF 2)之多個層以提供DBR結構。 隨後可圖案化絕緣反射器層160以在金屬電極138上方形成開口。電極障壁層139之頂表面實際上在反射介電層160中之開口之底部處暴露。 參考圖20，可在絕緣反射器層160上方塗敷剝離遮罩材料且微影圖案化該剝離遮罩材料以形成剝離遮罩層59。剝離遮罩層59經圖案化使得剝離遮罩層59僅定位於含有各奈米線(32、34)陣列之台面結構54之區域外部。剝離遮罩層59之側壁與絕緣反射器層160之各側壁橫向向外間隔。剝離遮罩層59之側壁之集合可橫向圍繞絕緣反射器層160之橫向圍繞含有奈米線(32、34)陣列之台面結構54之各側壁集合。 可在導電反射器層82上形成至少一金屬(即，導電)障壁層(84、86)作為至少一連續材料層。至少一金屬障壁層(84、86)可直接形成於電極障壁層139之頂表面及絕緣反射器層160之表面上。至少一金屬障壁層(84、86)電短接至電極障壁層139、金屬電極138及第二導電類型半導體材料層36。 至少一金屬障壁層(84、86)包含可用於凸塊下金屬(UBM)之金屬或金屬合金(即，金屬)材料層，即，設置於導電接合結構與晶粒之間的金屬層之集合。在一項實施例中，至少一金屬障壁層(84、86)可包含擴散障壁層84及助黏層86。至少一金屬障壁層(84、86)之各組件可具有與圖10之第一例示性結構中之對應組件相同之組合物及厚度。 可在至少一金屬障壁層(84、86)上形成接合材料層431L。接合材料層431L包含焊接材料，該焊接材料可包含錫且視需要包含錫及銀、金、銅、鉍、銦、鋅及/或銻之合金。接合材料層431L可具有與圖10中之接合材料層431L相同之厚度、可壓縮性及組合物。 參考圖21，可(例如)藉由將剝離遮罩層59之材料溶解於溶劑中而自介電材料層60剝離該剝離遮罩層59、至少一金屬障壁層(84、86)之周邊部分及上覆於剝離遮罩層59之接合材料層431L之周邊部分。可執行合適清潔程序(諸如超高頻音波清潔程序)以自絕緣反射器層160及導電反射器層82之表面移除金屬障壁層(84、86)及/或導電接合結構431之任何剩餘部分。接合材料層431L在台面結構上之各剩餘部分構成導電接合結構431。 隨後，以與圖12之處理步驟中相同之方式在包含奈米線(32、34)陣列及上覆導電接合結構431之各區域周圍形成通過絕緣反射器層160、緩衝層24及第一導電類型之摻雜化合物半導體層26之護溝溝渠89。 隨後可執行圖13至圖15之處理步驟以將圖21中所展示之發光二極體之多個例項接合至背板401。 參考圖22，可藉由以下步驟自圖3之第一例示性結構導出第三例示性結構：在第二導電類型半導體材料層36上方塗敷且圖案化光阻劑層；及蝕刻第二導電類型半導體材料層36及奈米線(32、34)之未由該經圖案化光阻劑層遮罩之部分以形成台面結構54。隨後可(例如)藉由灰化移除光阻劑層。 隨後，可在台面結構54上方塗敷剝離遮罩材料以形成剝離遮罩層59。剝離遮罩層59可包含自平坦化材料，諸如光阻劑材料。剝離遮罩層59橫向圍繞含有各自奈米線(32、34)陣列之各台面結構54。在一項實施例中，剝離遮罩59之頂表面可在各台面結構54之上周邊處或附近。 參考圖23，可在各台面結構54及剝離遮罩層59上方形成透明導電氧化物層38。透明導電氧化物層38可與圖4中所繪示之透明導電氧化物層38相同。 參考圖24，可循序沈積導電反射器層82、至少一金屬障壁層(84、86)及接合材料層431L。導電反射器層82、至少一金屬障壁層(84、86)及接合材料層431L之各者可與圖9及圖10中所繪示之第一例示性結構中相同。 參考圖25，可(例如)藉由將剝離遮罩層59之材料溶解於溶劑中而自台面結構剝離剝離遮罩層59、透明導電氧化物層38之周邊部分、至少一金屬障壁層(84、86)之周邊部分及上覆於剝離遮罩層59之接合材料層431L之周邊部分。可執行合適清潔程序(諸如超高頻音波清潔程序)以自台面結構54及導電反射器層82之表面移除殘餘反射器材料部分(及視需要金屬障壁層(84、86)及/或導電接合結構431)之任何剩餘部分。接合材料層431L在台面結構上之各剩餘部分構成導電接合結構431。 隨後，以與圖12之處理步驟中相同之方式在包含奈米線(32、34)陣列及上覆導電接合結構431之各區域周圍形成通過緩衝層24及第一導電類型之摻雜化合物半導體層26之護溝溝渠89。 隨後可執行圖13至圖15之處理步驟以將圖12中所展示之發光二極體之多個例項接合至背板401。 參考圖26，繪示根據本發明之實施例之第四例示性結構，該第四例示性結構係藉由塗敷及圖案化光阻劑層137以在各子像素區域之中心部分內形成開口39而自圖4之第一例示性結構導出。各開口39之區域可與各自發光二極體子像素之整個發光區域之頂部區域重合。 參考圖27，在透明導電層38之頂表面上沈積金屬材料。該金屬材料可包含反射金屬，諸如鋁、銀、銅及/或金。該金屬材料可(例如)藉由濺鍍而沈積。該經沈積金屬材料之平均厚度可在自50 nm至500 nm之範圍中，但亦可採用更小及更大厚度。沈積於光阻劑層137中之開口39中之金屬材料之各部分構成頂部接觸電極138。金屬材料部分138’可沈積於光阻劑層137之頂表面上。 視需要，至少一金屬(即，導電)障壁層(未展示)可形成為頂部接觸電極138之組件。在此情況中，該至少一金屬障壁層可定位於頂部接觸電極138之頂表面處，且可用於促進焊接材料隨後接合於台面結構上方。至少一金屬障壁層包含可用於凸塊下金屬(UBM)之金屬或金屬合金(即，金屬)材料層，即，設置於導電接合結構與晶粒之間的金屬層集合。在一項實施例中，至少一金屬障壁層可包含擴散障壁層及助黏層。可用於擴散障壁層之例示性材料包含鈦、鈦鎢、鈦鉑或鉭。可用於助黏層之例示性材料包含鎢、鉑或鎢及鉑之堆疊。亦可採用此項技術中已知之任何其他凸塊下金屬。 參考圖28，光阻劑層137及金屬材料部分138’可(例如)藉由溶解於溶劑中而自透明導電層38之頂表面剝離。 參考圖29，可執行各向異性蝕刻程序以採用頂部接觸電極138作為蝕刻遮罩來蝕刻透明導電層38、第二導電類型半導體材料層36、半導體奈米線(32、34)、經圖案化生長遮罩層42及摻雜化合物半導體層26之部分。緩衝層24可採用為蝕刻停止結構。替代性地，各向異性蝕刻可蝕刻至緩衝層24之上部分中或可在形成摻雜化合物半導體層26之經凹入表面之後停止。透明導電層38、第二導電類型半導體材料層36、半導體奈米線(32、34)、經圖案化生長遮罩層42及摻雜化合物半導體層26之剩餘部分之各連續集合共同構成台面結構161。透明導電層38、第二導電類型半導體材料層36、經圖案化生長遮罩層42及/或摻雜化合物半導體層26之側壁可為錐形，或可彎曲，例如，具有針對各台面結構161之凹表面。奈米線核心(32、34)之側壁對於最外奈米線核心(32、34)可實體上暴露。 參考圖30，可在第四例示性結構上方塗敷光阻劑層147且可微影圖案化光阻劑層147以界定子像素區域。明確言之，光阻劑層147之區域可與隨後形成之子像素之區域相同。採用光阻劑層147執行各向異性蝕刻以蝕刻緩衝層24之未由光阻劑層147覆蓋之部分。支撐基板22可採用為該各向異性蝕刻程序之停止結構。因此，支撐基板22之頂表面可在實體上暴露於子像素之區域外部(即，在藉由光阻劑層147之經圖案化部分覆蓋之區域外部)。隨後可(例如)藉由灰化移除光阻劑層147。 參考圖31，可在頂部接觸電極138及台面結構161之側壁上方及在支撐基板22之表面上台面結構161之間(為清楚起見在圖31中之剖視圖中未展示)沈積介電材料層60。介電材料層60包含透明介電材料，諸如氧化矽、氮化矽、介電金屬氧化物(諸如氧化鋁)、有機矽酸鹽玻璃或其等之多孔變體。介電材料層60可藉由保形沈積方法(諸如低壓化學氣相沈積(LPCVD)或原子層沈積(ALD))或藉由非保形沈積方法(諸如電漿增強化學氣相沈積(PECVD)或物理氣相沈積(諸如濺鍍或電子束沈積))而沈積。 介電材料層60可結合支撐基板22囊封各台面結構161。在一項實施例中，台面結構161中之至少一剩餘奈米線(32、34)群組可構成奈米線(32、34)陣列。在一項實施例中，介電材料層60可形成為保形材料層，即，始終具有均勻厚度之層。介電材料層60之厚度可在自10 nm至100 nm (諸如自20 nm至200 nm)之範圍中，但亦可採用更小及更大厚度。 參考圖32，可在第四例示性結構上方塗敷光阻劑層157且可微影圖案化光阻劑層157以覆蓋各台面結構161之中心部分而不覆蓋各台面結構161之整個周邊。在支撐基板22上定位於相鄰對之台面結構161之間的介電材料層60之表面的部分可用經圖案化光阻劑層157覆蓋。在一項實施例中，例示性結構之未覆蓋區域可包含定位於各台面結構161之周邊處之環形區域。該等環形區域可藉由光阻劑層157之覆蓋支撐基板22之下層部分之剩餘部分彼此橫向間隔。在一項實施例中，經圖案化光阻劑層157之側壁可具有倒錐形(retro-taper)以最小化後續金屬材料沈積程序中之金屬材料之沈積。 參考圖33，可在介電材料層60上方在未用光阻劑層157覆蓋之區域中沈積反射器材料。該反射器材料可藉由定向沈積方法(諸如真空蒸鍍或物理氣相沈積)沈積。直接沈積於介電材料層60上之反射器材料之各部分構成反射器層70之側壁部分，該側壁部分在拓撲上可相似於環。在一項實施例中，反射器層70之各側壁部分包含反射材料，諸如金屬。在一項實施例中，反射器層70之各側壁部分包含選自銀、鋁、銅及金之至少一材料。在一項實施例中，反射器材料可為具有較小折射率變化以提供較佳反射率之薄膜分佈式布拉格反射器(DBR)。反射器材料可包含至少一導電材料及/或至少一電絕緣材料。 反射器材料部分71係形成於光阻劑層157之經圖案化部分之頂表面上。反射器層70之側壁部分之水平部分之厚度可在自5 nm至500 nm (諸如自10 nm至250 nm)之範圍中，但亦可採用更小及更大厚度。 參考圖34，可(例如)藉由將光阻劑層157溶解於溶劑中而自例示性結構剝離光阻劑層157之剩餘部分及其上之反射器材料部分71。 參考圖35，可執行蝕刻程序以蝕刻介電材料層60之未遮罩部分。該蝕刻程序可為各向異性蝕刻程序(例如，CF 4電漿蝕刻)或各向同性蝕刻程序。藉由該蝕刻程序移除介電材料層60之未藉由反射器層70遮罩之部分。各頂部接觸電極138之頂表面及支撐基板22之頂表面實體暴露在未用反射器層70覆蓋之各區域中。提供發光二極體(LED) 10，其包含台面結構161、介電材料層60及具有環形組態之反射器層70之側壁部分。頂部接觸電極138之頂表面實體暴露在反射器層70之側壁部分中之一孔內及介電材料層60中之一孔內。各LED 10隨後可採用為顯示裝置中之子像素。 參考圖36，在各台面結構161上方形成導電接合結構431。在一項實施例中，導電接合結構431可直接形成於至少一金屬障壁層(其可為頂部接觸電極138之最上層)上。導電接合結構431包含焊接材料，該焊接材料可包含錫且視需要包含錫及銀、金、銅、鉍、銦、鋅及/或銻之合金。導電接合結構431可形成為焊球或可形成為包含至少一焊接材料之層堆疊。 在第四例示性結構中，反射器層(70，138)係導電反射器層，其包含包括反射頂部接觸電極138之橫向延伸部分及側壁部分70。反射器層138之橫向延伸部分電連接至第二導電類型半導體材料層36及導電接合結構431。如圖36中所展示，反射器層138之橫向延伸部分之周邊部分138P下伏於介電材料層60之第一部分60P。反射器層70之側壁部分上覆於介電材料層60之第一部分60P及第二部分60S。介電材料層60使反射器層70之側壁部分與反射器層138之橫向延伸部分分離。反射器層70之側壁部分未電接觸或實體接觸反射器層138之橫向延伸部分。 參考圖37，繪示第四例示性結構之替代實施例，其可藉由在圖29之處理步驟處形成台面結構161之各向異性蝕刻期間改變錐形輪廓而自圖36之第四例示性結構導出。一般而言，可最佳化台面結構161之側壁之錐形輪廓以包含垂直輪廓、錐形輪廓及/或彎曲輪廓(諸如凹輪廓)之各者以最大化朝向一般向下且作為預定義視角(其可自10度至180度，諸如自20度至150度)之照明方向之光反射。 隨後，可如第一實施例至第三實施例中般執行圖16A至圖16P之處理步驟。 提供所揭示實施例之先前描述以使熟習此項技術者能夠製成或使用本發明。熟習此項技術者將易於明白對此等實施例之各種修改，且本文中所定義之一般原理可在不脫離本發明之精神或範疇的情況下應用於其他實施例。因此，本發明並不意欲限於本文中所展示之實施例而應符合與以下發明申請專利範圍及本文中所揭示之原理及新穎特徵一致之最廣泛範疇。
10:發光裝置/發光二極體(LED) 10B:藍色發光二極體(LED)/第一發光二極體/第一發光裝置 10G:綠色發光二極體(LED)/第二發光二極體/第二發光裝置 10R:紅色發光二極體(LED)/第三發光二極體/第三發光裝置 20:基板 22:支撐基板/第一支撐基板 22G:第二支撐基板/支撐基板 22R:第三轉移基板/第三支撐基板 24:緩衝層/晶粒/半導體緩衝層 26:摻雜化合物半導體層/晶粒/化合物半導體材料層 32:奈米線核心/晶粒 34:作用殼/作用區域/晶粒 36:第二導電類型半導體材料層/晶粒 38:透明導電層/透明導電氧化物層/晶粒 39:開口 42:經圖案化介電遮罩層/經圖案化生長遮罩層 43:開口/晶粒 50:介電基體 53:光阻劑層 54:台面結構 57:光阻劑層 59:剝離遮罩層/剝離遮罩 60:介電材料層/晶粒 60P:介電材料層之第一部分 60S:介電材料層之第二部分 70:反射器層 71:反射器材料部分 82:導電反射器層/晶粒 82d:向下突出部分 82l:橫向延伸部分 82s:側壁部分 82x:殘餘反射器材料部分 84:金屬障壁層/擴散障壁層/晶粒 86:金屬障壁層/助黏層/晶粒 89:護溝溝渠 130:消融材料層 137:光阻劑層 138:金屬電極/頂部接觸電極/反射頂部接觸電極/反射器層 138’:金屬材料部分 138L:電極金屬層 138P:周邊部分 139:電極障壁層 147:光阻劑層 157:光阻劑層 160:絕緣反射器層/反射介電層 161:台面結構 400:背板基板 401:背板 421:接合墊/第一接合墊 422:接合墊/第二接合墊 423:接合墊/第三接合墊 431:導電接合結構/上覆導電接合結構/晶粒/第一導電接合結構 431M:微凸塊 431L:接合材料層 432:導電接合結構/第二導電接合結構 433:導電接合結構/第三導電接合結構 440:金屬互連結構 450:正面透明導電氧化物層/層 452:透明鈍化介電層 467:加熱雷射 477:雷射 700:虛設基板
圖1A係根據本發明之實施例包含基板及經圖案化介電遮罩層之第一例示性結構之平面視圖。 圖1B係圖1A之第一例示性結構之垂直橫截面視圖。 圖2係根據本發明之實施例之在形成奈米線之後的第一例示性結構之垂直橫截面視圖。 圖3係根據本發明之實施例之在形成第二導電類型半導體材料層之後的第一例示性結構之垂直橫截面視圖。 圖4係根據本發明之實施例之在形成透明導電氧化物層之後的第一例示性結構之垂直橫截面視圖。 圖5係根據本發明之實施例之在圖案化透明導電氧化物層、第二導電類型半導體材料層及奈米線之堆疊之後的第一例示性結構之垂直橫截面視圖。 圖6係根據本發明之實施例之在修整遮罩層及蝕刻透明導電氧化物層之實體暴露部分之後的第一例示性結構之垂直橫截面視圖。 圖7係根據本發明之實施例之在形成介電材料層之後的第一例示性結構之垂直橫截面視圖。 圖8係根據本發明之實施例之在形成通過介電材料層之開口之後的第一例示性結構之垂直橫截面視圖。 圖9係根據本發明之實施例之在形成剝離遮罩層及沈積反射器材料之後的第一例示性結構之垂直橫截面視圖。 圖10係根據本發明之實施例之在形成至少一金屬障壁層及接合材料層之後的第一例示性結構之垂直橫截面視圖。 圖11係根據本發明之實施例之在剝離該剝離遮罩層之後的第一例示性結構之垂直橫截面視圖。 圖12係根據本發明之實施例之在形成護溝溝渠(moat trench)之後的第一例示性結構之垂直橫截面視圖。 圖13係根據本發明之實施例之在將第一發光二極體接合至背板之後的第一例示性結構之垂直橫截面視圖。 圖14係根據本發明之實施例之在將額外發光二極體接合至背板及自第一發光二極體之基板移除支撐基板之後的第一例示性結構之垂直橫截面視圖。 圖15係根據本發明之實施例之在形成介電基體之後的第一例示性結構之垂直橫截面視圖。 圖16A至圖16P係根據本發明之實施例之在將LED併入至顯示面板中之方法中之步驟的示意性垂直橫截面視圖。 圖17係根據本發明之實施例之在沈積電極金屬層及電極障壁層之後的第二例示性結構之垂直橫截面視圖。 圖18係根據本發明之實施例之在圖案化金屬電極及電極障壁層之後的第二例示性結構之垂直橫截面視圖。 圖19係根據本發明之實施例之在形成及圖案化反射介電層之後的第二例示性結構之垂直橫截面視圖。 圖20係根據本發明之實施例之在形成剝離遮罩層、至少一金屬障壁層及接合材料層之後的第二例示性結構之垂直橫截面視圖。 圖21係根據本發明之實施例之在剝離該剝離遮罩層及形成護溝溝渠之後的第二例示性結構之垂直橫截面視圖。 圖22係根據本發明之實施例之在形成剝離遮罩層之後的第三例示性結構之垂直橫截面視圖。 圖23係根據本發明之實施例之在形成透明導電氧化物層之後的該第三例示性結構之垂直橫截面視圖。 圖24係根據本發明之實施例之在沈積反射器材料層、至少一金屬障壁層及接合材料層之後的第三例示性結構之垂直橫截面視圖。 圖25係根據本發明之實施例之在剝離該剝離遮罩層及形成護溝溝渠之後的第三例示性結構之垂直橫截面視圖。 圖26係根據本發明之實施例之在塗敷及圖案化光阻劑層以在各子像素區域之中心部分內形成開口之後的第四例示性結構之垂直橫截面視圖。 圖27係根據本發明之實施例之在各子像素區域中形成頂部接觸電極之後的第四例示性結構之垂直橫截面視圖。 圖28係根據本發明之實施例之在剝離光阻劑層之後的第四例示性結構之垂直橫截面視圖。 圖29係根據本發明之實施例之在各子像素區域中藉由採用頂部接觸電極作為蝕刻遮罩之各向異性蝕刻程序形成台面結構之後的第四例示性結構之垂直橫截面視圖。 圖30係根據本發明之實施例之在塗敷且圖案化光阻劑層及圖案化緩衝層之後的第四例示性結構之垂直橫截面視圖。 圖31係根據本發明之實施例之在形成介電材料層之後的第四例示性結構之垂直橫截面視圖。 圖32係根據本發明之實施例之在形成經圖案化光阻劑層之後的第四例示性結構之垂直橫截面視圖。 圖33係根據本發明之實施例之在各子像素區域內形成反射器結構之後的第四例示性結構之垂直橫截面視圖。 圖34係根據本發明之實施例之在移除經圖案化光阻劑層之後的第四例示性結構之垂直橫截面視圖。 圖35係根據本發明之實施例之在蝕刻介電材料層之未遮罩部分之後的第四例示性結構之垂直橫截面視圖。 圖36係根據本發明之實施例之在附接導電接合結構之後的第四例示性結構之垂直橫截面視圖。 圖37係根據本發明之實施例之第四例示性結構之替代實施例之垂直橫截面視圖。
10:發光裝置/發光二極體(LED) 20:基板 22:支撐基板/第一支撐基板 24:緩衝層/晶粒/半導體緩衝層/層 26:摻雜化合物半導體層/晶粒/化合物半導體材料層/層 32:奈米線核心/晶粒 34:作用殼/作用區域/晶粒 36:第二導電類型半導體材料層/晶粒/連續層 38:透明導電層/透明導電氧化物層/晶粒 42:經圖案化介電遮罩層/經圖案化生長遮罩層 60:介電材料層/晶粒 60P:介電材料層之第一部分 60S:介電材料層之第二部分 70:反射器層 138:金屬電極/頂部接觸電極/反射頂部接觸電極/反射器層 138P:周邊部分 161:台面結構 431:導電接合結構/上覆導電接合結構/晶粒/第一導電接合結構

Claims (29)

  1. 一種顯示裝置，其包括：背板；像素陣列，其定位於該背板上，各像素包括複數個發光二極體，其中在各像素內的該等發光二極體之各者透過各自的導電接合結構接合至該背板；介電基體，其橫向圍繞該像素陣列內之該等發光二極體之各者，並橫向圍繞該等導電接合結構之各者；及正面透明導電氧化物層，其定位於該介電基體上並且電連接至各像素中之該等發光二極體之各者的接觸節點。
  2. 如請求項1之顯示裝置，其中該等發光二極體之各者包含各自的半導體緩衝層，其與該正面透明導電氧化物層接觸並且具有第一導電類型之摻雜。
  3. 如請求項2之顯示裝置，其中該等發光二極體之各者包含各自的化合物半導體材料層，其與該各自的半導體緩衝層接觸、具有第一導電類型之摻雜，並且藉由該各自的半導體緩衝層與該正面透明導電氧化物層垂直間隔。
  4. 如請求項2之顯示裝置，其中該等發光二極體之各者包含各自的奈米線，其包括經配置為以各自的峰值波長發射光的層堆疊。
  5. 如請求項4之顯示裝置，其中該各自的奈米線包含各自的奈米線核心，其與該各自的半導體緩衝層軸向對準並且具有第一導電類型之摻雜。
  6. 如請求項4之顯示裝置，其中該等發光二極體之各者包含各自的經圖案化介電遮罩層，其包括該各自的奈米線延伸通過其的開口。
  7. 如請求項2之顯示裝置，其中該等發光二極體之各者包含：各自的作用發光層，其經配置以發光；及各自的第二導電類型半導體材料層，其接觸該各自的作用發光層並且具有與第一導電類型相反的第二導電類型之摻雜。
  8. 如請求項7之顯示裝置，其中該等發光二極體之各者包含至少一金屬障壁層，其電連接至該各自的第二導電類型半導體材料層。
  9. 如請求項8之顯示裝置，其中該至少一金屬障壁層接觸並附接至該各自的導電接合結構。
  10. 如請求項8之顯示裝置，其中該等發光二極體之各者包含各自的導電反射器層，其與該至少一金屬障壁層接觸並橫向圍繞該各自的作用發光層。
  11. 如請求項10之顯示裝置，其中該等發光二極體之各者包含各自的介 電材料層，其橫向圍繞該各自的第二導電類型半導體材料層並且經該各自的導電反射器層橫向圍繞。
  12. 如請求項10之顯示裝置，其中該等發光二極體之該等導電反射器層之各者經該介電基體橫向圍繞並且與該介電基體接觸。
  13. 如請求項8之顯示裝置，其中該等發光二極體之各者包含各自的透明導電氧化物層，其與該各自的第二導電類型半導體材料層接觸並且電連接至該至少一金屬障壁層，且其中在該等發光二極體內的該等透明導電氧化物層之各者包含選自氧化銦錫或摻雜鋁之氧化鋅的材料。
  14. 如請求項8之顯示裝置，其中該等發光二極體之各者包含各自的銀層，其與該各自的第二導電類型半導體材料層接觸並且電連接至該至少一金屬障壁層。
  15. 如請求項2之顯示裝置，其中該等發光二極體之各個半導體緩衝層與該介電基體接觸並且經該介電基體橫向圍繞。
  16. 如請求項2之顯示裝置，其中該正面透明導電氧化物層直接接觸該等發光二極體之該等半導體緩衝層之每一者。
  17. 如請求項1之顯示裝置，其中該介電基體包含共同的聚合物材料，其側向圍繞在該像素陣列內的該等發光二極體，並且側向圍繞該等導電接合 結構之各者。
  18. 如請求項1之顯示裝置，其中該介電基體包含聚苯并噁唑(PBO)。
  19. 如請求項1之顯示裝置，其中該介電基體包含苯環丁烯(BCB)。
  20. 如請求項1之顯示裝置，其進一步包含透明鈍化介電層，其定位於該正面透明導電氧化物層上、覆蓋該等發光二極體之各者，並且藉由該正面透明導電氧化物層與該等發光二極體之各者垂直間隔。
  21. 如請求項1之顯示裝置，其中該等發光二極體之各者包含各自的導電反射器層，其經配置以將來自該等發光二極體之各自者的光反射離開該背板並朝向該正面透明導電氧化物層。
  22. 如請求項21之顯示裝置，其中該各自的導電反射器層電連接至該等導電接合結構之各自者，其覆蓋該各自的導電反射器層。
  23. 如請求項1之顯示裝置，其進一步包含定位於該背板上之接合墊，其中該等導電接合結構之各者係接合至該等接合墊之各自者。
  24. 如請求項23之顯示裝置，其中該背板包含金屬互連結構，其定位於背板基板上並且電連接至該等接合墊之各自者。
  25. 如請求項23之顯示裝置，其中該等導電接合結構之各者包含焊接材料。
  26. 如請求項1之顯示裝置，其中該等發光二極體經配置為透過該正面透明導電氧化物層從該顯示裝置發出光。
  27. 一種顯示裝置，其包括：背板；像素陣列，其定位於該背板上，各像素包括複數個發光二極體，其中在各像素內的該等發光二極體之各者透過各自的導電接合結構接合至該背板；介電基體，其橫向圍繞該像素陣列內之該等發光二極體之各者，並橫向圍繞該等導電接合結構之各者；其中該等發光二極體之各者包含：各自的半導體緩衝層，其具有第一導電類型之摻雜；各自的作用發光層，其經配置以發光；各自的第二導電類型半導體材料層，其接觸該各自的作用發光層並且具有與第一導電類型相反的第二導電類型之摻雜；各自的導電反射器層，其橫向圍繞該各自的作用發光層；及各自的介電材料層，其橫向圍繞該各自的第二導電類型半導體材料層並且經該各自的導電反射器層橫向圍繞；其中該等發光二極體之各者進一步包含各自的化合物半導體材料層，其與該各自的半導體緩衝層接觸、具有第一導電類型之摻雜，並且藉 由該各自的半導體緩衝層與該正面透明導電氧化物層垂直間隔。
  28. 如請求項27之顯示裝置，其中：該等發光二極體之各者進一步包含至少一金屬障壁層，其電連接至該各自的第二導電類型半導體材料層；且該至少一金屬障壁層接觸並附接至該各自的導電接合結構。
  29. 如請求項28之顯示裝置，其中：該等發光二極體之該等導電反射器層之各者經該介電基體橫向圍繞並且與該介電基體接觸；且該等發光二極體之各者進一步包含各自的透明導電氧化物層，其與該各自的第二導電類型半導體材料層接觸並且電連接至該至少一金屬障壁層。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7147132B2 (ja) * 2017-05-31 2022-10-05 セイコーエプソン株式会社 発光装置、プロジェクター、および発光装置の製造方法
WO2019071160A1 (en) 2017-10-06 2019-04-11 Glo Ab LIGHT-EMITTING DIODE CONTAINING OXIDIZED METAL CONTACTS
US11362238B2 (en) 2017-10-06 2022-06-14 Nanosys, Inc. Light emitting diode containing oxidized metal contacts
US11257983B2 (en) 2018-04-11 2022-02-22 Nanosys, Inc. Light emitting diodes formed on nanodisk substrates and methods of making the same
TWI828679B (zh) 2018-04-20 2024-01-11 美商納諾西斯有限公司 用於直視型顯示器之子像素發光二極體及其製造方法
EP3891816A4 (en) * 2018-12-03 2022-08-31 Nanosys, Inc. LIGHT EMITTING DIODES WITH DEACTIVATED AREAS AND METHOD FOR THEIR MANUFACTURE
CN111525013A (zh) 2019-02-01 2020-08-11 隆达电子股份有限公司 发光二极管及其制造方法
DE102019106938A1 (de) * 2019-03-19 2020-09-24 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Halbleiterbauelement mit isolierender Schicht und Verfahren zur Herstellung des optoelektronischen Halbleiterbauelements
JP2020166191A (ja) * 2019-03-29 2020-10-08 株式会社ジャパンディスプレイ 表示装置
EP3745475B1 (en) * 2019-05-28 2024-03-06 OSRAM Opto Semiconductors GmbH A method of producing an array of micro-leds
WO2020243147A1 (en) 2019-05-30 2020-12-03 Glo Ab Light emitting diode device containing a positive photoresist insulating spacer and a conductive sidewall contact and method of making the same
EP3754731A1 (en) * 2019-06-21 2020-12-23 Aledia Method for local removal of semiconductor wires
GB2586861B (en) * 2019-09-06 2022-01-19 Plessey Semiconductors Ltd Light Emitting Diode and method of forming a Light Emitting Diode
EP4038313A4 (en) * 2019-10-03 2023-11-22 RealD Spark, LLC LIGHTING APPARATUS COMPRISING PASSIVE OPTICAL NANOSTRUCTURES
EP3806169A1 (en) * 2019-10-11 2021-04-14 Aledia Method of forming a dielectric collar for semiconductor wires
US11605754B2 (en) 2019-12-11 2023-03-14 Nanosys, Inc. Partial laser liftoff process during die transfer and structures formed by the same
JP2021196583A (ja) 2020-06-18 2021-12-27 株式会社ジャパンディスプレイ 表示装置
JP7547960B2 (ja) * 2020-11-30 2024-09-10 セイコーエプソン株式会社 発光装置の製造方法
JP2022152161A (ja) * 2021-03-29 2022-10-12 セイコーエプソン株式会社 発光装置、プロジェクター、およびディスプレイ
WO2023282177A1 (ja) * 2021-07-08 2023-01-12 株式会社小糸製作所 半導体発光素子および半導体発光素子の製造方法
WO2023036543A1 (en) * 2021-09-08 2023-03-16 Osram Opto Semiconductors Gmbh Optoelectronic component, component unit and method for producing the same
TWI797915B (zh) * 2021-12-27 2023-04-01 友達光電股份有限公司 鏡面顯示器
GB202212397D0 (en) * 2022-08-25 2022-10-12 Crayonano As Nanowire device with mask layer
WO2024052971A1 (ja) 2022-09-06 2024-03-14 アルディーテック株式会社 発光ダイオードチップ、発光ダイオードチップ集積装置および発光ダイオードチップ集積装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201507212A (zh) * 2013-05-14 2015-02-16 Luxvue Technology Corp 具有波長轉換層之微發光二極體
US20150236202A1 (en) * 2014-02-18 2015-08-20 Samsung Electronics Co., Ltd. Nanostructure semiconductor light emitting device
US20160093665A1 (en) * 2014-09-26 2016-03-31 Glo Ab Monolithic image chip for near-to-eye display

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141492A (ja) * 2000-10-31 2002-05-17 Canon Inc 発光ダイオードディスプレイパネル及びその製造方法
US6848610B2 (en) * 2003-03-25 2005-02-01 Intel Corporation Approaches for fluxless soldering
US7274040B2 (en) * 2004-10-06 2007-09-25 Philips Lumileds Lighting Company, Llc Contact and omnidirectional reflective mirror for flip chipped light emitting devices
JP2006147679A (ja) 2004-11-17 2006-06-08 Sony Corp 集積型発光ダイオード、集積型発光ダイオードの製造方法、発光ダイオードディスプレイおよび発光ダイオード照明装置
WO2008140611A2 (en) 2006-12-18 2008-11-20 The Regents Of The University Of California Nanowire array-based light emitting diodes and lasers
JP5345552B2 (ja) 2007-01-12 2013-11-20 クナノ アーベー 複数の窒化物ナノワイヤとその製造方法
CN101627482A (zh) * 2007-03-08 2010-01-13 3M创新有限公司 发光元件阵列
EP2297794B1 (en) 2008-07-07 2017-09-06 Glo Ab Nanostructured light emitting diode
SE533531C2 (sv) 2008-12-19 2010-10-19 Glo Ab Nanostrukturerad anordning
WO2011105397A1 (ja) * 2010-02-25 2011-09-01 国立大学法人北海道大学 半導体装置及び半導体装置の製造方法
CN202216110U (zh) * 2011-09-07 2012-05-09 北京京东方光电科技有限公司 直下式背光源装置及显示装置
US20130187179A1 (en) * 2012-01-23 2013-07-25 Sharp Kabushiki Kaisha Light emitting diode with improved directionality
US9029880B2 (en) * 2012-12-10 2015-05-12 LuxVue Technology Corporation Active matrix display panel with ground tie lines
TWI621278B (zh) 2013-12-17 2018-04-11 瑞典商Ｇｌｏ公司 具有應變改質表面活性區域之第三族氮化物奈米線ｌｅｄ及其製造方法
US9664636B2 (en) 2013-12-23 2017-05-30 Thermo Fisher Scientific Aquasensors Llc Chlorine detection with pulsed amperometric detection
KR102203461B1 (ko) * 2014-07-10 2021-01-18 삼성전자주식회사 나노 구조 반도체 발광 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201507212A (zh) * 2013-05-14 2015-02-16 Luxvue Technology Corp 具有波長轉換層之微發光二極體
US20150236202A1 (en) * 2014-02-18 2015-08-20 Samsung Electronics Co., Ltd. Nanostructure semiconductor light emitting device
US20160093665A1 (en) * 2014-09-26 2016-03-31 Glo Ab Monolithic image chip for near-to-eye display

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