JP2021196583A - 表示装置 - Google Patents

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Abstract

【課題】発光分布特性を改善することが可能な表示装置を提供する。【解決手段】表示装置は、基板と、基板に設けられた複数の画素と、複数の画素の各々に設けられる複数の発光素子と、複数の発光素子を覆うカソード電極と、を有し、発光素子は、基板の上に、ｐ型クラッド層、活性層、ｎ型クラッド層、高抵抗層の順に積層され、高抵抗層のシート抵抗値は、ｎ型クラッド層のシート抵抗値よりも大きく、ｎ型クラッド層の上面には、複数の凹部が設けられ、カソード電極は、高抵抗層を覆うとともに、ｎ型クラッド層の複数の凹部及び周縁部と直接接続される。【選択図】図５

Description

本発明は、表示装置に関する。
表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた表示装置が注目されている（例えば、特許文献１から特許文献３参照）。発光ダイオードを用いた表示装置は、光取り出し効率を向上させるために、ＰＳＳ（Patterned Sapphire Substrate）構造を採用し（例えば、特許文献１）、あるいは、表面電極と半導体層との間に電流阻止層（高抵抗層）が設けられている（例えば、特許文献２、３）。
米国特許出願公開第２０１８／０１９８０４７号明細書 特開平８−１１１５４４号公報 特開２００１−１４４３２９号公報
このような表示装置では、例えば、発光ダイオードの中央部に比べて、周辺部分がより明るく光るなど、相対輝度の視野角依存性が増大する可能性がある。
本発明は、発光分布特性を改善することが可能な表示装置を提供することを目的とする。
本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられる複数の発光素子と、複数の前記発光素子を覆うカソード電極と、を有し、前記発光素子は、前記基板の上に、ｐ型クラッド層、活性層、ｎ型クラッド層、高抵抗層の順に積層され、前記高抵抗層のシート抵抗値は、前記ｎ型クラッド層のシート抵抗値よりも大きく、前記ｎ型クラッド層の上面には、複数の凹部が設けられ、前記カソード電極は、前記高抵抗層を覆うとともに、前記ｎ型クラッド層の複数の前記凹部及び周縁部と直接接続される。
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。 図２は、複数の画素を示す平面図である。 図３は、画素回路を示す回路図である。 図４は、図１のＩＶ−ＩＶ’断面図である。 図５は、発光素子を模式的に示す断面図である。 図６は、発光素子を模式的に示す平面図である。 図７は、ｎ型クラッド層及び高抵抗層を拡大して示す断面図である。 図８は、実施例に係る発光素子及び比較例に係る発光素子の発光分布特性を示すグラフである。 図９は、第１実施形態に係る表示装置の製造方法を説明するための説明図である。 図１０は、第２実施形態に係る表示装置が有する発光素子を模式的に示す断面図である。 図１１は、第２実施形態に係る表示装置の製造方法を説明するための説明図である。 図１２は、第２実施形態の第１変形例に係る発光素子を模式的に示す断面図である。 図１３は、図６における第２変形例に係る発光素子を模式的に示す平面図である。 図１４は、図６における第３変形例に係る発光素子を模式的に示す平面図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
駆動回路１２は、駆動ＩＣ２１０から引き出される配線を経由して供給される各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０からは複数の画素Ｐｉｘへ向かって複数の配線が引き出されている（例えば、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４（図３参照））。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip On Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Chip On Film）として実装されてもよい。
カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３２（図４参照）は、カソード電極２２を介して、カソード配線６０に接続される。
図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとを有する。画素４９Ｒは、第１色としての原色の赤色を表示する。画素４９Ｇは、第２色としての原色の緑色を表示する。画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、画素４９Ｒと画素４９Ｇは第１方向Ｄｘで並ぶ。また、画素４９Ｇと画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとをそれぞれ区別する必要がない場合、単に画素４９という。
画素４９は、それぞれ発光素子３と、第１実装電極２４とを有する。表示装置１は、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射することで画像を表示する。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light Emitting Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の画素４９の配置は、図２に示す構成に限定されない。例えば、画素４９Ｒは画素４９Ｂと第２方向Ｄｙに隣り合っていてもよい。また、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。
図３は、画素回路を示す回路図である。図３は、１つの画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。
発光素子３のカソード（カソード端子３２）は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード端子３３）は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極２２を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
アノード電源線Ｌ１は、画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ−ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード端子３３は、アノード電極２３に電気的に接続され、アノード電極２３とアノード電源線Ｌ１との間に等価回路として、第２容量Ｃｓ２が接続される。
駆動トランジスタＤＲＴのソース電極は、アノード電極２３を介して発光素子３のアノード端子３３に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。
出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。
初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。
画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。
リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５に接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード電極２３（発光素子３のアノード端子３３）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。
リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、等価回路として、第１容量Ｃｓ１が設けられる。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。
駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子３のアノード端子３３には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。
第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、図４に示すアノード電源線Ｌ１に接続された対向電極２６であり、第２容量Ｃｓ２の他方の電極は、図４に示す駆動トランジスタＤＲＴのソースに接続されたアノード電極２３である。
表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。
次に、表示装置１の断面構成について説明する。図４は、図１のＩＶ−ＩＶ’断面図である。図４に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。
本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。
駆動トランジスタＤＲＴ、出力トランジスタＢＣＴは、基板２１の一方の面側に設けられる。半導体層６１、６５は、基板２１の上に設けられる。なお、半導体層６１、６５と基板２１との間にアンダーコート膜が設けられていてもよい。絶縁膜９１は、半導体層６１、６５を覆って基板２１の上に設けられる。絶縁膜９１は、例えばシリコン酸化膜である。
ゲート電極６４、６６は、絶縁膜９１の上に設けられる。図４に示す例では、各トランジスタは、いわゆるトップゲート構造である。ただし、各トランジスタは、半導体層の下側にゲート電極が設けられたボトムゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。
絶縁膜９２は、ゲート電極６４、６６を覆って絶縁膜９１の上に設けられる。絶縁膜９２は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１は、絶縁膜９２の上に設けられる。ソース電極６２は絶縁膜９１、９２を貫通するコンタクトホールを介して半導体層６１と電気的に接続される。また、ドレイン電極６７は絶縁膜９１、９２に設けられたコンタクトホールを介して半導体層６５と電気的に接続される。
複数の絶縁膜（第１有機絶縁膜９３、絶縁膜９４、絶縁膜９５及び第２有機絶縁膜９６）は、各トランジスタを覆って設けられる。第１有機絶縁膜９３及び第２有機絶縁膜９６としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。絶縁膜９４、絶縁膜９５は、無機絶縁膜であり、上述した絶縁膜９１、９２と同様の材料、例えば、シリコン窒化膜を用いることができる。
具体的には、第１有機絶縁膜９３は、ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１を覆って、絶縁膜９２の上に設けられる。第１有機絶縁膜９３の上に、対向電極２６、絶縁膜９４、アノード電極２３の順に積層される。対向電極２６は、例えばＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料で構成される。対向電極２６は、第１有機絶縁膜９３に設けられたコンタクトホールＣＨ１の底部でアノード電源線Ｌ１と接続される。
絶縁膜９４は、対向電極２６を覆って設けられる。アノード電極２３は、絶縁膜９４を介して対向電極２６と対向する。第１有機絶縁膜９３及び絶縁膜９４には、ソース電極６２を底面とするコンタクトホールＣＨ２、ＣＨ３が設けられる。アノード電極２３は、コンタクトホールＣＨ２、ＣＨ３を介してソース電極６２と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。
アノード電極２３は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード電極２３は、モリブデン、チタンの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード電極２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。また、絶縁膜９４を介して対向するアノード電極２３と対向電極２６との間に第２容量Ｃｓ２が形成される。
絶縁膜９５は、アノード電極２３を覆って絶縁膜９４の上に設けられる。第２有機絶縁膜９６は、絶縁膜９５の上に設けられる。すなわち、第１有機絶縁膜９３は、駆動トランジスタＤＲＴの上に設けられ、第２有機絶縁膜９６は、第１有機絶縁膜９３の上側に積層される。絶縁膜９５は、第１有機絶縁膜９３と第２有機絶縁膜９６との間に設けられる。第２有機絶縁膜９６には、コンタクトホールＣＨ４が設けられる。絶縁膜９５には、コンタクトホールＣＨ４と重なってコンタクトホールＣＨ５が設けられる。コンタクトホールＣＨ４、ＣＨ５の底部には、アノード電極２３が設けられる。また、アノード電極２３は、第１実装電極２４の少なくとも一部と対向して設けられる。
第１実装電極２４は、第２有機絶縁膜９６の上に設けられ、コンタクトホールＣＨ４、ＣＨ５を介してアノード電極２３と電気的に接続される。第１実装電極２４は、アノード電極２３と同様にチタン、アルミニウムの積層構造としている。ただし、第１実装電極２４は、アノード電極２３と異なる導電材料が用いられてもよい。また、第２有機絶縁膜９６は、第１有機絶縁膜９３と異なる有機材料が用いられてもよい。
発光素子３Ｒ、３Ｇ、３Ｂは、それぞれに対応する第１実装電極２４に実装される。各発光素子３は、アノード端子３３が第１実装電極２４に接するように実装される。各発光素子３のアノード端子３３と第１実装電極２４との間の接合部材２５は、両者の間で良好な導通が確保でき、かつアレイ基板２上の形成物を破損しないものであれば特に限定しない。接合部材２５は、例えば、はんだや導電ペーストである。アノード端子３３と第１実装電極２４との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３をアレイ基板２上に載せた後に焼成結合する手法が挙げられる。
ここで、アレイ基板２に第２有機絶縁膜９６及び第１実装電極２４を設けずに、アノード電極２３上に発光素子３を直接実装することも可能である。ただし、第２有機絶縁膜９６及び第１実装電極２４を設けることにより、発光素子３の実装時に加えられる力によって絶縁膜９４が破損することを抑制できる。つまり、第２容量Ｃｓ２を形成するアノード電極２３と対向電極２６との間の絶縁破壊が生ずることを抑制できる。
発光素子３は、フェイスアップ型の発光素子であり、発光素子３の下部がアノード電極２３に電気的に接続され、発光素子３の上部がカソード電極２２に電気的に接続される。発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。半導体層３１は、ｎ型クラッド層３７、活性層３６及びｐ型クラッド層３５（図５参照）が積層された構成を採用することができる。半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。また、発光素子３として、半導体基板上に半導体層３１が形成された構成でもよい。また、発光素子３の側壁は保護用絶縁膜（例えば窒化シリコン（ＳｉＮ）や酸化アルミニウム（Ａｌ２Ｏ３）など）で覆われていてもよい。
複数の発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、発光素子３の側面を覆っており、発光素子３のカソード端子３２は、素子絶縁膜９７から露出する。素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７は平坦に形成される。ただし、素子絶縁膜９７の上面の位置は、カソード端子３２の上面の位置と異なっていてもよい。
カソード電極２２は、複数の発光素子３及び素子絶縁膜９７を覆って、複数の発光素子３に電気的に接続される。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。カソード電極２２は、表示領域ＡＡに実装された複数の発光素子３のカソード端子３２と電気的に接続される。カソード電極２２は、表示領域ＡＡの外側に設けられたコンタクト部で、アレイ基板２側に設けられたカソード配線６０と接続される。
以上のように、表示素子として発光素子３を用いた表示装置１が構成される。なお、表示装置１は、必要に応じてカソード電極２２の上に、オーバーコート層やカバー基板が積層されてもよい。さらに、表示装置１は、カソード電極２２の上側に、円偏光板やタッチパネル等を設けてもよい。
次に、発光素子３の詳細な構成について説明する。図５は、発光素子を模式的に示す断面図である。図６は、発光素子を模式的に示す平面図である。図５は、図６のＶ−Ｖ’断面図である。また、図６では、高抵抗層３８が設けられた領域に斜線を付して示している。
図５に示すように、発光素子３は、第１実装電極２４及び接合部材２５の上に、ｐ型電極３４、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７の順に積層される。さらに、発光素子３は、ｎ型クラッド層３７の上に積層された高抵抗層３８を有する。高抵抗層３８は、例えば、不純物がドープされていない窒化ガリウム（ＧａＮ）で形成される。高抵抗層３８のシート抵抗値は、ｎ型クラッド層３７のシート抵抗値よりも大きい。
図６に示すように、ｎ型クラッド層３７及び高抵抗層３８の外形形状は、平面視で四角形状である。ただし、これに限定されず、ｎ型クラッド層３７及び高抵抗層３８は、長方形状、多角形状、円形状など、他の形状であってもよい。
図５及び図６に示すように、高抵抗層３８の外形形状は、ｎ型クラッド層３７の外形形状よりも小さい。すなわち、ｎ型クラッド層３７の周縁部３７ｐには、高抵抗層３８は積層されていない。また、高抵抗層３８には開口ＯＰが設けられており、平面視で枠状に形成される。カソード電極２２は、高抵抗層３８及びｎ型クラッド層３７を覆って設けられる。カソード電極２２は、ｎ型クラッド層３７上面の周縁部３７ｐで、ｎ型クラッド層３７と直接接続される。かつ、カソード電極２２は、高抵抗層３８の開口ＯＰを介してｎ型クラッド層３７の中央部３７ｃに直接接続される。また、発光素子３の側壁は保護用絶縁膜（例えば窒化シリコン（ＳｉＮ）や酸化アルミニウム（Ａｌ２Ｏ３）など）で覆われていてもよい。
言い換えると、ｎ型クラッド層３７上面の中央部３７ｃ及び周縁部３７ｐが、カソード端子３２（図４参照）として機能する。また、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７は、半導体層３１（図４参照）に対応し、ｐ型電極３４は、アノード端子３３（図４参照）に対応する。
このように、カソード電極２２は、高抵抗層３８を覆うとともに、ｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐで、高抵抗層３８を介さずに、ｎ型クラッド層３７と直接接続される。これにより、ｎ型クラッド層３７の周縁部３７ｐでカソード電源電位ＰＶＳＳが供給され、かつ、ｎ型クラッド層３７の中央部３７ｃでもカソード電源電位ＰＶＳＳが供給される。したがって、高抵抗層３８に開口ＯＰを設けずに中央部３７ｃも覆って形成される構成に比べて、１つの発光素子３で、周縁部３７ｐに加えて中央部３７ｃでも電流経路が形成される。この結果、周縁部３７ｐ近傍での発光に加え中央部３７ｃでも良好に発光し、周縁部３７ｐと中央部３７ｃとの相対輝度の差を抑制して、発光分布特性を改善できる。なお、本実施形態では、発光分布特性とは、相対輝度の視野角依存性を示す（図８参照）。
また、カソード電極２２は、ｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐに接続される。これにより、高抵抗層３８に開口ＯＰが設けられない構成に比べ、カソード電極２２とｎ型クラッド層３７との、接続箇所及び接続面積を大きくすることができる。したがって、本実施形態では、発光素子３のカソードの接続を確保することができる。
さらに、絶縁膜２８は、カソード電極２２を覆って設けられる。絶縁膜２８は、カソード電極２２の保護膜として設けられる。絶縁膜２８は、無機絶縁膜であり、例えば、窒化シリコン（ＳｉＮ）や酸化アルミニウム（Ａｌ２Ｏ３）等で形成される。
また、絶縁膜２８の屈折率及びカソード電極２２の屈折率は、ｎ型クラッド層３７の屈折率よりも小さい。例えば、ｎ型クラッド層３７の屈折率が２．４程度である。カソード電極２２の屈折率は、例えば、１．５以上１．９以下程度である。絶縁膜２８の屈折率は、例えば、１．５５以上１．７５以下程度である。
これにより、各層間の屈折率の差が、ｎ型クラッド層３７（ＧａＮ）と空気（屈折率は１）との屈折率との差よりも小さくなる。仮にＧａＮと空気とが接して設けられた場合に比べて、各層間の界面における、全反射が発生する臨界角を大きくすることができる。したがって、表示装置１は、発光素子３から出射された光が、各層間の界面で全反射されることを抑制することができる。この結果、表示装置１は、発光素子３の光の取り出し効率を向上させることができる。
図５及び図６に示すように、ｎ型クラッド層３７の上面には、複数の凹部３７ａが形成されている。凹部３７ａは、ｎ型クラッド層３７の中央部３７ｃに形成され、周縁部３７ｐには形成されない。また、高抵抗層３８の上面には、複数の凹部３８ａが形成されている。凹部３７ａ、３８ａは、ＰＳＳ（Patterned Sapphire Substrate）構造のサファイア基板（支持基板２００、図９参照）の表面形状が転写されたものである。凹部３７ａ、３８ａは、六角錐形状に形成される。すなわち、凹部３７ａ、３８ａは、平面視で、それぞれの開口形状が六角形であり、側壁が傾斜するテーパー形状である。凹部３７ａ、３８ａを設けることにより、発光素子３は、外光の反射を抑制することができ、表示品位の低下を抑制することができる。
なお、凹部３７ａ、３８ａは、六角錐に限定されず、円錐や三角錐など、他の形状であってもよい。また、凹部３７ａ、３８ａは、平面視でマトリクス状に配置されている。これに限定されず、凹部３７ａ、３８ａは、三角格子状など他のパターンで配置されてもよい。
図７は、ｎ型クラッド層及び高抵抗層を拡大して示す断面図である。図７に示すように、ｎ型クラッド層３７の中央部３７ｃでの、凹部３７ａの側壁の傾斜角度（角度θ１）は、高抵抗層３８の上面での、凹部３８ａの側壁の傾斜角度（角度θ２）以下である。言い換えると、ｎ型クラッド層３７の中央部３７ｃでの、凹部３７ａの側壁と、基板２１に平行な方向とのなす角度θ１は、高抵抗層３８の上面での、凹部３８ａの側壁と、基板２１に平行な方向とのなす角度θ２以下である。ｎ型クラッド層３７の中央部３７ｃでの、凹部３７ａの高さｈ１は、高抵抗層３８の上面での、凹部３８ａの高さｈ２以下である。このような構成により、発光素子３は、ｎ型クラッド層３７の中央部３７ｃでの光の取り出し効率を向上させることができる。
また、高抵抗層３８の側壁であって、開口ＯＰの周囲を囲む側壁と基板２１に平行な方向とのなす角度θ３は、角度θ１及び角度θ２よりも小さい。高抵抗層３８の側壁であって、ｎ型クラッド層３７の周縁部３７ｐと隣接する側壁の角度も、角度θ１及び角度θ２よりも小さい。これにより、高抵抗層３８を覆うカソード電極２２及び絶縁膜２８の段切れを抑制することができる。
なお、上述した発光素子３の構成は適宜変更することができる。例えば、高抵抗層３８の形状や配置は、図５、６に示すような枠状に限定されず、複数の高抵抗層３８が分離して配置された構成であってもよい。高抵抗層３８の面積に対する開口ＯＰの面積の比率もあくまで一例であり、発光素子３に要求される発光分布特性に応じて適宜変更することができる。
図８は、実施例に係る発光素子及び比較例に係る発光素子の発光分布特性を示すグラフである。図８に示すグラフは、縦軸が相対輝度を示し、横軸が視野角を示す。視野角は、第３方向Ｄｚとなす角度（極角）を示す。図８に示す比較例の発光素子１００は、高抵抗層３８に開口ＯＰが設けられず、カソード電極２２がｎ型クラッド層３７の周縁部３７ｐで接続され、中央部３７ｃで非接続とされた構成である。なお、比較例の発光素子１００は、異なる方位角ごとの発光分布特性を例示している。
図８に示すように、比較例の発光素子１００は、高視野角側で相対輝度のピークを有し、視野角０°（第３方向Ｄｚ）での相対輝度が小さい。これに対し、実施例に係る発光素子３は、視野角０°（第３方向Ｄｚ）で相対輝度のピークを有し、第３方向Ｄｚでの光の取り出し効率が向上していることが示された。
次に、表示装置１の製造方法について説明する。図９は、第１実施形態に係る表示装置の製造方法を説明するための説明図である。なお、図９では理解を容易にするために、１つの発光素子３を示しているが、実際には、多数の発光素子３が同時にアレイ基板２に実装される。
図９に示すように、支持基板２００の第１面２００ａに半導体層３１を形成する（ステップＳＴ１）。具体的には、製造装置は、支持基板２００の第１面２００ａに高抵抗層３８、ｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５の順に成膜する。支持基板２００は、例えば、サファイア基板であり、第１面２００ａにＰＳＳ構造が形成されている。高抵抗層３８は、例えば、アモルファスＧａＮで形成されており、支持基板２００上に直接半導体層３１を設けた場合に比べて、支持基板２００と半導体層３１との間に生じる応力を緩和することができる。
次に、製造装置は、支持基板２００の第１面２００ａをアレイ基板２と対向させて配置する。アレイ基板２の表面には、第１実装電極２４、接合部材２５、ｐ型電極３４の順に積層されている。なお、図９では、接合部材２５及びｐ型電極３４の図示を省略している。製造装置は、半導体層３１のｐ型クラッド層３５を第１実装電極２４に接触させる。そして、レーザ装置は、半導体層３１にレーザ光ＬＩを照射する（ステップＳＴ２）。
レーザ光ＬＩは、支持基板２００の第２面２００ｂ側から照射され、半導体層３１に到達する。半導体層３１は、レーザ光ＬＩが照射されることで、光を吸収し、支持基板２００から分離（剥離）され、アレイ基板２の表面上に積層される（ステップＳＴ３）。すなわち、製造装置は、レーザリフトオフにより、半導体層３１を支持基板２００から剥離させる。なお、図９では図示を省略しているが、高抵抗層３８及びｎ型クラッド層３７には、支持基板２００のＰＳＳ構造が転写されて複数の凹部３８ａ、３７ａ（図５参照）が形成される。
なお、レーザ光ＬＩは、支持基板２００を透過しつつ半導体層３１のｎ型クラッド層３７で光を吸収する波長帯に設定されることが好ましい。例えば、レーザ光ＬＩは、サファイアを透過するが窒化ガリウムを透過しない波長帯に対応する、３．５ｅＶ（ｅｌｅｃｔｒｏｎ Ｖｏｌｔ）以上９．９ｅＶ以下のエネルギーを有することが好ましい。また、レーザ光ＬＩは、波長が３１０ｎｍ以下に設定されていることが好ましい。
次に、高抵抗層３８のパターニングを行う（ステップＳＴ４）。高抵抗層３８のパターニングは、一例として、フォトリソグラフィ法によりレジストを形成し、ドライエッチングにより高抵抗層３８の中央部及び周縁部を除去する。これにより、高抵抗層３８の開口ＯＰが形成され、ｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐが露出する。ドライエッチングとして、反応性イオンエッチング（以下、ＲＩＥ（Reactive Ion Etching）と表す）を採用することができる。
次に、製造装置は、発光素子３の間に素子絶縁膜９７を形成する（ステップＳＴ５）。素子絶縁膜９７は、ｐ型クラッド層３５、活性層３６及びｎ型クラッド層３７の側面を覆い、ｎ型クラッド層３７の上面（中央部３７ｃ及び周縁部３７ｐ）及び高抵抗層３８の上には非重畳となる。
製造装置は、発光素子３及び素子絶縁膜９７を覆ってカソード電極２２及び絶縁膜２８を成膜する（ステップＳＴ６）。これにより、カソード電極２２は、高抵抗層３８を覆うとともに、ｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐと直接、接して形成される。
以上のような工程で、発光素子３がアレイ基板２上に転写、実装されて表示装置１が製造できる。なお、図９に示す製造方法は、あくまで一例であり、適宜変更することができる。
以上のように、本実施形態の表示装置１は、基板２１と、基板２１に設けられた複数の画素Ｐｉｘと、複数の画素Ｐｉｘの各々に設けられる複数の発光素子３と、複数の発光素子３を覆うカソード電極２２と、を有する。発光素子３は、基板２１の上に、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７、高抵抗層３８の順に積層される。高抵抗層３８のシート抵抗値は、ｎ型クラッド層３７のシート抵抗値よりも大きく、カソード電極２２は、高抵抗層３８を覆うとともに、ｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐと直接接続される。
また、本実施形態の表示装置１において、高抵抗層３８の外形形状は、ｎ型クラッド層３７の外形形状よりも小さく、高抵抗層３８には開口ＯＰが設けられている。カソード電極２２は、高抵抗層３８よりも外側のｎ型クラッド層３７の周縁部３７ｐに接続され、かつ、高抵抗層３８の開口ＯＰを介してｎ型クラッド層３７の中央部３７ｃに接続される。
これにより、１つの発光素子３で、周縁部３７ｐ及びｐ型クラッド層を通過する電流経路に加えて、中央部３７ｃ及びｐ型クラッド層を通過する電流経路が形成される。この結果、発光素子３は、周縁部３７ｐ近傍での発光に加え中央部３７ｃでも良好に発光し、周縁部３７ｐと中央部３７ｃとの相対輝度の差が抑制される。したがって、発光素子３の周縁部３７ｐがより明るく光る、あるいは、発光素子３の中央部３７ｃがより明るく光ることを抑制して、発光分布特性を改善できる。
（第２実施形態）
図１０は、第２実施形態に係る表示装置が有する発光素子を模式的に示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
図１０に示すように、第２実施形態の発光素子３Ａは、ｐ型電極３４及びｎ型電極５１が、アレイ基板２と対向して設けられたフリップチップ型の発光素子である。アレイ基板２には、第１実装電極２４及び第２実装電極５４が隣り合って配置される。発光素子３Ａは、第１実装電極２４及び第２実装電極５４に跨がって配置される。発光素子３Ａのｐ型電極３４及びｎ型電極５１は、基板２１に垂直な方向からの平面視で隣り合って設けられる。ｐ型電極３４は、ｐ型クラッド層３５の下面に接続される。また、ｐ型電極３４は、接合部材２５を介して第１実装電極２４と電気的に接続される。ｎ型電極５１は、ｎ型クラッド層３７の下面に接続される。ｎ型電極５１は、接続部５２及び接合部材５５を介して第２実装電極５４と電気的に接続される。
より具体的には、発光素子３Ａは、第１実装電極２４及び接合部材２５の上に、ｐ型電極３４、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７の順に積層される。ｎ型クラッド層３７は、第２実装電極５４と重畳する位置まで延在し、ｎ型クラッド層３７のアレイ基板２と対向する面にｎ型電極５１が設けられる。ｎ型電極５１は、接続部５２を介して、第２実装電極５４上に設けられた接合部材５５に接続される。
高抵抗層３８は、ｎ型クラッド層３７の上面の、ｎ型電極５１と重畳する領域に設けられ、ｎ型クラッド層３７の上面の中央部３７ｃ及び周縁部３７ｐには非重畳となっている。ｎ型クラッド層３７の上面の中央部３７ｃには、複数の凹部３７ａが形成されている。また、高抵抗層３８の上面には、複数の凹部３８ａが形成される。
カソード電極２２は、ｎ型クラッド層３７の上面、高抵抗層３８及びｎ型クラッド層の側面３７ｓを覆い、ｎ型クラッド層３７の下面でｎ型電極５１と接続される。具体的には、カソード電極２２は、高抵抗層３８を覆うとともに、ｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐと接続される。さらに、カソード電極２２の重畳部２２ｔは、ｎ型クラッド層３７の下面でｎ型電極５１と接続される。すなわち、カソード電極２２の重畳部２２ｔは、ｎ型クラッド層３７の延在部３７ｔで、ｎ型電極５１と重畳して設けられる。カソード電極２２の側部２２ｓは、ｎ型クラッド層３７の側面３７ｓを覆って設けられ、ｎ型クラッド層３７の上面側のカソード電極２２と重畳部２２ｔとを接続する。
さらに、ｐ型電極３４側の、ｎ型電極５１から離れた位置のｎ型クラッド層３７の側面３７ｓを覆って、カソード電極２２の側部２２ｓが設けられる。側部２２ｓは、ｎ型クラッド層３７の側面３７ｓの周囲を囲んで設けられる。ただし、これに限定されず、側部２２ｓは、少なくとも上面側のカソード電極２２と重畳部２２ｔとを接続して設けられていればよく、ｎ型クラッド層３７の側面３７ｓの一部に設けられていてもよい。
素子絶縁膜９７は、カソード電極２２の側部２２ｓよりも下側の部分を覆って設けられ、ｎ型電極５１とｐ型電極３４との間、及び、第１実装電極２４と第２実装電極５４との間に設けられる。これにより、発光素子３Ａのアノード−カソード間の絶縁が確保される。
また、絶縁膜２８は、高抵抗層３８、ｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐと重畳する領域で、カソード電極２２の上に積層される。さらに、図示するように絶縁膜２８はカソード電極２２の素子絶縁膜９７から露出した側面を覆っている。
以上のように、第２実施形態では、発光素子３Ａは、ｐ型クラッド層３５に接続されたｐ型電極３４と、ｎ型クラッド層３７に接続されたｎ型電極５１と、を有し、ｐ型電極３４及びｎ型電極５１は、それぞれ、基板２１と対向して設けられる。カソード電極２２は、ｎ型クラッド層３７の上面、高抵抗層３８及びｎ型クラッド層の側面３７ｓを覆い、ｎ型クラッド層３７の下面でｎ型電極５１と接続される。
これにより、第２実施形態では、ｎ型クラッド層３７の延在部３７ｔで、ｎ型電極５１からカソード電源電位ＰＶＳＳが供給され、かつ、ｎ型クラッド層３７の中央部３７ｃ、周縁部３７ｐ及びｐ型電極３４型の側面３７ｓでも、カソード電極２２を介してカソード電源電位ＰＶＳＳが供給される。これにより、ｎ型クラッド層３７の延在部３７ｔ及びｐ型クラッド層を通過する電流経路に加えて、ｎ型クラッド層３７の中央部３７ｃ及びｐ型電極３４側の周縁部３７ｐにも電流経路が形成される。この結果、カソード電極２２を設けずに延在部３７ｔにｎ型電極５１を設けた構成に比べて、延在部３７ｔ近傍での発光に加え、ｎ型電極５１から離れた位置のｐ型電極３４側の周縁部３７ｐでも良好に発光し、相対輝度の差が抑制される。したがって、第２実施形態では、フリップチップ型の発光素子３Ａであっても、発光分布特性を改善できる。
なお、発光素子３Ａの構成は適宜変更することができる。例えば、高抵抗層３８の形状や配置は、図１０に示す構成に限定されず、第１実施形態と同様に開口ＯＰを有する枠状であってもよい。
次に、発光素子３Ａの製造方法について説明する。図１１は、第２実施形態に係る表示装置の製造方法を説明するための説明図である。
図１１に示すように、製造装置は、支持基板２００の第１面２００ａに半導体層３１を形成する（ステップＳＴ１１）。具体的には、製造装置は、支持基板２００の第１面２００ａに高抵抗層３８、ｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５の順に成膜する。
次に、フォトリソグラフィ法及びエッチングにより半導体層３１のパターニングを行う（ステップＳＴ１２）。これにより、ｎ型クラッド層３７の延在部３７ｔが形成される。
次に、カソード電極２２を成膜し、重畳部２２ｔ及び側部２２ｓをパターニングする。その後、ｐ型クラッド層３５の上にｐ型電極３４を形成し、カソード電極２２の重畳部２２ｔの上にｎ型電極５１を形成する（ステップＳＴ１３）。
次に、製造装置は、支持基板２００の第１面２００ａをアレイ基板２と対向させて配置する。製造装置は、ｐ型電極３４を第１実装電極２４に接触させ、ｎ型電極５１を、接続部５２を介して第２実装電極５４と接続させる。そして、レーザ装置は、半導体層３１にレーザ光ＬＩを照射する（ステップＳＴ１４）。第１実施形態と同様に、レーザリフトオフにより、半導体層３１を支持基板２００から剥離させる。
次に、フォトリソグラフィ法及びエッチングにより高抵抗層３８のパターニングを行う（ステップＳＴ１５）。これにより、高抵抗層３８は、ｎ型クラッド層３７の上面の、ｎ型電極５１と重畳する領域に設けられ、中央部３７ｃ及び周縁部３７ｐでは除去される。
次に、製造装置は、発光素子３Ａの間に素子絶縁膜９７を形成し、発光素子３Ａ及び素子絶縁膜９７を覆ってカソード電極２２及び絶縁膜２８を成膜する（ステップＳＴ１６）。これにより、ｎ型クラッド層３７の上面側に設けられたカソード電極２２は、ステップＳＴ１３で成膜された側部２２ｓ及び重畳部２２ｔと電気的に接続される。さらに、図示するように絶縁膜２８はカソード電極２２の素子絶縁膜９７から露出した側面を覆って形成される。
以上のような製造方法で、カソード電極２２は、ｎ型クラッド層３７の下面の延在部３７ｔ、側面３７ｓ、周縁部３７ｐ、高抵抗層３８及び中央部３７ｃを覆って形成することができる。
以上のような工程で、フリップチップ型の発光素子３Ａがアレイ基板２上に転写、実装することができる。なお、図１１に示す製造方法は、あくまで一例であり、適宜変更することができる。
（第１変形例）
図１２は、第２実施形態の第１変形例に係る発光素子を模式的に示す断面図である。図１２に示すように、第１変形例に係る発光素子３Ａａでは、高抵抗層３８はｎ型クラッド層３７の上面の全領域を覆って設けられる。つまり、高抵抗層３８はｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐを覆って設けられる。第１変形例に係る発光素子３Ａａは、図１１のステップＳＴ１５に示す、高抵抗層３８をパターニングする工程を省略することができる。
カソード電極２２は、高抵抗層３８の上に積層され、ｎ型クラッド層３７の中央部３７ｃ及び周縁部３７ｐとは、非接続となる。ただし、カソード電極２２の側部２２ｓは、ｎ型クラッド層３７の側面３７ｓと接続される。これにより、第１変形例の発光素子３Ａａにおいても、ｎ型クラッド層３７の延在部３７ｔ側の電流経路に加えて、ｎ型クラッド層３７のｐ型電極３４側の側面３７ｓでの電流経路が形成される。これにより、第１変形例の発光素子３Ａａは、カソード電極２２を設けずに延在部３７ｔにｎ型電極５１を設けた構成に比べて、発光分布特性を改善することができる。
（第２変形例）
図１３は、図６における第２変形例に係る発光素子を模式的に示す平面図である。図１３に示すように、第２変形例に係る発光素子３ａは、図６に示す発光素子３とは、高抵抗層３８の開口ＯＰが中央近傍に複数形成されている点で相違する。図１３においては、1つの開口ＯＰ（ＯＰａ）は中央に位置し、さらに中央の開口ＯＰ（ＯＰａ）の周囲に複数の開口ＯＰ（ＯＰｂ）が高抵抗層３８に形成されている。
（第３変形例）
図１４は、図６における第３変形例に係る発光素子を模式的に示す平面図である。図１４に示すように、第３変形例に係る発光素子３ｂにおいては、１つの開口ＯＰ（ＯＰａ）は中央に位置し、更にその中央の開口ＯＰ（ＯＰａ）の周囲を囲うように２つ目の開口ＯＰ（ＯＰｃ）が形成されている。すなわち、開口ＯＰは図６に示すような中央に一つ形成された例に限らず、所望の光学特性を得るため、開口ＯＰの形成位置、形状は変更可能である。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
１ 表示装置
２ アレイ基板
３、３Ａ、３Ａａ、３Ｒ、３Ｇ、３Ｂ 発光素子
１２ 駆動回路
２１ 基板
２２ カソード電極
２２ｓ 側部
２２ｔ 重畳部
２３ アノード電極
２４ 第１実装電極
２５ 接合部材
２６ 対向電極
２８ 絶縁膜
３４ ｐ型電極
３５ ｐ型クラッド層
３６ 活性層
３７ ｎ型クラッド層
３７ａ、３８ａ 凹部
３７ｃ 中央部
３７ｐ 周縁部
３７ｓ 側面
３７ｔ 延在部
３８ 高抵抗層
５１ ｎ型電極
５４ 第２実装電極
６０ カソード配線
９７ 素子絶縁膜
２００ 支持基板
２１０ 駆動ＩＣ
Ｐｉｘ、４９ 画素

Claims (8)

  1. 基板と、
    前記基板に設けられた複数の画素と、
    複数の前記画素の各々に設けられる複数の発光素子と、
    複数の前記発光素子を覆うカソード電極と、を有し、
    前記発光素子は、前記基板の上に、ｐ型クラッド層、活性層、ｎ型クラッド層、高抵抗層の順に積層され、
    前記高抵抗層のシート抵抗値は、前記ｎ型クラッド層のシート抵抗値よりも大きく、
    前記ｎ型クラッド層の上面には、複数の凹部が設けられ、
    前記カソード電極は、前記高抵抗層を覆うとともに、前記ｎ型クラッド層の複数の前記凹部及び周縁部と直接接続される
    表示装置。
  2. 前記高抵抗層の外形形状は、前記ｎ型クラッド層の外形形状よりも小さく、
    前記高抵抗層には開口が設けられており、
    前記カソード電極は、前記高抵抗層よりも外側の前記ｎ型クラッド層の周縁部に接続され、かつ、前記高抵抗層の前記開口を介して前記ｎ型クラッド層の中央部における複数の前記凹部に接続される
    請求項１に記載の表示装置。
  3. 前記発光素子は、
    前記ｐ型クラッド層に接続されたｐ型電極と、
    前記ｎ型クラッド層に接続されたｎ型電極と、を有し、
    前記ｐ型電極及び前記ｎ型電極は、それぞれ前記基板と対向して設けられ、
    前記カソード電極は、前記ｎ型クラッド層の前記上面に形成された複数の前記凹部、前記高抵抗層及び前記ｎ型クラッド層の側面を覆い、前記ｎ型クラッド層の下面で前記ｎ型電極と接続される
    請求項１に記載の表示装置。
  4. 前記高抵抗層は、前記ｎ型クラッド層の上面の、前記ｎ型電極と重畳する領域に設けられ、
    前記カソード電極は、前記ｎ型クラッド層の上面及び前記ｎ型クラッド層の前記ｐ型電極側の側面の一部を覆う
    請求項３に記載の表示装置。
  5. 前記高抵抗層の上面には、複数の凹部が設けられている
    請求項１から請求項４のいずれか１項に記載の表示装置。
  6. 前記ｎ型クラッド層の複数の前記凹部及び前記高抵抗層の複数の前記凹部は、それぞれ傾斜した側壁を有し、
    前記ｎ型クラッド層の中央部での、前記凹部の前記側壁と、前記基板に平行な方向とのなす角度は、前記高抵抗層の上面での、前記凹部の前記側壁と、前記基板に平行な方向とのなす角度よりも小さい
    請求項５に記載の表示装置。
  7. 前記カソード電極の屈折率は、１．５以上１．９以下である
    請求項１から請求項６のいずれか１項に記載の表示装置。
  8. 前記カソード電極を覆う絶縁膜を有し、
    前記絶縁膜の屈折率及び前記カソード電極の屈折率は、前記ｎ型クラッド層の屈折率よりも小さい
    請求項１から請求項７のいずれか１項に記載の表示装置。
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