JP2021196583A - 表示装置 - Google Patents
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Abstract
【課題】発光分布特性を改善することが可能な表示装置を提供する。【解決手段】表示装置は、基板と、基板に設けられた複数の画素と、複数の画素の各々に設けられる複数の発光素子と、複数の発光素子を覆うカソード電極と、を有し、発光素子は、基板の上に、p型クラッド層、活性層、n型クラッド層、高抵抗層の順に積層され、高抵抗層のシート抵抗値は、n型クラッド層のシート抵抗値よりも大きく、n型クラッド層の上面には、複数の凹部が設けられ、カソード電極は、高抵抗層を覆うとともに、n型クラッド層の複数の凹部及び周縁部と直接接続される。【選択図】図5
Description
本発明は、表示装置に関する。
表示素子として微小サイズの発光ダイオード(マイクロLED(micro LED))を用いた表示装置が注目されている(例えば、特許文献1から特許文献3参照)。発光ダイオードを用いた表示装置は、光取り出し効率を向上させるために、PSS(Patterned Sapphire Substrate)構造を採用し(例えば、特許文献1)、あるいは、表面電極と半導体層との間に電流阻止層(高抵抗層)が設けられている(例えば、特許文献2、3)。
このような表示装置では、例えば、発光ダイオードの中央部に比べて、周辺部分がより明るく光るなど、相対輝度の視野角依存性が増大する可能性がある。
本発明は、発光分布特性を改善することが可能な表示装置を提供することを目的とする。
本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられる複数の発光素子と、複数の前記発光素子を覆うカソード電極と、を有し、前記発光素子は、前記基板の上に、p型クラッド層、活性層、n型クラッド層、高抵抗層の順に積層され、前記高抵抗層のシート抵抗値は、前記n型クラッド層のシート抵抗値よりも大きく、前記n型クラッド層の上面には、複数の凹部が設けられ、前記カソード電極は、前記高抵抗層を覆うとともに、前記n型クラッド層の複数の前記凹部及び周縁部と直接接続される。
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
(第1実施形態)
図1は、第1実施形態に係る表示装置を模式的に示す平面図である。図1に示すように、表示装置1は、アレイ基板2と、画素Pixと、駆動回路12と、駆動IC(Integrated Circuit)210と、カソード配線60と、を含む。アレイ基板2は、各画素Pixを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板2は、基板21、複数のトランジスタ、複数の容量及び各種配線等を有する。
図1は、第1実施形態に係る表示装置を模式的に示す平面図である。図1に示すように、表示装置1は、アレイ基板2と、画素Pixと、駆動回路12と、駆動IC(Integrated Circuit)210と、カソード配線60と、を含む。アレイ基板2は、各画素Pixを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板2は、基板21、複数のトランジスタ、複数の容量及び各種配線等を有する。
図1に示すように、表示装置1は、表示領域AAと、周辺領域GAとを有する。表示領域AAは、複数の画素Pixと重なって配置され、画像を表示する領域である。周辺領域GAは、複数の画素Pixと重ならない領域であり、表示領域AAの外側に配置される。
複数の画素Pixは、基板21の表示領域AAにおいて、第1方向Dx及び第2方向Dyに配列される。なお、第1方向Dx及び第2方向Dyは、基板21の表面に対して平行な方向である。第1方向Dxは、第2方向Dyと直交する。ただし、第1方向Dxは、第2方向Dyと直交しないで交差してもよい。第3方向Dzは、第1方向Dx及び第2方向Dyと直交する方向である。第3方向Dzは、例えば、基板21の法線方向に対応する。なお、以下、平面視とは、第3方向Dzから見た場合の位置関係を示す。
駆動回路12は、駆動IC210から引き出される配線を経由して供給される各種制御信号に基づいて複数のゲート線(例えば、リセット制御信号線L5、出力制御信号線L6、画素制御信号線L7、初期化制御信号線L8(図3参照))を駆動する回路である。駆動回路12は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路12は、ゲート線に接続された複数の画素Pixを選択する。
駆動IC210は、表示装置1の表示を制御する回路である。駆動IC210からは複数の画素Pixへ向かって複数の配線が引き出されている(例えば、映像信号線L2、リセット電源線L3及び初期化電源線L4(図3参照))。駆動IC210は、基板21の周辺領域GAにCOG(Chip On Glass)として実装される。これに限定されず、駆動IC210は、基板21の周辺領域GAに接続されたフレキシブルプリント基板やリジット基板の上にCOF(Chip On Film)として実装されてもよい。
カソード配線60は、基板21の周辺領域GAに設けられる。カソード配線60は、表示領域AAの複数の画素Pix及び周辺領域GAの駆動回路12を囲んで設けられる。複数の発光素子3のカソードは、共通のカソード配線60に接続され、固定電位(例えば、グランド電位)が供給される。より具体的には、発光素子3のカソード端子32(図4参照)は、カソード電極22を介して、カソード配線60に接続される。
図2は、複数の画素を示す平面図である。図2に示すように、1つの画素Pixは、複数の画素49を含む。例えば、画素Pixは、画素49Rと、画素49Gと、画素49Bとを有する。画素49Rは、第1色としての原色の赤色を表示する。画素49Gは、第2色としての原色の緑色を表示する。画素49Bは、第3色としての原色の青色を表示する。図2に示すように、1つの画素Pixにおいて、画素49Rと画素49Gは第1方向Dxで並ぶ。また、画素49Gと画素49Bは第2方向Dyで並ぶ。なお、第1色、第2色、第3色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、画素49Rと、画素49Gと、画素49Bとをそれぞれ区別する必要がない場合、単に画素49という。
画素49は、それぞれ発光素子3と、第1実装電極24とを有する。表示装置1は、画素49R、画素49G及び画素49Bにおいて、発光素子3R、3G、3Bごとに異なる光を出射することで画像を表示する。発光素子3は、平面視で、3μm以上、300μm以下程度の大きさを有する無機発光ダイオード(LED:Light Emitting Diode)チップであり、マイクロLED(micro LED)と呼ばれる。各画素にマイクロLEDを備える表示装置1は、マイクロLED表示装置とも呼ばれる。なお、マイクロLEDのマイクロは、発光素子3の大きさを限定するものではない。
なお、複数の発光素子3は、4色以上の異なる光を出射してもよい。また、複数の画素49の配置は、図2に示す構成に限定されない。例えば、画素49Rは画素49Bと第2方向Dyに隣り合っていてもよい。また、画素49R、画素49G及び画素49Bが、この順で第1方向Dxに繰り返し配列されてもよい。
図3は、画素回路を示す回路図である。図3は、1つの画素49に設けられた画素回路PICAを示しており、画素回路PICAは複数の画素49のそれぞれに設けられている。図3に示すように、画素回路PICAは、発光素子3と、5つのトランジスタと、2つの容量とを含む。具体的には、画素回路PICAは、駆動トランジスタDRT、出力トランジスタBCT、初期化トランジスタIST、画素選択トランジスタSST及びリセットトランジスタRSTを含む。駆動トランジスタDRT、出力トランジスタBCT、初期化トランジスタIST、画素選択トランジスタSST及びリセットトランジスタRSTは、それぞれn型TFT(Thin Film Transistor)で構成される。また、画素回路PICAは、第1容量Cs1及び第2容量Cs2を含む。
発光素子3のカソード(カソード端子32)は、カソード電源線L10に接続される。また、発光素子3のアノード(アノード端子33)は、駆動トランジスタDRT及び出力トランジスタBCTを介してアノード電源線L1に接続される。アノード電源線L1には、アノード電源電位PVDDが供給される。カソード電源線L10には、カソード配線60及びカソード電極22を介してカソード電源電位PVSSが供給される。アノード電源電位PVDDは、カソード電源電位PVSSよりも高い電位である。
アノード電源線L1は、画素49に、駆動電位であるアノード電源電位PVDDを供給する。具体的には、発光素子3は、理想的にはアノード電源電位PVDDとカソード電源電位PVSSとの電位差(PVDD−PVSS)により順方向電流(駆動電流)が供給され発光する。つまり、アノード電源電位PVDDは、カソード電源電位PVSSに対し、発光素子3を発光させる電位差を有している。発光素子3のアノード端子33は、アノード電極23に電気的に接続され、アノード電極23とアノード電源線L1との間に等価回路として、第2容量Cs2が接続される。
駆動トランジスタDRTのソース電極は、アノード電極23を介して発光素子3のアノード端子33に接続され、ドレイン電極は、出力トランジスタBCTのソース電極に接続される。駆動トランジスタDRTのゲート電極は、第1容量Cs1、画素選択トランジスタSSTのドレイン電極及び初期化トランジスタISTのドレイン電極に接続される。
出力トランジスタBCTのゲート電極は、出力制御信号線L6に接続される。出力制御信号線L6には、出力制御信号BGが供給される。出力トランジスタBCTのドレイン電極は、アノード電源線L1に接続される。
初期化トランジスタISTのソース電極は、初期化電源線L4に接続される。初期化電源線L4には、初期化電位Viniが供給される。初期化トランジスタISTのゲート電極は、初期化制御信号線L8に接続される。初期化制御信号線L8には、初期化制御信号IGが供給される。すなわち、駆動トランジスタDRTのゲート電極には、初期化トランジスタISTを介して初期化電源線L4が接続される。
画素選択トランジスタSSTのソース電極は、映像信号線L2に接続される。映像信号線L2には、映像信号Vsigが供給される。画素選択トランジスタSSTのゲート電極には、画素制御信号線L7が接続されている。画素制御信号線L7には、画素制御信号SGが供給される。
リセットトランジスタRSTのソース電極は、リセット電源線L3に接続される。リセット電源線L3には、リセット電源電位Vrstが供給される。リセットトランジスタRSTのゲート電極は、リセット制御信号線L5に接続される。リセット制御信号線L5には、リセット制御信号RGが供給される。リセットトランジスタRSTのドレイン電極は、アノード電極23(発光素子3のアノード端子33)及び駆動トランジスタDRTのソース電極に接続される。リセットトランジスタRSTのリセット動作により、第1容量Cs1及び第2容量Cs2に保持された電圧がリセットされる。
リセットトランジスタRSTのドレイン電極と、駆動トランジスタDRTのゲート電極との間に、等価回路として、第1容量Cs1が設けられる。画素回路PICAは、第1容量Cs1及び第2容量Cs2により、駆動トランジスタDRTの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
なお、以下の説明において、アノード電源線L1及びカソード電源線L10を単に電源線と表す場合がある。映像信号線L2、リセット電源線L3及び初期化電源線L4を信号線と表す場合がある。リセット制御信号線L5、出力制御信号線L6、画素制御信号線L7及び初期化制御信号線L8をゲート線と表す場合がある。
駆動トランジスタDRTのゲート電極には、映像信号Vsig(または、階調信号)に応じた電位が供給される。つまり、駆動トランジスタDRTは、出力トランジスタBCTを介して供給されたアノード電源電位PVDDに基づいて、映像信号Vsigに応じた電流を発光素子3に供給する。このように、アノード電源線L1に供給されたアノード電源電位PVDDは、駆動トランジスタDRT及び出力トランジスタBCTによって降下するため、発光素子3のアノード端子33には、アノード電源電位PVDDよりも低い電位が供給される。
第2容量Cs2の一方の電極には、アノード電源線L1を介してアノード電源電位PVDDが供給され、第2容量Cs2の他方の電極には、アノード電源電位PVDDよりも低い電位が供給される。つまり、第2容量Cs2の一方の電極には、第2容量Cs2の他方の電極よりも高い電位が供給される。第2容量Cs2の一方の電極は、例えば、図4に示すアノード電源線L1に接続された対向電極26であり、第2容量Cs2の他方の電極は、図4に示す駆動トランジスタDRTのソースに接続されたアノード電極23である。
表示装置1において、駆動回路12(図1参照)は、複数の画素行を、先頭行(例えば、図1中の表示領域AAにおいて、最上部に位置する画素行)から順番に選択する。駆動IC210は、選択された画素行の画素49に映像信号Vsig(映像書き込み電位)を書き込み、発光素子3を発光させる。駆動IC210は、1水平走査期間ごとに、映像信号線L2に映像信号Vsigを供給し、リセット電源線L3にリセット電源電位Vrstを供給し、初期化電源線L4に初期化電位Viniを供給する。表示装置1は、これらの動作が1フレームの画像ごとに繰り返される。
次に、表示装置1の断面構成について説明する。図4は、図1のIV−IV’断面図である。図4に示すように、発光素子3は、アレイ基板2の上に設けられる。アレイ基板2は、基板21、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板21は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。
本明細書において、基板21の表面に垂直な方向において、基板21から発光素子3に向かう方向を「上側」又は単に「上」とする。また、発光素子3から基板21に向かう方向を「下側」又は単に「下」とする。
駆動トランジスタDRT、出力トランジスタBCTは、基板21の一方の面側に設けられる。半導体層61、65は、基板21の上に設けられる。なお、半導体層61、65と基板21との間にアンダーコート膜が設けられていてもよい。絶縁膜91は、半導体層61、65を覆って基板21の上に設けられる。絶縁膜91は、例えばシリコン酸化膜である。
ゲート電極64、66は、絶縁膜91の上に設けられる。図4に示す例では、各トランジスタは、いわゆるトップゲート構造である。ただし、各トランジスタは、半導体層の下側にゲート電極が設けられたボトムゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。
絶縁膜92は、ゲート電極64、66を覆って絶縁膜91の上に設けられる。絶縁膜92は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極62、ドレイン電極67及びアノード電源線L1は、絶縁膜92の上に設けられる。ソース電極62は絶縁膜91、92を貫通するコンタクトホールを介して半導体層61と電気的に接続される。また、ドレイン電極67は絶縁膜91、92に設けられたコンタクトホールを介して半導体層65と電気的に接続される。
複数の絶縁膜(第1有機絶縁膜93、絶縁膜94、絶縁膜95及び第2有機絶縁膜96)は、各トランジスタを覆って設けられる。第1有機絶縁膜93及び第2有機絶縁膜96としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、CVD等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。絶縁膜94、絶縁膜95は、無機絶縁膜であり、上述した絶縁膜91、92と同様の材料、例えば、シリコン窒化膜を用いることができる。
具体的には、第1有機絶縁膜93は、ソース電極62、ドレイン電極67及びアノード電源線L1を覆って、絶縁膜92の上に設けられる。第1有機絶縁膜93の上に、対向電極26、絶縁膜94、アノード電極23の順に積層される。対向電極26は、例えばITO(Indium Tin Oxide)等の透光性を有する導電性材料で構成される。対向電極26は、第1有機絶縁膜93に設けられたコンタクトホールCH1の底部でアノード電源線L1と接続される。
絶縁膜94は、対向電極26を覆って設けられる。アノード電極23は、絶縁膜94を介して対向電極26と対向する。第1有機絶縁膜93及び絶縁膜94には、ソース電極62を底面とするコンタクトホールCH2、CH3が設けられる。アノード電極23は、コンタクトホールCH2、CH3を介してソース電極62と電気的に接続される。これにより、アノード電極23は、駆動トランジスタDRTと電気的に接続される。
アノード電極23は、例えば、チタン(Ti)、アルミニウム(Al)の積層構造としている。ただし、これに限定されず、アノード電極23は、モリブデン、チタンの金属のいずれか1つ以上を含む材料であってもよい。又は、アノード電極23は、モリブデン、チタンのいずれか1つ以上を含む合金、又は透光性導電材料であってもよい。また、絶縁膜94を介して対向するアノード電極23と対向電極26との間に第2容量Cs2が形成される。
絶縁膜95は、アノード電極23を覆って絶縁膜94の上に設けられる。第2有機絶縁膜96は、絶縁膜95の上に設けられる。すなわち、第1有機絶縁膜93は、駆動トランジスタDRTの上に設けられ、第2有機絶縁膜96は、第1有機絶縁膜93の上側に積層される。絶縁膜95は、第1有機絶縁膜93と第2有機絶縁膜96との間に設けられる。第2有機絶縁膜96には、コンタクトホールCH4が設けられる。絶縁膜95には、コンタクトホールCH4と重なってコンタクトホールCH5が設けられる。コンタクトホールCH4、CH5の底部には、アノード電極23が設けられる。また、アノード電極23は、第1実装電極24の少なくとも一部と対向して設けられる。
第1実装電極24は、第2有機絶縁膜96の上に設けられ、コンタクトホールCH4、CH5を介してアノード電極23と電気的に接続される。第1実装電極24は、アノード電極23と同様にチタン、アルミニウムの積層構造としている。ただし、第1実装電極24は、アノード電極23と異なる導電材料が用いられてもよい。また、第2有機絶縁膜96は、第1有機絶縁膜93と異なる有機材料が用いられてもよい。
発光素子3R、3G、3Bは、それぞれに対応する第1実装電極24に実装される。各発光素子3は、アノード端子33が第1実装電極24に接するように実装される。各発光素子3のアノード端子33と第1実装電極24との間の接合部材25は、両者の間で良好な導通が確保でき、かつアレイ基板2上の形成物を破損しないものであれば特に限定しない。接合部材25は、例えば、はんだや導電ペーストである。アノード端子33と第1実装電極24との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子3をアレイ基板2上に載せた後に焼成結合する手法が挙げられる。
ここで、アレイ基板2に第2有機絶縁膜96及び第1実装電極24を設けずに、アノード電極23上に発光素子3を直接実装することも可能である。ただし、第2有機絶縁膜96及び第1実装電極24を設けることにより、発光素子3の実装時に加えられる力によって絶縁膜94が破損することを抑制できる。つまり、第2容量Cs2を形成するアノード電極23と対向電極26との間の絶縁破壊が生ずることを抑制できる。
発光素子3は、フェイスアップ型の発光素子であり、発光素子3の下部がアノード電極23に電気的に接続され、発光素子3の上部がカソード電極22に電気的に接続される。発光素子3は、半導体層31、カソード端子32及びアノード端子33を有する。半導体層31は、n型クラッド層37、活性層36及びp型クラッド層35(図5参照)が積層された構成を採用することができる。半導体層31は、例えば、窒化ガリウム(GaN)、アルミニウムインジウム燐(AlInP)、窒化インジウムガリウム(InGaN)等の化合物半導体が用いられる。半導体層31は、発光素子3R、3G、3Bごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造(MQW構造)が採用されてもよい。また、発光素子3として、半導体基板上に半導体層31が形成された構成でもよい。また、発光素子3の側壁は保護用絶縁膜(例えば窒化シリコン(SiN)や酸化アルミニウム(Al2O3)など)で覆われていてもよい。
複数の発光素子3の間に素子絶縁膜97が設けられる。素子絶縁膜97は樹脂材料で形成される。素子絶縁膜97は、発光素子3の側面を覆っており、発光素子3のカソード端子32は、素子絶縁膜97から露出する。素子絶縁膜97の上面と、カソード端子32の上面とが同一面を形成するように、素子絶縁膜97は平坦に形成される。ただし、素子絶縁膜97の上面の位置は、カソード端子32の上面の位置と異なっていてもよい。
カソード電極22は、複数の発光素子3及び素子絶縁膜97を覆って、複数の発光素子3に電気的に接続される。カソード電極22は、例えばITO等の透光性を有する導電性材料が用いられる。これにより、発光素子3からの出射光を効率よく外部に取り出すことができる。カソード電極22は、表示領域AAに実装された複数の発光素子3のカソード端子32と電気的に接続される。カソード電極22は、表示領域AAの外側に設けられたコンタクト部で、アレイ基板2側に設けられたカソード配線60と接続される。
以上のように、表示素子として発光素子3を用いた表示装置1が構成される。なお、表示装置1は、必要に応じてカソード電極22の上に、オーバーコート層やカバー基板が積層されてもよい。さらに、表示装置1は、カソード電極22の上側に、円偏光板やタッチパネル等を設けてもよい。
次に、発光素子3の詳細な構成について説明する。図5は、発光素子を模式的に示す断面図である。図6は、発光素子を模式的に示す平面図である。図5は、図6のV−V’断面図である。また、図6では、高抵抗層38が設けられた領域に斜線を付して示している。
図5に示すように、発光素子3は、第1実装電極24及び接合部材25の上に、p型電極34、p型クラッド層35、活性層36、n型クラッド層37の順に積層される。さらに、発光素子3は、n型クラッド層37の上に積層された高抵抗層38を有する。高抵抗層38は、例えば、不純物がドープされていない窒化ガリウム(GaN)で形成される。高抵抗層38のシート抵抗値は、n型クラッド層37のシート抵抗値よりも大きい。
図6に示すように、n型クラッド層37及び高抵抗層38の外形形状は、平面視で四角形状である。ただし、これに限定されず、n型クラッド層37及び高抵抗層38は、長方形状、多角形状、円形状など、他の形状であってもよい。
図5及び図6に示すように、高抵抗層38の外形形状は、n型クラッド層37の外形形状よりも小さい。すなわち、n型クラッド層37の周縁部37pには、高抵抗層38は積層されていない。また、高抵抗層38には開口OPが設けられており、平面視で枠状に形成される。カソード電極22は、高抵抗層38及びn型クラッド層37を覆って設けられる。カソード電極22は、n型クラッド層37上面の周縁部37pで、n型クラッド層37と直接接続される。かつ、カソード電極22は、高抵抗層38の開口OPを介してn型クラッド層37の中央部37cに直接接続される。また、発光素子3の側壁は保護用絶縁膜(例えば窒化シリコン(SiN)や酸化アルミニウム(Al2O3)など)で覆われていてもよい。
言い換えると、n型クラッド層37上面の中央部37c及び周縁部37pが、カソード端子32(図4参照)として機能する。また、p型クラッド層35、活性層36、n型クラッド層37は、半導体層31(図4参照)に対応し、p型電極34は、アノード端子33(図4参照)に対応する。
このように、カソード電極22は、高抵抗層38を覆うとともに、n型クラッド層37の中央部37c及び周縁部37pで、高抵抗層38を介さずに、n型クラッド層37と直接接続される。これにより、n型クラッド層37の周縁部37pでカソード電源電位PVSSが供給され、かつ、n型クラッド層37の中央部37cでもカソード電源電位PVSSが供給される。したがって、高抵抗層38に開口OPを設けずに中央部37cも覆って形成される構成に比べて、1つの発光素子3で、周縁部37pに加えて中央部37cでも電流経路が形成される。この結果、周縁部37p近傍での発光に加え中央部37cでも良好に発光し、周縁部37pと中央部37cとの相対輝度の差を抑制して、発光分布特性を改善できる。なお、本実施形態では、発光分布特性とは、相対輝度の視野角依存性を示す(図8参照)。
また、カソード電極22は、n型クラッド層37の中央部37c及び周縁部37pに接続される。これにより、高抵抗層38に開口OPが設けられない構成に比べ、カソード電極22とn型クラッド層37との、接続箇所及び接続面積を大きくすることができる。したがって、本実施形態では、発光素子3のカソードの接続を確保することができる。
さらに、絶縁膜28は、カソード電極22を覆って設けられる。絶縁膜28は、カソード電極22の保護膜として設けられる。絶縁膜28は、無機絶縁膜であり、例えば、窒化シリコン(SiN)や酸化アルミニウム(Al2O3)等で形成される。
また、絶縁膜28の屈折率及びカソード電極22の屈折率は、n型クラッド層37の屈折率よりも小さい。例えば、n型クラッド層37の屈折率が2.4程度である。カソード電極22の屈折率は、例えば、1.5以上1.9以下程度である。絶縁膜28の屈折率は、例えば、1.55以上1.75以下程度である。
これにより、各層間の屈折率の差が、n型クラッド層37(GaN)と空気(屈折率は1)との屈折率との差よりも小さくなる。仮にGaNと空気とが接して設けられた場合に比べて、各層間の界面における、全反射が発生する臨界角を大きくすることができる。したがって、表示装置1は、発光素子3から出射された光が、各層間の界面で全反射されることを抑制することができる。この結果、表示装置1は、発光素子3の光の取り出し効率を向上させることができる。
図5及び図6に示すように、n型クラッド層37の上面には、複数の凹部37aが形成されている。凹部37aは、n型クラッド層37の中央部37cに形成され、周縁部37pには形成されない。また、高抵抗層38の上面には、複数の凹部38aが形成されている。凹部37a、38aは、PSS(Patterned Sapphire Substrate)構造のサファイア基板(支持基板200、図9参照)の表面形状が転写されたものである。凹部37a、38aは、六角錐形状に形成される。すなわち、凹部37a、38aは、平面視で、それぞれの開口形状が六角形であり、側壁が傾斜するテーパー形状である。凹部37a、38aを設けることにより、発光素子3は、外光の反射を抑制することができ、表示品位の低下を抑制することができる。
なお、凹部37a、38aは、六角錐に限定されず、円錐や三角錐など、他の形状であってもよい。また、凹部37a、38aは、平面視でマトリクス状に配置されている。これに限定されず、凹部37a、38aは、三角格子状など他のパターンで配置されてもよい。
図7は、n型クラッド層及び高抵抗層を拡大して示す断面図である。図7に示すように、n型クラッド層37の中央部37cでの、凹部37aの側壁の傾斜角度(角度θ1)は、高抵抗層38の上面での、凹部38aの側壁の傾斜角度(角度θ2)以下である。言い換えると、n型クラッド層37の中央部37cでの、凹部37aの側壁と、基板21に平行な方向とのなす角度θ1は、高抵抗層38の上面での、凹部38aの側壁と、基板21に平行な方向とのなす角度θ2以下である。n型クラッド層37の中央部37cでの、凹部37aの高さh1は、高抵抗層38の上面での、凹部38aの高さh2以下である。このような構成により、発光素子3は、n型クラッド層37の中央部37cでの光の取り出し効率を向上させることができる。
また、高抵抗層38の側壁であって、開口OPの周囲を囲む側壁と基板21に平行な方向とのなす角度θ3は、角度θ1及び角度θ2よりも小さい。高抵抗層38の側壁であって、n型クラッド層37の周縁部37pと隣接する側壁の角度も、角度θ1及び角度θ2よりも小さい。これにより、高抵抗層38を覆うカソード電極22及び絶縁膜28の段切れを抑制することができる。
なお、上述した発光素子3の構成は適宜変更することができる。例えば、高抵抗層38の形状や配置は、図5、6に示すような枠状に限定されず、複数の高抵抗層38が分離して配置された構成であってもよい。高抵抗層38の面積に対する開口OPの面積の比率もあくまで一例であり、発光素子3に要求される発光分布特性に応じて適宜変更することができる。
図8は、実施例に係る発光素子及び比較例に係る発光素子の発光分布特性を示すグラフである。図8に示すグラフは、縦軸が相対輝度を示し、横軸が視野角を示す。視野角は、第3方向Dzとなす角度(極角)を示す。図8に示す比較例の発光素子100は、高抵抗層38に開口OPが設けられず、カソード電極22がn型クラッド層37の周縁部37pで接続され、中央部37cで非接続とされた構成である。なお、比較例の発光素子100は、異なる方位角ごとの発光分布特性を例示している。
図8に示すように、比較例の発光素子100は、高視野角側で相対輝度のピークを有し、視野角0°(第3方向Dz)での相対輝度が小さい。これに対し、実施例に係る発光素子3は、視野角0°(第3方向Dz)で相対輝度のピークを有し、第3方向Dzでの光の取り出し効率が向上していることが示された。
次に、表示装置1の製造方法について説明する。図9は、第1実施形態に係る表示装置の製造方法を説明するための説明図である。なお、図9では理解を容易にするために、1つの発光素子3を示しているが、実際には、多数の発光素子3が同時にアレイ基板2に実装される。
図9に示すように、支持基板200の第1面200aに半導体層31を形成する(ステップST1)。具体的には、製造装置は、支持基板200の第1面200aに高抵抗層38、n型クラッド層37、活性層36、p型クラッド層35の順に成膜する。支持基板200は、例えば、サファイア基板であり、第1面200aにPSS構造が形成されている。高抵抗層38は、例えば、アモルファスGaNで形成されており、支持基板200上に直接半導体層31を設けた場合に比べて、支持基板200と半導体層31との間に生じる応力を緩和することができる。
次に、製造装置は、支持基板200の第1面200aをアレイ基板2と対向させて配置する。アレイ基板2の表面には、第1実装電極24、接合部材25、p型電極34の順に積層されている。なお、図9では、接合部材25及びp型電極34の図示を省略している。製造装置は、半導体層31のp型クラッド層35を第1実装電極24に接触させる。そして、レーザ装置は、半導体層31にレーザ光LIを照射する(ステップST2)。
レーザ光LIは、支持基板200の第2面200b側から照射され、半導体層31に到達する。半導体層31は、レーザ光LIが照射されることで、光を吸収し、支持基板200から分離(剥離)され、アレイ基板2の表面上に積層される(ステップST3)。すなわち、製造装置は、レーザリフトオフにより、半導体層31を支持基板200から剥離させる。なお、図9では図示を省略しているが、高抵抗層38及びn型クラッド層37には、支持基板200のPSS構造が転写されて複数の凹部38a、37a(図5参照)が形成される。
なお、レーザ光LIは、支持基板200を透過しつつ半導体層31のn型クラッド層37で光を吸収する波長帯に設定されることが好ましい。例えば、レーザ光LIは、サファイアを透過するが窒化ガリウムを透過しない波長帯に対応する、3.5eV(electron Volt)以上9.9eV以下のエネルギーを有することが好ましい。また、レーザ光LIは、波長が310nm以下に設定されていることが好ましい。
次に、高抵抗層38のパターニングを行う(ステップST4)。高抵抗層38のパターニングは、一例として、フォトリソグラフィ法によりレジストを形成し、ドライエッチングにより高抵抗層38の中央部及び周縁部を除去する。これにより、高抵抗層38の開口OPが形成され、n型クラッド層37の中央部37c及び周縁部37pが露出する。ドライエッチングとして、反応性イオンエッチング(以下、RIE(Reactive Ion Etching)と表す)を採用することができる。
次に、製造装置は、発光素子3の間に素子絶縁膜97を形成する(ステップST5)。素子絶縁膜97は、p型クラッド層35、活性層36及びn型クラッド層37の側面を覆い、n型クラッド層37の上面(中央部37c及び周縁部37p)及び高抵抗層38の上には非重畳となる。
製造装置は、発光素子3及び素子絶縁膜97を覆ってカソード電極22及び絶縁膜28を成膜する(ステップST6)。これにより、カソード電極22は、高抵抗層38を覆うとともに、n型クラッド層37の中央部37c及び周縁部37pと直接、接して形成される。
以上のような工程で、発光素子3がアレイ基板2上に転写、実装されて表示装置1が製造できる。なお、図9に示す製造方法は、あくまで一例であり、適宜変更することができる。
以上のように、本実施形態の表示装置1は、基板21と、基板21に設けられた複数の画素Pixと、複数の画素Pixの各々に設けられる複数の発光素子3と、複数の発光素子3を覆うカソード電極22と、を有する。発光素子3は、基板21の上に、p型クラッド層35、活性層36、n型クラッド層37、高抵抗層38の順に積層される。高抵抗層38のシート抵抗値は、n型クラッド層37のシート抵抗値よりも大きく、カソード電極22は、高抵抗層38を覆うとともに、n型クラッド層37の中央部37c及び周縁部37pと直接接続される。
また、本実施形態の表示装置1において、高抵抗層38の外形形状は、n型クラッド層37の外形形状よりも小さく、高抵抗層38には開口OPが設けられている。カソード電極22は、高抵抗層38よりも外側のn型クラッド層37の周縁部37pに接続され、かつ、高抵抗層38の開口OPを介してn型クラッド層37の中央部37cに接続される。
これにより、1つの発光素子3で、周縁部37p及びp型クラッド層を通過する電流経路に加えて、中央部37c及びp型クラッド層を通過する電流経路が形成される。この結果、発光素子3は、周縁部37p近傍での発光に加え中央部37cでも良好に発光し、周縁部37pと中央部37cとの相対輝度の差が抑制される。したがって、発光素子3の周縁部37pがより明るく光る、あるいは、発光素子3の中央部37cがより明るく光ることを抑制して、発光分布特性を改善できる。
(第2実施形態)
図10は、第2実施形態に係る表示装置が有する発光素子を模式的に示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
図10は、第2実施形態に係る表示装置が有する発光素子を模式的に示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
図10に示すように、第2実施形態の発光素子3Aは、p型電極34及びn型電極51が、アレイ基板2と対向して設けられたフリップチップ型の発光素子である。アレイ基板2には、第1実装電極24及び第2実装電極54が隣り合って配置される。発光素子3Aは、第1実装電極24及び第2実装電極54に跨がって配置される。発光素子3Aのp型電極34及びn型電極51は、基板21に垂直な方向からの平面視で隣り合って設けられる。p型電極34は、p型クラッド層35の下面に接続される。また、p型電極34は、接合部材25を介して第1実装電極24と電気的に接続される。n型電極51は、n型クラッド層37の下面に接続される。n型電極51は、接続部52及び接合部材55を介して第2実装電極54と電気的に接続される。
より具体的には、発光素子3Aは、第1実装電極24及び接合部材25の上に、p型電極34、p型クラッド層35、活性層36、n型クラッド層37の順に積層される。n型クラッド層37は、第2実装電極54と重畳する位置まで延在し、n型クラッド層37のアレイ基板2と対向する面にn型電極51が設けられる。n型電極51は、接続部52を介して、第2実装電極54上に設けられた接合部材55に接続される。
高抵抗層38は、n型クラッド層37の上面の、n型電極51と重畳する領域に設けられ、n型クラッド層37の上面の中央部37c及び周縁部37pには非重畳となっている。n型クラッド層37の上面の中央部37cには、複数の凹部37aが形成されている。また、高抵抗層38の上面には、複数の凹部38aが形成される。
カソード電極22は、n型クラッド層37の上面、高抵抗層38及びn型クラッド層の側面37sを覆い、n型クラッド層37の下面でn型電極51と接続される。具体的には、カソード電極22は、高抵抗層38を覆うとともに、n型クラッド層37の中央部37c及び周縁部37pと接続される。さらに、カソード電極22の重畳部22tは、n型クラッド層37の下面でn型電極51と接続される。すなわち、カソード電極22の重畳部22tは、n型クラッド層37の延在部37tで、n型電極51と重畳して設けられる。カソード電極22の側部22sは、n型クラッド層37の側面37sを覆って設けられ、n型クラッド層37の上面側のカソード電極22と重畳部22tとを接続する。
さらに、p型電極34側の、n型電極51から離れた位置のn型クラッド層37の側面37sを覆って、カソード電極22の側部22sが設けられる。側部22sは、n型クラッド層37の側面37sの周囲を囲んで設けられる。ただし、これに限定されず、側部22sは、少なくとも上面側のカソード電極22と重畳部22tとを接続して設けられていればよく、n型クラッド層37の側面37sの一部に設けられていてもよい。
素子絶縁膜97は、カソード電極22の側部22sよりも下側の部分を覆って設けられ、n型電極51とp型電極34との間、及び、第1実装電極24と第2実装電極54との間に設けられる。これにより、発光素子3Aのアノード−カソード間の絶縁が確保される。
また、絶縁膜28は、高抵抗層38、n型クラッド層37の中央部37c及び周縁部37pと重畳する領域で、カソード電極22の上に積層される。さらに、図示するように絶縁膜28はカソード電極22の素子絶縁膜97から露出した側面を覆っている。
以上のように、第2実施形態では、発光素子3Aは、p型クラッド層35に接続されたp型電極34と、n型クラッド層37に接続されたn型電極51と、を有し、p型電極34及びn型電極51は、それぞれ、基板21と対向して設けられる。カソード電極22は、n型クラッド層37の上面、高抵抗層38及びn型クラッド層の側面37sを覆い、n型クラッド層37の下面でn型電極51と接続される。
これにより、第2実施形態では、n型クラッド層37の延在部37tで、n型電極51からカソード電源電位PVSSが供給され、かつ、n型クラッド層37の中央部37c、周縁部37p及びp型電極34型の側面37sでも、カソード電極22を介してカソード電源電位PVSSが供給される。これにより、n型クラッド層37の延在部37t及びp型クラッド層を通過する電流経路に加えて、n型クラッド層37の中央部37c及びp型電極34側の周縁部37pにも電流経路が形成される。この結果、カソード電極22を設けずに延在部37tにn型電極51を設けた構成に比べて、延在部37t近傍での発光に加え、n型電極51から離れた位置のp型電極34側の周縁部37pでも良好に発光し、相対輝度の差が抑制される。したがって、第2実施形態では、フリップチップ型の発光素子3Aであっても、発光分布特性を改善できる。
なお、発光素子3Aの構成は適宜変更することができる。例えば、高抵抗層38の形状や配置は、図10に示す構成に限定されず、第1実施形態と同様に開口OPを有する枠状であってもよい。
次に、発光素子3Aの製造方法について説明する。図11は、第2実施形態に係る表示装置の製造方法を説明するための説明図である。
図11に示すように、製造装置は、支持基板200の第1面200aに半導体層31を形成する(ステップST11)。具体的には、製造装置は、支持基板200の第1面200aに高抵抗層38、n型クラッド層37、活性層36、p型クラッド層35の順に成膜する。
次に、フォトリソグラフィ法及びエッチングにより半導体層31のパターニングを行う(ステップST12)。これにより、n型クラッド層37の延在部37tが形成される。
次に、カソード電極22を成膜し、重畳部22t及び側部22sをパターニングする。その後、p型クラッド層35の上にp型電極34を形成し、カソード電極22の重畳部22tの上にn型電極51を形成する(ステップST13)。
次に、製造装置は、支持基板200の第1面200aをアレイ基板2と対向させて配置する。製造装置は、p型電極34を第1実装電極24に接触させ、n型電極51を、接続部52を介して第2実装電極54と接続させる。そして、レーザ装置は、半導体層31にレーザ光LIを照射する(ステップST14)。第1実施形態と同様に、レーザリフトオフにより、半導体層31を支持基板200から剥離させる。
次に、フォトリソグラフィ法及びエッチングにより高抵抗層38のパターニングを行う(ステップST15)。これにより、高抵抗層38は、n型クラッド層37の上面の、n型電極51と重畳する領域に設けられ、中央部37c及び周縁部37pでは除去される。
次に、製造装置は、発光素子3Aの間に素子絶縁膜97を形成し、発光素子3A及び素子絶縁膜97を覆ってカソード電極22及び絶縁膜28を成膜する(ステップST16)。これにより、n型クラッド層37の上面側に設けられたカソード電極22は、ステップST13で成膜された側部22s及び重畳部22tと電気的に接続される。さらに、図示するように絶縁膜28はカソード電極22の素子絶縁膜97から露出した側面を覆って形成される。
以上のような製造方法で、カソード電極22は、n型クラッド層37の下面の延在部37t、側面37s、周縁部37p、高抵抗層38及び中央部37cを覆って形成することができる。
以上のような工程で、フリップチップ型の発光素子3Aがアレイ基板2上に転写、実装することができる。なお、図11に示す製造方法は、あくまで一例であり、適宜変更することができる。
(第1変形例)
図12は、第2実施形態の第1変形例に係る発光素子を模式的に示す断面図である。図12に示すように、第1変形例に係る発光素子3Aaでは、高抵抗層38はn型クラッド層37の上面の全領域を覆って設けられる。つまり、高抵抗層38はn型クラッド層37の中央部37c及び周縁部37pを覆って設けられる。第1変形例に係る発光素子3Aaは、図11のステップST15に示す、高抵抗層38をパターニングする工程を省略することができる。
図12は、第2実施形態の第1変形例に係る発光素子を模式的に示す断面図である。図12に示すように、第1変形例に係る発光素子3Aaでは、高抵抗層38はn型クラッド層37の上面の全領域を覆って設けられる。つまり、高抵抗層38はn型クラッド層37の中央部37c及び周縁部37pを覆って設けられる。第1変形例に係る発光素子3Aaは、図11のステップST15に示す、高抵抗層38をパターニングする工程を省略することができる。
カソード電極22は、高抵抗層38の上に積層され、n型クラッド層37の中央部37c及び周縁部37pとは、非接続となる。ただし、カソード電極22の側部22sは、n型クラッド層37の側面37sと接続される。これにより、第1変形例の発光素子3Aaにおいても、n型クラッド層37の延在部37t側の電流経路に加えて、n型クラッド層37のp型電極34側の側面37sでの電流経路が形成される。これにより、第1変形例の発光素子3Aaは、カソード電極22を設けずに延在部37tにn型電極51を設けた構成に比べて、発光分布特性を改善することができる。
(第2変形例)
図13は、図6における第2変形例に係る発光素子を模式的に示す平面図である。図13に示すように、第2変形例に係る発光素子3aは、図6に示す発光素子3とは、高抵抗層38の開口OPが中央近傍に複数形成されている点で相違する。図13においては、1つの開口OP(OPa)は中央に位置し、さらに中央の開口OP(OPa)の周囲に複数の開口OP(OPb)が高抵抗層38に形成されている。
図13は、図6における第2変形例に係る発光素子を模式的に示す平面図である。図13に示すように、第2変形例に係る発光素子3aは、図6に示す発光素子3とは、高抵抗層38の開口OPが中央近傍に複数形成されている点で相違する。図13においては、1つの開口OP(OPa)は中央に位置し、さらに中央の開口OP(OPa)の周囲に複数の開口OP(OPb)が高抵抗層38に形成されている。
(第3変形例)
図14は、図6における第3変形例に係る発光素子を模式的に示す平面図である。図14に示すように、第3変形例に係る発光素子3bにおいては、1つの開口OP(OPa)は中央に位置し、更にその中央の開口OP(OPa)の周囲を囲うように2つ目の開口OP(OPc)が形成されている。すなわち、開口OPは図6に示すような中央に一つ形成された例に限らず、所望の光学特性を得るため、開口OPの形成位置、形状は変更可能である。
図14は、図6における第3変形例に係る発光素子を模式的に示す平面図である。図14に示すように、第3変形例に係る発光素子3bにおいては、1つの開口OP(OPa)は中央に位置し、更にその中央の開口OP(OPa)の周囲を囲うように2つ目の開口OP(OPc)が形成されている。すなわち、開口OPは図6に示すような中央に一つ形成された例に限らず、所望の光学特性を得るため、開口OPの形成位置、形状は変更可能である。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも1つを行うことができる。
1 表示装置
2 アレイ基板
3、3A、3Aa、3R、3G、3B 発光素子
12 駆動回路
21 基板
22 カソード電極
22s 側部
22t 重畳部
23 アノード電極
24 第1実装電極
25 接合部材
26 対向電極
28 絶縁膜
34 p型電極
35 p型クラッド層
36 活性層
37 n型クラッド層
37a、38a 凹部
37c 中央部
37p 周縁部
37s 側面
37t 延在部
38 高抵抗層
51 n型電極
54 第2実装電極
60 カソード配線
97 素子絶縁膜
200 支持基板
210 駆動IC
Pix、49 画素
2 アレイ基板
3、3A、3Aa、3R、3G、3B 発光素子
12 駆動回路
21 基板
22 カソード電極
22s 側部
22t 重畳部
23 アノード電極
24 第1実装電極
25 接合部材
26 対向電極
28 絶縁膜
34 p型電極
35 p型クラッド層
36 活性層
37 n型クラッド層
37a、38a 凹部
37c 中央部
37p 周縁部
37s 側面
37t 延在部
38 高抵抗層
51 n型電極
54 第2実装電極
60 カソード配線
97 素子絶縁膜
200 支持基板
210 駆動IC
Pix、49 画素
Claims (8)
- 基板と、
前記基板に設けられた複数の画素と、
複数の前記画素の各々に設けられる複数の発光素子と、
複数の前記発光素子を覆うカソード電極と、を有し、
前記発光素子は、前記基板の上に、p型クラッド層、活性層、n型クラッド層、高抵抗層の順に積層され、
前記高抵抗層のシート抵抗値は、前記n型クラッド層のシート抵抗値よりも大きく、
前記n型クラッド層の上面には、複数の凹部が設けられ、
前記カソード電極は、前記高抵抗層を覆うとともに、前記n型クラッド層の複数の前記凹部及び周縁部と直接接続される
表示装置。 - 前記高抵抗層の外形形状は、前記n型クラッド層の外形形状よりも小さく、
前記高抵抗層には開口が設けられており、
前記カソード電極は、前記高抵抗層よりも外側の前記n型クラッド層の周縁部に接続され、かつ、前記高抵抗層の前記開口を介して前記n型クラッド層の中央部における複数の前記凹部に接続される
請求項1に記載の表示装置。 - 前記発光素子は、
前記p型クラッド層に接続されたp型電極と、
前記n型クラッド層に接続されたn型電極と、を有し、
前記p型電極及び前記n型電極は、それぞれ前記基板と対向して設けられ、
前記カソード電極は、前記n型クラッド層の前記上面に形成された複数の前記凹部、前記高抵抗層及び前記n型クラッド層の側面を覆い、前記n型クラッド層の下面で前記n型電極と接続される
請求項1に記載の表示装置。 - 前記高抵抗層は、前記n型クラッド層の上面の、前記n型電極と重畳する領域に設けられ、
前記カソード電極は、前記n型クラッド層の上面及び前記n型クラッド層の前記p型電極側の側面の一部を覆う
請求項3に記載の表示装置。 - 前記高抵抗層の上面には、複数の凹部が設けられている
請求項1から請求項4のいずれか1項に記載の表示装置。 - 前記n型クラッド層の複数の前記凹部及び前記高抵抗層の複数の前記凹部は、それぞれ傾斜した側壁を有し、
前記n型クラッド層の中央部での、前記凹部の前記側壁と、前記基板に平行な方向とのなす角度は、前記高抵抗層の上面での、前記凹部の前記側壁と、前記基板に平行な方向とのなす角度よりも小さい
請求項5に記載の表示装置。 - 前記カソード電極の屈折率は、1.5以上1.9以下である
請求項1から請求項6のいずれか1項に記載の表示装置。 - 前記カソード電極を覆う絶縁膜を有し、
前記絶縁膜の屈折率及び前記カソード電極の屈折率は、前記n型クラッド層の屈折率よりも小さい
請求項1から請求項7のいずれか1項に記載の表示装置。
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