KR102414341B1 - 고속 회로를 위한 이중 기판 측 esd 다이오드 - Google Patents

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Abstract

ESD 보호 디바이스는 반도체 본체에 형성된 PN 다이오드를 포함한다. PN 다이오드는 반도체 본체의 전면 상의 금속 구조물에 커플링된 제1 콘택 및 반도체 본체의 후면 상의 금속 구조물에 커플링된 제2 콘택을 갖는다. 제1 콘택에 커플링된 금속은 반도체 본체의 두께만큼 제2 콘택에 커플링된 금속으로부터 이격된다. 이 간격은 금속 구조물과 연관된 커패시턴스를 크게 감소시켜, 이는 ESD 보호 디바이스에 의해 I/O 채널에 추가되는 전체 커패시턴스를 실질적으로 줄여, I/O 채널을 사용하는 고속 회로의 성능을 향상시킬 수 있다.

Description

고속 회로를 위한 이중 기판 측 ESD 다이오드{DUAL SUBSTRATE SIDE ESD DIODE FOR HIGH SPEED CIRCUIT}
집적 회로 밀도가 증가함에 따라, 구조물들 사이의 간격이 작아진다. 간격이 작을수록 커패시턴스가 높아진다. 원하는 동작 속도에 비해 커패시턴스가 너무 높으면, 성능이 저하될 수 있다. 따라서, 고속 회로에서 사용될 수 있는 낮은 커패시턴스 디바이스 구조물을 위한 긴 펠트가 필요하였다.
본 개시 내용의 양태는 첨부 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처가 동일한 축척으로 그려지지 않는다는 점에 주목해야 한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수를 임의로 증가시키거나 감소시킬 수 있다.
도 1은 본 발명의 교시의 일부 양태에 따른 집적 회로 디바이스에서의 ESD 보호 디바이스를 예시하는 횡단면도를 제공한다.
도 2의 2A는 본 발명의 교시의 일부 양태에 따른 ESD 보호 디바이스를 포함하는 집적 회로 장치의 전면의 에지 부분을 도시한다.
도 2의 2B는 도 2A의 집적 회로 디바이스의 후면을 도시한다.
도 3의 3A는 본 발명의 교시의 일부 양태에 따른 ESD 보호 디바이스를 포함하는 다른 집적 회로 디바이스의 전면의 에지 부분을 도시한다.
도 3의 3B는 도 3A의 집적 회로 디바이스의 후면을 도시한다.
도 4a는 본 발명의 교시에 따른 다이오드를 포함할 수 있는 회로에 대한 다이어그램을 제공한다.
도 4b는 본 발명의 교시에 따른 다이오드를 포함할 수 있는 다른 회로에 대한 다이어그램을 제공한다.
도 5는 본 발명의 교시의 일부 다른 양태에 따른 집적 회로 디바이스에서의 ESD 보호 디바이스의 횡단면도를 도시한다.
도 6은 본 발명의 교시의 일부 다른 양태에 따른 집적 회로 디바이스에서의 ESD 보호 디바이스의 횡단면도를 도시한다.
도 6a는 도 6의 게이트 구조물의 평면도를 도시한다.
도 7은 본 발명의 교시의 일부 다른 양태에 따른 집적 회로 디바이스에서의 ESD 보호 디바이스의 횡단면도를 도시한다.
도 8은 본 발명의 교시의 일부 다른 양태에 따른 집적 회로 디바이스에서의 ESD 보호 디바이스의 횡단면도를 도시한다.
도 9는 본 발명의 교시의 일부 다른 양태에 따른 집적 회로 디바이스에서의 ESD 보호 디바이스의 횡단면도를 도시한다.
도 10 - 도 19는 본 발명의 교시의 일부 양태에 따른 ESD 보호 디바이스를 갖는 집적 회로 디바이스를 형성하는 방법을 예시하는 일련의 횡단면도이다.
도 20은 본 발명의 교시의 일부 양태에 따른 집적 회로 디바이스를 형성하는 예시적인 방법에 대한 흐름도를 제공한다.
본 개시 내용은, 이러한 개시 내용의 상이한 피처를 구현하기 위한 많은 상이한 실시예, 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수도 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수도 있는 실시예를 포함할 수도 있다.
본 개시 내용은 ESD 보호 기능을 갖는 I/O 채널을 갖는 고속 회로의 성능을 개선하기 위한 방법 및 디바이스 구조물을 교시한다. 본 교시의 일부 양태에 따르면, ESD 보호 디바이스는 반도체 본체에 형성된 PN 다이오드를 포함한다. PN 다이오드는 반도체 본체의 전면의 금속 구조물에 커플링된(coupled) 제1 콘택 및 반도체 본체의 후면의 금속 구조물에 커플링된 제2 콘택을 갖는다. 제1 콘택에 커플링된 금속은 반도체 본체의 두께만큼 제2 콘택에 커플링된 금속으로부터 이격된다. 이 간격은 금속 구조물과 연관된 커패시턴스를 크게 감소시키며, 이는 차례로 I/O 채널과 연관된 전체 커패시턴스를 실질적으로 감소시켜, 고속 회로의 성능을 향상시키는 것으로 밝혀졌다.
다이오드는 P+/N-웰 다이오드, N+/P-웰 다이오드, N-웰/P-웰 다이오드, 또는 임의의 다른 유형의 접합을 갖는 다이오드일 수 있다. 일부 실시예에서, 다이오드는, 반도체 본체의 전면에서 STI(shallow trench isolation) 구조물에 의해 분리된 2개의 고농도로 도핑된 영역을 포함한다는 점에서 STI 다이오드 구조물을 갖는다. 종래의 STI 다이오드와 달리, 2개의 고농도로 도핑된 영역은 동일한 도핑 유형을 가질 수 있다. 일부 실시예에서, 다이오드는 전면에 인접하고 전면에 배치된 게이트 구조물의 양측에 정렬된 에지를 갖는 2개의 고농도로 도핑된 영역을 포함하는 게이트 정렬 다이오드 구조물을 갖는다. 다양한 실시예에서, 전면에 인접한 2개의 고농도로 도핑된 영역은 동일한 도핑 유형 또는 반대 도핑 유형을 갖는다. 일부 실시예에서, 게이트 정렬 다이오드는 전면에 배치된 게이트 구조물의 양측에 정렬된 에지를 갖는 반도체 본체의 후면에 인접한 2개의 고농도로 도핑된 영역을 더 포함한다. 일부 실시예에서, 게이트 구조물은 폴리 실리콘 또는 금속 트랜지스터 게이트 구조물이다. 일부 실시예에서, 게이트 구조물은 finFET(핀 전계 효과 트랜지스터) 게이트이다. 일부 실시예에서, 게이트 구조물은 나노시트 또는 나노와이어를 포함한다. 따라서, 본 교시에 따른 다이오드는, 집적 회로 디바이스의 형성에 달리 사용되는 동일한 프로세스 단계 중 다수를 사용하여 형성될 수 있다.
본 교시의 일부 양태는 I/O 채널과 VDD 레일(풀업 다이오드) 사이에 커플링된 제1 PN 다이오드 및 I/O 채널과 VSS 레일(풀다운 다이오드) 사이에 커플링된 제2 PN 다이오드를 갖는 ESD 보호 디바이스에 관한 것이다. VDD 레일과 VSS 레일은 회로의 전력 레일이며, 이는 고속 회로일 수 있다. 풀업 다이오드의 N 단자는 VDD 레일에 커플링된다. 풀다운 다이오드의 P 단자는 VSS 레일에 커플링된다. 풀업 다이오드의 P 단자와 풀다운 다이오드의 N 단자는 각각 I/O 채널에 커플링된다. 이 구조물은 VDD 레일 전압 바로 위와 VSS 레일 전압 바로 아래에서 I/O 채널을 클램핑한다. 본 교시에 따르면, 각각의 제1 풀다운 다이오드 및 풀업 다이오드는 반도체 본체의 양측에 있는 금속 구조물에 커플링된 반도체 본체의 양측에 콘택을 갖는다.
일부 실시예에서, 풀업 다이오드는 P+/N-웰 다이오드이다. 이 구조물은 VDD에 커플링된 N- 웰을 갖는 디바이스에서 격리를 용이하게 할 수 있다. 일부 실시예에서, 풀다운 다이오드는 N+/P-웰 다이오드이다. 이 구조물은 VSS에 커플링된 P-기판을 갖는 디바이스에서 격리를 용이하게 할 수 있다.
본 교시의 일부 양태는 본 개시 내용에 따른 다이오드를 갖는 집적 회로 디바이스를 제조하는 방법에 관한 것이다. 이 방법은 반도체 기판에 PN 접합 다이오드를 형성하는 단계, PN 접합 다이오드의 제1 측에 커플링하여 반도체 기판의 전면에 제1 금속 상호연결부를 형성하는 단계, PN 접합 다이오드의 제2 측에 커플링하여 반도체 기판의 측에 제2 금속 상호연결부를 형성하는 단계를 포함한다. 일부 실시예에서, 반도체 기판은 제2 금속 상호연결부를 형성하기 전에 박화된다. 일부 실시예에서, 반도체 기판의 모든 도핑은 제1 또는 제2 금속 상호연결부를 형성하기 전에 완료된다.
도 1은 본 교시의 일부 양태에 따른 집적 회로 디바이스에서의 ESD 보호 디바이스(105A)의 단면도(100)를 도시한다. ESD 보호 디바이스(105A)는, 반도체 기판(159)의, 제1 영역(153)에 형성된 풀다운 다이오드(167A)와 제2 영역(149)에 형성된 풀업 다이오드(133A)를 포함한다. 제1 상부 금속 구조물(171)은 풀다운 다이오드(167A)를 I/O 단자에 커플링할 수 있다. I/O 단자는 솔더 범프(101) 또는 외부 디바이스에 대한 전기적 연결이 이루어질 수 있는 일부 다른 구조물일 수 있다. 제1 하부 금속 구조물(155)은 풀다운 다이오드(167A)를 VSS 레일에 커플링할 수 있다. VSS 레일은 제1 하부 금속 구조물(155)로부터 연장될 수 있으며, 솔더 범프(151) 또는 유사한 구조물을 통해 전원의 애노드에 연결될 수 있다.
제2 상부 금속 구조물(107)은 풀업 다이오드(133A)를 I/O 단자에 커플링할 수 있다. 이 연결은 또한 솔더 범프(101) 또는 일부 다른 구조물을 통해 이루어질 수 있다. 솔더 범프(101)는 풀다운 다이오드(167A) 및 풀업 다이오드(133A)의 각각이 I/O 단자에 연결되어 있음을 명확히 하기 위해 2회 도시된다. 제2 하부 금속 구조물(145)은 풀업 다이오드(133A)를 VDD 레일에 커플링할 수 있다. VDD 레일은 제2 하부 금속 구조물(145)로부터 연장될 수 있고, 솔더 범프(147) 또는 유사한 구조물을 통해 전원의 캐소드에 연결될 수 있다.
풀다운 다이오드(167A)는 반도체 본체(159A)의 전면(124)에 인접한 고농도로 N-도핑된 영역(165A)을 포함한다. 고농도로 N-도핑된 영역(165A)은, 전면(124)에 형성된 게이트 구조물(114A)과 정렬된 에지를 가지며, STI(shallow trench isolation) 영역(129) 등과 같은 유전체 구조물에 의해 결정된 추가 에지를 가질 수 있다. 고농도로 N-도핑된 영역(165A)은 전면(124)에 N-도핑된 콘택(166A)을 제공한다. 풀다운 다이오드(167A)의 N-단자는 N-도핑된 콘택(166A)을 통해 제1 상부 금속 구조물(171)에 연결된다. 살리사이드 패드(125A)는 연결 저항을 감소시키기 위해 N-도핑된 콘택(166A) 상에 배치될 수 있다. 금속 플러그(123)는 또한 연결 구조물의 일부일 수 있다. 금속 플러그(123)는 텅스텐(W), 구리(Cu), 코발트(Co), 티타늄(Ti), 티타늄 질화물(TiN) 등, 또는 이러한 유형의 연결을 만들기 위한 임의의 다른 적합한 재료일 수 있다.
풀다운 다이오드(167A)는 반도체 본체(159A)의 후면(138)에 인접한 고농도로 P-도핑된 영역(161A)을 포함할 수 있다. 고농도로 P-도핑된 영역(161A)은 또한 게이트 구조물(114A)과 정렬된 에지를 갖는다. 고농도로 P-도핑된 영역(161A)은 후면(138) 상에 P-도핑된 콘택(158A)을 제공한다. 풀다운 다이오드(167A)의 P-단자는 P-도핑된 콘택(158A)를 통해 제1 하부 금속 구조물(155)에 연결된다. 실리사이드 패드(156A)는 연결 저항을 감소시키기 위해 P-도핑된 콘택(158A) 상에 배치될 수 있다. 살리사이드 패드(125A, 137A, 및 156A)는 임의의 적절한 실리사이드를 포함할 수 있다. 적절한 실리사이드는 예를 들어 티타늄 실리사이드(TiSi2), 텅스텐 실리사이드(WSi2), 탄탈륨 실리사이드(TaSi2), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi2), 백금 실리사이드(PtSi) 등일 수 있다.
후면(138) 상의 풀다운 다이오드(167A)와 인터페이싱하기 위한 상대적으로 넓은 면적을 고려하여, ESD 보호 디바이스(105A)는 고농도로 P-도핑된 영역(161A) 없이 동작할 수 있다. 그러한 경우에, P-웰은 P-도핑된 콘택(158A)을 제공할 수 있다. 고농도로 P-도핑된 영역(161A)을 제거하는 것은 ESD 보호 디바이스(105A)의 제조를 단순화할 수 있다. 또 다른 옵션은, 풀다운 다이오드(167A) 아래의 후면(138)을 가로질러 연장되는 단일의 고농도로 P-도핑된 영역(161A)을 형성하는 것이다.
P-웰(163A)은 고농도로 N-도핑된 영역(165A)으로부터 후면(138)에 인접한 고농도로 P-도핑된 영역(161A)으로 연장된다. P-웰(163A)은 또한 전면(124)으로부터 후면(138)으로 연장된다. P-웰(163A)은 고농도로 P 도핑된 영역(161A)들 사이에 그리고 게이트 구조물(114A) 아래에 배치된다. P-웰(163A)은 반도체 본체(159A)를 도핑함으로써 형성될 수 있거나, 반도체 본체(159A)가 원래 P-도핑된 경우 단순히 반도체 본체(159A)일 수 있다.
풀다운 다이오드(167A)는 고농도로 N-도핑된 영역(165A)과 고농도로 도핑되지 않은 P-웰(163A) 사이의 계면에 의해 형성된 PN 접합(164A)을 포함한다는 점에서 N+/P-웰 다이오드이다. P-웰(163A)은 VSS 레일에 전기적으로 커플링될 수 있으며, 전원 애노드의 전압에서 효과적으로 유지될 수 있다. 풀다운 다이오드(167A)는 게이트 정렬된 다이오드이다. 게이트 정렬된 다이오드는 게이트 구조물과 정렬된 에지를 갖는 PN 접합을 포함하는 다이오드이다. 풀다운 다이오드(167A)의 PN 접합(164A)은 게이트 구조물(114A)에 정렬된 에지를 갖는다.
풀업 다이오드(133A)는 반도체 본체(159A)의 전면(124)에 인접한 고농도로 P-도핑된 영역(127A)을 포함한다. 고농도로 P-도핑된 영역(127A)은 전면(124) 상에 형성된 게이트 구조물(115A)와 정렬된 에지를 가지며, STI(shallow trench isolation) 영역(129) 등과 같은 유전체 구조물에 의해 결정된 추가 에지를 가질 수 있다. 고농도로 P-도핑된 영역(127A)은 전면(124) 상에 P-도핑된 콘택(116A)을 제공한다. 풀업 다이오드(133A)의 P-단자는 P-도핑된 콘택(116A)를 통해 제2 상부 금속 구조물(107)에 연결된다. 살리사이드 패드(125A)는 연결 저항을 감소시키기 위해 P-도핑된 콘택(116A) 상에 배치될 수 있다. 금속 플러그(123)는 또한 연결 구조물의 일부일 수 있다.
풀업 다이오드(133A)는 반도체 본체(159A)의 후면(138)에 인접한 고농도로 N-도핑된 영역(135A)을 포함할 수 있다. 이 예에서, 고농도로 N-도핑된 영역(135A)은 또한 게이트 구조물(115A) 중 하나와 정렬된 에지를 갖는다. 고농도로 N-도핑된 영역(135A)은 후면(138)에 N-도핑된 콘택(139A)을 제공한다. 풀업 다이오드(133A)의 N-단자는 N- 도핑된 콘택(139A)을 통해 제2 하부 금속 구조물(145)에 연결된다. 살리사이드 패드(137A)는 연결 저항을 감소시키기 위해 N- 도핑된 콘택(139A) 상에 배치될 수 있다. 고농도로 P-도핑된 영역(161A)에 대해 언급된 바와 같이, ESD 보호 디바이스(105A)는 고농도로 N-도핑된 영역(135A) 없이 동작할 수 있다. 그러한 경우에, N-웰(131A)은 N-도핑된 콘택(139A)을 제공할 수 있다.
N-웰(131A)은 고농도로 P-도핑된 영역(127A)으로부터 후면(138)에 인접한 고농도로 N-도핑된 영역(135A)까지 연장된다. N-웰(131A)은 또한 전면(124)으로부터 후면(138)으로 연장된다. N-웰(131A)은 고농도로 N-도핑된 영역(135A) 사이에 그리고 게이트 구조물(115A) 중 하나의 구조물 아래에 배치된다. N-웰(131A)은 반도체 본체(159A)를 도핑함으로써 형성될 수 있거나, 반도체 본체(159A)가 원래 N- 도핑된 경우 단순히 반도체 본체(159A)일 수 있다.
풀업 다이오드(133A)는 고농도로 도핑되지 않은 N-웰(131A)과 고농도로 P-도핑된 영역(127A) 사이의 계면에 의해 형성된 PN 접합(130A)을 포함한다는 점에서 P+/N-웰 다이오드이다. N-웰(131A)은 VDD 레일에 전기적으로 커플링될 수 있으며 전원 캐소드의 전압에서 효과적으로 유지될 수 있다. 풀업 다이오드(133A)는 또한 게이트 정렬된 다이오드이다. 풀업 다이오드(133A)의 PN 접합(130A)은 게이트 구조물(115A)에 정렬된 에지를 갖는다.
게이트 구조물(114A, 115A)은 더미 게이트, 폴리실리콘 게이트, 금속 게이트 등, 또는 임의의 다른 유형의 게이트일 수 있다. 게이트 구조물(114A, 115A)은 게이트 전극(117) 및 상기 게이트 전극(117)과 반도체 본체(159A) 사이에 배치된 게이트 유전체(119)를 포함할 수 있다. 게이트 구조물(114A, 115A)은 게이트 전극(117)의 측면에 스페이서(121)를 더 포함한다. 스페이서(121)는 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 등, 다른 유전체, 또는 반도체 본체(159A)를 도핑할 때 마스크로서 동작하는 임의의 다른 재료일 수 있다.
본 명세서에서 언급되는 게이트 구조물 또는 게이트 구조물의 에지와의 정렬은, 게이트 구조물의 전부 또는 일부를 도펀트 주입을 위한 마스크로서 사용함으로써 야기되는 정렬이다. 게이트 정렬 다이오드는 이러한 유형의 정렬을 갖는 도핑 프로파일에 의해 그 위치가 결정되는 PN 접합을 갖는 다이오드이다. 정렬은 자체 정렬된 게이트를 갖는 트랜지스터의 소스 영역-채널 접합 및 드레인 영역-채널 접합의 경우와 동일하다. 자체 정렬된 게이트에서, 소스 및 드레인 주입은 게이트 전극을 마스크로서 사용하거나 게이트 전극과 측벽 스페이서를 마스크로서 사용하여 형성된다. 어느 하나의 경우, 리소그래피를 사용하지 않고 게이트 전극과 소스 및 드레인 영역의 에지 사이의 수평 정렬이 설정된다. 자체 정렬된 도핑은 대략 대칭적이고 게이트 구조물의 두 양측에 위치된 2개의 PN 접합을 제공할 수 있다.
도 1에 도시된 바와 같이, 전면(124)에 근접한 고농도로 N-도핑된 영역(165A) 및 고농도로 P-도핑된 영역(127A)과 후면에 근접한 고농도로 P-도핑된 영역(161A) 및 고농도로 N-도핑된 영역(135A)은, 스페이서(121)를 포함하는 게이트 구조물(114A 및 115A)에 의해 마스킹된 도펀트 주입에 의해 형성되어 있다. 이것은 스페이서(121)의 에지와 완전히 수평으로 정렬된 경계를 갖는 이러한 고농도로 도핑된 영역을 보여줌으로써 강조된다. 실제로, 정렬은 단지 대략적인 것이다. 도펀트의 확산을 포함하는 효과로 인해, 고농도로 도핑된 영역의 에지는 스페이서(121) 아래에 위치된다. 고농도로 도핑된 영역은 일반적으로 게이트 전극(117)보다 짧게 종단되고 그 아래로 연장되지 않는다. 그 결과, PN 접합(164A 및 130A)은 일반적으로 스페이서(121) 아래로 연장되고 그 아래에서 종단된다.
고농도로 도핑된 영역은 반도체 기판의 축퇴적으로(degenerately) 도핑된 영역이다. 반도체 기판의 축퇴적으로 도핑된 영역은, 반도체의 전도성이 금속의 전도성과 유사하게 되도록 하기 위해 도핑 농도가 충분히 높은 영역이다. 일부 실시예에서, 고농도로 도핑된 영역은 1019/cm3 이상의 도펀트 농도를 갖는다. 일부 실시예에서, 고농도로 도핑된 영역은 1020/cm3 이상의 도펀트 농도를 갖는다. 본 개시 내용의 N-웰 및 P-웰은 비교적 높을 수 있지만 축퇴되지 않는 적절한 도핑 레벨을 가질 수 있다. 일부 실시예에서, 이러한 도핑 레벨은 1013/cm3 내지 1018/cm3의 범위에 있다. 일부 실시예에서, 이러한 도핑 레벨은 1015/cm3 내지 1018/cm3의 범위에 있다. 일부 실시예에서, 이러한 도핑 수준은 1016/cm3 내지 1018/cm3의 범위에 있다. 상대적으로 높은 도핑 농도는 풀다운 다이오드(167A) 및 풀업 다이오드(133A)의 저항을 감소시킨다.
제1 상부 금속 구조물(171) 및 제2 상부 금속 구조물(107)은 모두 반도체 본체(159A)의 전면(124) 상에 형성된 금속 상호연결 구조물(169)의 일부이다. 금속 상호연결 구조물(169)는 유전체 매트릭스(109)에 복수의 금속화 층(111)(예를 들어, M0, M1, M2,..., Mtop) 및 비아(113)를 포함한다. 만약 제1 상부 금속 구조물(171) 및 제2 상부 금속 구조물(107) 모두가 동일한 단자 또는 레일에 연결되면, 이들은 하나의 연속 금속 구조물일 수 있다. 제1 하부 금속 구조물(155) 및 제2 하부 금속 구조물(145) 모두가 반도체 본체(159A)의 후면(138) 상에 형성된 하부 금속 상호연결 구조물(157)의 일부이다. 하부 금속 상호연결 구조물(157)은 유전체 매트릭스(143)에 복수의 금속화 층(141)(예를 들어, BM0, BM1,..., BMtop) 및 비아(140)를 포함한다.
일부 실시예에서, P-웰(163A)은 STI 영역(129) 또는 유사한 유전체 구조물에 의해 N-웰(131A)로부터 격리된다. 그러나, P-웰(163A)이 VSS에 커플링되고 N-웰(131A)이 VDD에 커플링되면, P-웰(163A)과 N-웰(131A) 사이의 접합이 역방향 바이어스된다. 따라서, 실리사이드 패드(156A 및 137A)는 여전히 격리되어야 하지만, P-웰(163A) 및 N-웰(131A)이 인접할 수 있다.
ESD 보호 디바이스(105A)는 I/O 단자 연결을 위해 전면(124)에 금속 구조물(107 및 171)를 사용하고 VSS 레일 및 VDD 레일 연결을 위해 후면(138)에 금속 구조물(145 및 155)을 사용하는 것으로서 설명되었다. 대안적인 실시예에서, 후면의 금속 구조물(155) 및 금속 구조물(145)은 I/O 단자 연결을 위해 사용되고, 금속 구조물(171)은 VDD 레일 연결을 위해 사용되고, 금속 구조물(107)은 VSS 레일 연결을 위해 사용된다. 그러한 구성에서, P-웰(163A) 및 N- 웰(131A)은 I/O 단자와 함께 플로팅될 수 있다. 이 대체 연결 구조물이 사용되는 경우, P-웰(163A) 및 N-웰(131A)의 도핑 유형은 그러한 플로팅을 피하기 위해 반전될 수 있다.
금속화 층(111), 금속화 층(141), 비아(113), 및 비아(140)는, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄 질화물(TiN) 등과 같은 임의의 적절한 금속 또는 금속들로 형성될 수 있다. 유전체 매트릭스(109) 및 유전체 매트릭스(143)는 저-κ 유전체 또는 극저-κ 유전체를 포함할 수 있다. 저-κ 유전체는 SiO2 보다 더 작은 유전 상수를 갖는 재료이다. SiO2는 약 3.9의 유전 상수를 갖는다. 저-κ 유전체의 예는, 탄소 도핑된 이산화규소, 불소 도핑된 이산화규소(다르게는, 플루오르화된 실리카 유리(FSG)로 지칭됨), 유기 중합체 저-κ 유전체, 및 다공성 실리케이트 유리와 같은 유기 실리케이트 유리(organosilicate glass; OSG)를 포함한다. 극저-κ 유전체는 약 2.1 이하의 유전 상수를 갖는 재료이다. 극저-κ 유전체 재료는 일반적으로 다공성 구조물로 형성된 저-κ 유전체 재료이다. 다공성은 유효 유전 상수를 감소시킨다.
반도체 본체(159A)는, 실리콘(Si), 제라늄(Ge), 실리콘 제라늄(SiGe), 인듐 갈륨 아연 산화물(IGZO)과 같은 산화물 반도체, 인듐 갈륨 비소(InGaAS)과 같은 III-V 족 재료 등의 하나 이상의 층이거나 이를 포함할 수 있다. 반도체 본체(159A)의 일부 층은 에피택셜 성장에 의해 형성될 수 있다. 반도체 본체(159A)는 웨이퍼 또는 다이와 같은 반도체 기판의 일부일 수 있다. 일부 실시예에서, 반도체 기판은 SOI(silicon on insulator)이다. 반도체 본체(159A)는 ESD 보호 디바이스(105A)에 의해 보호되는 회로를 형성하는 디바이스를 포함하는 다양한 디바이스를 지지할 수 있다.
반도체 본체(159A)는 매우 얇을 수 있다. 일부 실시예에서, 반도체 본체(159A)의 두께(136A)는 풀다운 다이오드(167A) 또는 풀업 다이오드(133A)를 통해 전면(124)으로부터 후면(138)까지 측정된 바와 같이 5 ㎛ 이하이다. 일부 실시예에서, 두께(136A)는 1 ㎛ 이하이다. 일부 실시예에서, 두께(136A)는 400 nm 이하이다. 두께(136A)를 작게 유지하는 것은, 풀다운 다이오드(167A) 및 풀업 다이오드(133A)의 저항을 낮게 유지하는 것을 용이하게 한다. 풀다운 다이오드(167A) 및 풀업 다이오드(133A)의 저항을 감소시키는 것은 ESD 보호 디바이스(105A)에 의해 제공되는 ESD 보호를 확장시킨다.
풀다운 다이오드(167A) 및 풀업 다이오드(133A)의 저항과 더 밀접하게 관련될 수 있는 또 다른 파라미터는, 풀다운 다이오드(167A) 또는 풀업 다이오드(133A)의 적당히 도핑된 부분의 스팬(span)(134A)이다. 풀업 다이오드(133A)의 적당히 도핑된 부분의 스팬(134A)은 고농도로 P-도핑된 영역(127A)으로부터 고농도로 N-도핑된 영역(135A)까지의 거리이다. 고농도로 N-도핑된 영역(135A)이 제거되면, 스팬(134A)은 고농도로 P-도핑된 영역(127A)으로부터 후면(138)까지의 거리일 수 있다. 마찬가지로, 풀다운 다이오드(167A)의 적당히 도핑된 부분의 스팬(134A)은 고농도로 N-도핑된 영역(165A)으로부터 고농도로 P-도핑된 영역(161A)까지의 거리이다. 고농도 P-도핑된 영역(161A)이 제거되면, 풀다운 다이오드(167A)에 대한 스팬(134A)은 고농도로 N-도핑된 영역(165A)으로부터 후면(138)까지의 거리일 수 있다. 일부 실시예에서, 스팬(134A)은 1 ㎛ 이하이다. 일부 실시예에서, 스팬(134A)은 400 nm 이하이다. 일부 실시예에서, 스팬(134A)은 30 nm 내지 150 nm 범위 내에 있다.
도 2a 및 2b는 하나의 버전의 ESD 보호 디바이스(105A)를 포함하는 에지 부분에 초점을 맞추는 집적 회로 디바이스(200)의 전면(201) 및 후면(202)을 도시한다. 도 2a에 도시된 바와 같이, 솔더 범프(101)는 풀다운 다이오드(167A) 위의 전면(124) 상에 위치될 수 있다. 이 버전에서, 솔더 범프(101)는 제1 상부 금속 구조물(171)과 제2 상부 금속 구조물(107)이 커플링되기 때문에 필요하지 않다. 예시에 의해 도시된 바와 같이, ESD 보호 디바이스(105A)는 집적 회로 디바이스(200) 내의 유사한 디바이스들의 어레이에서의 하나일 수 있다.
도 2b에 도시된 바와 같이, VSS 연결을 제공하는 솔더 범프(151)는 풀다운 다이오드(167A)로부터 오프셋될 수 있다. 제1 하부 금속 구조물(155)은 솔더 범프(151)로부터 풀다운 다이오드(167A) 아래로 연장되는 더 큰 금속 구조물(203)의 일부일 수 있다. 더 큰 금속 구조물(203)은 복수의 ESD 보호 디바이스(105A)에 대한 그리고 또한 잠재적으로 다른 디바이스에 대한 VSS 연결을 제공하는 VSS 레일로서 동작할 수 있다. 마찬가지로, VDD 연결을 제공하는 솔더 범프(147)는 풀업 다이오드(133A)로부터 오프셋될 수 있다. 제2 하부 금속 구조물(145)은 솔더 범프(147)로부터 풀업 다이오드(133A) 아래로 연장되는 더 큰 금속 구조물(205)의 일부일 수 있다. 더 큰 금속 구조물(205)은 복수의 ESD 보호 장치(105A)에 대한 그리고 또한 잠재적으로 다른 디바이스에 대한 VDD 연결을 제공하는 VDD 레일로서 동작할 수 있다.
도 3a 및 도 3b는 ESD 보호 디바이스(105A)를 포함할 수 있는 한편 일측에 모든 솔더 범프를 갖는 집적 회로 디바이스(300)의 전면(301) 및 후면(303)을 도시한다. 도 3a 및 3b에 도시된 바와 같이, VSS 연결을 제공하는 솔더 범프(151)는, 전면(301)에 있을 수 있고, 관통 실리콘 비아(305)에 의해 후면(303) 상의 더 큰 금속 구조물(203)에 연결될 수 있다. 마찬가지로, VDD 연결을 제공하는 솔더 범프(147)는 전면(301)에 있을 수 있고, 다른 관통 실리콘 비아(307)에 의해 후면(303) 상의 더 큰 금속 구조물(205)에 연결될 수 있다.
도 4a는 ESD 보호 디바이스(105A)를 포함할 수 있는 회로(400)에 대한 다이어그램을 제공한다. 회로(400)에서, 풀다운 다이오드(167A)는 I/O 단자(401)와 VSS 레일(407) 사이에 연결된다. 풀다운 다이오드(167A)의 저항이 충분히 낮으면, I/O 단자(401) 상의 네거티브 전압 스파이크는 보호 회로(405)를 통하지 않고 풀다운 다이오드(167A)를 통해 방전될 것이다. 풀업 다이오드(133A)는 I/O 단자(401)와 VDD 레일(403) 사이에 연결된다. 풀업 다이오드(133A)의 저항이 충분히 낮으면, I/O 단자(401)의 양의 전압 스파이크가 보호 회로(405)를 통하지 않고 풀업 다이오드(133A)를 통해 방전된다. 풀업 다이오드(133A) 및 풀다운 다이오드(167A)의 커패시턴스가 충분히 낮으면, I/O 단자(401)를 통해 입력되는 신호는 보호 회로(405)로 충실하게 송신될 것이다.
도 4b는 ESD 보호 장치(105A)를 또한 포함할 수 있는 회로(420)에 대한 다이어그램을 제공한다. 회로(420)에서, 풀다운 다이오드(167A)는 제2 풀다운 다이오드(423)와 직렬로 I/O 단자(401)와 VSS 레일(407) 사이에 연결된다. 풀업 다이오드(133A)는 제2 풀업 다이오드(421)와 직렬로 I/O 단자(401)와 VDD 레일(403) 사이에 연결된다. 이 구성은 ESD 보호가 트리거되지 않는 전압 범위를 확장시킨다. 풀다운 다이오드(167A) 및 풀업 다이오드(133A)는 낮은 커패시턴스 또는 낮은 저항의 특성이 바람직한 임의의 ESD 보호 회로 또는 임의의 다른 디바이스에서 다이오드로서 개별적으로 또는 조합되어 사용될 수 있다.
도 5-9는 풀다운 다이오드(167A) 대신에 각각 풀다운 다이오드(167B-F)를 그리고 풀업 다이오드(133A) 대신에 각각 풀업 다이오드(133B-F)를 가지는 ESD 보호 디바이스(105B-F)의 횡단면도(500-900)를 도시한다. 횡단면도(100)의 구조물에 관하여 행해진 주석은, 도면에 표시되거나 다음 설명에 언급된 차이점을 제외하고 횡단면도(500-900)에 의해 도시된 대응하는 구조물에 적용된다.
도 5의 단면도(500)는 풀다운 다이오드(167B) 및 풀업 다이오드(133B)를 포함하는 ESD 보호 디바이스(105B)를 도시한다. 풀다운 다이오드(167B)는, 전면(124) 상에 형성된 게이트 구조물(114A)의 양측에 정렬되는 고농도로 N-도핑된 영역(165B) 및 고농도로 P-도핑된 영역(161B)을 포함한다. 고농도로 N-도핑된 영역(165B)은 전면 콘택(166B)를 제공하고, 고농도 P-도핑된 영역(161B)은 후면 콘택(158B)을 제공한다. 게이트 구조물(114A) 아래에 배치된 P-웰(163B)은 고농도로 N-도핑된 영역(165B)으로부터 고농도로 P-도핑된 영역(161B)으로 연장된다. PN 접합(164B)은 고농도로 N- 도핑된 영역(165B)과 P-웰(163B) 사이의 계면에 의해 형성된다. 따라서, 풀다운 다이오드(167B)는 게이트 정렬된 N+/P-웰 접합 다이오드이다.
풀업 다이오드(133B)는 전면(124) 상에 형성된 게이트 구조물(115A)의 양측에 정렬되는 고농도로 P-도핑된 영역(127B) 및 고농도로 N-도핑된 영역(135B)을 포함한다. 고농도로 P-도핑된 영역(127B)은 전면 콘택(116B)를 제공하고, 고농도로 N-도핑된 영역(135B)은 후면 콘택(139B)을 제공한다. 게이트 구조물(115A) 아래에 배치된 N-웰(131B)은, 고농도로 P-도핑된 영역(127B)으로부터 고농도로 N-도핑된 영역(135B)으로 연장된다. PN 접합(130B)은 고농도로 P-도핑된 영역(127B)과 N-웰(131B) 사이의 계면에 의해 형성된다. 따라서, 풀업 다이오드(133B)는 게이트 정렬된 P+/N-웰 접합 다이오드이다.
N-웰(131B)의 폭(134B)은 게이트 구조물(115A)의 폭과 거의 동일하며, 고농도로 P-도핑된 영역(127B)으로부터 고농도로 N-도핑된 영역(135B)까지의 스팬이다. 폭(134B)을 감소시키는 것은, 풀업 다이오드(133B)의 저항을 감소시킨다. 일부 실시예에서, 폭(134B)은 400 nm 이하이다. 일부 실시예에서, 폭(134B)은 100 nm 이하이다. 일부 실시예에서, 폭(134B)은 28 nm 이하이다. 풀업 다이오드(133B)의 저항은 또한 고농도로 P-도핑된 영역(127B)의 깊이를 고농도로 N-도핑된 영역(135B)으로 증가시킴으로써 감소될 수 있다. 일부 실시예에서, 고농도로 P-도핑된 영역(127B) 및 고농도로 N-도핑된 영역(135B)은, 전면(124)으로부터 후면(138)으로 연장된다. 일반적으로, 풀업 다이오드(133B)는 풀업 다이오드(133A)보다 반도체 본체(159B) 내에서 낮은 저항을 가질 수 있다. 이러한 이점은, 풀업 다이오드(133A)를 이들 구조물과 인터페이싱하기 위해 이용 가능한 면적에 비해, 풀업 다이오드(133B)를 제2 상부 금속 구조물(107) 및 제2 하부 금속 구조물(145)과 인터페이싱하기 위해 이용 가능한 감소된 면적에 의해 오프셋될 수 있다. 예를 들어, 살리사이드 패드(125B) 및 실리사이드 패드(137B)에 대해 이용 가능한 면적은, 살리사이드 패드(125A) 및 실리사이드 패드(137A)에 대해 이용 가능한 면적보다 작다. 풀다운 다이오드(167B)와 풀다운 다이오드(167A)는 유사한 비교를 받는다는 것이 이해될 것이다.
도 6의 횡단면도(600)는 풀다운 다이오드(167C) 및 풀업 다이오드(133C)를 포함하는 ESD 보호 디바이스(105C)를 도시한다. 풀다운 다이오드(167C)는 게이트 구조물(115C)의 양측에 정렬되는 2개의 고농도로 N-도핑된 영역(165C)을 포함한다. 2개의 고농도로 N-도핑된 영역(165C)은 반도체 핀(168C)의 도핑된 면적 및/또는 반도체 핀(168C) 상의 에피택셜 성장을 포함할 수 있다. 고농도로 N-도핑된 영역(165C)은 전면 콘택(166C)을 제공한다. 반도체 핀(168C)은 고농도로 N-도핑된 영역(165C) 사이에서 P-도핑되지만 그 대신 N-도핑될 수 있다. 반도체 핀(168C) 아래에 배치된 P-웰(163C)은 후면(138)으로 연장되고 후면 콘택(158C)을 제공한다. PN 접합(164C)은 고농도로 N-도핑된 영역(165C)과 P-웰(163C) 사이의 계면에 의해 형성된다. 따라서, 풀다운 다이오드(167C)는 게이트 정렬된 N+/P-웰 접합 다이오드이다.
풀업 다이오드(133C)는 게이트 구조물(115C)의 양측에 정렬되는 2개의 고농도로 P-도핑된 영역(127C)을 포함한다. 2개의 고농도로 P-도핑된 영역(127C)은 반도체 핀(126C)의 도핑된 면적 및/또는 반도체 핀(126C) 상의 에피택셜 성장을 포함할 수 있다. 고농도로 P-도핑된 영역(127C)은 전면 콘택(116C)을 제공한다. 반도체 핀(126C)은 고농도 P-도핑된 영역(127C) 사이에서 N-도핑되지만 그 대신에 P-도핑될 수 있다. 반도체 핀(126C) 아래에 배치된 N-웰(131C)은 후면(138)으로 연장되고 후면 콘택(139C)을 제공한다. PN 접합(130C)은 고농도로 P-도핑된 영역(127C)과 N-웰(131C) 사이의 계면에 의해 형성된다. 따라서, 풀업 다이오드(133C)는 게이트 정렬된 P+/N-웰 접합 다이오드이다.
반도체 핀(168C) 아래의 반도체 본체(159C)의 두께(134C)는 고농도로 N-도핑된 영역(165C)을 후면 콘택(158C)으로부터 분리한다. 동일한 두께(134C)는 고농도로 P-도핑된 영역(127C)을 후면 콘택(139C)으로부터 분리한다. 두께(134C)를 감소시키는 것은, 풀다운 다이오드(167C) 및 풀업 다이오드(133C)의 저항을 감소시킨다. 일부 실시예에서, 두께(134C)는 5 ㎛ 이하이다. 일부 실시예에서, 두께(134C)는 1 ㎛ 이하이다. 일부 실시예에서, 두께(134C)는 400 nm 이하이다.
풀다운 다이오드(167C) 및 풀업 다이오드(133C)는 그들의 후면 콘택(158C 및 139C)에 인접하는 고농도로 도핑된 반도체를 갖지 않지만, 이들 콘택은 비교적 넓은 면적을 갖는다. 일부 실시예에서, 후면 콘택(158C)은 P-웰(163C)의 면적과 동일한 면적을 갖는다. 일부 실시예에서, 후면 콘택(139C)은 N-웰(131C)의 면적과 동일한 면적을 갖는다. 대안적인 실시예에서, 고농도로 N-도핑된 영역(165C) 및 고농도로 P-도핑된 영역(127C)의 도핑은, 도 5의 횡단면도(500)에 의해 도시된 패턴에 대응하도록 수정되어, 풀다운 다이오드(167C) 및 풀업 다이오드(133C)의 적당히 도핑된 부분을 가로지르는 짧은 수평 경로 및 후면 콘택을 위한 고농도 도핑을 제공한다.
게이트 구조물(114C 및 115C)은 단일 핀 또는 멀티-핀 게이트 구조물일 수 있다. 도 6a는 게이트 구조(114C 및 115C)가 트리플 핀 게이트인 예에서의 게이트 구조물(115C)의 평면도를 도시한다. 반도체 핀(126C)상의 에피택셜 성장은 전면 콘택1o16C)에 이용 가능한 면적을 증가시킨다. 전면 콘택(116C)의 면적을 증가시키는 것은, 풀업 다이오드(133C)의 저항을 감소시킨다. 면적은 멀티-핀 게이트 구조물에 의해 더 증가될 수 있으며, 인접한 핀 상의 성장이 합쳐져 도 6a에 도시된 바와 같이 비교적 넓은 고농도로 P-도핑된 영역(127C)을 형성한다. 고농도로 P-도핑된 영역(127C) 및 고농도로 N-도핑된 영역(165C)은 이들이 전면 또는 후면 콘택을 형성하는 곳에서 실리사이드화될 수 있다.
도 7의 횡단면도(700)는 반도체 본체(159D)에 형성된 풀다운 다이오드(167D) 및 풀업 다이오드(133D)를 포함하는 ESD 보호 디바이스(150D)를 도시한다. 풀다운 다이오드(167D)는 P-도핑된 핀(163D)의 양측에 형성된 고농도로 N-도핑된 영역(165D) 및 고농도로 P-도핑된 영역(161D)을 포함한다. 고농도로 N-도핑된 영역(165D)은 전면 콘택트(166D)를 제공하고 고농도로 P-도핑된 영역(161D)은 후면 콘택트(158D)를 제공한다. 실리사이드 패드(137D)는 후면 콘택(158D) 상에 형성될 수 있다. 게이트 구조물(114D)은 복수의 나노시트에 의해 형성된 게이트 전극(117D)을 포함한다. 나노시트는 게이트 유전체(119D)에 의해 P-도핑된 핀(163D)으로부터 분리된다. P-도핑된 핀(163D)은 유전체(129D) 위에 놓일 수 있고, 고농도로 N-도핑된 영역(165D)으로부터 고농도로 P-도핑된 영역(161D)으로 연장되고, 풀다운 다이오드(167D)에 대한 P-웰로서 기능할 수 있다. PN 접합(164D)은 고농도로 N-도핑된 영역(165D)과 P-도핑된 핀(163D) 사이의 계면에 의해 형성된다. 따서, 풀다운 다이오드(167D)는 N+/P-웰 접합 다이오드이다. 풀다운 다이오드(167D)의 적당히 도핑된 부분의 스팬(134D)은 P-도핑된 핀(163D)의 폭으로 제한될 수 있다.
풀업 다이오드(133D)는 N-도핑된 핀(131D)의 양측에 형성된 고농도로 P-도핑된 영역(127D) 및 고농도로 N-도핑된 영역(135D)을 포함한다. 고농도로 P-도핑된 영역(127D)은 전면 콘택(116D)을 제공하고, 고농도로 N-도핑된 영역(135D)은 후면 콘택(139D)을 제공한다. 게이트 구조물(115D)은 복수의 나노시트에 의해 형성된 게이트 전극(117D)을 포함한다. 나노시트는 게이트 유전체(119D)에 의해 N-도핑된 핀(131D)으로부터 분리된다. N-도핑된 핀(131D)은 유전체(129D) 위에 놓일 수 있고 고농도로 P-도핑된 영역(127D)으로부터 고농도로 N-도핑된 영역(135D)으로 연장되어 풀업 다이오드(133D)에 대한 N-웰로서 기능할 수 있다. PN 접합(130D)은 고농도로 P-도핑된 영역(127D)과 N-도핑된 핀(131D) 사이의 계면에 의해 형성된다. 따라서, 풀업 다이오드(133D)는 P+/N-웰 접합 다이오드이다. 풀다운 다이오드(167D) 및 풀업 다이오드(133D)는, 게이트 구조물(114D 및 115D)을 갖는 트랜지스터를 형성하는데 사용되는 동일한 프로세스 세트를 사용하여 절연체 상에 형성될 수 있다.
도 8의 횡단면도(800)는 반도체 본체(159E)에 형성된 풀다운 다이오드(167E) 및 풀업 다이오드(133E)를 포함하는 ESD 보호 디바이스(105E)를 도시한다. 풀다운 다이오드(167E)는 STI 영역(112)에 의해 분리된 2개의 고농도로 N-도핑된 영역(165E)을 포함하지만, 고농도로 N-도핑된 영역(165E) 사이의 STI 영역(112)을 제거하는 것은 옵션이다. 고농도로 N-도핑된 영역(165E)은 실리사이드(125E)가 형성될 수 있는 전면 콘택(166E)을 제공한다. 고농도로 N-도핑된 영역(165E) 아래에 배치된 P-웰(163E)은, 후면(138) 쪽으로 연장되고 후면 콘택(158E)을 제공한다. 옵션적으로, 고농도로 도핑된 깊은(deep) P-웰이, 후면 콘택(158E)에 인접한 고농도 도핑을 제공할 수 있도록 P-웰(163E)과 후면(138) 사이에 삽입될 수 있다. P-웰(163E)은 고농도로 N-도핑된 영역(165E) 중 하나의 영역로부터 고농도로 N-도핑된 영역(165E) 중 다른 영역으로 하나 이상의 STI 영역(112) 아래로 연장될 수 있다. PN 접합(164E)은 고농도로 N-도핑된 영역(165E)과 P-웰(163E) 사이의 계면에 의해 형성된다. 따라서, 풀다운 다이오드(167E)는 STI N+/P-웰 접합 다이오드이다.
풀업 다이오드(133E)는 STI 영역(112)에 의해 모든 측면에 경계가 있는 고농도로 P-도핑된 영역(127E)을 포함한다. 풀업 다이오드(133E)는 STI 영역(112)에 의해 분리된 2개의 고농도로 P-도핑된 영역(127E)을 포함한다. 고농도로 P-도핑된 영역(127E)은 실리사이드(125E)가 형성될 수 있는 전면 콘택(116E)을 제공한다. 고농도로 P-도핑된 영역(127E) 아래에 배치된 N-웰(131E)은 후면(138) 쪽으로 연장되고 후면 콘택(139E)을 제공한다. 대안적으로, 고농도로 도핑된 깊은 N-웰이 N-웰(131E)과 후면(138) 사이에 삽입되어 후면 콘택(139E)을 제공할 수 있다. N-웰(131E)은 하나 이상의 STI 영역(112) 아래에서 고농도로 P-도핑된 영역(127E) 중 하나의 영역으로부터 고농도로 P-도핑된 영역(127E) 중 다른 영역으로 연장될 수 있다. PN 접합(130E)은 고농도로 P-도핑된 영역(127E)과 N-웰(131E) 사이의 계면에 의해 형성된다. 따라서, 풀업 다이오드(133E)는 STI P+/N-웰 접합 다이오드이다.
풀업 다이오드(133E)의 저항은 고농도로 P-도핑된 영역(127E)으로부터 후면(138)까지의 거리(134E)에 비례한다. 거리(134E)는 반도체 본체(159E)의 두께(136E)에 따라 변한다. 반도체 본체(159E)는 풀다운 다이오드(167E) 및 풀업 다이오드(133E)의 저항을 낮게 유지하기 위해 제1 영역(153) 및 제2 영역(149)에서 얇게 만들어질 수 있다.
도 9의 횡단면도(900)는 반도체 본체(159F)에 형성된 풀다운 다이오드(167F) 및 풀업 다이오드(133F)를 포함하는 ESD 보호 디바이스(105F)를 도시한다. 풀다운 다이오드(167F)는, 풀다운 다이오드(167F)에서 N-웰(156)이 고농도로 N-도핑된 영역(165E)과 P-웰(163F) 사이에 삽입된다는 점을 제외하고는 도 8의 풀다운 다이오드(167E)와 유사하다. 풀다운 다이오드(167F)는 N-웰(156)과 P-웰(163F) 사이의 계면에 의해 형성된 PN 접합(164F)을 포함한다. 따라서, 풀다운 다이오드(167E)는 STI P-웰/N-웰 접합 다이오드이다.
풀업 다이오드(133F)는, 풀업 다이오드(133F)에서 P-웰(128)이 고농도로 P-도핑된 영역(127E)과 N-웰(131F) 사이에 삽입된다는 점을 제외하고는 도 8의 풀업 다이오드(133E)와 유사하다. 풀업 다이오드(133F)는 P-웰(128)과 N-웰(131F) 사이의 계면에 의해 형성된 PN 접합(130F)을 포함한다. 따라서, 풀업 다이오드(133F)는 STI P-웰/N-웰 접합 다이오드이다. 풀다운 다이오드(167F) 및 풀업 다이오드(133F)는 일부 애플리케이션에서 각각 풀다운 다이오드(167E) 및 풀업 다이오드(133F)에 비해 저항 또는 커패시턴스 측면에서 더 우수할 수 있다.
도 10 내지 도 19는 본 개시 내용의 일부 실시예에 따른 다이오드를 갖는 집적 회로 디바이스를 형성하는 방법을 예시하는 횡단면도(1000-1900)를 도시한다. 도 10 내지 도 19은 방법에 관하여 설명되어 있지만, 도 10 내지 도 19는 이러한 방법에 제한되지 않고 그 대신에 방법과 독립적인 구조물로서 분리될 수 있다. 또한, 도 10 내지 도 19는 특정 구조물 및 조성물을 예시하며, 방법은 본 개시 내용의 범위 내에서 다른 구조물 및 조성물로 쉽게 확장 가능하다.
도 10의 횡단면도(1000)에 의해 도시된 바와 같이, 프로세스는 포토레지스트 마스크(1001)를 형성하는 것, 및 제2 영역(149)에서 N-웰(131A)을 형성하기 위해 플라즈마로 조사하는 동안 마스크를 사용하여 반도체 본체(159A)의 제1 영역(153)을 마스킹하는 것으로 시작할 수 있다. 반도체 본체(159A)는 초기에 P-도핑될 수 있으며, 이에 의해 플라즈마에 노출되지 않은 기판의 영역은 P-웰(163A)을 형성한다. 포토레지스트 마스크(1001)가 이어서 스트립핑된다.
도 11의 횡단면도(1100)에 도시된 바와 같이, STI 영역(129)은 반도체 본체(159A)에 형성될 수 있다. STI 영역(129)을 형성하는 것은, 트렌치를 형성하는 것, 유전체를 퇴적하는 것, 및 트렌치 외부에 퇴적된 유전체를 제거하기 위한 평탄화를 포함할 수 있다. 다른 유형의 격리 구조물이 STI 영역(129) 대신에 사용될 수 있다. STI 영역(129)은 프로세스에서 더 일찍 또는 나중에 형성될 수 있다.
도 12의 횡단면도(1200)에 의해 도시된 바와 같이, 더미 게이트 구조물(1201)은 도 11의 횡단면도(1100)에 의해 도시된 구조물 위에 형성될 수 있다. 더미 게이트 구조물(1201)은 폴리 실리콘 등일 수 있는 더미 게이트 전극(1203)을 포함한다. 더미 게이트 구조물(1201)은 게이트 유전체(119) 또는 후속적으로 게이트 유전체(119)에 의해 대체되는 다른 재료를 포함할 수 있다. 측벽 스페이서(121)는 더미 게이트 전극(1203) 주위에 형성되고, 더미 게이트 구조물(1201)의 일부로서 간주된다. 측벽 스페이서(121)를 형성하는 것은, 스페이서 재료를 퇴적하는 것, 및 그 후 측벽 스페이서(121)를 형성하는 재료만을 남기는 이방성 에칭을 수행하는 것을 포함할 수 있다.
도 13의 횡단면도(1300)에 의해 도시된 바와 같이, 제2 영역(149)은 포토레지스트 마스크(1301)에 의해 덮일 수 있는 반면에, 제1 영역(153)에는 고농도로 P-도핑된 영역(161A)이 형성된다. 더미 게이트 구조물(1201)는 제1 영역(153)의 일부를 마스킹하고, 이에 의해 고농도로 P-도핑 된 영역(161A)은 더미 게이트 구조물(1201)의 에지에 정렬된 에지로 형성된다. 고농도로 P-도핑된 영역(161A)은 깊은 P-웰, 예를 들어, 전면(124) 아래에 있고 상기 전면(124)으로부터 이격된 P-웰 형성하는데 사용되는 유형의 고 에너지 플라즈마 주입 프로세스에 의해 형성될 수 있다. 포토레지스트 마스크(1301)는 이어서 스트립핑된다.
도 14의 횡단면도(1400)에 의해 도시된 바와 같이, 제1 영역(153)은 포토레지스트 마스크(1401)에 의해 덮일 수 있는 반면에, 제2 영역(149)에는 고농도로 N-도핑된 영역(135A)이 형성된다. 더미 게이트 구조물(1201)은 제2 영역(149)의 일부를 마스킹하고, 이에 따라 고농도로 N-도핑된 영역(135A)이 더미 게이트 구조물(1201)의 에지에 정렬된 에지로 형성된다. 고농도로 N-도핑된 영역(135A)은 깊은 N-웰을 형성하는데 사용되는 유형의 고 에너지 플라즈마 주입 프로세스에 의해 형성될 수 있다. 그 프로세스는 고 에너지 플라즈마로 전면(124)을 조사하는 것을 포함할 수 있다. 대안적으로, 확산 및/또는 에피택셜 성장 프로세스는, 고농도로 P-도핑된 영역(161A) 및 고농도로 N-도핑된 영역(135A) 처럼 기능하지만 더미 게이트(1201)에 정렬되지 않는 매립층을 형성하는데 사용될 수 있다. 더미 게이트 구조물(1201)을 형성하기 전에 고 에너지 플라즈마 주입 프로세스에 의해 게이트 정렬되지 않은 고농도로 P-도핑된 영역(161A) 및 고농도로 N-도핑된 영역(135A)도 형성될 수 있다.
도 15의 횡단면도(1500)에 도시된 바와 같이, 고농도로 N-도핑된 영역(165A)은 제1 영역(153)에서 더미 게이트 구조물(1201)과 정렬하여 전면(124)에 인접하게 형성될 수 있고, 고농도로 P-도핑된 영역(127A)은 제2 영역(149)에서 더미 게이트 구조물(1201)과 정렬하여 전면(124)에 인접하게 형성된다. 이들은 2개의 분리 마스크로 완성된 2개의 분리된 저에너지 주입에 의해 형성될 수 있다. 도 15의 횡단면도(1500)에 의해 추가로 도시된 바와 같이, 살리사이드 패드(125A)는 고농도로 P-도핑된 영역(127A) 및 고농도로 N-도핑된 영역(165A) 상에 형성될 수 있다.
도 16의 횡단면도(1600)에 의해 도시된 바와 같이, 더미 게이트 전극(1203)은, 게이트 구조물(114A) 및 게이트 구조물(115A)을 형성하기 위해 금속 게이트 전극(117)으로 대체될 수 있다. 이는 이전 임플란트를 어닐링한 후 게이트 교체가 이루어지는 교체 게이트 프로세스를 도시한다. 금속 게이트 전극(117)을 형성하기 전에 기판 도핑 및 어닐링을 완료함으로써, 금속 게이트 전극(117)과 하이-k 게이트 유전체(119) 사이의 바람직하지 않은 상호작용이 방지될 수 있다.
도 17의 횡단면도(1700)에 도시된 바와 같이, 금속 플러그(123) 및 금속 상호연결 구조물(169)은 전면(124) 상에 형성될 수 있다. 이러한 구조물은 다마신 또는 이중 다마신 프로세스를 포함할 수 있는 표준 BEOL(back-end-of-line) 프로세스에 의해 형성될 수 있다.
도 18의 횡단면도(1800)에 도시된 바와 같이, 반도체 본체(159A)는 후면(138)으로부터 재료를 제거함으로써 박화될 수 있다. 박화는 임의의 적절한 프로세스 또는 프로세스들에 의해 달성될 수 있다. 프로세스는 습식 에칭, 건식 에칭. 및 화학적 기계적 연마 중 하나 이상을 포함할 수 있다. 반도체 본체(159A)를 포함하는 웨이퍼는 이 처리를 위해 뒤집혀질 수 있다. 박화되는 표면은 때때로 스핀-온 코팅 등으로 평평해질 수 있다. 박화는 후면(138)에 고농도로 P-도핑된 영역(161A)과 고농도로 N-도핑된 영역(135A)을 갖는 풀다운 다이오드(167A) 및 풀업 다이오드(133A)를 생성한다. 그 후, 실리사이드 패드(156A 및 137A)는 후면(138) 상에 반도체 본체(159A)와의 반응에 의해 형성될 수 있다.
도 19의 횡단면도(1900)에 의해 도시된 바와 같이, 하부 금속 상호연결 구조물(157)이 이어서 후면(138) 상에 형성될 수 있다. 하부 금속 상호연결 구조물(157)은 금속 상호연결 구조물(169)을 형성하는데 사용되는 것과 같은 프로세스에 의해 형성될 수 있다. 그 후, 패시베이션 층, 콘택 패드, 솔더 볼 등이, 도 1의 횡단면도(100)에 의해 예시된 것과 같은 완성된 디바이스를 제공하도록 형성될 수 있다.
도 20은 본 개시 내용에 따른 다이오드를 갖는 집적 회로 디바이스를 형성하는 방법(2000)의 일부 실시예의 흐름도를 제공한다. 방법(2000)이 일련의 동작(act) 또는 이벤트로서 아래에 예시되고 설명되지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것을 이해할 것이다. 예를 들어, 일부 동작은 본 명세서에 예시 및/또는 설명된 것과는 별개로 상이한 순서로 및/또는 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 설명의 하나 이상의 양태 또는 실시 예를 구현하기 위해 예시된 모든 동작이 요구되는 것은 아니다. 또한, 본 명세서에 묘사된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
방법(2000)은 P-웰을 형성하는 동작(2001), 및 N-웰을 형성하는 동작(2003)으로 시작할 수 있다. 도 20은 일례를 제공한다. P-웰을 형성하고 N-웰을 형성하는 프로세스는, 플라즈마 주입, 확산, 또는 에피택셜 성장 중 하나 이상을 포함하고, 일부 초기 도핑 유형을 갖는 반도체 본체를 제공할 수 있다.
방법(2000)은 격리 영역을 형성하는 동작(2005)으로 계속될 수 있다. 이들은 도 12에 도시된 바와 같이 STI 영역일 수 있다. 필드 산화물과 같은 다른 유형의 격리 영역이 대신 사용될 수 있다. STI 영역은 방법(2000)의 임의의 도핑 동작 전 또는 그 후에 형성될 수 있다.
방법(2000)은 도 14에 도시된 바와 같이 더미 게이트 구조물을 형성하는 동작(2007)으로 계속될 수 있다. 일부 실시예에서, 이들은 폴리실리콘 게이트, 금속 게이트, 또는 더미 게이트에 의한 것일 수 있다. 일부 실시예에서, 다이오드는 게이트 정렬되지 않으며, 이 단계는 선택 사항이다.
방법(2000)은 도 13에 도시된 바와 같이 깊은 P-웰을 형성하는 동작(2009) 및 도 14에 도시된 바와 같이 깊은 N-웰을 형성하는 동작(2011)으로 계속될 수 있다. 이러한 깊은 웰은 후면 콘택을 용이하게 하는 고농도로 도핑된 영역일 수 있다. 후면 콘택을 위한 고농도로 도핑된 영역은 다른 방법에 의해 형성되거나 완전히 제거될 수 있다.
동작(2013)은 N-도핑된 확산 영역을 형성하는 것이고, 동작(2015)은 P-도핑된 확산 영역을 형성하는 것이고, 동작(2017)은 도 15에 도시된 모든 것을 실리사이딩하고 있다. 확산 영역은 상부 표면에 인접한 고농도로 도핑된 영역이며, 게이트 정렬될 수 있다. 살리사이드 프로세스는 게이트 구조물에 자체 정렬된 실리사이드 프로세스일 수 있다.
동작(2019)은 다양한 도펀트 임플란트의 고온 어닐링이다. 동작(2021)은 도 16에 도시된 바와 같은 교체 게이트 프로세스이다. 동작(2023)은 도 17에 도시된 바와 전면 상에 금속 상호연결부를 형성하는 것이다.
동작(2025)은 웨이퍼를 뒤집는 것(flipping)이다. 웨이퍼를 뒤집는 것은, 전면(124)에 적용된 처리로부터 후면(138)에 적용된 처리로의 전환을 표시한다. 웨이퍼를 뒤집을 필요는 없지만, 일반적인 웨이퍼 처리 장비는 웨이퍼를 뒤집는 물리적 프로세스가 사용될 수 있는 이유로 인해 웨이퍼의 위쪽을 향하는 면에서 작동하도록 설계된다.
동작(2027)은 도 18에 도시된 바와 같이 웨이퍼를 박화하는 것이다. 동작(2029)은 도 18에 의해 또한 도시된 바와 같이 후면 상에 실리사이드를 형성하는 것이다. 동작(2031)은 도 19에 도시된 바와 같이 후면 상에 금속 상호연결부를 형성하는 것이다. 동작(2033)은 집적 회로 디바이스의 형성을 완료하기 위한 추가 처리이다.
본 교시내용의 일부 양태는 전면 및 후면을 갖는 반도체 본체를 포함하는 집적 회로 디바이스에 관한 것이다. 전방(front) 금속 구조물은 전면 상에 형성되고 후방 금속 구조물은 후면 상에 형성된다. 반도체 본체 내부에는 PN 접합, P-도핑된 콘택, 및 N-도핑된 콘택을 가지는 PN 다이오드가 있다. PN 접합은, 반도체 본체의 P-도핑된 영역과 반도체 본체의 N-도핑된 영역 사이의 계면에 의해 형성된다. P-도핑된 콘택과 N-도핑된 콘택 중 하나는, 전면에 있는 전방 콘택이고, 다른 하나는 후면에 있는 후방 콘택이다. 전방 콘택은 전방 금속 구조물에 커플링된다. 후방 콘택은 후방 금속 구조물에 커플링된다.
본 교시 내용의 일부 양태는 집적 회로 디바이스에 관한 것이며, 상기 집적 회로 디바이스는, 반도체 기판의 양측에 있는 제1 금속 상호연결부 및 제2 금속 상호연결부; 회로에 동력을 공급하도록 구성된 VSS 레일 및 VDD 레일; 상기 회로를 위한 I/O 단자; 및 상기 회로를 위한 ESD 보호 디바이스를 포함한다. ESD 보호 디바이스는 반도체 기판에 형성된 제1 PN 다이오드 및 제2 PN 다이오드를 포함한다. 제1 PN 다이오드는 제1 I/O 단자 커플링을 통해 I/O 단자에 커플링되고, VDD 레일 커플링을 통해 VDD 레일에 커플링된다. 제2 PN 다이오드는, 제2 I/O 단자 커플링을 통해 I/O 단자에 커플링되고, VSS 레일 커플링을 통해 VSS 레일에 커플링된다. 제1 금속 상호연결부 및 제2 금속 상호연결부 각각은 제1 I/O 단자 커플링 및 VDD 레일 커플링 중 하나만을 그리고 제2 I/O 단자 커플링 및 VSS 레일 커플링 중 하나만을 제공한다.
본 교시 내용의 일부 양태는 집적 회로를 위한 ESD 보호 디바이스를 제공하는 방법에 관한 것이다. 상기 방법은 전면 및 후면을 갖는 반도체 기판에 PN 다이오드를 형성하는 단계, 상기 전면 상에 제1 금속 상호연결부를 형성하는 단계, 상기 후면 상에 제2 금속 상호연결부를 형성하는 단계를 포함한다. 제1 금속 상호연결부는 전면에 있는 PN 다이오드의 제1 콘택과 커플링된다. 제2 금속 상호연결부는 후면에 있는 PN 다이오드의 제2 콘택과 커플링된다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피처를 개략적으로 나타낸다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
<부 기>
1. 집적 회로 디바이스로서,
전면(front side) 및 후면(back side)을 갖는 반도체 본체;
상기 전면 상에 형성된 전방(front) 금속 구조물;
상기 후면 상에 형성된 후방(back) 금속 구조물; 및
PN 접합, 제1 콘택(contact) 및 제2 콘택을 포함하는 PN 다이오드
를 포함하고,
상기 PN 접합은 상기 반도체 본체의 P-도핑된 영역과 상기 반도체 본체의 N-도핑된 영역 사이의 계면에 의해 형성되고,
상기 제1 콘택 및 상기 제2 콘택 중 하나는 상기 전면에 있는 전방 콘택이고, 상기 제1 콘택 및 상기 제2 콘택 중 다른 하나는 상기 후면에 있는 후방 콘택이고,
상기 전방 콘택은 상기 전방 금속 구조물에 커플링되고,
상기 후방 콘택은 상기 후방 금속 구조물에 커플링되는 것인, 집적 회로 디바이스.
2. 제1항에 있어서, 상기 제1 콘택 및 상기 제2 콘택 각각은 1019/cm3 이상의 도펀트 농도를 갖는 것인 집적 회로 디바이스.
3. 제1항에 있어서, 상기 후방 콘택은 실리사이드화되고(silicided) 상기 전방 콘택보다 더 큰 면적을 갖는 것인 집적 회로 디바이스.
4. 제1항에 있어서, 상기 PN 접합은 상기 전면 상에 형성된 게이트 구조물과 연관된 스페이서 아래로 연장되고 상기 스페이서 아래에서 종단되는(terminate) 것인 집적 회로 디바이스.
5. 제4항에 있어서,
상기 PN 다이오드는 제2 PN 접합을 더 포함하고,
상기 제1 PN 접합 및 제2 PN 접합은 상기 게이트 구조물의 양측에 대칭적으로 배치되는 것인 집적 회로 디바이스.
6. 제1항에 있어서, 상기 후방 콘택은 1019/cm3 이상의 농도로 도핑된 반도체 본체의 영역에 의해 제공되는 것인 집적 회로 디바이스.
7. 제1항에 있어서,
상기 후방 콘택은 상기 전면 상에 형성된 게이트 구조물의 에지와 수평으로 정렬된 반도체 구조물의 고농도로(heavily) 도핑된 영역에 의해 제공되고,
상기 고농도로 도핑된 영역은 1019/cm3 이상의 도펀트 농도를 갖는 것인 집적 회로 디바이스.
8. 제1항에 있어서,
상기 PN 다이오드는 상기 반도체 본체 상에 형성된 게이트 구조물의 양측에 있는 상기 반도체 본체의 2개의 고농도로 도핑된 영역을 포함하고,
상기 2개의 고농도로 도핑된 영역은 동일한 도핑 유형을 가지며,
상기 고농도로 도핑된 영역은 1019/cm3 이상의 도펀트 농도를 가지는 영역인 것인 집적 회로 디바이스.
9. 제1항에 있어서,
상기 PN 다이오드는 상기 반도체 본체 상에 형성된 게이트 구조물의 양측에 있는 고농도로 P-도핑된 영역 및 고농도로 N-도핑된 영역을 포함하고,
상기 고농도로 P-도핑된 영역 및 상기 고농도로 N-도핑된 영역 중 하나는 상기 전방 콘택을 제공하고,
상기 고농도로 P-도핑된 영역 및 상기 고농도로 N-도핑된 영역 각각은 1019/cm3 이상의 도펀트 농도를 갖는 것인 집적 회로 디바이스.
10. 제9항에있어서, 상기 고농도로 P-도핑된 영역 및 상기 고농도로 N-도핑된 영역 중 제2 영역은 상기 후방 콘택을 제공하는 집적 회로 디바이스.
11. 제1항에 있어서,
상기 PN 다이오드는 상기 전면 상에 형성된 얕은 트렌치 격리 영역의 양측에 있는 상기 반도체 본체의 2개의 고농도로 도핑된 영역을 포함하고,
상기 2개의 고농도로 도핑된 영역은 동일한 도핑 유형을 가지며,
상기 2개의 고농도로 도핑된 영역의 각각은 1019/cm3 이상의 도펀트 농도를 갖는 것인 집적 회로 디바이스.
12. 제1항에 있어서, 상기 후방 콘택은 1019/cm3 미만의 도핑 레벨을 갖는 반도체 본체의 일부에 의해 제공되는 것인 집적 회로 디바이스.
13. 집적 회로 디바이스로서,
반도체 본체의 양측에 있는 제1 금속 상호연결부 및 제2 금속 상호연결부;
회로에 전력을 공급하도록 구성된 VSS 레일 및 VDD 레일;
상기 회로를 위한 I/O 단자; 및
상기 회로를 위한 ESD 보호 디바이스
를 포함하며,
상기 ESD 보호 디바이스는, 상기 반도체 본체 내에 형성된 제1 PN 다이오드 및 제2 PN 다이오드를 포함하고,
상기 제1 PN 다이오드는 제1 I/O 단자 커플링을 통해 상기 I/O 단자에 커플링되고 VDD 레일 커플링을 통해 상기 VDD 레일에 커플링되고,
상기 제2 PN 다이오드는 제2 I/O 단자 커플링을 통해 상기 I/O 단자에 커플링되고 VSS 레일 커플링을 통해 상기 VSS 레일에 커플링되고,
상기 제1 금속 상호연결부 및 상기 제2 금속 상호연결부 각각은 상기 제1 I/O 단자 커플링 및 상기 VDD 레일 커플링 중 하나만을 제공하고,
상기 제1 금속 상호연결부 및 상기 제2 금속 상호연결부 각각은 상기 제2 I/O 단자 커플링 및 상기 VSS 레일 커플링 중 하나만을 제공하는 것인 집적 회로 디바이스.
14. 제13항에 있어서,
상기 제1 PN 다이오드는 상기 반도체 본체의 고농도로 P-도핑된 영역 및 상기 반도체 본체의 N-도핑된 영역에 의해 형성된 제1 PN 접합을 포함하고,
상기 제2 PN 다이오드는 상기 반도체 본체의 고농도로 N-도핑된 영역과 상기 반도체 본체의 P-도핑된 영역에 의해 형성된 제2 PN 접합을 포함하고,
상기 고농도로 P-도핑된 영역과 상기 고농도로 N-도핑된 영역은 1019/cm3 이상의 도펀트 농도를 갖는 것인 집적 회로 디바이스.
15.제13항에 있어서,
상기 제1 PN 다이오드는 제1 게이트 구조물과 연관된 스페이서 아래로 연장되고 상기 스페이서 아래에서 종단되는 제1 PN 접합을 포함하고,
상기 제2 PN 다이오드는 제2 게이트 구조물과 연관된 스페이서 아래로 연장되고 상기 스페이서 아래에서 종단되는 제2 PN 접합을 포함하는 것인 집적 회로 디바이스.
16. 집적 회로 디바이스를 제조하는 방법으로서,
전면 및 후면을 갖는 반도체 기판에 PN 다이오드를 형성하는 단계;
상기 전면 상에 제1 금속 상호연결부를 형성하는 단계 - 상기 제1 금속 상호연결부는 상기 전면 상에 있는 상기 PN 다이오드의 제1 콘택에 커플링됨 -; 및
상기 후면 상에 제2 금속 상호연결부를 형성하는 단계 - 상기 제2 금속 상호연결부는 상기 후면 상에 있는 상기 PN 다이오드의 제2 콘택에 커플링됨 -
를 포함하는 집적 회로 디바이스를 제조하는 방법.
17. 제16항에 있어서, 상기 PN 다이오드를 형성한 후, 상기 제2 금속 상호연결부를 형성하기 전에 상기 반도체 기판을 박화하는 단계를 더 포함하는 집적 회로 디바이스를 제조하는 방법.
18. 제16항에 있어서,
1019/cm3 이상의 도펀트 농도를 가지고 상기 제2 콘택을 제공하는 상기 반도체 기판의 고농도로 도핑된 영역을 형성하기 위해 상기 전면을 통해 상기 기판에 도펀트를 주입하는 단계를 더 포함하는 집적 회로 디바이스를 제조하는 방법.
19. 제16항에 있어서, 상기 전면 상의 게이트 구조물은 상기 기판에 도펀트의 주입을 위한 마스크를 제공하는 집적 회로 디바이스를 제조하는 방법.
20. 제18항에 있어서, 상기 도펀트의 주입은, 고 에너지 주입으로 상기 전면을 조사하는 단계를 포함하고, 제2 금속 상호연결부 구조물에 근접하고 제1 금속 상호연결부 구조물로부터 먼 쪽에 있는 웰(well)을 야기하는 것인 집적 회로 디바이스를 제조하는 방법.

Claims (10)

  1. 집적 회로 디바이스로서,
    전면(front side) 및 후면(back side)을 갖는 반도체 본체;
    상기 전면 상에 형성된 전방(front) 금속 구조물;
    상기 후면 상에 형성된 후방(back) 금속 구조물; 및
    PN 접합, 제1 콘택(contact) 및 제2 콘택을 포함하는 PN 다이오드
    를 포함하고,
    상기 PN 접합은 상기 반도체 본체의 P-도핑된 영역과 상기 반도체 본체의 N-도핑된 영역 사이의 계면에 의해 형성되고,
    상기 제1 콘택 및 상기 제2 콘택 중 하나는 상기 전면에 있는 전방 콘택이고, 상기 제1 콘택 및 상기 제2 콘택 중 다른 하나는 상기 후면에 있는 후방 콘택이고,
    상기 전방 콘택은 상기 전방 금속 구조물에 커플링되고,
    상기 후방 콘택은 상기 후방 금속 구조물에 커플링되는 것인, 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 제1 콘택 및 상기 제2 콘택 각각은 1019/cm3 이상의 도펀트 농도를 갖는 것인 집적 회로 디바이스.
  3. 제1항에 있어서, 상기 후방 콘택은 실리사이드화되고(silicided) 상기 전방 콘택보다 더 큰 면적을 갖는 것인 집적 회로 디바이스.
  4. 제1항에 있어서, 상기 PN 접합은 상기 전면 상에 형성된 게이트 구조물과 연관된 스페이서 아래로 연장되고 상기 스페이서 아래에서 종단되는(terminate) 것인 집적 회로 디바이스.
  5. 제1항에 있어서,
    상기 후방 콘택은 상기 전면 상에 형성된 게이트 구조물의 에지와 수평으로 정렬된 반도체 구조물의 고농도로(heavily) 도핑된 영역에 의해 제공되고,
    상기 고농도로 도핑된 영역은 1019/cm3 이상의 도펀트 농도를 갖는 것인 집적 회로 디바이스.
  6. 제1항에 있어서,
    상기 PN 다이오드는 상기 반도체 본체 상에 형성된 게이트 구조물의 양측에 있는 상기 반도체 본체의 2개의 고농도로 도핑된 영역을 포함하고,
    상기 2개의 고농도로 도핑된 영역은 동일한 도핑 유형을 가지며,
    상기 고농도로 도핑된 영역은 1019/cm3 이상의 도펀트 농도를 가지는 영역인 것인 집적 회로 디바이스.
  7. 제1항에 있어서,
    상기 PN 다이오드는 상기 반도체 본체 상에 형성된 게이트 구조물의 양측에 있는 고농도로 P-도핑된 영역 및 고농도로 N-도핑된 영역을 포함하고,
    상기 고농도로 P-도핑된 영역 및 상기 고농도로 N-도핑된 영역 중 하나는 상기 전방 콘택을 제공하고,
    상기 고농도로 P-도핑된 영역 및 상기 고농도로 N-도핑된 영역 각각은 1019/cm3 이상의 도펀트 농도를 갖는 것인 집적 회로 디바이스.
  8. 제1항에 있어서,
    상기 PN 다이오드는 상기 전면 상에 형성된 얕은 트렌치 격리 영역의 양측에 있는 상기 반도체 본체의 2개의 고농도로 도핑된 영역을 포함하고,
    상기 2개의 고농도로 도핑된 영역은 동일한 도핑 유형을 가지며,
    상기 2개의 고농도로 도핑된 영역의 각각은 1019/cm3 이상의 도펀트 농도를 갖는 것인 집적 회로 디바이스.
  9. 집적 회로 디바이스로서,
    반도체 본체의 양측에 있는 제1 금속 상호연결부 및 제2 금속 상호연결부;
    회로에 전력을 공급하도록 구성된 VSS 레일 및 VDD 레일;
    상기 회로를 위한 I/O 단자; 및
    상기 회로를 위한 ESD 보호 디바이스
    를 포함하며,
    상기 ESD 보호 디바이스는, 상기 반도체 본체 내에 형성된 제1 PN 다이오드 및 제2 PN 다이오드를 포함하고,
    상기 제1 PN 다이오드는 제1 I/O 단자 커플링을 통해 상기 I/O 단자에 커플링되고 VDD 레일 커플링을 통해 상기 VDD 레일에 커플링되고,
    상기 제2 PN 다이오드는 제2 I/O 단자 커플링을 통해 상기 I/O 단자에 커플링되고 VSS 레일 커플링을 통해 상기 VSS 레일에 커플링되고,
    상기 제1 금속 상호연결부 및 상기 제2 금속 상호연결부 각각은 상기 제1 I/O 단자 커플링 및 상기 VDD 레일 커플링 중 하나만을 제공하고,
    상기 제1 금속 상호연결부 및 상기 제2 금속 상호연결부 각각은 상기 제2 I/O 단자 커플링 및 상기 VSS 레일 커플링 중 하나만을 제공하는 것인 집적 회로 디바이스.
  10. 집적 회로 디바이스를 제조하는 방법으로서,
    전면 및 후면을 갖는 반도체 기판에 PN 다이오드를 형성하는 단계;
    상기 전면 상에 제1 금속 상호연결부를 형성하는 단계 - 상기 제1 금속 상호연결부는 상기 전면 상에 있는 상기 PN 다이오드의 제1 콘택에 커플링됨 -; 및
    상기 후면 상에 제2 금속 상호연결부를 형성하는 단계 - 상기 제2 금속 상호연결부는 상기 후면 상에 있는 상기 PN 다이오드의 제2 콘택에 커플링됨 -
    를 포함하는 집적 회로 디바이스를 제조하는 방법.
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