KR20160051656A - 정전기 방전 보호 구조체 및 방법 - Google Patents

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KR20160051656A
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Abstract

반도체 패키지는, 상부 패키지 및 복수의 팬아웃 상호 연결 구조체를 갖는 하부 패키지를 포함한다. 복수의 패키지간 커넥터가 상부 패키지와 하부 패키지 사이의 간극 내에 배치된다. 전도성 보호층이 반도체 패키지 위에 형성되고, 전도성 보호층은 그 둘레 주위의 간극을 밀봉하며, 전도성 보호층은 상부 패키지의 상부면과 측벽을 피복하고, 전도성 보호층은 하부 패키지의 측벽의 상부와 상부 패키지의 경계를 지나서 연장되는 하부 패키지의 상부면 부분을 피복한다.

Description

정전기 방전 보호 구조체 및 방법{ELECTROSTATIC DISCHARGE PROTECTION STRUCTURE AND METHOD}
반도체 사업은 다양한 전자 구성요소들(예컨대, 트랜지스터, 다이오드, 레지스터, 캐패시터 등)의 집적 밀도에 있어서의 계속적인 개선으로 인해 급속한 성장을 겪어 왔다. 대부분의 부품의 경우에, 이러한 집적 밀도에 있어서의 개선은 최소 피쳐(feature) 크기에서의 반복적인 감소로부터 비롯되는데, 이러한 반복적인 감소는 더 많은 구성요소가 소정의 영역 내에 집적되게 한다. 더욱 더 작은 전자 디바이스에 대한 수요가 최근에 증가됨에 따라, 반도체 다이의 보다 작고 보다 창의적인 패키징 기법에 대한 요구가 증가되었다.
이들 패키징 기법의 예로는 패키지 온 패키지(POP; Package-on-Package) 기법이 있다. PoP 패키지에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 수준의 집적 및 구성요소 밀도를 가능하게 한다. PoP 기법으로부터의 이러한 높은 수준의 집적은 향상된 기능성과 인쇄 집적 회로(PCB; printed circuit board) 상에 작은 설치 공간을 갖는 반도체 디바이스의 제조를 가능하게 한다. PCB 상에 작은 설치 공간을 갖는 반도체 패키지는 모바일 폰, 태블릿 및 디지털 음악 플레이어 등의 작은 폼 팩터 디바이스에 유리하다. PoP 패키지의 다른 이점으로는 패키지 내에서 상호 작동하는 부품들을 연결하는 전도성 경로의 길이를 최소화한다는 것이다. 이는 반도체 디바이스의 전기적 성능을 향상시키는데, 그 이유는 회로들 간의 상호 연결부의 경로가 보다 짧으면 신호 전파가 더 빨라지고 소음 및 혼선이 감소되기 때문이다.
PoP 패키지의 제조에 많은 도전 과제가 존재한다. 예컨대, 제조, 시험, 선적 및 취급 중에, PoP 패키지 상에 정전기가 발생할 수 있다. 적절한 정전기 방전(ESD; electrostatic discharge) 보호가 없으면, 패키지 내의 회로들이 쉽게 손상될 수 있다.
PoP 기법에서의 여러 문제들을 처리하기 위한 노력들이 이루어졌다. 그러나, 기계적 및/또는 전기적 특성이 개선된 PoP 타입 반도체 패키지에 대한 요구가 당업계에 여전히 존재한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피쳐들은 실척으로 도시되지 않는다. 사실상, 다양한 피쳐들의 치수는 설명의 명확도를 위해 임의로 증가 또는 감소될 수 있다. 여러 도면에서 대응하는 번호 및 부호는 달리 지시되지 않는다면 대체로 대응하는 부품들을 가리킨다.
도 1은 본 개시의 실시예에 따른 반도체 PoP 패키지의 단면도를 도시한다;
도 2a 내지 도 2o는 본 개시의 몇몇 실시예에 따른, 다양한 제조 단계에서 도 1에 도시된 PoP 구조체의 단면도이다;
도 3 및 도 4는 본 개시의 다른 실시예에 따른 반도체 PoP 패키지의 단면도이다;
도 4a 내지 도 4b는 본 개시의 몇몇 실시예에 따른, 다양한 제조 다네에서 도 4에 도시된 PoP 구조체의 단면도를 도시한다;
도 4c는 본 개시의 실시예에 따른 도 4에 도시된 PoP 구조체의 평면도를 도시한다;
도 5는 본 개시의 실시예에 따른 반도체 PoP 패키지의 단면도를 도시한다;
도 6a는 본 개시의 다양한 실시예에 따른, 도 2j에 도시된 구조체(100D)를 형성하는 방법의 흐름도를 도시한다;
도 6b는 본 개시의 다양한 실시예에 따른 도 1에 도시된 PoP 구조체를 형성하는 방법의 흐름도를 도시한다.
본 개시의 실시예의 제조 및 이용이 아래에서 상세하게 설명된다. 그러나, 본 개시는 광범위한 특정한 상황에서 실현될 수 있는 많은 적용 가능한 진보적인 개념을 제공한다는 것을 알아야 한다. 설명된 특정한 실시예는 본 개시를 제조하고 이용하는 특정한 방식을 단순히 예시하고, 본 개시의 범위를 제한하지 않는다.
도 1은 본 개시의 몇몇 실시예에 따른 PoP 패키지(500)의 단면도를 도시한다. PoP 패키지(500)는 하부 반도체 패키지(100)의 상부에 적층되는 상부 반도체 패키지(200)를 포함한다. 하부 반도체 패키지(100)는 전면 유전체층(110) 상에 실장되는 반도체 디바이스(120)를 구비한다. 도 1은 전면 유전체층(110)을 하나의 층으로서 도시하고 있지만, 당업자라면 전면 유전체층(110)이 당업계에 공지된 적절한 방법을 이용하여 형성되는 복수의 유전체층을 포함할 수 있다는 것을 알 것이다. 반도체 디바이스(120)는 몇몇 실시예에서 하나의 칩을 내측에 가질 수 있다. 반도체 디바이스(120)는 몇몇 실시예에 따라 당업계에 공지된 적절한 방법에 의해 함께 적층되는 복수의 칩을 포함할 수 있다. 상부 패키지에 있는 복수의 반도체 칩은 디지털 신호 프로세서(DSP; digital signal processor) 또는 메모리 칩과 같이 동일한 타입으로 될 수 있다. 대안적으로, 이들 반도체 칩은 상이한 타입들로 될 수 있는데, 몇몇은 DSP 칩이고, 몇몇은 로직 칩이며, 또 다른 몇몇은 메모리 칩이다. 반도체 디바이스(120)의 접촉 패드(124)는 전면 유전체층(110)의 복수의 상호 연결 구조체(115)에 연결된다. 몇몇 실시예에서, 상호 연결 구조체(115)와 전면 유전체층(110)은 총괄하여 재분배층(RDL; redistribution layer) 또는 재분배층들(RDLs)로 지칭된다. 복수의 재분배 접촉 패드(141)가 하부 패키지(100)의 상부면(147) 근처에서 후면 유전체층(140) 내에 배치된다. 후면 유전체층(140)은 몇몇 실시예에서 하나 이상의 유전체층을 포함할 수 있다. 재부분 접촉 패드(141)는 몇몇 실시예에서 후면 유전체층(140) 내에 금속 라인 및 비아(도시 생략)를 포함하는 하나 이상의 전도성 층의 일부일 수 있다. 몇몇 실시예에 따르면, 재분배 접촉 패드(141), 하나 이상의 전도성 층(도시 생략), 및 후면 유전체층(140)은 총괄하여 후면 재분배층(BSRDL; back-side redistribution layer) 또는 후면 재분배층들(BSRDLs)로 지칭된다.
상부 패키지(200)의 크기는 몇몇 실시예에서 하부 패키지의 크기보다 작을 수 있다[즉, 위쪽에서 보았을 때에, 상부 패키지(200)의 둘레는 하부 패키지(100)의 둘레 내에 있다]. 상부 패키지(200)는 기판(210)의 상부면(217) 상에 실장된 반도체 디바이스(220)를 갖는다. 반도체 디바이스(220)는 몇몇 실시예에서 하나의 칩을 포함할 수 있다. 반도체 디바이스(120)는 몇몇의 다른 실시에에서 당업계에 공지된 방법을 이용하여 함께 적층되는 복수의 반도체 칩을 포함할 수 있다.
상부 패키지 기판(210)은 반도체 웨이퍼, 또는 웨이퍼의 일부로 제조될 수 있다. 몇몇 실시예에서, 기판(210)은 실리콘, 갈륨 비화물, 실리콘 온 절연체["SOI(silicon on insulator)"] 또는 다른 유사한 재료를 포함한다. 몇몇 실시예에서, 기판(210)은 또한 레지스터, 캐패시터, 인덕터 등과 같은 수동 디바이스, 또는 트랜지스터 등의 능동 디바이스를 포함한다. 몇몇 실시예에서, 기판(210)은 추가의 집적 회로를 포함한다. 기판(210)은 관통 기판 비아(TSV; through substrate via)를 더 포함할 수 있고 인터포저(interposer)일 수 있다. 게다가, 기판(210)은 다른 재료로 제조될 수 있다. 예컨대, 몇몇 실시예에서, 기판(210)은 다층 회로 기판이다. 몇몇 실시예에서, 기판(210)은 또한 비스말레이미드 트리아진(BT; bismaleimide triazine) 수지, RF-4(내연성인 에폭시 수지 결합제를 갖는 섬유 유리 직물로 구성되는 복합 재료), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 전도성 단자를 수용하는 데에 요구되는 전도성 패드 또는 랜드를 지탱할 수 있는 다른 지지 재료를 포함한다.
기판(210)은 몇몇 실시예에 따라 하나 이상의 금속 라인층 및 비아를 포함하는 상호 연결 구조체(도시 생략)를 포함한다. 기판(210) 내의 상호 연결 구조체는 반도체 디바이스(220)에 접합되는 접촉 패드(211)와, 외부 커넥터(216; 도 2i에 도시됨)에 접합되는 기판(210)의 대향면 상의 접촉 패드(214)에 연결된다. 몇몇 실시예에서, 접촉 패드(211, 214)는 알루미늄, 구리, 은, 금, 니켈, 텅스텐, 이들의 합금, 및/또는 이들의 다층을 포함한다. 몇몇 실시예에서, 접촉 패드(214)는 구리 또는 구리 합금으로 제조된다. 외부 커넥터(216)는 몇몇 실시예에 따라 기판(210)의 하부면(218) 상의 접촉 패드(214)에 접합된다. 외부 커넥터(216)는 솔더, 솔더 합금, 구리, 구리 합금, 금, 또는 금 합금 등과 같은 전도성 재료로 제조된다. 외부 커넥터(216)는 리플로우 프로세스에 의해 전도성 패드(214)에 접합될 수 있다. 몇몇 실시예에서, 외부 커넥터(216)는 BGA 볼이다.
상부 패키지(200)와 하부 패키지(100) 간의 간극은 공간(330)을 형성한다. 패키지간 커넥터(320)가 공간(330) 내측에서 상부 패키지(200)와 하부 패키지(100) 사이에 형성된다. 패키지간 커넥터(320)는 상부 패키지(200)의 하부면(218) 상의 접촉 패드(214)를 하부 패키지(100)의 상부면(147) 근처의 재분배 접촉 패드(141)에 기계적으로 그리고 전기적으로 커플링시킨다.
전도성 보호층(410)이 몇몇 실시예에서 PoP 패키지(500)의 특정한 영역 위에 형성된다. 전도성 보호층(410)은 몇몇 실시예에 따라 PoP 패키지(500) 내측의 반도체 칩을 위한 ESD 보호를 제공한다.
도 2a 내지 도 2e는 본 개시의 다양한 실시예에 따른, 도 1에 도시된 PoP 구조체(500)의 중간 단계를 도시한다.
도 2a는 캐리어(150) 상에 형성된 후면 유전체층(140D)의 단면도를 도시한다. 후면 유전체층(140D)은 하나의 층으로서 도시되어 있지만, 당업자라면 후면 유전체층(140D)이 복수의 유전체층을 포함할 수 있다는 것을 알 것이다. 후면 유전체층(140D)에 부착될 복수의 반도체 디바이스(120)가 점선으로 도시되어 있다. 후면 유전체층(140D)은 라인(400)에 의해 분할되는 복수의 동일한 부분(140)을 포함한다. 각 부분(140)은 도 1의 후면 유전체층(140)에 대응한다. 이후에, 후면 유전체층(140D)은, 도 2a 내지 도 2k에 도시된 아래의 처리 단계들에서 설명되는 바와 같이 그 둘레에 형성되는 다른 구성요소/디바이스/층과 함께, 구조체(100D)로서 지칭될 것이다.
캐리어(150)는 실리콘, 폴리머, 폴리머 복합재, 금속 포일, 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프, 또는 구조적 지지부를 위한 다른 적절한 재료 등의 베이스 재료를 포함할 수 있다. 몇몇 실시예에서, 캐리어(150)는 유리로 제조된다. 접합체층(도시 생략)이 몇몇 실시예에서 캐리어(150) 위에 증착 또는 적층될 수 있다. 접착제층은 감광성일 수 있고, 하부 패키지(100)가 형성된 후에 자외선(UV; ultra-violet) 광을 캐리어(1500 상에 조사함으로써 캐리어(150)로부터 쉽게 분리된다. 예컨대, 접착제층은 미국 미네소타주 세이트 폴 소재의 3M사에 의해 제조되는 광열 변환(LTHC; light-to-heat-conversion) 코팅일 수 있다.
후면 유전체층(140D)은 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 프린팅, 스핀 코팅, 스프레이 코팅, 소결, 또는 열 산화와 같이, 당업계에 공지된 적절한 방법을 이용하여 캐리어(150) 상에 형성되는 하나 이상의 유전체층을 포함할 수 있다. 후면 유전체층(140D)은, 몇몇 실시예에서, 폴리이미드, 폴리벤조옥사졸, 벤조사이클로부텐 등의 폴리머, 또는 몇몇의 다른 실시예에서, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 탄탈 5산화물, 또는 알루미늄 산화물로 제조될 수 있다.
복수의 재분배 접촉 패드(141)가 후면 유전체층(140D) 내에 형성된다. 재분배 접촉 패드(141)는 금속 라인의 하나 이상의 전도성 층 및 비아(도시 생략)를 포함하는 하나 이상의 후면 재분배층의 일부일 수 있다. 전도성 층은 몇몇 실시예에 따라, PVD, CVD, 스퍼터링, 전해 도금, 무전해 도금, 또는 다른 적절한 금속 증착 프로세스에 의한 패터닝을 이용하여 형성될 수 있다. 전도성 층은 몇몇 실시예에서, 알루미늄, 구리, 니켈, 주석, 금, 은, 또는 다른 적절한 전도성 재료를 포함할 수 있다. 재분배 접촉 패드(141)의 몇몇은 이후의 처리 단계에서 비아(142)를 형성하는 데에 사용되는 접촉 패드(144)를 포함할 수 있다.
도 2b에 도시된 바와 같이, 후면 유전체층(140D) 위에 희생 재료(132)가 형성된다. 희생 재료(132)는 몇몇 실시예에서, 일례로서, 포토레지스트, 유기 재료, 절연 재료, 또는 다른 재료를 포함한다. 희생 재료(132)에는 도 2c에 도시된 바와 같이 리소그래피 프로세스 또는 직접적 패터닝 프로세스를 이용하여 비아(142; 도 1 참조)를 형성하기 위해 원하는 패턴이 패터닝된다. 리소그래피 프로세스에서, 희생 재료(132)는 원하는 패턴이 상부에 있는 리소그래피 마스크(도시 생략)로부터 반사된 또는 리소그래피 마스크로부터 전달된 광 또는 에너지에 노출된다. 이어서, 희생 재료(132)는 현상된 다음, 희생 재료(132)의 일부가 애싱(ashing)되거나 에칭된다. 직접적 패터닝프로세스는 예컨대 레이저를 이용하여 희생 재료(132)에 패턴을 형성하는 것을 포함할 수 있다. 대안적으로, 희생 재료(132)는 다른 방법을 이용하여 패터닝될 수 있다. 본 개시의 실시예에서, 희생 재료(132)는 희생 재료를 관통하는 개구(134)를 갖도록 패터닝되는데, 이 개구는 후면 유전체층(140D)에서 접촉 패드(144)의 상부면을 노출시킨다.
본 개시의 실시예에 따르면, 희생 재료(132)의 개구(134)는 도 2d에 도시된 바와 같이 전도성 피쳐(142')를 형성하도록 전도성 재료로 충전된다. 전도성 재료는 구리를 포함할 수 있지만, 다른 적절한 전도성 재료가 또한 사용될 수 있다. 몇몇 실시예에서, 희생 재료(132)의 개구 내에 전도성 재료를 형성하도록 도금 프로세스가 사용된다. 도금 프로세스는 예컨대 전자-화학적 도금(ECP; electro-chemical plating) 또는 다른 타입의 도금 프로세스를 포함할 수 있다.
이어서, 희생 재료(132)는 도 2e에 도시된 바와 같이 박리되거나 제거된다. 희생 재료(132)가 제거된 후에, 전도성 피쳐(142')는 몇몇 실시예에서 도 2e에 도시된 바와 같이 후면 유전체층(140D) 위의 전도성 필라가 된다. 전도성 피쳐(142')는 몇몇 실시예에서 후면 유전체층(140D) 내의 접촉 패드(144)에 전기적으로 연결된다.
다른 실시예에서, 전도성 피쳐(142')는 감법(subtractive technique), 다마신 기법(damascene technique), 또는 다른 방법을 이용하여 형성될 수 있다. 예컨대, 감법에서, 후면 유전체층(140D)의 전체 표면에 걸쳐 Cu, Cu 합금, 다른 금속, 또는 이들의 조합 또는 다층 등의 전도성 재료가 형성될 수 있고, 전도성 재료는 전도성 피쳐(142')를 형성하도록 패터닝된다. 전도성 재료는, 전도성 재료 위에 포토레지스트층을 형성하고, 원하는 패턴을 상부에 갖는 리소그래피 마스크로부터 반사된 또는 리소그래피 마스크를 통해 전달된 광 또는 에너지에 대해 포토레지스트층을 노출시키며, 포토레지스트층을 현상함으로써, 포토리소그래피를 이용하여 패터닝될 수 있다. 이어서, 포토레지스트층의 노출된(또는 포토레지스트층이 포지티브 또는 네가티브인지의 여부에 따라 노출되지 않은) 부분이 애싱되고 제거된다. 다음에, 패터닝된 포토레지스트층은 전도성 재료를 위한 에칭 프로세스 중에 에칭 마스크로서 사용된다. 포토레지스트층은 전도성 피쳐(142')의 원하는 패턴이 패터닝된 전도성 재료를 남겨 둔 상태로 제거된다.
도 2f에 도시된 바와 같이, 전도성 피쳐들(142') 사이에서 후면 유전체층(140D)의 상부면(147)에 복수의 반도체 디바이스(120)가 부착된다. 반도체 디바이스(120)를 부착하는 데에 접착층 또는 다이 부착 필름(도시 생략)이 사용될 수 있다. 반도체 디바이스(120)는, 본 개시의 실시예에 따라, 그 능동 면[즉, 접촉 패드(124)가 있는 면]이 상방을 향하고 캐리어의 반대쪽에 있는 상태로 후면 유전체층(140D)에 부착된다.
반도체 디바이스(120)를 부착한 후에, 도 2g에 도시된 바와 같이, 하부 몰딩층(130)이 후면 유전체층(140D) 위에 형성된다. 몇몇 실시예에서, 에폭시 몰딩 화합물(EMC; epoxy molding compound)이 후면 유전체층(140D) 위에 증착되고 경화되어 하부 몰딩층(130)을 형성할 수 있다. 하부 몰딩층(130)은 반도체 디바이스(120)와 전도성 피쳐(142')를 봉입하고, 이들을 습기와 물리적 충격 등의 외부 환경으로부터 보호한다. 전도성 피쳐(142')는 하부 몰딩층(130)에 의해 봉입된 후에 비아(142)가 된다. 다른 실시예에서, 비아(142)는 하부 몰딩층(130)이 후면 유전체층(140D) 위에 형성된 후에 형성될 수 있다. 예컨대, 비아는 먼저 복수의 비아 홀을 형성하도록 하부 몰딩층을 에칭한 다음, 비아 홀을 전도성 재료로 충전하여 비아를 형성함으로써 형성될 수 있다.
도 2h에 도시된 바와 같이, 연마, 폴리싱 및/또는 화학적 에칭, 에칭과 연마 기법들의 조합 등의 적절한 기법을 이용하여 평탄화 프로세스가 실시되어 하부 몰딩층(130)을 위한 평탄한 상부면(137)을 생성할 수 있다. 몇몇 실시예에서, 화학적-기계적 폴리싱(CMP; chemical-mechanical polishing) 프로세스를 사용하여 하부 몰딩층(130)을 위한 평탄한 상부면을 생성할 수 있다.
도 2i는 전면 유전체층(110)이 하부 몰딩층(130) 상에 형성된 후에 구조체(100D)의 단면도를 도시한다. 전면 유전체층(110)은 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 소결, 또는 열 산화와 같이, 당업계에 공지된 적절한 방법을 이용하여 형성되는 복수의 유전체층을 포함할 수 있다. 전면 유전체층(110)은, 몇몇 실시예에서, 폴리이미드, 폴리벤조옥사졸, 또는 벤조사이클로부텐 등의 폴리머, 또는 몇몇의 다른 실시예에서, 이산화실리콘, 실리콘 질화물, 실리콘 산질화물, 탄탈 5산화물, 또는 알루미늄 산화물로 제조될 수 있다.
전면 유전체층(110)은 금속 라인(1113)의 하나 이상의 전도성 층 및 비아(112)를 포함하는 상호 연결 구조체(115)를 포함한다. 전도성 층은 몇몇 실시예에 따라, PVD, CVD, 스퍼터링, 전해 도금, 무전해 도금, 또는 다른 적절한 금속 증착 프로세스에 의한 패터닝을 이용하여 형성될 수 있다. 전도성 층은 몇몇 실시예에서, 알루미늄, 구리, 니켈, 주석, 금, 은, 또는 다른 적절한 전도성 재료를 포함할 수 있다. 상호 연결 구조체(115)는 반도체 디바이스(120)의 접촉 패드(124)와, 전면 유전체층(110)의 대향면 상의 접촉 패드(114)에 연결된다. 몇몇 실시예에서, 접촉 패드(114)는 알루미늄, 구리, 은, 금, 니켈, 텅스텐, 이들의 합금, 및/또는 이들의 다층을 포함한다. 상호 연결 구조체(115a)는 반도체 디바이스(120)의 경계 외측에 배치되고 반도체 디바이스(120)(도시 생략)에 전기적으로 연결되기 때문에 하부 반도체 패키지(100)의 팬아웃(fan-out)을 가능하게 하고, 이런 이유로 이후에는 팬아웃 상호 연결부(115a)라고 명명된다. 재분배 접촉 패드(141), 비아(142), 및 팬아웃 상호 연결 구조체(115a)는 하부 패키지(100)의 팬아웃을 가능하게 하고 PoP 구조체에서 상부 패키지(200)를 위한 전기 연결부에 대해 용이한 엑세스를 제공한다.
도 2j는 몇몇 실시예에 따라 외부 커넥터(116)가 전면 유전체층(110)의 다른 면 상의 접촉 패드(114)에 접합된 후에 구조체(100D)의 단면도를 도시한다. 외부 커넥터(116)는 솔더, 솔더 합금, 구리, 구리 합금, 금, 또는 금 합금 등과 같은 전도성 재료로 제조된다. 외부 커넥터(116)는 리플로우 프로세스에 의해 접촉 패드(114)에 접합될 수 있다. 몇몇 실시예에서, 외부 커넥터(116)는 BGA 볼이다. 도 2j에 도시된 단계 후에, 구조체(100D)는 복수의 하부 패키지(100)를 포함한다.
도 2k에 단면도로 도시된 바와 같이, 도 2j에 도시된 구조체(100D)는 뒤집혀서 테이프(160)에 부착되며, 캐리어(150)가 접합 분리된다. 몇몇 실시예에 따르면, 테이프(160)는 독일의 MINITRON Elektronik Gmbh사에 의해 제조되는 다이싱 테이프 등의 다이싱 테이프이다. 테이프(160)는 연성이고 몇몇 실시예에서 외부 커넥터(116)와 하부 패키지(100)의 접촉 패드(114)의 조합된 높이보다 큰 두께를 갖는다. 본 개시의 실시예에서, 하부 패키지(100)는, 도 2k에 도시된 바와 같이, 외부 커넥터(116), 접촉 패드(114) 및 전면 유전체층(110)의 하부가 테이프(160)의 상부면(167) 아래에 있도록 테이프(160) 내로 프레싱된다. 테이프(160)는 하부 패키지(100)의 하부면(118), 뿐만 아니라 접촉 패드(114)와 외부 커넥터(116)가 후속 처리 단계 중에 전도성 코팅에 의해 코팅되는 것을 방지한다. 하부 패키지(100)의 측벽(136)의 하부는 또한 테이프(160)의 상부면(167) 아래에 있기 때문에 전도성 코팅이 없을 수 있다.
캐리어(150)는 화학적 습식 에칭, 플라즈마 건식 에칭, 기계적 박리, CMP, 기계적 연마, 열 베이킹, 레이저 스캐닝, 또는 습식 스트리핑에 의해 접합 분리될 수 있다. 몇몇 실시예에서, 캐리어(150)는 유리 캐리어이고 레이저 접합 분리 프로세스에 의해 접합 분리된다. 엑시머 레이저에 의해 방출된 자외선 광은, 몇몇 실시예에서, 유리를 통과하고 유리/접착제 계면 근처에서 흡수되어, 수백 나노미터만을 관통하고 패키지에서의 반도체 칩을 영향을 받지 않은 상태로 남겨둔다. 자외선 광은 접착제층(도시 생략)에 있는 화학적 접합부를 직접 파괴시키는 광화학적 프로세스를 개시되게 한다. 그 결과, 유리 캐리어는 구조체(100D)로부터 쉽게 분리될 수 있다.
도 2l은 복수의 개구(171)가 후면 유전체층(140D)에 형성된 후에 도 2k에 도시된 구조체(100D)의 단면도를 도시한다. 몇몇 실시예에 따르면, 유전체층(140D)의 상부에 개구(171)를 형성하여 재분배 접촉 패드(141)를 노출하기 위하여 레이저 드릴링이 사용될 수 있다. 레이저의 세기는 각 개구(171)의 원하는 깊이 및 폭(예컨대, 직경)을 설정하도록 조절될 수 있다. 레이저의 조사 각도는 각 개구(171)의 측벽(172)이 원하는 각도로 경사지도록 변화될 수 있다. 개구의 측벽(172)은 몇몇 실시예에서 수직이거나 경사질 수 있다.
또한, 도 2l에 도시된 바와 같이, 몇몇 실시예에 따르면, 솔더 인쇄 기계를 이용하여 솔더 인쇄 프로세스에 의해 솔더 페이스트(305)가 개구(171) 내에 형성될 수 있다. 도 2l은 용이한 도시를 위해 개구(171)들 중 일부에 솔더 페이스트를 도시하고 있지만, 솔더 페이스트는 모든 개구(171) 내에 형성될 수 있다는 것이 이해된다. 후속하는 리플로우 프로세스에서, 솔더 페이스트(305)는, 몇몇 실시예에 따르면, 용융되고 개구(171)를 충전하며 상부 패키지(200)의 외부 커넥터(216; 도 2m 참조)와 융합되어 패키지간 커넥터(320)를 형성하게 된다.
도 2m은 하부 패키지(100)의 상부에 적층된 상부 패키지(200)를 단면도를 도시한다. 상부 패키지(200)는, 상부 패키지의 외부 커넥터(216)의 위치가 하부 패키지의 솔더 페이스트(305)의 위치에 일치하도록 하부 패키지(100)와 정렬된다. 상부 패키지(200)가 하부 패키지(100) 상에 적층된 후에, 몇몇 실시예에 따르면, 리플로우 프로세스가 수행되어 패키지간 커넥터(320)를 형성할 수 있다. 패키지간 커넥터(320)는, 몇몇의 다른 실시예에 따르면, 구리 필라, C4 범프, 또는 다른 적절한 타입의 커넥터일 수 있다. 패키지간 커넥터(320)는, 몇몇 실시예에서, 상부 패키지를 하부 패키지와 전기적으로 커플링시키는 전도성 경로를 형성하도록 하부 패키지(100)의 재분배 접촉 패드(141)를 상부 패키지(200)의 접촉 패드(214)와 연결한다. 패키지간 커넥터(도시 생략)는, 몇몇 실시예에 따르면, 공간(330) 내에 배치될 수 있다.
몇몇 실시예에서, 리플로우 프로세스로부터의 잔류물을 클리닝하기 위해서 클리닝 프로세스(도시 생략)가 수행될 수 있다. 클리닝을 위해, Kyzen Corporation사로부터의 Micronox 또는 Aquanox 제품과 같은 상업적 용제가 사용될 수 있다. 클리닝 프로세스는, 몇몇 실시예에서, 반도체 제조를 위한 상업적 클리닝 툴에서 수행되는 용제 클리닝, 물 클리닝, 및 윈드 블로잉 등의 단계를 포함할 수 있다. 클리닝 프로세스의 시간, 속도, 온도는 특별한 PoP 구조체와 제조 요건에 의해 결정될 수 있다. 예컨대, 클리닝 프로세스의 피크 온도는, 몇몇 실시예에서, 100℃ 미만이다.
도 2n은 복수의 상부 패키지가 부착된 구조체(100D)의 단면도를 도시한다. 상부 패키지쪽에서 다이싱이 시작되어 2개의 인접한 PoP 패키지들 사이의 경계(400)를 따라 하부 패키지쪽으로 내려간다. 몇몇 실시예에서, 다이싱 톱 또는 레이저, 또는 이들 모두가 사용될 수 있다. 다이싱의 깊이는 테이프(160)를 여러 조각으로 절단하는 일 없이 PoP 패키지를 싱귤레이션하도록 제어된다. 다이싱 후에, [전도성 보호층(410)이 없는] 복수의 PoP 패키지(500)가 형성되고, PoP 패키지(550)는, PoP 패키지의 하부면(118)이 테이프(160)의 상부면(167) 아래에 있는 상태로 테이프(160)에 대해 여전히 부착된다.
도 2o는 전도성 보호층(410)이 PoP 패키지(500) 상에 형성된 후에 구조체(100D)의 단면도를 도시한다. 전도성 보호층(410)은 전도성 코팅을 PoP 패키지(500) 상에 도포함으로써 형성된다. 몇몇 실시예에서, 전도성 코팅은 은 접착제 등의 전도성 접착제를 사용할 수 있다. 전도성 코팅은, 몇몇 실시예에서, MG Chemicals사에서 시판 중인 Super Shield™ 니켈 전도성 코팅을 사용할 수 있다. 전도성 코팅은, 다른 실시예에 따르면, 전도성 몰딩 재료(즉, 전도성 재료와 혼합된 몰딩 재료)를 사용할 수 있다. 몇몇 실시예에 따르면, 전도성 코팅의 원하는 시트 저항은 25 ㎛의 건식 코팅 두께에서 0.5 ohm/sq 미만이어야 한다. 예컨대, 전도성 코팅 재료는, Henkel Corporation사에 의해 제조되고, 실질적으로 구리(30-60%), 프로필 아세테이트(10-30%), 메타크릴레이트 폴리머(5-10%), n-부틸 아세테이트(5-10%), 이소펜틸 아세테이트(1-5%), 티타늄(0.1-1%), 및 트리(이소옥타데카노에이토-O)(0.1-1%)를 포함하는 ELECTRODAG 437일 수 있다. 몇몇 실시예에서, ELECTRODAG 437 제품은 사용되기 전에 용제에 의해 희석된다. 일 실시예에서, 용제는 메틸 에틸 케톤(부타논), 즉 MEK이다. 예컨대, ELECTRODAG 437의 5 용적부가 MEK의 4 용적부와 혼합될 수 있다. 다른 예로서, ELECTRODAG 437의 5 중량부가 MEK의 2 중량부와 혼합될 수 있다.
몇몇 실시예에서, 전도성 코팅은 스프레이 코팅 프로세스에 의해 도포될 수 있다. 다른 실시예에서, 전도성 코팅은 패키지 상에 스핀 코팅될 수 있다. 예컨대, Hankel의 ELECTRODAG 437이 종래의 프로펠러 교반식 압력 포트 스프레이 시스템을 이용하여 스프레이함으로써 도포될 수 있다. 본 개시의 실시예에서, 전도성 보호층(410)의 두께는 실질적으로 대략 40 ㎛를 갖는다. 몇몇 실시예에서, 전도성 보호층(410)의 두께는 약 10 ㎛ 내지 약 50 ㎛의 범위이다.
전도성 보호층(410)은, 몇몇 실시예에서, 전기 단락을 유발하는 일 없이 PoP 패키지(500)의 표면 위에 형성된다. 구체적으로, 전도성 보호층(410)은, 몇몇 실시예에서, 그 둘레 주위의 공간(330)을 밀봉하고, 상부 패키지(200)의 상부면(237)과 측벽(236)을 피복하며, 하부 패키지(100)의 측벽(136)의 상부와 상부 패키지(200)의 경계를 지나서 연장되는 하부 패키지(100)의 상부면(147)의 부분을 피복한다. 몇몇 실시예에서, 하부 패키지(100)의 하부면(118)이 테이프(160)의 상부면(167) 아래에 있다는 점 때문에, 하부 패키지(100)의 하부면(118) 근처의 측벽(136)의 작은 하부에 전도성 보호층(410)이 없을 수 있다. 동일한 이유로, 몇몇 실시예에서, 하부 패키지(100)의 하부면(118), 접촉 패드(114) 및 외부 커넥터(116)에 전도성 보호층(410)이 없다.
전도성 보호층(410)은 PoP 패키지(500) 둘레에 전도성 차폐부를 형성하므로, PoP 패키지 상에 축적된 정전기는 위험한 높은 전압 레벨에 도달하기 전에 이 전도성 차폐부를 통해 쉽게 방전될 수 있다. 예컨대, PoP 패키지를 제조한 후에, 픽업하고, 트레이 내에 놓고 최종 시험을 위해 전송한다. PoP 패키지의 취급 중에 정전기가 생성될 수 있다. 적절한 ESD 보호가 없다면, 갑작스런 ESD 이벤트가 PoP 패키지 내의 반도체 칩을 영구적으로 손상시킬 수 있다. 전도성 보호층(410)에 의해, PoP 패키지 상에 생성된 정전기가 쉽게 방전되어 높은 정전기 전압 레벨이 형성되는 것을 방지할 수 있다. 예컨대, PoP 패키지 상의 정전기는, 전도성 보호층(410)이 접지된 시험 디바이스 또는 접지된 손목 스트랩을 착용한 사람 조작자와 접촉할 때에 방전될 수 있다.
도 3은 본 개시의 다른 실시예에 따른 PoP 패키지(500)의 단면도를 도시한다. 몇몇 실시예에서, 하부 패키지(100)의 상부면(147) 상에 개구(173)가 형성된다. 개구(173)는, 몇몇 실시예에서, 전도성 코팅에 의한 개구의 충전을 용이하게 하도록 상부 패키지(200)의 경계 외측에 있을 수 있다. 개구(173)의 크기는, 몇몇 실시예에 따르면, 실질적으로 100~200 ㎛의 범위이다. 개구(173)는, 몇몇 실시예에 따르면, 후면 재분배층(BSRDL) 내의 전도성 피쳐[재분배 접촉 패드(141), 또는 전도성 라인(도시 생략)]을 노출시킨다. 전도성 코팅은 개구(173)를 충전하고 전도성 보호층(410)과 하부 패키지(100)의 외부 커넥터(116) 사이에 전도성 경로(점선 화살표)를 제공한다. 전도성 경로는, 몇몇 실시예에서, 전도성 충전재[즉, 개구(173)를 충전하는 전도성 코팅], BSRDL에 있는 전도성 피쳐[재분배 접촉 패드(141) 또는 전도성 라인(도시 생략)], 비아(142), 팬아웃 상호 연결 구조체(115a), 및 전면 유전체층(110)의 하부면(118) 상의 접촉 패드(114)를 포함할 수 있다. 몇몇 실시예에 따르면, 외부 커넥터(116)가 지면과 접촉될 때에, 이는 정전기가 위험한 전압 레벨에 도달할 수 있기 전에 직접 지면으로 방전되게 하는 PoP 패키지용의 접지된 전도성 차폐부[즉, 전도성 보호층(140)]를 제공한다. 예컨대, 몇몇 실시예에 따르면, PoP 패키지는 최종 시험 중에 접지된 트레이 내에 보관될 수 있고 외부 커넥터(116)는 항상 지면과 접촉할 수 있다.
도 3에서, 개구(173)는 예시를 위해 하부 패키지(100)의 상부면(147) 상에 도시되어 있다. 개구(173)는 다른 지점에 형성될 수 있다. 예컨대, 개구(173)는, 몇몇 실시예에서, BSRDL 내의 전도성 피쳐[재분배 접촉 패드(141) 또는 전도성 라인]을 노출시키도록 측벽(136)에 형성될 수 있다. 전도성 코팅은, 몇몇 실시예에서, 전도성 보호층(410)과 외부 커넥터(116) 사이에 전도성 경로를 제공하도록 측벽(136)의 개구(173)를 충전할 수 있다. 다른 실시예에서, 전도성 보호층(410)과 외부 커넥터(116) 사이의 전도성 경로는 임의의 개구를 이용하는 일 없이, 예컨대 몇몇 실시예에 따르면, PoP 패키지의 표면을 따라 하나의 접촉 패드(114)와 전도성 보호층(410) 사이에 전도성 트레이스를 형성함으로써 형성될 수 있다. 예컨대, 몇몇의 다른 실시예에서, 전도성 접착제가 하나의 접촉 패드(114)와 전도성 보호층(410) 사이에 전도성 트레이스를 형성하도록 사용될 수 있다.
도 3은 단하나의 외부 커넥터(116)가 전도성 보호층(410)에 연결되는 것을 도시하고 있다. 전도성 보호층(410)에 대해 보다 양호한 접지를 제공하도록 2개 이상의 외부 커넥터(116)를 사용하는 것이 가능할 수 있다. 그러나, 이는 PoP 패키지가, 몇몇 실시예에서, 전기적으로 함께 연결될 수 있는 2개 이상의 외부 커넥터(116)를 갖는 것이 요구될 수 있다.
도 4는 본 개시의 다른 실시예에 따른 PoP 패키지(500)의 단면도를 도시한다. 언더필 재료(340; underfill material)가 상부 패키지(200)와 하부 패키지(100) 사이의 간격을 충전한다. 도 4에 도시된 PoP 패키지는 도 2a-2m에 도시된 바와 같은 단계를 따르고, 도 2n-2o에 도시된 단계를 도 4a-4b에 도시된 단계로 대체하여 제조될 수 있다. 도 4a에 도시된 바와 같이, 언더필 재료(340)는 상부 패키지(200)와 하부 패키지(100) 사이의 간격을 충전한다. 언더필 재료(340)는 몇몇 실시예에 따르면 Hankel Corporation사의 FP4530 제품일 수 있다. 언더필 재료(340)는, 몇몇 실시예에서, 니들 또는 분사 분배기를 이용하는 모세관 분배 방안에 의해 분배될 수 있다. 일 실시예에서, Hankel의 FP4530이 90℃로 예열되고 10 psi 압력에서 21 게이지 니들을 이용하여 분배될 수 있다. 언더필 재료(340)는, 몇몇 실시예에서, 상부 패키지(200)와 하부 패키지(100) 사이의 간극을 완전히 충전할 수 있다. 다른 실시예에서, 언더필 재료(340)는 상부 패키지(200)와 하부 패키지(100) 사이의 간극을 부분적으로 충전할 수 있다. 언더필 재료(340)는, 몇몇 실시예에서, 패키지간 커넥터(320)들을 개별적으로 봉입할 수 있다. 다른 실시예에서, 언더필 재료(340)는 도 4c의 평면도에 도시된 바와 같이 패키지간 커넥터(320)들 중 일부를 함께 봉입하고 일부를 개별적으로 봉입할 수 있다. 언더필 재료(340)는, 몇몇 실시예에서, 상승된 온도 하에서 경화될 수 있다. 언더필 재료(340)는, 몇몇 실시예에 따라 패키지간 커넥터(320)에 응력 경감을 제공할 수 있다.
상부 패키지쪽으로부터 시작하여 하부 패키지쪽을 향해 아래로 다이싱이 수행된다. 몇몇 실시예에서, 다이싱 톱 또는 레이저 다이싱이 사용될 수 있다. 다이싱의 깊이는, 몇몇 실시예에서, 테이프(160)를 여러 조각으로 절단하는 일 없이 PoP 패키지를 싱귤레이션하도록 제어된다. 다이싱 후에, [전도성 보호층(410)이 없는] 복수의 PoP 패키지(500)가 형성되고, PoP 패키지(550)는, 몇몇 실시예에 따르면, PoP 패키지의 하부면(118)이 테이프(160)의 상부면(167) 아래에 있는 상태로 테이프(160)에 대해 여전히 부착된다.
도 4b는, 몇몇 실시예에서, 도 2o에 도시된 바와 동일한 코팅 프로세스를 따라서 전도성 보호층(410)이 형성된 후에 PoP 패키지를 도시하고 있다.
도 5는 본 개시의 또 다른 실시예에 따른 PoP 패키지(500)의 단면도를 도시한다. 도 5에 도시된 PoP 패키지는 도 3에 도시된 피쳐를 도 4에 도시된 것과 조합시킨다. 구체적으로, 언더필 재료(340)는 상부 패키지(200)와 하부 패키지(100) 사이의 공간(330)을 충전하고, 전도성 경로(점선 화살표)는 전도성 보호층(410)과 하부 패키지(100)의 외부 커넥터(116) 사이에 형성된다. 언더필(340)은, 몇몇 실시예에 따르면, 패키지간 커넥터(320)에 응력 경감을 제공하고, 전도성 경로는 PoP 패키지에 대해 접지된 전도성 차폐부를 제공할 수 있다.
PoP 패키지를 형성하기 위한 전술한 프로세스의 실시예는 많은 이점을 가질 수 있다. PoP 패키지 위에 전도성 차폐부[즉, 전도성 보호층(410)]를 형성함으로써, 전도성 차폐부 상에 축적된 정전기는, (도 3 및 도 5에 도시된 바와 같이) 전도성 보호층(410)에 연결된 접지된 외부 커넥터(116)를 통해, 또는 (도 1 및 도 4에 도시된 바와 같이) 전도성 보호층(410)이 접지된 디바이스 또는 적절한 접지가 있는 사람 조작자와 접촉할 때에 쉽게 방전될 수 있다. 이는 위험할 정도로 높은 정전기 레벨이 형성되어 패키지 내의 반도체 칩에 손상을 주는 것을 방지한다. 게다가, 언더필 재료(340)의 사용은 PoP 패키지에서 열팽창 계수(CTE; coefficient of thermal expansion)들의 불일치로 인해 패키지간 커넥터(320)가 겪는 기계적 응력을 경감시킨다. 언더필의 사용은, 몇몇 실시예에서, 솔더 조인트의 파괴를 방지하는 데에 일조할 수 있다.
도 6a는 본 개시의 다양한 실시예에 따라 도 2j에 도시된 구조체(100D)를 형성하는 방법의 흐름도를 도시한다. 도 6a에서 처리 단계들의 종료시에 형성된 구조체(100D)는, 본 개시의 다양한 실시예에 따라 도 1에 도시된 PoP 패키지를 형성하는 방법의 흐름도를 도시하는 도 6b의 제1 처리 단계에서 사용된다. 도 6a 및 도 6b에 도시된 흐름도들은 단순히 예이고, 청구범위의 범주를 지나치게 제한해서는 안된다. 당업자라면 많은 변경, 변형, 및 수정을 인지할 것이다. 예컨대, 도 6a 및 도 6b에 도시된 다양한 단계들은 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 6a를 참조하면, 단계(1010)에서, 하나 이상의 후면 재분배층(BSRDL)이 캐리어 상에 형성된다. 단계(1020)에서, BSRDL 상에 희생 재료가 형성된 다음, 패터닝되어 BSRDL에서 접촉 패드의 상부면을 노출시키는 개구를 형성한다. 단계(1030)에서, 희생 재료의 개구 내에 전도성 재료가 형성되어 복수의 전도성 피쳐를 형성한다. 단계(1040)에서, 희생 재료가 제거된다. 단계(1050)에서, 복수의 반도체 디바이스가 그 능동 면이 상방을 향하는 상태로 BSRDL에 부착된다. 단계(1060)에서, BSRDL 위에 하부 몰딩층이 형성되어 반도체 디바이스와 전도성 피쳐를 봉입시킨다. 단계(1070)에서, 하부 몰딩층은 반도체 디바이스의 능동 면 및 전도성 피쳐의 상부면과 동일 평면 상의 상부면을 갖도록 평탄화된다. 단계(1080)에서, 하부 몰딩층 위에 하나 이상의 전면 재분배층(RDL)이 형성된다. 단계(1090)에서, 외부 커넥터는 전면 RDL의 접촉 패드에 접합된다.
도 6b를 참조하면, 도 6a의 단계(1090)에서 형성된 구조체가 뒤집혀서 테이프에 부착된다. 캐리어는 구조체로부터 접합 분리된다. 단계(2020)에서, BSRD 내의 재분배 접촉 패드를 노출시키도록 구조체의 상부면에 개구가 형성된다. 개구 내에 솔더 페이스트가 형성된다. 단계(2030)에서, 상부 패키지가 구조체의 하부 패키지에 부착된다. 패키지간 커넥터를 형성하도록 리플로우가 수행된다. 리플로우 프로세스로부터의 잔류물이 클리닝된다. 단계(2040)에서, 상부 패키지쪽으로부터 시작하여 하부 패키지를 향하는 다이싱이 수행되어 PoP 패키지를 형성한다. 단계(2050)에서, 전도성 보호층이 PoP 패키지 위에 형성된다.
실시예에 따르면, 반도체 패키지는, 상부 패키지 및 복수의 팬아웃 상호 연결 구조체를 갖는 하부 패키지를 포함한다. 복수의 패키지간 커넥터가 상부 패키지와 하부 패키지 사이의 간극 내에 배치된다. 전도성 보호층이 반도체 패키지 위에 형성된다. 전도성 보호층은 그 둘레 주위의 간극을 밀봉하며, 전도성 보호층은 상부 패키지의 상부면과 측벽을 피복하고, 전도성 보호층은 하부 패키지의 측벽의 상부와 상부 패키지의 경계를 지나서 연장되는 하부 패키지의 상부면 부분을 피복한다.
실시예에 따르면, 패키지 온 패키지(PoP) 구조체는, 하부 패키지의 상부 상에 상부 패키지를 포함한다. 하부 패키지는 복수의 팬아웃 상호 연결 구조체를 갖는다. 복수의 패키지간 커넥터가 상부 패키지와 하부 패키지 사이에 형성된다. 패키지간 커넥터는 상부 패키지와 하부 패키지를 전기적으로 커플링시킨다. 전도성 보호층이 PoP 구조체의 표면 위에 형성된다. 전도성 보호층은 PoP 구조체의 전기 단락을 방지한다.
실시예에 따르면, PoP 구조체를 형성하는 것은, 복수의 팬아웃 상호 연결 구조체를 갖는 하부 패키지의 상부 상에 상부 패키지를 부착시키는 것; 상부 패키지와 하부 패키지 사이의 간극 내에 복수의 패키지간 커넥터를 형성하는 것; 및 PoP 패키지 위에 전도성 코팅을 도포하여 전도성 보호층을 형성하는 것을 포함하고, 전도성 보호층은 그 둘레 주위의 간극을 밀봉하며, 상부 패키지의 상부면과 측벽을 피복하고, 하부 패키지의 측벽의 상부와 상부 패키지의 경계를 지나서 연장되는 하부 패키지의 상부면 부분을 피복한다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 패키지에 있어서,
    상부 패키지;
    복수의 팬아웃 상호 연결 구조체를 갖는 하부 패키지;
    상기 상부 패키지와 상기 하부 패키지 사이의 간극 내에 배치되는 복수의 패키지간 커넥터; 및
    상기 반도체 패키지 위의 전도성 보호층
    을 포함하고,
    상기 전도성 보호층은, 그 둘레 주위의 간극을 밀봉하며, 상기 상부 패키지의 상부면과 측벽을 피복하고, 상기 하부 패키지의 측벽의 상부와 상기 상부 패키지의 경계를 지나서 연장되는 상기 하부 패키지의 상부면의 부분을 피복하는 것인, 반도체 패키지.
  2. 제1항에 있어서,
    상기 전도성 보호층은 전도성 접착제 또는 전도성 몰딩 재료를 포함하는 것인, 반도체 패키지.
  3. 제2항에 있어서,
    상기 전도성 보호층은 10 ㎛ 내지 50 ㎛ 범위의 두께를 갖는 것인, 반도체 패키지.
  4. 제1항에 있어서,
    상기 전도성 보호층과 상기 하부 패키지의 외부 커넥터 사이에 전도성 경로
    를 더 포함하는, 반도체 패키지.
  5. 제4항에 있어서,
    상기 전도성 경로는,
    상기 전도성 보호층에 의해 충전되는 상기 하부 패키지의 표면 상의 개구;
    충전된 상기 개구에 전기적으로 연결되는 상기 하부 패키지의 하나 이상의 후면 재분배층에 있는 전도성 피쳐;
    상기 전도성 피쳐에 전기적으로 연결되는 비아;
    상기 비아에 전기적으로 연결되는 하나 이상의 전면 유전체층에 있는 팬아웃 상호 연결 구조체; 및
    상기 팬아웃 상호 연결 구조체에 전기적으로 연결되는 상기 전면 유전체층의 하부 표면 상의 접촉 패드
    를 포함하는 것인, 반도체 패키지.
  6. 제5항에 있어서,
    상기 개구는 100 ㎛ 내지 200 ㎛ 범위의 직경을 갖는 것인, 반도체 패키지.
  7. 제4항에 있어서,
    상기 전도성 경로는 상기 반도체 패키지의 표면 상에 있는 것인, 반도체 패키지.
  8. 제1항에 있어서,
    상기 상부 패키지와 상기 하부 패키지 사이의 간극을 충전하는 언더필(underfill)
    을 더 포함하는, 반도체 패키지.
  9. 패키지 온 패키지(PoP; package-on-package) 구조체에 있어서,
    복수의 팬아웃 상호 연결 구조체를 갖는 하부 패키지의 상부 상의 상부 패키지;
    상기 상부 패키지와 상기 하부 패키지 사이에 형성되고 상기 상부 패키지와 상기 하부 패키지를 전기적으로 연결하는 복수의 패키지간 커넥터; 및
    상기 PoP 구조체의 표면 위에 형성되는 전도성 보호층
    을 포함하고,
    상기 전도성 보호층은 상기 PoP 구조체의 전기 단락을 방지하는 것인, 패키지 온 패키지 구조체.
  10. PoP 패키지의 형성 방법에 있어서,
    복수의 팬아웃 상호 연결 구조체를 갖는 하부 패키지의 상부 상에 상부 패키지를 부착하는 단계;
    상기 상부 패키지와 상기 하부 패키지 사이의 간극 내에 복수의 패키지간 커넥터를 형성하는 단계; 및
    전도성 보호층을 형성하기 위해 상기 PoP 패키지 위에 전도성 코팅을 도포하는 단계
    를 포함하고,
    상기 전도성 보호층은, 그 둘레 주위의 간극을 밀봉하며, 상기 상부 패키지의 상부면과 측벽을 피복하고, 상기 하부 패키지의 측벽의 상부와 상기 상부 패키지의 경계를 지나서 연장되는 상기 하부 패키지의 상부면의 부분을 피복하는 것인, PoP 패키지의 형성 방법.
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