KR102220744B1

KR102220744B1 - 에지 조종을 하는 자동 테스트 시스템

Info

Publication number: KR102220744B1
Application number: KR1020167014038A
Authority: KR
Inventors: 하워드 린; 코빈 엘. 챔피온; 왁트 잔 폴 안토니 반데르; 로날드 에이. 사르체프
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2013-11-19
Filing date: 2014-11-19
Publication date: 2021-02-26
Also published as: CN105874341A; US9279857B2; US20150137838A1; JP2016538538A; JP6594309B2; KR20160087817A; CN105874341B; WO2015077277A1

Abstract

반도체 장치 피시험장치(DUT)는 테스터가 생성할 수 있는 에지의 수보다 더 클 수 있는 테스터 사이클 당 에지의 수를 특정하는 테스트 프로그램을 처리하는 자동 테스트 시스템에 의해 테스트될 수 있다. 테스트 시스템은 그 사이클 및/또는 이전의 사이클에서 테스터의 동작을 특정하는 데이터에 기초하여 테스트 프로그램의 각각의 사이클에서의 에지의 수를 감소시키는 회로를 포함할 수 있다. 이러한 감소는 채널 당 타이밍 버니어의 총 수를 감소시킴으로써 에지 생성기를 구현하는데에 필요한 회로를 간단하게 한다. 그럼에도 불구하고, 테스트 프로그램에서의 유연성이 유지된다.

Description

에지 조종을 하는 자동 테스트 시스템{AUTOMATED TEST SYSTEM WITH EDGE STEERING}

본 발명은 자동 테스트 시스템에 관한 것으로, 특히, 에지 조종을 하는 자동 테스트 시스템에 관한 것이다.

반도체 장치는 피시험장치(DUT)를 테스트하기 위한 신호 생성 프로세스를 자동화하는 자동 테스트 장비(ATE)에 의해 테스트될 수 있다. 때때로 "테스터"라고 하는 ATE를 이용하여, 높은 스루풋으로 칩을 효과적으로 테스트할 수 있다.

다수 유형의 테스트를 위해, 테스트 동작은 그들 각각이 DUT 상의 테스트 포인트(때때로 "핀"이라고 하는)에 연결된 다수의 채널들 각각에서의 이벤트 신호에 의해 제어된다. 이벤트 신호는 채널에 연관된 타이밍 생성기에 의해 생성되고, 핀 전자기기로 전송된다. 핀 전자기기는 드라이버와 비교기를 포함한다. 드라이버에 적용될 때, 이벤트 신호는 때때로 "에지"라고 칭해진다. 일부 에지는, "발사(fire)"될 때, 드라이버로 하여금 HI 출력을 구동시키도록 한다. 기타 에지는, 발사될 때, 드라이버로 하여금 LO 출력을 구동시키도록 한다. 이들 에지 중 어느 것이 발사되어야 하는지, 그리고 그것들이 언제 발사되는지를 테스터 사이클 내에서 특정함으로써, 디지털 자극 신호가 정의될 수 있다. 유사하게, 때때로 "스트로브"라고 하는 비교기에 결합된 이벤트 신호가 DUT의 출력으로 하여금 예측된 값과 비교되도록 허용하면서 HI 신호 또는 LO 신호에 대한 테스트를 하도록 비교기를 제어한다. 이들 비교 결과는 그것이 적절하게 동작하고 있는지 또는 테스트에서 후속 단계들을 적절하게 제어하는지 여부를 판정하는 것과 같이 DUT 테스트에서 이용된다.

테스터로 하여금 다수의 상이한 유형의 반도체 장치를 테스트하도록 하기 위해, 테스터는 프로그래밍 가능할 수 있다. 테스트 패턴은 DUT 상의 각각의 테스트 포인트에 적용하는 신호, DUT로부터 판독될 것으로 예측되는 신호, 및 테스트 신호의 생성 또는 측정을 제어하는 이벤트 신호의 시간과 같은 다양한 파라미터를 특정할 수 있다. DUT 테스트시, 자극 신호를 산출하고 측정 시간을 제어하는 데에 정밀도가 필요하다.

이 정밀도는 이벤트 신호의 정밀한 타이밍을 통해 달성된다. 테스터 사이클은 테스트 시스템 클록의 다수의 사이클 동안 지속될 수 있다. 따라서, 테스터 사이클 내의 이벤트 신호의 타이밍은 테스트 시스템 클록의 펄스를 카운팅함으로써 판정될 수 있다. 그러나, 테스트 시스템 클록은 원하는 타이밍 해상도를 제공할 수 없다. 더 높은 해상도는 테스트 시스템 클록의 주기를 카운팅하는 카운터에 부가하여 타이밍 버니어의 사용을 통해 이벤트 신호의 타이밍을 제어하는 에지 생성기로 달성될 수 있다.

버니어는 테스트 클록의 주기의 일부분 만큼 신호에서의 이벤트를 지연시킬 수 있다. 따라서, 각각의 이벤트 신호는 테스터 사이클의 시작 후에 테스트 시스템 클록의 프로그래밍된 사이클의 수를 카운팅하고 그런다음 이벤트를 나타내는 신호를 산출하는 카운터에 의해 부분적으로 생성될 수 있다. 이 신호는 버니어로의 입력으로서 제공되고 추가적인 지연을 도입하도록 프로그래밍될 수 있다. 카운터와 버니어에 의해 도입된 지연의 조합은 테스트 시스템 클록의 사이클 보다 더 큰 정밀도를 가진 정밀하게 타이밍을 맞춘 이벤트를 제공한다.

본 출원인은 기능성은 감소시키지 않고서 자동 테스트 장비의 비용 및 복잡도를 감소시키는 기술을 이해 및 인지하고 있다. 일부 양태에서, 자동 테스트 시스템에서의 타이밍 버니어의 수가 테스트 시스템에 의해 출력되는 프로그래밍 드라이브 신호에서의 사용자 유연성을 감소시키지 않으면서 감소될 수 있다. 이러한 감소는 에지가 언제 발생하는지를 나타내는지를 출력하는 버니어로의 에지에 대한 시간 명세를 동적으로 조종하는 회로에 의해 달성될 수 있다. 시간 명세에 기초하여, 조종 회로(steering circuit)는 드라이버를 제어하여 테스터 동작의 하나의 사이클 동안 원하는 출력을 생성하기 위해 필요한 총 에지의 수를 감소시킨다. 요구되는 에지의 수를 감소시킴으로써, 각각의 테스트 채널 내의 버니어의 수가 감소될 수 있고, 테스터 하드웨어는 더 적은 수의 버니어를 가지고 설계될 수 있다. 이러한 테스터 하드웨어는 동일한 기능을 제공하는 종래 테스터 설계보다 더 작고, 더 저비용이고, 전력 소모가 더 적고, 및/또는 더 적은 열 소산을 할 수 있다.

본 출원의 다양한 양태와 실시예가 하기의 도면을 참조하여 기술될 것이다. 도면들은 반드시 축척을 가지고 도시될 필요가 없다는 것을 이해해야 한다. 다수의 도면에 나타나는 아이템들은 그것들이 나타나는 모든 도면 내에서 동일한 참조번호에 의해 표시된다.
도 1은 일부 실시예에 따른 테스터의 계략적인 도면이다.
도 2는 테스터의 종래 채널 회로의 블록도이다.
도 3은 일부 실시예에 따른 테스터의 채널 회로의 블록도이다.
도 4는 일부 실시예에 따른 에지 조정 회로의 블록도이다.

본 출원인은 기능성을 감소시키지 않고서 자동 테스트 장비의 비용 및 복잡도를 감소시키는 기술을 이해 및 인지하고 있다. 일부 양태에서, 자동 테스트 시스템에서의 타이밍 버니어의 수가 테스트 시스템에 의해 출력되는 프로그래밍 드라이브 신호에서의 사용자 유연성을 감소시키지 않으면서 감소될 수 있다. 이러한 감소는 에지가 언제 발생하는지를 나타내는지를 출력하는 버니어로의 에지에 대한 시간 명세를 동적으로 조종하는 회로에 의해 달성될 수 있다. 시간 명세에 기초하여, 조종 회로(steering circuit)는 드라이버를 제어하여 테스터 동작의 하나의 사이클 동안 원하는 출력을 생성하기 위해 필요한 총 에지의 수를 감소시킨다. 요구되는 에지의 수를 감소시킴으로써, 각각의 테스트 채널 내의 버니어의 수가 감소될 수 있고, 테스터 하드웨어는 더 적은 수의 버니어를 가지고 설계될 수 있다. 이러한 테스터 하드웨어는 동일한 기능을 제공하는 종래 테스터 설계보다 더 작고, 더 저비용이고, 전력 소모가 더 적고, 및/또는 더 적은 열 소산을 할 수 있다.

따라서, 타이밍 생성기에 의해 산출된 시간 명세의 조종을 제공하기 위한 시스템 및 방법이 개시된다. 이 기능은 본 명세서에서 "스마트 에지 조종"이라고 한다. 스마트 에지 조종은: 에지에 대한 시간 명세를 규정하는 입력을 수신하는 단계; 수신된 시간 명세 입력에 기초하여 상기 에지에 대한 발사 순서를 판정하는 단계; 상기 발사 순서에 따라 상기 시간 명세를 순서화하는 단계; 상기 시간 명세를 직렬화하는 단계; 및 상기 직렬화된 시간 명세를 출력하는 단계; 중 하나 이상을 포함하는 방법에 의해 수행될 수 있다. 직렬화된 시간 명세는 요구되는 에지의 감소된 수를 특정할 수 있다. 이들 시간 명세는 핀 전자기기에서 드라이브 데이터와 조합되어 하나 이상의 에지를 산출하고, 이는 드라이버에 적용되어 특정한 시간에 테스트 신호가 DUT로 전송되도록 한다.

대안으로 또는 추가적으로, 테스터 내의 에지 조종은 동일한 버니어에 대한 다중 에지 명세를 조종하여, 그것이 동일한 테스터 사이클에서 다중 에지를 출력하도록 한다. 이러한 조종은 또한 원하는 신호를 생성하기 위해 드라이버를 제어하도록 채널에서 필요한 버니어의 수를 감소시킬 수 있다. 이러한 방식으로 감소를 달성하기 위해, 각각의 테스터 사이클 동안 에지 조종 회로는 테스터 사이클의 제1 부분에서 에지를 특정하는 시간 명세와 테스터 사이클의 제2 부분에서 에지를 특정하는 시간 명세 사이를 구별할 수 있다. 시간 명세의 제1 부분은 먼저 버니어에 적용될 수 있다. 결과적으로, 동일한 테스터 사이클 동안, 제2 부분이 동일한 버니어들에 적용될 수 있다.

상술한 바와 같이, 자동 테스트 시스템은 자동 및/또는 반자동 방식으로 반도체 칩을 테스트하는 데에 이용될 수 있다. 테스터를 이용하여, 효과적으로 높은 스루풋으로 칩들을 테스트할 수 있다. 테스터는 자극 신호를 생성하고 DUT 상의 다수의 테스트 포인트 각각에서의 응답을 측정함으로써 동작한다. 테스터의 입/출력 포인트는 때때로 "핀"이라고 하는 DUT 상의 테스트 포인트에 결합되도록 설계된다. 이 용어는 일반적으로 DUT의 연결 포인트를 가리키기 위해 사용되고, DUT가 패키징되기 전후에 임의의 적절한 방식으로 연결이 DUT에 대해 이루어질 수 있기 때문에 그 연결이 이루어지는 방식을 한정하지 않는다.

다수 유형의 자극 및 응답 신호가 현대의 반도체 장치를 테스트하기 위해 생성 및/또는 측정된다. 이 가변성을 수용하기 위해, 테스터는 각각이 하나 이상의 핀에서 특정한 유형의 테스트 신호들을 생성 및/또는 측정할 수 있는 다수의 기기를 통합할 수 있다.

각각의 기기는 하나 이상의 핀에 대한 신호를 처리하는 회로를 가진다. 테스터는 모든 핀들 또는 핀들의 조합에 대해 생성된 테스트 신호에 영향을 주는 동작들을 수행하는 일부 회로를 포함한다. 그러나, DUT를 완전히 테스트하기 위해, 테스터가 DUT 동작의 모든 사이클에서 다수 핀들 각각에 대한 테스트 신호를 독립적으로 생성 및/또는 측정할 수 있는 회로를 포함하는 것이 빈번하게 필요하다. 하나의 핀에 대한 테스트 신호를 처리하도록 지시되는 회로를 "채널"이라고 한다. 기기는 하나 또는 다수의 채널들을 포함할 수 있다.

하나의 공통 유형의 기기는 디지털 신호를 생성 또는 측정하도록 설계된 디지털 기기이다. 디지털 기기는 각각 디지털 신호를 생성하거나 또는 디지털 신호의 상태를 판정하는 "핀 전자기기"라고 하는 회로를 가지는 다수의 채널들을 포함할 수 있다. 이들 동작을 수행하기 위해, 핀 전자기기는 드라이버와 비교기를 포함할 수 있다. 이들 각각은 다수의 유형의 반도체 장치를 테스트하도록 테스터를 설정할 때 유연성을 지원하기 위해 다양한 방식으로 제어될 수 있다. 예를 들면, 드라이버는 드라이버가 논리 HI 신호를 구동하고 논리 LO 신호를 구동하고 있을 때 구동되는 전압을 설정하도록 구성가능할 수 있다. 비교기는 유사하게 논리 HI 또는 논리 LO 신호로서 인식되는 전압 레벨에 대해 설정될 수 있다. 따라서, HI와 LO에 대응하는 전압 레벨은 본 발명에서 중요한 것은 아니다.

테스터로 로딩된 테스트 프로그램은 각각의 채널에 대해 DUT 동작의 각각의 사이클 동안의 동작을 특정할 수 있다. 테스터는 DUT의 동작의 사이클에 매칭하는 테스트 사이클로 동작하도록 프로그래밍될 수 있다. 각각의 테스터 사이클 내에서의 특정된 동작들은 예를 들면 드라브 HI 또는 드라이브 LO를 포함할 수 있다. 테스트 신호 측정을 위해, 특정한 동작은 HI에 대한 체크 또는 LO에 대한 체크를 포함할 수 있다. 일부 테스트 사이클에서, 특정 채널에 대해서는 동작이 수행되지 않고, 이 가능성은 또한 프로그램에 반영될 수 있다.

어떤 동작이 수행될지를 특정하는 것에 추가하여, 각각의 동작의 타이밍 또는 그 동작을 완료하는 액션이 프로그래밍될 수 있다. 이 프로그래밍은 채널 내의 프로그래밍 가능한 타이밍 생성기에 의해 달성된다. 타이밍 생성기는 핀 전자기기 내의 동작을 제어하는 이벤트 신호에 대한 시간 명세를 출력하며, 상이한 이벤트 신호가 상이한 동작들을 제어한다.

종래 테스트 시스템 구성에서, 이벤트 신호에 대한 시간 명세의 모두는 에지 생성기에 결합된다. 에지 생성기는 일반적으로 시간 명세의 모두에 대응하는 특정한 시간에서 에지 신호를 생성하는 회로를 포함한다. 이벤트 신호의 형상은 테스트 시스템에서의 회로의 구축에 따를 수 있다. 그러나, 각각의 이벤트 신호는 정의된 시간에 핀 전자기기의 엘리먼트가 응답하는 유형의 신호 천이 또는 기타 특징을 가질 것이다. 이 신호 천이의 시간은 이벤트의 시간이 될 수 있다.

채널이 비교 동작을 수행하는 DUT 사이클의 경우에, 이벤트 신호는 그 사이클의 시작에 대해 핀에서의 값이 언제 예측된 값과 비교되어야 하는지를 제어할 수 있다. 이러한 이벤트 신호는 때때로 "스트로브"라고 한다. 채널이 드라이브 동작을 수행하는 사이클의 경우에, 다수 이벤트 신호가 원하는 출력을 특정하기 위해 생성될 수 있다. 이들 이벤트 신호는 "에지"라고 할 수 있다. 핀 전자기기는 신호 천이가 LO에서 HI로의 천이 또는 HI에서 LO로의 천이가 될 수 있도록 로직에 결합된 에지를 포함할 수 있다. 그러나, "에지"는 임의의 적절한 형태의 신호로 표시될 수 있다는 것이 이해되어야 한다.

신호 천이의 형태에 관계없이, 하나 이상의 에지가 핀 전자기기에 결합되어 적절한 자극 신호를 생성할 수 있고, 이는 DUT에 의해 사용되는 특정 프로토콜에 요구되는 포맷팅에 따를 수 있다. 예를 들면, 일부 디지털 프로토콜에 따라, "1"은 제1 시간에 논리 HI 상태로의 천이로 표시되고, 제2 시간에 논리 LO 상태로의 천이가 후속될 수 있다. 이 경우, 2개의 에지 신호가 원하는 출력을 정의하기 위해 필요하다. 다른 프로토콜에서, "1"은 논리 LO 상태로의 천이로 표시되고, 논리 HI 상태로의 천이가 후속되고, 제2 시간에 논리 LO 상태로의 천이가 후속된다. 이 경우 3개의 에지 신호가 원하는 출력을 정의하기 위해 필요하다.

다수 유형의 DUT를 테스트하기 위해 테스트 시스템 프로그래밍시 이러한 이벤트 신호 및 유연성을 제공하기 위해, 테스트 시스템의 각각의 채널은 다중 이벤트 신호를 생성하는 에지 생성기 회로를 포함할 수 있다. 에지 생성기에 의해 출력된 에지 및 스트로브는 드라이브 HI를 예측된 HI 값에 비교하는 것 등과 같이 핀 전자기기의 입력을 제어하기 위해 결합되고, 상이한 이벤트들은 상이한 동작들을 제어한다.

각각의 테스터 사이클 내의 이들 이벤트의 타이밍은 타이밍 생성기로부터의 시간 명세에 의해 구축될 수 있다. 타이밍 생성기는 각각의 이벤트에 대한 시간 명세를 연산할 수 있다. 이 연산은 각각의 사이클 동안 채널이 수행하는 동작이 무엇인지를 정의하는 데이터와 조합하여 테스트 프로그램의 일부로서 시간 세트 메모리에 저장된 "시간 세트"에 기초할 수 있다. 각각의 시간 세트는 테스터 사이클에서 생성될 수 있는 각각의 이벤트에 대해 시간을 규정할 수 있다. 메모리는 사이클에서 사이클로 다수 시간 세트를 포함할 수 있고, 핀 전자기기 내에서 이벤트의 타이밍을 제어할 때 유연성을 허용하도록 테스트 프로그램에서 상이한 시간 세트가 규정될 수 있다.

일부 사이클에서, 프로그래밍된 동작 및 생성 또는 측정되는 신호의 포맷에 따라, 모든 이벤트가 프로그래밍된 동작에 요구되지는 않을 것이다. 따라서, 각각의 시간 명세는 특정한 사이클에 대해 프로그래밍된 동작을 완료하기 위해 그 에지 신호에 연관된 액션이 발생할 수 있을지 여부를 나타내는 이네이블 신호에 연관될 수 있다. 이 이네이블 신호는 특정 테스터 사이클에서의 채널에 대한 동작 및 디지털 값이 표시되는 포맷을 나타내는 데이터에 기초하여 생성될 수 있다. 예를 들면, 드라이브 데이터가 제공되는 사이클에서, 스트로브 신호는 이네이블되지 않을 수 있다. 또다른 예시로서, 프로그래밍된 동작이 특정 시간에 HI 상태에 있는 출력 신호에 의해 완료될 때, 특정된 시간에서 HI를 구동시키기 위해 드라이버를 트리거하도록 단지 하나의 에지 신호만이 요구될 수 있다. 다른 에지 신호는 디세이블될 수 있다. 반대로, 신호 포맷이 LO에서 HI로의 천이를 요구하고 HI에서 LO로의 천이가 후속되는 경우, 다수 에지 신호는, 사이클의 시작에서 LO 상태에 있도록 드라이버가 트리거되고, HI 상태로의 천이 그런다음 LO 상태로의 후속 천이가 있는 것을 보장하도록 이네이블될 수 있다.

더 큰 수의 가능한 자극 신호를 지원하기 위해, 에지 생성기는 사이클 당 다수 에지 신호를 생성할 수 있다. 특정한 예시로서, 종래 테스트 시스템은, 발사시, 그 중 임의의 것이 드라이버로 하여금 HI를 구동하도록 하는 4개의 에지 신호를 생성할 수 있다. 발사시, 추가적인 4개의 에지는 드라이버로 하여금 LO를 구동하도록 할 수 있다. 따라서, 테스터 사이클 당 총 8개의 신호 천이를 가진 자극 신호가 프로그래밍될 수 있다. 그러나, 모든 자극 신호가 모든 에지가 발사되는 것을 요구하지는 않을 것이다.

따라서, 각각의 사이클 동안, 에지의 일부만이 사용될 수 있다. 종래 기술에 공지된 기술을 이용하면서, 그 사이클에 대해 프로그래밍된 특정 동작과 그 동작에 대해 특정된 데이터에 기초하여 어느 에지가 생성되는지가 타이밍 생성기에 의해 판정될 수 있다. 그러나, 사용된 특정 에지가 사이클에서 사이클로 변하기 때문에, 종래에, 에지 생성기는 모든 사이클에서 모든 에지 신호를 생성할 수 있는 회로를 포함했다. 이 회로는 생성될 수 있는 각각의 에지에 대해 카운터 및 버니어를 포함할 수 있다. 카운터는 테스트 시스템 클록의 일부 수의 사이클을 테스터 사이클의 시작으로부터 특정한 시간에 근접한(그러나 그 이전인) 시간에 도달할 때까지 카운터한다. 이때, 카운터는 신호 천이를 출력하고, 이는 그런다음 버니어에서 지연된다. 버니어는 테스트 시스템 클록의 하나의 주기의 일부인 프로그래밍 가능한 지연의 정확한 크기만큼 제공할 수 있는 아날로그 회로일 수 있다. 이러한 방식으로, 카운터와 버니어를 통해 조합된 지연은 에지의 특정 시간에 발생한 천이를 가진 신호를 가져온다.

본 출원인은, 사용자 기능을 유지하면서, 사이클에서 프로그래밍될 수 있는 모든 가능한 에지 신호에 대해 개별 버니어에 대한 필요성을 방지함으로써 테스트 시스템의 비용 및 복잡도가 감소될 수 있다는 것을 인식 및 이해하였다. 타이밍 버니어는 복잡하여 회로로 통합하고, 전력 및 실리콘 다이 면적을 소비한다. 본 출원인은 상술한 바와 같이 에지 생성기에 의해 생성된 에지의 수를 감소시키기 위해 스마트 에지 조종이라고 하는 접근 방식을 이용함으로써 타이밍 버니어의 사용을 감소시킬 수 있다는 것을 인식 및 이해했다. 이 감소는 에지의 수를 프로그래밍하도록 사용자의 기능을 감소시키기 않고 달성될 수 있다.

스마트 에지 조종에 따라, 각각의 사이클에서의 에지에 대한 시간 명세는 에지에 대한 감소된 수의 명세를 그 주기에 대해 산출하도록 처리될 수 있다. 감소는 특정 신호 포맷팅과 사이클에 대해 프로그래밍된 특정 데이터에 기초할 수 있고, 핀 전자기기에 적용될 때 에지의 수가 감소되지 않은 결과를 가져오는 동일한 테스트 신호를 생성하는 에지를 가져올 수 있다.

일부 실시예에서, 타이밍 생성기는 m 개의 에지에 대한 일 세트의 시간 명세를 출력할 수 있다. 일부 실시예에서, 수, m은 프로그래밍 언어가 지원하는 에지의 개수에 대응한다. 테스트 시스템의 테스트 엔지니어와 기타 사용자는 m개의 에지가 프로그래밍될 수 있다는 기대를 가진 프로그램을 작성할 수 있고 테스트 시스템은 m개의 에지를 생성할 수 있다.

시간 명세의 세트는 잠재적으로 에지에 대한 시간 명세의 수를 잠재적으로 합하고, 취소시키고 또는 그렇지 않으면 감소시키도록 시간 명세를 처리하는 에지 조종 회로에 의해 수신될 수 있다. 에지 조종 회로는 그런다음 에지 생성기의 일부일 수 있는 n개의 타이밍 버니어 중 하나로 잔여 시간 명세의 각각을 전송할 수 있다. 타이밍 버니어의 수, n은 에지 조종 회로에 의해 시간 명세가 제공되고, 시간 명세가 타이밍 생성기에 의해 제공된 에지의 수, m과 상이할 수 있는 에지의 수에 대응할 수 있다. 일부 경우에, 타이밍 버니어의 수, n은 타이밍 생성기에 의해 특정된 에지의 수, m보다 더 적을 수 있다. 일부 실시예에서, 타이밍 버니어의 수, n은 타이밍 생성기에 의해 특정된 에지의 수, m의 절반일 수 있다. 따라서, 테스트 시스템이 m개의 에지를 생성할 수 있다는 사용자의 인식에도 불구하고, 테스트 시스템은 테스터 사이클 당 m개 에지보다 더 적은 에지를 생성하는 버니어를 포함할 수 있다.

특정한 에지의 수보다 더 적은 타이밍 버니어의 사용은 다수의 방법에 의해 가능하게 될 수 있다. 일부 실시예에서, 각각의 버니어는 테스터 사이클 당 한 번 이상 발사할 수 있다. 그 결과, 테스터 사이클의 제1 부분 동안의 이벤트를 나타내는 시간 명세가 모든 버니어 만큼 다수에 대해 조종될 수 있다. 테스터 사이클의 제2 부분 동안의 이벤트를 나타내는 시간 명세는 다시, 버니어가 있는 만큼 하나의 테스터 사이클 내에 다수의 이벤트가 적어도 2배 있도록 허용하면서, 모든 버니어 만큼 다수에 대해 조종될 수 있다. 대안으로 또는 추가적으로, 일부 실시예에서, 중복 에지 명세는 각각의 사이클에서 감소된 수의 버니어를 가진 테스터 내에서 구현될 수 있는 더 적은 수의 에지 명세를 남기면서 스마트 에지 조종 회로에 의해 제거될 수 있다.

도 1은 일부 실시예에 따른 테스트 장치의 개략도이다. 도시된 실시예에서, 테스터는 채널(116, 118, 120)이 넘버링되는 복수의 디지털 채널로 도시된다. 각각의 채널들은 DUT 상의 테스트 포인트로 적용된 디지털 테스트 신호를 생성 또는 측정하도록 설정될 수 있다. 도 1이 테스터의 간략한 블록도를 표시한다는 것이 이해되어야 한다. 상업적 테스터는 더 많은 디지털 채널을 포함하고, 도시의 간략화를 위해 도시되지 않는 다른 기기를 포함할 수 있다.

각각의 채널(116, 118, 120)은 패턴 생성기(102), 타이밍 생성기(104), 에지 생성기(106), 핀 전자기기(108)(드라이버(110) 및 비교기(112)를 포함하는), 및 장애 결과 프로세서(114)를 포함할 수 있다. 핀 전자기기(108)는 DUT의 테스트 포인트에 결합될 수 있다(도시되지 않음).

테스트 컴퓨터(101)는 채널(116, 118, 및 120)을 포함하여 테스터 내의 모든 채널을 조정할 수 있다. 테스트 컴퓨터(101)는 테스트 프로그램을 채널의 각각의 패턴 생성기로 로딩하고 그렇지 않으면, 테스터 내의 프로그래밍 가능한 회로를 구성하도록 프로그래밍 될 수 있다. 테스트 컴퓨터(101)는 이들 패턴 생성기의 동작을 개시하고, 테스트 실행 동안 캡처된 데이터를 검색할 수 있다.

일부 실시예에서, 테스트 컴퓨터(101)는 생산 환경에서와 같이 테스터의 비상호작용형 제어를 제공할 수 있다. 다른 실시예에서, 테스트 컴퓨터(101)는 개발 환경에서와 같이 테스터의 상호작용형 제어를 제공할 수 있다. 테스트 프로그램은 그런 다음 각각의 다른 채널들(채널(118, 120)과 같은)에 대한 패턴 생성기 뿐만이 아니라 패턴 생성기(102)로 테스트 프로그램의 채널 특정 서브셋을 로딩할 수 있는 테스트 컴퓨터(101)로 로딩될 수 있다. 테스트 실행을 특정하는 기타 데이터 또한 로딩될 수 있다. 이 데이터는 구동할 다수의 값들 각각에서의 에지에 대한 프로그래밍된 시간, 및 드라이브 데이터를 나타내는 포맷을 정의하는 데이터를 포함할 수 있다. 채널의 동작은 테스트 컴퓨터(101)로부터의 신호, 테스터 내의 제어 회로, 채널들 사이에 교환된 제어 신호들, 또는 종래기술에 공지된 제어 기술을 포함하는 임의의 기타 적절한 기술에 의해 동기화될 수 있다.

추가적인 상세 사항은 테스터 내의 기타 디지털 채널을 예시로 할 수 있는 채널(116)에 대해 예시된다. 채널(116)내에서, 패턴 생성기(102)는 각각의 테스터 사이클에 대해 핀 전자기기(108)에 의해 수행되는 동작을 나타내는 값을 제공한다. 타이밍 생성기(104)는 원하는 동작을 수행하기 위해 핀 전자기기(108)를 제어하는 이벤트에 대한 시간 명세를 산출한다. 따라서, 타이밍 생성기(104)는 패턴 생성기(102)에 의해 특정된 패턴에 따라 하나 이상의 이벤트에 대한 시간 명세를 생성한다. 테스터 사이클에서 어느 이벤트가 가능한지와 그들 이벤트가 발생한 시간 모두는 패턴 및/또는 포맷과 같은 테스터로 프로그래밍될 수 있는 기타 데이터에 기초하여 판정될 수 있다. 일부 실시예에서, 동작들을 정의하는 정보는 다수의 개별 데이터 세트로서 테스터로 로딩될 수 있다. 예를 들면, 포맷 데이터는 포맷 메모리로 로딩되거나, 또는 테스터로 사전 프로그래밍될 수도 있다. 각각의 테스터 사이클에 대한 데이터는 로딩되어, 시간 세트에 적용될 수 있는 핀 데이터 마스크로서 저장될 수 있다. 타이밍 데이터는 로딩되어 하나 이상의 시간 세트로서 저장될 수 있다. 따라서, 이벤트 타이밍 판정시, 타이밍 생성기(104)는, 종래 테스터에서와 같이 패턴 내에서의 프로그래밍에 기초하여 시간 세트 메모리(도시되지 않음)의 타이밍 생성기(104)내에 저장된 다수의 시간 세트 중 하나로부터 선택할 수 있다. 타이밍 생성기는, 사이클에 대해 특정된 동작과, 그 동작에 연관된 데이터 및 포맷에 기초하여, 그들 이벤트 중 어느 것이 그 사이클에서 가능한지를 판정할 수 있다. 그러나, 임의의 적절한 접근 방식이 프로그래밍된 동작을 수행하도록 핀 전자기기를 제어하는 이벤트의 타이밍을 특정하도록 이용될 수 있다.

시간 명세는 원하는 유형의 에지 신호에 관한 정보와 함께 에지 생성기(106)로 전송된다. 에지 생성기(106)는 지정된 타이밍을 가진 하나 이상의 이벤트 신호를 생성할 수 있다. 그런 다음, 이벤트 신호는 핀 전자기기의 동작을 제어하는 고 해상도 타이밍 신호로서 이벤트 신호가 동작하는 핀 전자기기(108)로 출력될 수 있다. 이벤트 신호는 핀 전자기기의 특정한 입력에 결합되어, 에지 신호가 발사(firing) 될 때 각각의 에지 신호가 이들 에지 신호에 의해 결정되는 시간에 드라이브 HI 또는 드라이브 LO와 같은 핀에 대해 생성된 드라이브 신호에 대한 특정한 효과를 일으키도록 한다. 유사하게, 에지 생성기(106)에 의해 생성된 스트로브 신호는 비교기(112)에 의해 이루어진 측정을 제어할 수 있다.

핀 전자기기(108)는 일부 실시예에서 드라이버(110)를 통해 핀에 대해 테스트 신호를 구동시키도록 생성된 에지 또는 에지들에 응답할 수 있다. 유사하게, 핀 전자기기는 DUT로부터의 신호 출력을 측정하기 위해 스트로브 또는 스트로브들에 응답할 수 있다. 비교 결과는 장애 결과 프로세서(114)로 전달될 수 있다. 장애 결과 프로세서(114)는 그런다음 비교 결과를 기록하고, 선택적으로 그 결과가 예측한 대로가 아닌 때 그 결과를 기록하거나 또는 "장애 플래그"라고 하는 하드웨어 신호전달 라인을 설정하는 것과 같은 것에 의해 장애가 언제 발생했는지를 나타내는 제어 신호를 생성하는 단계를 포함하는 하나 이상의 액션을 취할 수 있다. 패턴 생성기(102) 또는 테스터 내의 임의의 기타 적절한 컴포넌트는 장애에 응답시 상이한 동작들을 수행하도록 장애 플래그에 응답할 수 있다.

일부 테스터에서, 생성될 수 있는 에지 신호의 수는 에지 생성기에 제공된 버니어의 수에 기초한다. 그러나, 본원에 기술된 바와 같은 실시예에서, 채널(116)은 동일한 레벨의 기능을 구현하는 종래의 에지 생성기보다 에지 생성기(106)에서 더 적은 버니어가 있도록 허용하는 스마트 에지 조종 회로를 포함할 수 있다. 도 2는 단일한 DUT 핀으로 신호를 전송하기 위한 단일 채널의 부분들을 더 상세하게 도시하는 테스터의 종래 채널 회로의 일부의 블록도이다. 따라서, 도 2는 에지 신호 생성을 도시하고 있지만, 일부 실시예에서, 본원에 기술된 바와 같은 기술은 스트로브 또는 기타 제어 신호에 적용될 수 있다.

상술한 바와 같이, 타이밍 생성기(202)는 시간 세트 메모리(204)에 저장된 값들을 이용하여 하나 이상의 에지에 대한 시간 명세를 생성한다. 에지 생성기(206)는 타이밍 생성기(202)로부터의 시간 명세를 수신한다. 다른 신호는 테스터 사이클 동안 에지가 지정된 시간에 생성될 것인지 여부를 나타낼 수 있다. 이들 신호들은 이네이블 신호로서 동작하고, 테스터 사이클에서의 채널에서 도출된 값을 나타내는 드라이브 데이터와 같은 임의의 적절한 방식으로 표시될 수 있다. 이네이블 신호는 도 2에 도시된 드라이브 및 포맷 데이터 세트(214)와 같은 다수 데이터 세트로부터 도출될 수 있다. 이들 이네이블 신호는 임의의 적절한 방식으로 에지 생성기(206) 내에 인가될 수 있다. 일부 실시예에서, 이네이블 신호는 이네이블되지 못한 에지에 대한 에지 생성기(206)의 입력에서 시간 명세를 처리하는 것을 억제할 수 있다. 대안으로, 일부 실시예에서, 이네이블 신호는 에지의 출력 또는 에지 생성기(206) 내에서의 기타 처리를 억제할 수 있다.

에지가 억제될 수 있는 방식에 관계없이, 억제되지 않은 에지에 대해, 에지 생성기(206) 내의 회로는 적절한 시간에 신호 천이를 가지는 타이밍 제어 신호를 생성할 수 있다. 이 기능을 수행하기 위해, 에지 생성기(206)는 카운터(208), 및 타이밍 버니어(210 및 212)의 그룹을 포함할 수 있다. 에지 생성기(206)는 각각의 시간 명세를 거친(coarse) 부분과 미세한 부분으로 분할한다. 본 예시에서, 거친것과 미세한 것은 에지 생성기(206)의 동작을 제어하기 위해 사용되는 클록의 주기에 대해 정의된다. 거친 부분은 그 클록의 사이클의 수로서 카운팅될 수 있다. 미세한 부분은 그 클록의 주기보다 더 짧은 시간을 규정한다.

시간 명세를 수신하자마자. 에지 생성기(206) 내의 회로는 거친 부분을 카운터(208) 내의 카운터로 로딩하고, 미세한 부분은 타이밍 버니어(210 또는 212)의 그룹들 중 타이밍 버니어로 로딩된다. 카운터(208) 및 버니어(210 및 212)는 종래 기술에 공지된 바와 같은 기술을 이용하는 것을 포함하여 임의의 적절한 방식으로 구현될 수 있다. 예를 들면, 카운터(208)는 각각의 에지에 대해 개별 카운터를 가진 카운터의 컬렉션으로서 구현될 수 있다. 대안으로, 동일한 결과는 링 카운터 또는 임의의 다수의 프로그래밍된 시간에 언제 도달되는지 표시를 출력할 수 있는 임의의 기타 적절한 구조물에 의해 달성될 수 있다.

타이밍 버니어(210 및 212)의 그룹은 비제한적인 예로서 각각 4개의 버니어를 포함할 수 있다. 본 예시에서, 각 그룹 내의 버니어들은 동일한 기능을 갖는다. 본 예시에서, 그룹(210) 내에서 임의의 버니어에 의해 출력된 에지는 언제 드라이버(222)가 HI 출력을 구동하는 것으로 전환하는지 시간을 정의한다. 본 예시에서, 그룹(212) 내에서의 버니어는 드라이버(222)가 언제 LO 출력을 구동하는 것으로 전환하는지 시간을 정의한다. 도 2의 예시적인 회로에서, 본 결과는 OR 동작에서 OR 회로(216) 내의 그룹(210)에서 버니어들의 출력을 조합함으로써 달성된다. 유사하게, 그룹(212)에서의 버니어의 출력은 OR 회로(218) 내에서 조합된다.

OR 회로(216) 및 OR 회로(218)의 출력은 세트/리셋 플립 플롭(220)을 통해 드라이버(222)로 적용된다. 도 2에 도시된 바와 같이, OR 회로(216)의 출력은 세트/리셋 플립 플롭(220)의 세트 입력에 결합된다. OR 회로(218)의 출력은 세트/리셋 플립 플롭(220)의 리셋 입력으로 결합된다.

따라서, 세트/리셋 플립 플롭(220)의 출력은 에지 신호를 생성하는 그룹(210) 내의 버니어 중 어느 하나에 응답하는 HI가 될 것이다. 이러한 에지 신호에 후속하여, 세트/리셋 플립 플롭(220)의 출력은 그룹(212) 내의 버니어 중 하나가 에지 신호를 생성할 때까지 HI를 유지할 것이다. 세트/리셋 플립 플롭(220)의 출력은 드라이버(222)로의 입력으로서 기능하여, 드라이버(222)의 출력(224)이 버니어(210 및 212)의 그룹 내에서 에지 발사 순서 및 타이밍에 의해 정의된다. 특정한 예시로서, 출력(224)은 시간 T₁에서 그룹(210) 내의 버니어로부터의 에지의 발사를 나타내는 T₁에서의 상승 에지를 가진다. 출력(224)은 시간 T₂에서 그룹(212) 내의 버니어로부터의 에지의 발사를 나타내는 T₂에서의 하강(falling) 에지를 가진다.

도시된 예시에서, 단지 2개의 에지만이 출력(224)을 생성하기 위해 사용된다. 그러나, 보다 복잡한 파형이 반도체 장치 테스트에 사용될 수 있다는 것을 이해해야 한다. 이러한 이유로, 도 2에 도시된 에지 생성기는 지정될 각각의 테스터 사이클에서 8개의 신호 천이까지의 복잡한 파형을 허용하는 총 8개의 버니어를 가진다.

테스터 사이클 내의 다수 에지를 특정하는 기능은 테스트 시스템의 프로그래밍을 보조한다. 본 출원인은 그러나 임의의 테스터 사이클에서 모든 에지가 사용될 수 있는 것은 아니라는 것을 인식 및 이해한다. 오히려, 테스트 프로그램은 드라이버에 의해 출력되는 상이한 파형들을 특정하기 위해 상이한 테스터 사이클에서 상이한 에지의 조합을 이용하도록 기록될 수 있다. 이러한 유연성이 프로그래머에 대해 유용하지만, 종래 설계를 이용하면서 이 유연성을 지원하는 테스터를 구현하는 것은 임의의 주어진 사이클에서 필요한 것 보다 더 많은 버니어를 가지도록 한다. m개의 에지의 프로그래밍에 의해 집합적으로 특징지어지는, 출력 신호를 허용하고, n개의 버니어를 가지고 생성되기 위해, 스마트 에지 조종 회로가 사용될 수 있다. 스마트 에지 조종 회로는 테스터 사이클로부터 테스터 사이클로 각각의 시간 명세를 버니어로 지향시킨다. 이러한 방식으로, 프로그래밍된 에지와 타이밍 버니어 사이에서 1:1 관계식이 필요없을 수 있다. 총 버니어의 수, n은 따라서 m보다 더 적다. 일부 실시예에서, n과 m의 비율은 2n<m이거나, 또는 n과 m은 임의의 기타 적절한 비율을 가질 수 있다.

도 3은 일부 실시예에 따라 스마트 에지 조종 회로(326)를 포함하도록 변조된, 도 2에 도시된 테스터의 채널 회로의 부분의 블록도이다. 예시된 실시예에서, 타이밍 생성기(202)는 스마트 에지 조종(SES) 회로(326)로 에지에 대한 시간 명세를 출력한다, SES 회로(326)는 본원에 기술된 바와 같은 하나 이상의 기술을 이용하여 어떤 에지가 생성되는지에 대한 시간 명세의 수를 감소시킨다. 이 감소는 테스터 사이클 대 테스터 사이클의 기반으로 동적으로 발생할 수 있다. 그 결과, 에지 생성기(206)에 대한 비교에서, 에지 생성기(306)는 에지 생성을 위해 더 적은 회로를 가질 수 있다. 구체적으로, 본 예시에서, 에지 생성기(306)는 버니어 그룹(310 및 312)을 포함하며, 이들 각각은 단지 2개의 시간 타이밍 버니어만을 포함한다. 반대로, 버니어 그룹(210 및 212)은 각각 4개의 버니어를 포함하여, 에지 생성기(206)에서의 버니어의 숫자가 에지 생성기(306)에서의 버니어 숫자보다 2배가 되도록 한다. 유사하게, 카운터(308)는 카운터(208) 보다 더 적은 시간 명세를 처리하는 회로를 포함할 수 있다.

버니어 그룹(310 및 312)의 각각의 출력은 버니어 그룹(210 및 212)의 출력과 동일한 효과를 드라이버(222)의 동작에 대해 가질 수 있다. 도 3의 예시에 도시된 바와 같이, 버니어 그룹(310) 내의 버니어의 출력은 OR 회로(316)로의 입력으로서 제공된다. OR 회로(216)에 대해, OR 회로(316)는 세트/리셋 플립 플롭(220)으로의 세트 입력을 제어하는 제어 신호를 산출하도록 다수의 버니어의 출력을 조합한다. 유사하게, OR 회로(318)는 세트/리셋 플립 플롭(220)으로의 리셋 입력을 제어하도록 다수의 버니어 출력을 조합한다. 따라서, 생성된 이벤트의 감소된 개수를 가지고도, 전체 결과는 도 3의 회로에 의해 표시된 바와 같이 동일하고, 도 2에서의 회로와 동일한 출력(224)을 산출할 수 있다.

기능에 영향을 주지않고서 테스터 사이클에서 생성된 에지의 수를 감소시키기 위해, SES 회로(326)는 발사 순서(fire ordering) 회로(328) 및 직렬화(serializing) 회로(330)를 포함할 수 있다.

일부 실시예에서, SES 회로(326)의 동작은 하기와 같이 진행할 수 있다. 먼저, SES 회로(326) 내의 발사 순서 회로(328)는 테스터 사이클 내에서 발사하도록 프로그래밍된 모든 에지의 순서를 정하도록 한다. 일부 실시예에서, 테스트 엔지니어는 테스트 프로그램의 일부로서 에지가 발사되는 테스트 사이클 내의 시간들을 정의할 수 있다. 그러나, 프로그래밍 모델은, 일부 테스터 사이클 또는 일부 테스트 프로그램에서 하나의 프로그래밍된 에지가 또다른 프로그래밍된 에지 이전인 시간을 가질 수 있지만, 다른 프로그램 또는 다른 테스터 사이클에서는 그 역이 동일한 2개의 에지에 대해 발생할 수 있도록 임의의 특정한 순서로 에지들이 프로그래밍될 것을 요구하지 않을 수 있다. 발사 순서 회로(328)에서, 모든 에지의 순서는 그 테스터 사이클에서의 에지에 대한 시간 명세에 기초하여 판정된다.

예를 들면, 순서는 "HI HI LO LO LO HI HI HI"로 결정될 수 있고, 여기서 각 HI는 드라이버로 하여금 HI를 구동시키도록 하는 에지가 발사하도록 프로그래밍되었다는 것을 나타내고, LO는 드라이버로 하여금 LO를 구동시키도록 하는 에지가 발사하도록 프로그래밍되었다는 것을 나타낸다. 본 예시에서, 8개의 에지가 발사 순서 시퀀스로 도시되었다. 8개라는 개수는, 테스트 엔지니어가 프로그램을 기록한 에지의 수를 나타내면서, 도 2에 예시된 8개의 버니어와 대응하도록 예시를 위해 선택되었다. 테스트 프로그램은 8개 이상 또는 이하일 수 있는 임의의 적절한 수의 에지를 가지고 기록될 수 있다는 것이 이해되어야 한다. 또한, 상술한 바와 같이, 모든 에지가 모든 테스터 사이클에서 발사할 수 있는 것은 아니다. 일부 실시예에서, 발사 순서 회로(328)는 테스터 사이클 동안 가능한 에지에 대한 시간 명세만을 처리할 수 있다. 따라서, 발사 순서 회로(328)에서 순서화가 산출되는 시간 명세의 수는 상기 예시에서와는 상이할 수 있고, 그 수는 각각의 테스터 사이클에서 가능한 에지의 수에 따라서 테스터 사이클에서 테스터 사이클로 변할 수 있다.

발사 순서 회로(328)는 임의의 적절한 방식으로 구현될 수 있다. 일부 실시예에서, 예를 들면, 비교기, 멀티플렉서 및/또는 기타 공지된 디지털 논리 컴포넌트가 시간 명세를 나타내는 디지털 값들의 순서를 매기기 위해 조합될 수 있다. 순서가 매겨진 값들은 FIFO 메모리에 저장되거나 또는 임의의 기타 적절한 방식으로 표시될 수 있다.

시간 명세가 순서가 매겨지는 방식에 관계없이, 순서가 매겨지면, 에지 명세가 SES 회로(326)에 의한 순서로부터 제거될 수 있다. 임의의 적절한 기준이 에지 명세를 순서로부터 제거하기 위해 사용될 수 있다. 일부 실시예에서, 시간 명세는 지정된 시간에 에지의 생성이 드라이버(222)의 출력에 영향을 주지않을 때 제거될 수 있다. 특정한 예시로서, 에지 시간 명세는 그것들이 충분한(redundant) 경우 제거될 수 있다. 제1 드라이브 HI 에지에 바로 후속하여 제2 드라이브 HI 에지를 세트/리셋 플립 플롭(220)에 적용하는 것은 세트/리셋 플립 플롭(220)의 상태를 변화시키지 않기 때문에, 시간 명세가 동일한 유형의 순차적인 에지들에 연관되는 순서는 중복 정보(redundant information)를 포함할 수 있다. 따라서, SES(326)는 순서가 매겨진 HI-LO 쌍들에서 발사하는 세트를 포함하도록 시간 명세의 세트를 감소시킬 수 있다.

일부 실시예에서, 에지 명세의 억제가 단일한 테스터 사이클 내에서 발사되는 에지에 대한 명세에 대해서만 수행될 수 있다. 그러나, 테스터 사이클에 대해서 특정된 제1 에지는 그것이 선행하는 사이클에 대해 특정된 마지막 에지로부터의 드라이버(222)의 상태 변화를 가져오지 않는 경우 중복이 될 수 있다. 따라서, 일부 실시예에서, SES 회로(326)는 이전의 사이클의 종료로부터 현재 사이클의 시작까지 발사 억제를 수행할 수 있다.

예시로서, 표 1이 하기에 도시된다. 본 예시에서, 4 HI와 4 LO 에지가 프로그래밍 모델에서 지원된다. 따라서, 표 1의 중심 컬럼은 4 HI 에지 시간에서 4 LO 에지 시간까지를 포함하는 예시적인 시퀀스를 나타낸다. 이들 에지 시퀀스는 단일한 테스터 사이클에서 생성될 수 있다. 우측 컬럼은 이들 시퀀스가 감소된 수의 HI 및 LO 천이를 이용하여 어떻게 시퀀스에 대해 감소될 수 있는지를 나타낸다. 일부 실시예에서, 임의의 테스터 사이클에서의 감소된 에지 시퀀스는 이전의 테스터 사이클의 종료에서의 드라이버의 상태에 따를 수 있다. 에지 수에서의 추가 감소는, 이전의 테스터 사이클로부터 인접한 에지뿐만이 아니라 동일한 테스터 사이클에서의 인접한 에지들에 모두 기초하여 중복 에지들이 식별될 때, 달성될 수 있다. 따라서, 표 1은 이전의 테스터 사이클의 시퀀스에서 마지막 에지를 나타내는 가장 좌측의 컬럼을 포함한다. 도시된 바와 같이, 테스터 사이클의 시퀀스에서의 제1 에지가 이전 사이클로부터의 시퀀스에서의 마지막 에지에 기초하여 중복일 때, 시퀀스에서의 천이의 수의 추가적으로 감소될 수 있다.

중복인 것에 기초하여 어느 에지가 억제되는지 상술한 바와 같이 예시가 주어졌지만, 예를 들면 프로그래밍된 시간에서의 에지가 효과가 없을 수 있는 것을 포함하는 기타 기준이 에지를 제거하기 위해 사용될 수 있다. 예를 들면, 일부 실시예에서, 버니어(310 및 312) 또는 세트-리셋 플립 플롭(320)과 같은 특정 회로는 회로가 3개 이상의 에지의 시퀀스에 얼마나 빨리 응답할 수 있는지를 제한하는 정착(settling) 시간을 가질 수 있기 때문에, 효과가 없는(ineffective) 에지가 발생할 수 있다. 예를 들면, LO, HI, LO의 시퀀스는 오직 이 시퀀스에 따라 신호를 생성하는 회로가 LO 상태로의 복귀를 명령하는 에지가 발생하기 전에 HI 에지에 대해 응답하는 시간을 가지는 경우에만 유효하다. 그렇지 않은 경우, HI와 후속하는 LO 에지는 출력에 영향을 주지않고 제외될 수 있다. 따라서, 기타 기준은 하나 이상의 에지를 억제하기 위해 SES 회로(326)에 의해 적용될 수 있다.

시간 명세가 억제되는 방식에 관계없이, 시간 명세의 감소된 세트는, 카운터(208) 및 버니어(210 및 212)의 그룹에 대해 상술된 바와 같은 기술을 이용하여, 에지 신호를 생성하기 위해 카운터(208) 및 버니(310 및 312)의 그룹으로 전달된다. 이 액션 또는 에지 생성을 위해 순서가 정해진 시간 명세 중 선택된 하나로 전달되는 것은 직렬화 회로(330) 또는 임의의 기타 적절한 회로에 의해 수행될 수 있다. 직렬화는 공지된 디지털 논리 컴포넌트 또는 임의의 기타 적절한 방식으로 구현될 수 있다.

일부 실시예에서, 테스터 사이클에 필요한 버니어의 수, 그리고 그에 따른 테스터 채널에 포함된 버니어의 수는 사이클 당 하나 이상의 에지를 생성하기 위해 동일한 버니어를 이용함으로써 더 감소될 수 있다. 시간 명세가 순서가 정해지면, 임의의 버니어에 대한 에지 발사 시간들 사이에서 최대 가능한 분리를 제공하거나, 또는 적어도 지정된 발사 시간이 배니어의 적어도 재발사(refire) 시간에 의해 분리되는 것을 보장하기 위해 시간 명세를 버니어들에 할당하는 것이 가능하다. 이러한 순서화는 예를 들면 연속한(round-robin) 순서로 각각의 그룹(310, 312) 내에서의 버니어로 명세를 할당함으로써 달성될 수 있다. 그 유형에 대해 그룹 내에 버니어가 있는 것보다 테스터 사이클에서 에지 유형(예를 들면, 드라이브 HI 또는 드라이브 LO)에 대해 더 많은 시간 명세가 있는 경우, 연속 할당은 그룹 내의 하나 이상의 버니어들이 제어되어 테스터 사이클 내에서 한번 이상 발사하도록 하는 결과를 가져올 수 있다. 순서화에 기초한 연속 할당은 버니어가 자신의 그룹 내에서 가장 오래전에 임의의 기타 버니어를 발사한 테스터 사이클 내에서 제2 또는 후속 시간에 대해 버니어가 언제라도 발사하는 것을 보장한다.

테스터 사이클 내에서의 버니어의 다수의 발사가 가능할 때, 시간 명세를 버니어에 할당한 회로는 테스터 내의 다른 회로보다 더 높은 클록 속도로 동작할 수 있다. 일부 실시예에서, 테스터 내의 다른 컴포넌트에 대한 시스템 클록이 400일 때, 직렬화 회로(330)는 800MHz 주파수와 같이 더 높은 클록 속도로 동작할 수 있다. 이러한 더 높은 클록 주파수는 테스터 사이클 당 다수 에지 시간 명세 처리를 용이하게 할 수 있다.

직렬화 회로(330)의 클록 주파수에 관계없이, 직렬화 회로(330)는 카운터(308) 내의 카운터 또는 카운터들 및 그룹(310 및 312) 내의 버니어에 대해 에지 시간 명세를 제공할 수 있다.

도 4는 에지 명세의 수의 감소를 예시한 일부 실시예에 따른 에지 조종 회로의 블록도이다. 본 실시예에서, 스마트 에지 조종 회로는 발사 순서 회로(402) 및 직렬화 회로(404)를 포함한다.

발사 순서 회로(402)는 타이밍 생성기로부터 에지에 대한 시간 명세를 제공하는 입력인, 입력 d(n)_fire_hi, d(n)_fire_lo, d(n)_lsb_tim[2 msbs], 및 d(n)_lsb_tim_lo[2 msbs]를 구비하고, 여기서 n은 0에서 3까지의 정수에 의해 대체된다. 4개의 HI 및 4개의 LO 입력 라인이 제공되고, 여기서 HI 라인은 타이밍 생성기로 하여금 HI 에지를 규정하도록 하고, LO 라인은 타이밍 생성기로 하여금 LO 에지를 규정하도록 하여, 타이밍 생성기가 주어진 사이클 내에 발사될 4개의 HI 및 4개의 LO까지를 규정하도록 한다.

발사 순서 회로(402)는 4개 세트의 출력을 가지며, 각각의 세트는 3개의 값, fire_quad(n)_occ 출력, fire_quad(n)_state 출력, 및 fire_quad(n)_sel[2:0] 출력을 구비하며, 여기서 (n)은 0에서 3까지의 정수에 의해 대체된다. 발사 순서 회로(402)로부터의 각각의 세트의 출력은 직렬화 회로(404)에 대해 시간 명세, 상태, 및 선택기를 제공한다. 이들 출력은 에지 및 시간을 집합적으로 정의하며, 그것이 발생한 시간뿐만이 아니라 그것이 드라이브 HI 에지인지 또는 드라이브 LO 에지인지, 및/또는 그 에지가 특정 테스터 사이클에 대해 가능한지 여부를 모두 나타낸다. 이 정보는 출력으로서 전체 시간 명세가 나타나도록 하거나 또는 에지를 위한 데이터에 액세스하기 위해 사용될 수 있는 위치 또는 선택기(selector) 세팅을 나타내기 위해 더 적은 수의 비트를 이용하는 것을 포함하는 임의의 적절한 방식으로 표시될 수 있다.

각각의 에지를 정의하는 정보가 어떻게 표시되는지에 관계없이, 어떤 정보가 제공될지에 대한 에지의 순서가 정해질 수 있다. 예를 들면, fire_quad(n)_occ에 연관된 에지에 대한 명세는, 파라미터 n이 더 높은 값을 가지는 시간 명세에 대해서 보다 파라미터 n이 더 낮은 값을 가질 때, 먼저 올 수 있다.

직렬화 회로(404)는 입력으로서 발사 순서 회로(402)의 출력을 가진다. 직렬화 회로(404)는 특정된 순서에 따라 에지 생성기에 대한 HI 또는 LO 에지를 생성하는 하나 이상의 신호 및 발사 순서화 회로(402)의 출력을 수신한다. 직렬화 회로(404)는 4개 세트의 2개 출력에 대한 시간 명세를 출력한다. 4 세트의 2개 출력은: fire_hi0/fire_hi0_sel[2:0], fire_hil/fire_hil_sel[2:0], fire_lo0/fire_lo0_sel[2:0], 및 fire_lo0/fire_lo0_sel[2:0]이다. HI 및 LO가 각각의 타이밍 신호에 의해 이용되는 특정 출력 라인에 의해 표시되는 바와 같이, 상태 출력은 더 이상 필요하지 않다. 직렬화 회로(404)는 출력 fire_hi0/fire_hi0_sel[2:0] 및 fire_hil/fire_hil_sel[2:0]을 산출하고, 이는 에지 생성기로 하여금 HI 에지를 생성하도록 사용되고, 순서화 회로(402)로부터 수신된 시간 명세 및 선택기를 포함한다. 직렬화 회로(404)는 또한 출력 fire_lo0/fire_lo0_sel[2:0] 및 fire_lol/fire_lol_sel[2:0]을 산출하고, 이는 에지 생성기로 하여금 LO 에지를 생성하도록 사용되고, 발사 순서 회로(402)로부터 수신된 시간 명세 및 선택기를 포함한다.

추가 양태

따라서 본 발명의 적어도 하나의 실시예의 여러 양태를 설명하였지만, 다양한 변경, 수정, 및 개선이 당업자에게 발생할 수 있음이 이해되어야 한다.

예를 들면, 예시적인 회로 구성이 제공되었다. 이 구성에 따르면, 에지를 특정하는 데이터 처리는 특정한 방식으로 저장되고 특정한 순서로 처리가 수행되었다. 그러나, 처리 기능이 순서를 다시 지정하고 상이한 데이터 저장 포맷이 사용될 수 있다는 것이 이해되어야 한다. 예를 들면, 어떤 에지가 테스터 사이클에서 생성되는지 판정하기 위해 핀 마스크가 발사 순서 회로에 적용될 수 있다는 것이 기술되었다. 그러나, 핀 마스크가, 버니어로 에지가 로딩될 필요가 없는 명세를 방지하거나, 필요로 하지 않은 생성된 출력을 억제하기 위해 단독으로 또는 다른 데이터와 조합하여 버니어의 출력을 게이트로 제어하도록 직렬화 회로에 포함하는, 임의의 회로 스테이지에서 적용될 수 있다.

이러한 변경, 수정, 및 개선은 본 명세서의 일부가 되도록 의도되고, 본 발명의 취지 및 범위 내에 있는 것으로 의도된다. 추가로, 본 발명의 이점이 표시되어 있지만, 본 발명의 모든 실시예가 기재된 모든 이점을 포함하는 것은 아니라는 것을 이해해야 한다. 일부 실시예는 본원 및 일부 예시에서 이점으로 기술된 임의의 특징들을 구현하지 않을 수 있다. 따라서, 상기 기술 및 도면은 예시일 뿐이다.

본원에서 사용된 바와 같이, 용어 HI 및 LO는 신호의 상태를 가리킨다. 일부 실시예에서, 이들 상태들은 전압 레벨에 대응하여, HI 상태는 LO 상태보다 더 높은 전압에 대응하도록 한다. 그러나, HI 및 LO는 임의의 적절한 파라미터 및 그 파라미터의 임의의 적절한 값에 의해 표시될 수 있는 논리 상태를 가리킬 수 있다는 것이 이해되어야 한다. 따라서, HI 및 LO 상태 모두가 전압에 대응하는 경우, 다른 실시예에서, LO 상태의 전압이 HI 상태에서보다 더 높을 수 있다.

상기 설명에서, 회로는 타이밍 신호에서의 에지에 응답하는 것으로 기술된다. 본원에 기술된 바와 같은 에지는, 부호 변환(zero crossing) 또는 극성 반전(polarity reversal)과 같은, 회로 컴포넌트의 동작 타이밍을 제어하기 위해 사용될 수 있는 신호에서의 이벤트의 예시라는 것이 이해되어야 한다. 회로는 신호에서의 임의의 적절한 에지에 응답하도록 구축될 수 있다.

본 발명의 상술한 실시예는 임의의 다수의 방식으로 구현될 수 있다. 예를 들면, 실시예는 하드웨어, 소프트웨어 또는 그의 조합을 이용하여 구현될 수 있다. 소프트웨어로 구현시, 단일한 컴퓨터로 제공되거나 또는 다수의 컴퓨터 사이에 분산되거나 하는 것에 관계없이 소프트웨어 코드가 임의의 적절한 프로세서 또는 프로세서의 컬렉션 상에서 실행될 수 있다. 이러한 프로세서는 집적회로 컴포넌트에서의 하나이상의 프로세서를 가지고 집적회로로서 구현될 수 있다. 대안으로, 프로세서는 임의의 적절한 포맷으로 회로를 이용하여 구현될 수 있다.

추가로, 랙 장착 컴퓨터, 데스크 탑 컴퓨터, 랩탑 컴퓨터, 또는 태블릿 컴퓨터와 같은 다수의 형태로 컴퓨터가 구현될 수 있다는 것이 이해되어야 한다. 추가로, 컴퓨터는 일반적으로 컴퓨터로서 간주되지 않는 장치, 그러나 PDA(Personal Digital Assistant), 스마트폰, 태블릿, 또는 임의의 기타 적절한 이동 또는 고정된 전자 장치를 포함하는 적절한 처리 기능을 가진 장치에 내장될 수 있다.

또한, 컴퓨터는 하나 이상의 입력 및 출력 장치를 가질 수 있다. 이러한 장치는 사용자 인터페이스를 제공하기 위해, 다른 것들 사이에서 사용될 수 있다. 사용자 인터페이스를 제공하는데 사용될 수 있는 출력 장치의 예시는 시각적 출력 제시를 위한 프린터 또는 디스플레이 스크린과 가청 출력의 제공을 위한 스피커 또는 기타 음성 재생 장치를 포함한다. 사용자 인터페이스에 사용될 수 있는 입력 장치의 예로는 키보드, 마우스와 같은 포인팅 장치, 터치 패드, 터치 스크린, 및 디지타이징 태블릿을 포함한다. 또다른 예시로서, 컴퓨터는 음성 인식을 통해 또는 다른 음성 포맷으로 입력 정보를 수신할 수 있다.

이러한 컴퓨터는 기업 네트워크 또는 인터넷과 같은 로컬 영역 네트워크 또는 광역 네트워크를 포함하는 임의의 적절한 형태로 된 하나 이상의 네트워크에 의해 상호접속 될 수 있다. 이러한 네트워크는 임의의 적절한 기술에 기초할 수 있고, 임의의 적당한 프로토콜에 따라 동작할 수 있으며, 무선 네트워크, 유선 네트워크 또는 광섬유 네트워크를 포함할 수 있다.

또한, 본원에 설명된 다양한 방법 또는 프로세스는 다양한 운영 체제 또는 플랫폼 중 하나를 사용하는 하나 이상의 프로세서에서 실행 가능한 소프트웨어로 코딩될 수 있다. 또한, 이러한 소프트웨어는 다수의 적절한 프로그래밍 언어 및/또는 프로그래밍 또는 스크립트 툴을 이용하여 기록될 수 있고, 또한 프레임워크 또는 가상 머신으로 실행되는 실행 가능한 기계어 코드 또는 중간 코드로서 컴파일될 수 있다.

이러한 양태에서, 본 발명은, 하나 이상의 컴퓨터 또는 기타 프로세서 상에서 실행될 때, 상술한 본 발명의 다양한 실시예들을 구현하는 방법들을 수행하는 하나 이상의 프로그램으로 인코딩된 컴퓨터 판독 가능한 저장 매체(또는 다수의 컴퓨터 판독 가능 매체)(예를 들면, 컴퓨터 메모리, 하나 이상의 플로피 디스크, 콤팩트 디스크(CD), 광디스크, 디지털 비디오 디스크(DVD), 자기 테이프, 플래시 메모리, 필드 프로그래머블 게이트 어레이 또는 기타 반도체 장치내의 회로 구성, 또는 기타 촉지가능한 컴퓨터 저장 매체)로서 실시될 수 있다. 상기 예시로부터 알 수 있는 바와 같이, 컴퓨터 판독 가능 저장 매체는 비일시적인 형태로 컴퓨터 실행 가능 명령을 제공하기에 충분한 시간동안 정보를 유지할 수 있다. 이러한 컴퓨터 판독 가능 저장 매체 또는 매체들은, 그에 저장된 프로그램 또는 프로그램들이 상술한 바와 같이 본 발명의 다양한 양태들을 구현하기 위해 하나 이상의 상이한 컴퓨터 또는 기타 프로세서들에 로딩될 수 있도록, 이동 가능할 수 있다. 본원에서 사용된 바와 같이, 용어 "컴퓨터 판독 가능 저장 매체"는 제조(즉, 제조품) 또는 머신으로 간주될 수 있는 컴퓨터 판독 가능 매체만을 포함한다. 대안으로 또는 추가적으로, 본 발명은 전파 신호와 같이 컴퓨터 판독 가능한 저장 매체 이외의 다른 컴퓨터 판독 가능 매체로서 구현될 수 있다.

용어 "프로그램"또는 "소프트웨어"는 상술한 바와 같이 본 발명의 다양한 양태를 구현하기 위해 컴퓨터 또는 기타 프로세서를 프로그래밍하도록 채용될 수 있는 임의의 유형의 컴퓨터 코드 또는 일 세트의 컴퓨터 실행가능 명령어를 가리키는 일반적인 의미로 본원에서 사용된다. 추가로, 본 실시예의 하나의 양태에 따라 실행시 본 발명의 방법을 수행하는 하나 이상의 컴퓨터 프로그램이 단일한 컴퓨터 또는 프로세서 상에 상주할 필요가 없지만, 본 발명의 다양한 양태를 구현하기 위해 다수의 상이한 컴퓨터 또는 프로세서의 사이에서 모듈러 방식으로 분산될 수 있다는 것이 이해되어야 한다.

컴퓨터 실행 가능 명령들은 하나 이상의 컴퓨터 또는 기타 장치에 의해 실행되는 프로그램 모듈과 같은 다양한 형태일 수 있다. 일반적으로, 프로그램 모듈은 특정 태스크를 수행하거나 특정 추상 데이터 유형을 구현하는 루틴, 프로그램, 오브젝트, 컴포넌트, 데이터 구조 등을 포함한다. 일반적으로, 프로그램 모듈의 기능은 다양한 실시예에서 원하는 대로 조합되거나 분산될 수 있다.

또한, 데이터 구조는 임의의 적절한 형태의 컴퓨터 판독 가능 매체에 저장될 수 있다. 설명의 간략화를 위해, 데이터 구조에서의 로케이션을 통해 연관된 필드를 가지는 데이터 구조가 표시될 수 있다. 이러한 관계는 유사하게 필드 간의 관계를 전달하는 컴퓨터 판독 가능 매체에서의 로케이션을 가지고 필드에 대한 저장공간을 할당함으로써 달성될 수 있다. 그러나, 임의의 적절한 메커니즘이 포인터, 태그 또는 데이터 엘리먼트들 사이의 관계를 구축하는 기타 메커니즘을 사용하는 것을 포함하는 데이터 구조의 필드들에서의 정보 사이의 관계를 구축하는 데에 사용될 수 있다.

본 발명의 다양한 양태는 단독으로, 조합하여, 또는 상술한 실시예에서 구체적으로 논의되지 않은 다양한 배열에서 사용될 수 있고, 따라서 상기 설명에서 기술되거나 또는 도면에서 예시된 상세 사항 및 컴포넌트의 배열에 대한 자신의 응용에 제한되지 않는다. 예를 들면, 일 실시예에서 기술된 양태가 다른 실시예에서 기술된 양태들과 임의의 방식으로 결합될 수 있다.

또한, 본 발명은 그의 예시가 제공된 방법으로서 구현될 수 있다. 방법의 일부로서 수행되는 동작은 임의의 적절한 방식으로 순서가 정해질 수 있다. 따라서, 실시예는, 예시적인 실시예에서 순차적인 동작으로서 도시된 경우에조차도 일부 동작들을 동시에 수행하는 것을 포함하는, 그 동작이 예시된 것과 상이한 순서로 수행되는 실시예들이 구축될 수 있다.

또한, 도시 및 기술된 회로 및 모듈은 임의의 순서로 재배열 될 수 있고, 따라서 신호들이 재정렬 할 수 있도록 제공될 수 있다.

청구범위의 엘리먼트를 변조하기 위해 청구범위에서 "제1", "제2", "제3", 등과 같은 순서에 관한 용어를 사용하는 것은 그 자체로 방법의 동작들이 수행되는 또다른 또는 시간적인 순서에 대한 하나의 청구 범위 엘리먼트의 임의의 우선순위, 선행 순서, 또는 순서를 내포하는 것이 아니며, 단지 청구범위의 엘리먼트들을 구별하기 위해 동일한 명칭(그러나 순서에 관한 용어에 대해)을 가지는 또다른 엘리먼트로부터 특정한 명칭을 가지는 하나의 청구범위의 엘리먼트를 구별하기 위한 라벨로서 사용된다.

또한, 본원에 사용된 어법과 용어법은 설명의 목적이며 한정으로서 간주되지 말아야 한다. "including", "comprising", "having", "containg", "involving", 및 그의 변형을 사용하는 것은 그 이후에 나열된 아이템들 및 등가물들과 추가적인 아이템들을 포함하는 것을 의도한다.

Claims

자동 테스트 시스템에서 사용하도록 조정된 타이밍 회로로서:
적어도 하나의 타이밍 제어 입력을 구비하는 에지 생성기;
m 개의 에지에 대한 일 세트의 시간 명세를 출력하도록 조정된 타이밍 생성기;
상기 에지 생성기의 적어도 하나의 타이밍 제어 입력에 결합된 제어 신호를 출력하는 n 개의 타이밍 버니어; 및
상기 타이밍 버니어로 지연 값을 결합시키는 회로로서, 상기 지연 값은 상기 타이밍 생성기에 의해 출력된 세트에서의 시간 명세 중 선택된 시간 명세에 기초하는 상기 회로;
를 포함하고,
n < m인 것을 특징으로 하는 자동 테스트 시스템에서 사용하도록 조정된 타이밍 회로.
제1 항에 있어서
상기 회로는 상기 m 개의 에지의 적어도 일부를 시간 순서화함으로써 정의된 시퀀스로 중복 에지를 제거하도록 상기 시간 명세 중 상기 선택된 시간 명세를 선택하는 것을 특징으로 하는 자동 테스트 시스템에서 사용하도록 조정된 타이밍 회로.
제1 항에 있어서,
상기 적어도 하나의 타이밍 제어 입력은 드라이브 HI 및 드라이브 LO 입력을 구비하는 것을 특징으로 하는 자동 테스트 시스템에서 사용하도록 조정된 타이밍 회로.
제1 항에 있어서,
상기 자동 테스트 시스템은 복수의 연속한 테스터 사이클을 정의하는 테스트 시스템 클록을 구비하고; 및
상기 지연 값들을 상기 타이밍 버니어에 결합시키는 상기 회로는 상기 복수의 연속한 테스터 사이클의 각각에서 일 세트의 시간 명세를 처리하도록 구성되는 것을 특징으로 하는 자동 테스트 시스템에서 사용하도록 조정된 타이밍 회로.
제1 항에 있어서, 상기 m 개의 에지에 대한 상기 시간 명세는 프로그래밍 가능한 것을 특징으로 하는 자동 테스트 시스템에서 사용하도록 조정된 타이밍 회로.
적어도 부분적으로 피시험 장치에 인가되는 신호를 정의하는 자동 테스트 시스템에서 에지를 산출하는 방법으로서, 처리 회로에서 상기 방법은:
복수의 시간 명세를 수신하는 단계;
상기 복수의 시간 명세의 시간 순서를 결정하는 단계; 및
감소된 세트의 시간 명세를 출력하는 단계로서, 상기 감소된 세트는 상기 복수의 시간 명세로부터 적어도 하나의 선택된 시간 명세를 생략하고, 상기 선택된 시간 명세는 순서에서 인접한 시간 명세에 적어도 부분적으로 기초하여 선택되는 상기 출력하는 단계;
를 포함하는 것을 특징으로 하는 자동 테스트 시스템에서 에지를 산출하는 방법.
제6 항에 있어서,
상기 세트의 시간 명세는 복수의 드라이브 상태 중 하나를 특정하는 에지에 연관되고; 및
적어도 하나의 선택된 시간 명세를 생략하는 단계는 순서에서 선행하는 시간 명세의 드라이브 상태와 동일한 드라이브 상태에 연관된 시간 명세를 생략하는 단계를 포함하는 것을 특징으로 하는 자동 테스트 시스템에서 에지를 산출하는 방법.
제6 항에 있어서,
상기 감소된 세트의 시간 명세에서의 시간 명세에 기초하여 복수의 에지 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 자동 테스트 시스템에서 에지를 산출하는 방법.
제6 항에 있어서, 핀 데이터 마스크를 시간 세트에 적용함으로써 상기 복수의 시간 명세를 생성하는 단계를 더 포함하는 것을 특징으로 하는 자동 테스트 시스템에서 에지를 산출하는 방법.
제6 항에 있어서,
상기 감소된 세트의 시간 명세를 FIFO로 로딩하는 단계;
를 더 포함하고,
상기 감소된 세트를 출력하는 단계는 상기 FIFO로부터 상기 감소된 세트를 출력하는 단계를 포함하는 것을 특징으로 하는 자동 테스트 시스템에서 에지를 산출하는 방법.
출력, 제1 타이밍 입력, 및 제2 타이밍 입력을 구비하는 드라이버로서, 상기 드라이버는 상기 제1 타이밍 입력에서 에지에 응답하여 제1 상태에서의 출력을 구동시키고, 상기 제2 타이밍 입력에서 에지에 응답하여 제2 상태에서의 출력을 구동시키도록 설정가능한 상기 드라이버;
제1 복수의 시간 명세 및 제2 복수의 시간 명세를 수신하고 제3 복수의 시간 명세 및 제4 복수의 시간 명세를 출력하도록 조정된 회로로서, 상기 제3 복수의 시간 명세와 제4 복수의 시간 명세는 상기 제1 복수의 시간 명세와 상기 제2 복수의 시간 명세에 의해 집합적으로 정의된 에지의 시퀀스와 동일한 에지의 시퀀스를 집합적으로 정의하고, 상기 제3 복수의 시간 명세와 상기 제4 복수의 시간 명세는 상기 제1 복수의 시간 명세와 상기 제2 복수의 시간 명세에서 집합적으로 포함된 타이밍 에지의 수보다 더 적은 수의 시간 명세를 집합적으로 포함하는 상기 회로;
제1 세트의 에지 생성기로서, 상기 제1 세트에서의 에지 생성기의 각각은:
상기 회로에 결합되는 에지 생성기 입력, 및
상기 드라이버의 제1 타이밍 입력에 결합된 에지 생성기 출력;을 구비하고,
상기 제3 복수의 시간 명세의 시간 명세를 각각의 에지 생성기 입력에서 수신하고, 및
상기 각각의 에지 생성기 입력에서 수신된 상기 시간 명세로부터 판정된 시간에 상기 에지 생성기 출력에서 에지를 생성;
하도록 조정되는 상기 제1 세트의 에지 생성기; 및
제2 세트의 에지 생성기로서, 상기 제2 세트에서의 에지 생성기의 각각은:
상기 조종 회로에 결합되는 에지 생성기 입력, 및
상기 드라이버의 제2 타이밍 입력에 결합된 에지 생성기 출력;을 구비하고,
상기 제4 복수의 시간 명세의 시간 명세를 각각의 에지 생성기 입력에서 수신하고, 및
상기 각각의 에지 생성기 입력에서 수신된 상기 시간 명세로부터 판정된 시간에 상기 에지 생성기 출력에서 에지를 생성;
하도록 조정되는 상기 제2 세트의 에지 생성기;
를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제11 항에 있어서,
상기 테스트 시스템은 시간 세트 메모리를 더 포함하고,
상기 시간 세트 메모리는:
각각의 시간 세트가 복수의 시간 명세를 구비하는 복수의 시간 세트를 저장하도록 설정되고,
선택 입력을 구비하고,
상기 선택 입력에서의 값에 기초하여 선택된 타이밍 세트에서의 복수의 시간 명세를 출력하도록 조정되고,
상기 자동 테스트 시스템은:
핀 데이터 메모리; 및
상기 시간 세트 메모리를 상기 회로로 결합시키는 포맷팅 회로로서, 상기 제1 복수의 시간 명세 및 상기 제2 복수의 시간 명세를 생성하기 위해 상기 핀 데이터 메모리로부터의 값과 상기 선택된 타이밍 세트에서의 상기 시간 명세를 결합하도록 설정되는 상기 포맷팅 회로;
를 더 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제11 항에 있어서,
상기 제1 타이밍 입력은 드라이브 HI 입력을 포함하고,
상기 제2 타이밍 입력은 드라이브 LO 입력을 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제11 항에 있어서,
제1 복수의 시간 명세 및 제2 복수의 시간 명세는 m 개의 시간 명세를 집합적으로 구비하고,
제3 복수의 시간 명세 및 제4 복수의 시간 명세는 n 개의 시간 명세를 집합적으로 구비하고,
2n<m인 것을 특징으로 하는 자동 테스트 시스템.
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