KR20240003896A - 타이밍 생성기의 에지 출력 구조가 개선된 반도체 테스트 장치 - Google Patents

타이밍 생성기의 에지 출력 구조가 개선된 반도체 테스트 장치 Download PDF

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Abstract

본 개시의 일 실시예에 따른 반도체 테스트 장치는, 반도체 테스트 장치는, 타이밍 신호를 생성하는 타이밍 생성기(Timing Generator), 및 상기 타이밍 신호를 이용하여 테스트 신호를 생성하고, 상기 테스트 신호를 상기 반도체 디바이스에 인가하는 핀 일렉트로닉스(Pin Electronics)를 포함하고, 상기 타이밍 생성기는, 복수의 인터리브 채널을 통해 전달되는 복수의 인터리브 신호를 조합하여 제1 에지 신호를 출력하며, 인입 펄스의 상승 파형의 전달 채널로서 설정되는 제1 에지 생성부, 상기 제1 에지 생성부와 상이한 복수의 인터리브 채널을 통해 전달되는 복수의 인터리브 신호를 조합하여 제2 에지 신호를 출력하며, 상기 인입 펄스의 하강 파형의 전달 채널로서 설정되는 제2 에지 생성부, 및 상기 제1 에지 신호 및 상기 제2 에지 신호를 기초로 상기 타이밍 신호를 생성하는 포맷터(Formatter)를 포함한다.

Description

타이밍 생성기의 에지 출력 구조가 개선된 반도체 테스트 장치{SEMICONDUCTOR TEST APPARATUS WITH IMPROVED EDGE OUTPUT STRUCTURE OF TIMING GENERATOR}
본 개시는 타이밍 생성기의 에지 출력 구조가 개선된 반도체 테스트 장치에 관한 것으로서, 보다 자세하게는, 타이밍 신호의 포맷 생성을 위한 에지 출력 구조를 개선할 수 있는 타이밍 생성기의 에지 출력 구조가 개선된 반도체 테스트 장치에 관한 것이다.
반도체 테스트 장치는 자동 테스트 장치(Automatic Test Equipment, ATE)로도 지칭되며, 반도체 디바이스에 전기적 패턴 신호를 인가하고 그에 대한 응답을 분석하여 반도체 디바이스의 양품 여부를 검증하는 장치이다.
반도체 테스트 장치는 내부 하드웨어 구성요소로서 전원공급장치, 계측기, 알고리즘 패턴 발생기(Algorithmic Pattern Generator, ALPG), 타이밍 생성기(Timing Generator, TG), 드라이버 및 비교기가 내장된 핀 일렉트로닉스(Pin Electronics, PE), 및 이들을 제어하기 위한 중앙처리장치인 CPU 등을 포함한다.
그 중 타이밍 생성기는 복수의 채널을 통해 전달되는 펄스인 에지(edge) 신호를 기초로 타이밍 신호를 생성하는데, 이때 동일한 에지 신호에서 파형의 상승 동작과 하강 동작이 연속으로 수행될 경우, 상승 동작과 하강 동작 간 타이밍 스큐(skew) 발생으로 인해, 에지 신호가 오동작 하는 문제가 생길 수 있다.
또한, 이러한 파형의 상승 동작과 하강 동작 간 타이밍 스큐(skew)를 보상하기 위해서는 별도의 캘리브레이션(calibration) 처리가 필요하고, 이에 따라 캘리브레이션 처리 시간이 많이 소요되는 문제점이 있었다.
따라서, 타이밍 생성기에서 에지 신호를 이용하여 타이밍 신호를 생성 시, 에지 신호에 대해 파형의 상승 동작과 하강 동작이 연속으로 발생하지 않도록 에지 출력 구조를 개선하는 기술이 요구된다. 또한, 타이밍 스큐 발생으로 인한 캘리브레이션 처리에 소요되는 시간을 줄일 수 있는 기술이 요구된다.
대한민국 등록특허공보 제10-2220744호 (2021.02.26 공고)
본 개시가 해결하고자 하는 기술적 과제는, 반도체 디바이스를 테스트하는 장치에서 사용되는 타이밍 생성기에서, 동일한 에지 신호에 대해 파형의 상승 동작 및 하강 동작이 연속적으로 발생하지 않도록 에지의 출력 구조가 개선된 반도체 테스트 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 다른 기술적 과제는, 반도체 디바이스를 테스트하는 장치에서 사용되는 타이밍 생성기에서, 파형의 상승 동작과 하강 동작 간 타이밍 스큐(skew)를 보상하기 위한 캘리브레이션 처리에 소요되는 시간을 줄일 수 있는 반도체 테스트 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 기술적 과제는, 반도체 디바이스를 테스트하는 장치에서 사용되는 타이밍 생성기에서, 에지 출력 구조를 개선함에 의해 포맷터(formatter)의 구조를 단순화할 수 있는 반도체 테스트 장치를 제공하는 것이다.
본 개시의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 개시의 기술분야에서의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한, 본 개시의 일 실시예에 따른 반도체 테스트 장치는, 타이밍 신호를 생성하는 타이밍 생성기(Timing Generator), 및 상기 타이밍 신호를 이용하여 테스트 신호를 생성하고, 상기 테스트 신호를 상기 반도체 디바이스에 인가하는 핀 일렉트로닉스(Pin Electronics)를 포함하고, 상기 타이밍 생성기는, 복수의 인터리브 채널을 통해 전달되는 복수의 인터리브 신호를 조합하여 제1 에지 신호를 출력하며, 인입 펄스의 상승 파형의 전달 채널로서 설정되는 제1 에지 생성부, 상기 제1 에지 생성부와 상이한 복수의 인터리브 채널을 통해 전달되는 복수의 인터리브 신호를 조합하여 제2 에지 신호를 출력하며, 상기 인입 펄스의 하강 파형의 전달 채널로서 설정되는 제2 에지 생성부, 및 상기 제1 에지 신호 및 상기 제2 에지 신호를 기초로 상기 타이밍 신호를 생성하는 포맷터(Formatter)를 포함한다.
일 실시예로서, 상기 타이밍 생성기는, 상기 상승 파형의 펄스 데이터가 상기 제1 에지 생성부에 입력되도록 스위치를 온하고, 상기 하강 파형의 펄스 데이터가 상기 제1 에지 생성부에 입력되지 않도록 스위치를 오프하는 제1 스위칭 소자, 및 상기 하강 파형의 펄스 데이터가 상기 제2 에지 생성부에 입력되도록 스위치를 온하고, 상기 상승 파형의 펄스 데이터가 상기 제2 에지 생성부에 입력되지 않도록 스위치를 오프하는 제2 스위칭 소자를 더 포함할 수 있다.
일 실시예로서, 상기 포맷터는, 상기 제1 에지 생성부에서 출력되는 상기 상승 파형의 제1 에지 신호와, 상기 제2 에지 생성부에서 출력되는 상기 하강 파형의 제2 에지 신호가 상기 포맷터에 입력되도록 스위치의 온오프를 제어하는 에지 스위칭 소자를 포함할 수 있다.
일 실시예로서, 상기 포맷터는, 펄스 데이터의 패턴 값과, 상기 에지 스위칭 소자의 온 오프 동작에 기초하여 특정 포맷의 타이밍 신호를 생성할 수 있다.
일 실시예로서, 상기 타이밍 생성기는, 드라이버 포맷(driver format) 조정용 에지 신호를 생성하도록 설정하고, 상기 제1 에지 생성부는 DRB 에지 신호를 생성하고, 상기 제2 에지 생성부는 DRC 에지 신호를 생성할 수 있다.
일 실시예로서, 상기 포맷터는, 상기 드라이버 포맷이 NRZ1으로 설정되면, 드라이버 패턴 값이 1인 구간에서 상기 DRB 에지 신호의 에지 타이밍에 상승 파형이 출력되도록 하고, 상기 드라이버 패턴 값이 0인 구간에서 상기 DRC 에지 신호의 에지 타이밍에 하강 파형이 출력되도록 할 수 있다.
일 실시예로서, 상기 타이밍 생성기는, 입출력 포맷(I/O format) 조정용 에지 신호를 생성하도록 설정하고, 상기 제1 에지 생성부는 IOD 에지 신호를 생성하고, 상기 제2 에지 생성부는 MIOD 에지 신호를 생성할 수 있다.
일 실시예로서, 상기 포맷터는, 상기 입출력 포맷이 IOMNRZ1 포맷으로 설정되면, I/O 패턴 값이 1인 구간에서 상기 IOD 에지 신호의 에지 타이밍에 상승 파형이 출력되도록 하고, 상기 I/O 패턴 값이 0인 구간에서 상기 IOD 에지 신호의 에지 타이밍에 하강 파형이 출력되도록 할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 테스트 장치의 구성을 도시한 블록도이다.
도 2는 본 개시의 실시예에 따른 반도체 테스트 장치의 타이밍 생성기의 구조를 도시한 예이다.
도 3은 본 개시의 일 실시예에 따른 타이밍 생성기의 상세 구조를 도시한 예이다.
도 4는 본 개시의 몇몇 실시예에 따른 포맷터의 구조를 도시한 예이다.
도 5는 본 개시의 몇몇 실시예에 따른 드라이버 포맷(Driver Format)을 생성하는 예를 도시한 것이다.
도 6은 본 개시의 몇몇 실시예에 따른 EORBC 포맷을 생성하는 예를 도시한 것이다.
도 7은 본 개시의 몇몇 실시예에 따른 NRZD 포맷을 생성하는 예를 도시한 것이다.
도 8은 본 개시의 몇몇 실시예에 따른 입출력 포맷(I/O Format)을 생성하는 예를 도시한 것이다.
도 9는 본 개시의 몇몇 실시예에 따른 드라이버 포맷 생성을 위한 진리표이다.
도 10은 본 개시의 몇몇 실시예에 따른 입출력 포맷 생성을 위한 진리표이다.
이하, 첨부된 도면을 참조하여 본 개시의 바람직한 실시 예들을 상세히 설명한다. 본 개시의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 개시의 기술적 사상은 이하의 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 이하의 실시예들은 본 개시의 기술적 사상을 완전하도록 하고, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 본 개시의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 개시의 기술적 사상은 청구항의 범주에 의해 정의될 뿐이다.
각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 개시를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
명세서에서 사용되는 "포함한다 (comprises)" 및/또는 "포함하는 (comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 개시의 몇몇 실시예들에 대하여 첨부된 도면에 따라 상세하게 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 테스트 장치의 구성을 도시한 블록도이다. 도 1을 참조하면, 반도체 테스트 장치(1)는 ALPG(Algorithmic Pattern Generator)(11), 타이밍 생성기(Timing Generator)(12), 핀 일렉트로닉스(Pin Electronics)(13), 및 테스트 분석 모듈(14)을 포함한다.
ALPG(11)는 메모리에 저장된 데이터를 이용하여 순차적으로 로직 데이터를 생성한다. 로직 데이터는 반도체 디바이스(DUT)(100)에 인가될 어드레스, 데이터, 제어신호 등을 포함할 수 있다. 로직 데이터들은 "0", "1" 로 표현되는 펄스 데이터의 형태로 클럭 신호와 함께 타이밍 생성기(12)에 제공된다.
타이밍 생성기(12)는 ALPG(11)로부터 복수의 채널을 통해 입력되는 펄스 데이터를 기초로 타이밍 신호를 생성한다. 생성된 타이밍 신호는 핀 일렉트로닉스(13)에 전달된다.
핀 일렉트로닉스(13)는 타이밍 신호를 이용하여 반도체 디바이스(100)의 전기적 테스트를 위한 테스트 신호를 생성하고, 생성된 테스트 신호를 상기 반도체 디바이스(100)에 인가한다. 핀 일렉트로닉스(13)는 타이밍 신호와 패턴 신호를 입력받고, 타이밍 신호를 기초로 패턴 신호를 변조하여 테스트 신호를 생성하는 DCL(Driver Comparator Logic, 미도시)를 포함할 수 있다.
테스트 분석 모듈(14)은 테스트 신호의 인가에 따른 반도체 디바이스(100)의 전기적 상태 변화 또는 리스폰스를 테스트 결과로서 수신하고, 이를 분석하여 반도체 디바이스(20)의 양품 여부를 판단한다. 상기 양품 여부 판단 결과에 따라 페일(Fail)인 반도체 디바이스에 대해서는 리페어(Repair) 작업이 수행될 수 있다.
본 개시의 일 실시예에 따른 반도체 테스트 장치(1)는 도 2에 도시된 구성을 가지는 타이밍 생성기(12)를 포함한다.
구체적으로, 도 2를 참조하면, 타이밍 생성기(12)는, 제1 에지 생성부(31), 제2 에지 생성부(32), 및 포맷터(33)를 포함한다.
제1 에지 생성부(31)는 타이밍 생성기(12)로 인입되는 펄스 데이터에 기초하여 복수의 인터리브 채널을 통해 전달되는 복수의 인터리브 신호(a, b, c)를 조합하여 제1 에지 신호(310)를 출력한다.
도 2에 도시된 바와 같이, 제1 에지 생성부(31)는 각각이 지연 소자(31a, 31b, 31c)를 포함하는 복수의 인터리브 채널과, 복수의 인터리브 채널을 통과한 복수의 인터리브 신호(a, b, c)를 조합하여 출력하는 논리 소자(31d)를 포함한다. 여기서, 지연 소자(31a, 31b, 31c)는 입력 데이터를 일정 시간만큼 지연시켜 출력하는 소자로서, 예를 들어 버퍼(Buffer)일 수 있다.
마찬가지로, 제2 에지 생성부(32)는 타이밍 생성기(12)로 인입되는 펄스 데이터에 기초하여 복수의 인터리브 채널을 통해 전달되는 복수의 인터리브 신호를 조합하여 제2 에지 신호(320)를 출력한다.
제1 에지 생성부(31)와 제2 에지 생성부(32)는 동일한 형태 및 구성을 갖는다. 다만, 제1 에지 생성부(31)와 제2 에지 생성부(32) 각각에 있어, ALPG(11)로부터 제1 에지 생성부(31)로 인가되는 인터리브 신호와, ALPG(11)로부터 제2 에지 생성부(32)로 인가되는 인터리브 신호는 서로 상이할 수 있다.
한편, 제1 에지 생성부(31)는 입력되는 펄스의 상승 파형을 전달하는 채널로 설정되고, 제2 에지 생성부(32)는 입력되는 펄스의 하강 파형을 전달하는 채널로 설정된다.
이에 따라, 제1 에지 생성부(31)와 제2 에지 생성부(32) 각각에서 펄스의 상승 파형과 하강 파형이 모두 전달되도록 설정되는 경우와 대비하여, 에지 신호의 출력 구조를 단순화할 수 있다. 또한, 이러한 에지 신호의 출력 구조에 기초하여 파형의 상승 동작과 하강 동작 간 타이밍 스큐를 보상할 수 있는 캘리브레이션 처리의 횟수 및 소요 시간을 줄일 수 있다.
일 실시예로서, 제1 에지 생성부(31)에서 출력되는 제1 에지 신호(310)와 제2 에지 생성부(32)에서 출력되는 제2 에지 신호(320)는, 드라이버 포맷 조정용 에지 신호 또는 입출력(I/O) 포맷 조정용 에지 신호일 수 있다.
예로서, 타이밍 생성기(12)가 제1 에지 생성부(31)와 제2 에지 생성부(32)에 대해 드라이버 포맷 조정용 에지 신호를 생성하도록 설정한 경우, 제1 에지 신호는 DRB 에지 신호이고, 제2 에지 신호는 DRC 에지 신호일 수 있다. 다른 예로서, 타이밍 생성기(12)가 제1 에지 생성부(31)와 제2 에지 생성부(32)에 대해 입출력 포맷 조정용 에지 신호를 생성하도록 설정한 경우, 제1 에지 신호는 IOD 에지 신호이고, 제2 에지 신호는 MIOD 에지 신호일 수 있다.
포맷터(33)는 제1 에지 생성부(31)를 통해 출력되는 제1 에지 신호(310)와 제2 에지 생성부(32)를 통해 출력되는 제2 에지 신호(320)를 기초로 타이밍 신호를 생성하여 출력 채널(34)을 통해 출력한다. 포맷터(33)의 구체적인 구성 및 기능은 당해 기술 분야에 널리 알려져 있으므로, 여기서는 그에 대한 설명을 생략한다.
도 3은 본 개시의 일 실시예에 따른 타이밍 생성기의 상세 구조를 도시한 예이다. 도 3을 참조하면, 타이밍 생성기(12)의 구성 중 제1 에지 생성부(31) 및 제2 에지 생성부(32)의 상세 구조를 보여준다.
일 실시예로서, 제1 에지 생성부(31)는 복수의 인터리브 채널 각각에서 지연 소자를 거치며 에지 타이밍이 조정된 복수의 인터리브 신호들을 조합하여 제1 에지 신호(310)를 생성한다. 제1 에지 신호(310)는 예컨대, DRB 에지 신호 또는 IOD 에지 신호(310)일 수 있다. 이때, 지연 소자를 통과한 복수의 인터리브 신호는 논리 소자(31d)를 통해 하나의 로직 데이터로 조합되고, 논리 소자(31d)는 예컨대 논리합 소자(OR gate)일 수 있다.
마찬가지로, 제2 에지 생성부(32)는 복수의 인터리브 채널 각각에서 지연 소자를 거치며 에지 타이밍이 조정된 복수의 인터리브 신호들을 조합하여 제2 에지 신호(320)를 생성한다. 제2 에지 신호(320)는 예컨대, DRC 에지 신호 또는 MIOD 에지 신호(320)일 수 있다. 이때, 지연 소자를 통과한 복수의 인터리브 신호는 논리 소자(32d)를 통해 하나의 로직 데이터로 조합되고, 논리 소자(32d)는 예컨대 논리합 소자(OR gate)일 수 있다.
도시된 예에서, 타이밍 생성기(12)는 제1 에지 생성부(31)와 제2 에지 생성부(32)의 앞단에 제1 스위칭 소자(311) 및 제2 스위칭 소자(321)의 구성을 더 포함한다. 제1 스위칭 소자(311)와 제2 스위칭 소자(321)는 예컨대 MUX(Multiplexer)일 수 있다.
제1 스위칭 소자(311)는 ALPG(11)로부터 입력되는 상승 파형의 펄스가 제1 에지 생성부(31)에 입력되도록 스위치를 온하고, 하강 파형의 펄스는 제1 에지 생성부(31)에 입력되지 않도록 스위치를 오프할 수 있다.
마찬가지로, 제2 스위칭 소자(321)는 ALPG(11)로부터 입력되는 하강 파형의 펄스가 제2 에지 생성부(32)에 입력되도록 스위치를 온하고, 상승 파형의 펄스는 제2 에지 생성부(32)에 입력되지 않도록 스위치를 오프할 수 있다.
상기 실시예에 따른 타이밍 생성기(12)의 구조를 이용하여, 제1 에지 생성부(31)는 펄스의 상승 파형을 포맷터(33)로 전달하도록 동작하고, 제2 에지 생성부(32)는 펄스의 하강 파형을 포맷터(33)로 전달하도록 동작할 수 있다. 즉, 제1 에지 생성부(31)는 논리 소자(31d)를 통해 상승 파형의 제1 에지 신호(310)를 출력하고, 제2 에지 생성부(32)는 논리 소자(32d)를 통해 하강 파형의 제2 에지 신호(320)를 출력하게 된다.
이에 따라, 동일한 에지 생성부에서 펄스의 상승 파형과 하강 파형을 모두 전달하는 경우와 비교하여, 타이밍 스큐의 발생을 줄이고, 타이밍 스큐를 보상하기 위해 필요한 캘리브레이션 처리의 횟수 및 소요 시간을 줄일 수 있다.
도 4는 본 개시의 몇몇 실시예에 따른 포맷터의 구조를 도시한 예이다. 도 4를 참조하면, 포맷터(33)는 제1 에지 신호 생성부(31)로부터 출력되는 제1 에지 신호(310)와 제2 에지 신호 생성부(32)로부터 출력되는 제2 에지 신호(320)를 이용하여 특정 포맷을 가지는 타이밍 신호를 생성한다. 여기서, 타이밍 신호의 포맷은 예컨대 드라이버 포맷 또는 입출력 포맷일 수 있다.
포맷터(33)는 생성하고자 하는 타이밍 신호의 포맷에 따라, 제1 에지 신호 생성부(31)로부터 출력되는 상승 파형의 제1 에지 신호(310)와 제2 에지 신호 생성부(32)로부터 출력되는 하강 파형의 제2 에지 신호(320)가 선택적으로 입력되도록 스위치의 온오프를 제어하는 에지 스위칭 소자(41)를 포함할 수 있다.
포맷터(33)는 타이밍 생성기(12)에 인입되는 펄스 데이터의 패턴 값과, 에지 스위칭 소자(41)의 온 오프 동작에 기초하여 특정 포맷을 가지는 타이밍 신호를 생성할 수 있다.
예로서, 도 5에 도시된 바와 같이, 포맷터(33)는 드라이버 포맷들(52) 중 NRZ2(521)를 생성하기 위해, 드라이버 패턴 값(51)이 1인 구간에서 DRB 에지 신호의 에지 타이밍(531)에 상승 파형이 출력되도록 하고, 드라이버 패턴 값(51)이 0인 구간에서 DRC 에지 신호의 에지 타이밍(532)에 하강 파형이 출력되도록 할 수 있다. 이를 위해, 에지 스위칭 소자(41)는, DRB 에지 신호의 에지 타이밍(531)에 상승 파형이 출력되도록 제1 에지 신호(310)에 대응하는 스위치(SET)를 온하고, DRC 에지 신호의 에지 타이밍(532)에 하강 파형이 출력되도록 제2 에지 신호(310)에 대응하는 스위치(RESET)를 온할 수 있다.
포맷터(33)는 상기와 같은 방식으로 드라이버 포맷들(52) 각각을 생성하기 위해, 드라이버 패턴 값(51)에 따라 에지 스위칭 소자(41)의 온오프 동작을 제어할 수 있다.
도 6은 본 개시의 몇몇 실시예에 따른 EORBC 포맷을 생성하는 예를 도시한 것이다. 도 6을 참조하면, 포맷터(33)는 드라이버 포맷인 EORBC를 생성하기 위해, 이전의 패턴 값(61), 현재의 패턴 값(62), 제1 에지 신호에 대응하는 스위치(63)의 온오프 여부, 및 제2 에지 신호에 대응하는 스위치(64)의 온오프 여부에 기초하여 EORBC 포맷을 가지는 펄스 신호(651, 652, 653, 654)을 생성할 수 있다.
예로서, 포맷터(33)는 이전의 패턴 값(61)이 0이고, 현재의 패턴 값(62)이 0인 경우, DRB 에지의 에지 타이밍에 DRB 에지 신호에 대응하는 스위치(SET)을 온하고, DRC 에지의 에지 타이밍에 DRC 에지 신호에 대응하는 스위치(RESET)를 온하여, DRB 에지의 에지 타이밍에 출력 파형이 상승하고, DRC 에지의 에지 타이밍에 출력 파형이 하강하는 펄스 신호(651)를 생성할 수 있다.
또한, 포맷터(33)는 이전의 패턴 값(61)이 0이고, 현재의 패턴 값(62)이 1인 경우, DRC 에지의 에지 타이밍에 DRB 에지 신호에 대응하는 스위치(SET)을 온하고, DRC 에지 신호에 대응하는 스위치(RESET)를 오프하여, DRC 에지의 에지 타이밍에 출력 파형이 상승하는 펄스 신호(652)를 생성할 수 있다.
또한, 포맷터(33)는 이전의 패턴 값(61)이 1이고, 현재의 패턴 값(62)이 0인 경우, DRC 에지의 에지 타이밍에 DRC 에지 신호에 대응하는 스위치(RESET)을 온하여, DRC 에지의 에지 타이밍에 출력 파형이 하강하는 펄스 신호(653)를 생성할 수 있다.
상기와 같은 방식으로, 포맷터(33)는 이전의 패턴 값(61)이 1이고, 현재의 패턴 값(62)이 1인 경우, DRC 에지의 에지 타이밍에 DRB 에지 신호에 대응하는 스위치(SET)을 온하고, DRB 에지의 에지 타이밍에 DRC 에지 신호에 대응하는 스위치(RESET)을 온하여, DRC 에지의 에지 타이밍에 출력 파형이 상승하고, DRB 에지의 에지 타이밍에 출력 파형이 하강하는 펄스 신호(654)를 생성할 수 있다.
도 7은 본 개시의 몇몇 실시예에 따른 NRZD 포맷을 생성하는 예를 도시한 것이다. 도 7을 참조하면, 포맷터(33)는 드라이버 포맷인 NRZD를 생성하기 위해, 이전의 패턴 값(71), 현재의 패턴 값(72), 제1 에지 신호에 대응하는 스위치(73)의 온오프 여부, 및 제2 에지 신호에 대응하는 스위치(74)의 온오프 여부에 기초하여 NRZD 포맷을 가지는 펄스 신호(751~758)을 생성할 수 있다.
예로서, 포맷터(33)는 이전의 패턴 값(71)이 X0이고, 현재의 패턴 값(72)이 01인 경우, DRC 에지의 에지 타이밍에 DRB 에지 신호에 대응하는 스위치(SET)을 온하여, DRC 에지의 에지 타이밍에 출력 파형이 상승하는 펄스 신호(752)를 생성할 수 있다.
또한, 포맷터(33)는 이전의 패턴 값(71)이 X0이고, 현재의 패턴 값(72)이 10인 경우, DRB 에지의 에지 타이밍에 DRB 에지 신호에 대응하는 스위치(SET)을 온하고, DRC 에지의 에지 타이밍에 DRC 에지 신호에 대응하는 스위치(RESET)을 온하여, DRB 에지의 에지 타이밍에 출력 파형이 상승하고, DRC 에지의 에지 타이밍에 출력 파형이 하강하는 펄스 신호(753)를 생성할 수 있다.
마찬가지 방식으로, 이전의 패턴 값(71) 및 현재의 패턴 값(72)의 모든 조합에 대응하는 펄스 신호(751~758)가 생성될 수 있다.
일 실시예로서, 도 8에 도시된 바와 같이, 포맷터(33)는 입출력(I/O) 포맷들(82) 중 NRZ2(821)를 생성하기 위해, 입출력 패턴 값(81)이 1인 구간에서 IOD 에지 신호의 에지 타이밍(831)에 상승 파형이 출력되도록 하고, 입출력 패턴 값(81)이 0인 구간에서 MIOD 에지 신호의 에지 타이밍(832)에 하강 파형이 출력되도록 할 수 있다. 이를 위해, 에지 스위칭 소자(41)는, IOD 에지 신호의 에지 타이밍(831)에 상승 파형이 출력되도록 제1 에지 신호(310)에 대응하는 스위치(SET)를 온하고, MIOD 에지 신호의 에지 타이밍(832)에 하강 파형이 출력되도록 제2 에지 신호(310)에 대응하는 스위치(RESET)를 온할 수 있다.
포맷터(33)는 상기와 같은 방식으로 입출력(I/O) 포맷들(82) 각각을 생성하기 위해, 입출력 패턴 값(81)에 따라 에지 스위칭 소자(41)의 온오프 동작을 제어할 수 있다.
앞서 설명된 바와 마찬가지로, 도 9의 진리표에 의하면, 포맷터(33)는 여러 타입의 드라이버 포맷을 생성하기 위해, 이전의 드라이버 패턴 값, 현재의 드라이버 패턴 값, DRB 에지 신호에 대응하는 스위치의 온오프 여부, 및 DRC 에지 신호에 대응하는 스위치의 온오프 여부에 기초하여 해당 드라이버 포맷의 펄스 신호를 생성할 수 있다.
또한, 도 10의 진리표에 의하면, 포맷터(33)는 여러 타입의 입출력 포맷을 생성하기 위해, 이전의 입출력 패턴 값, 현재의 입출력 패턴 값, IOD 에지 신호에 대응하는 스위치의 온오프 여부, 및 MIOD 에지 신호에 대응하는 스위치의 온오프 여부에 기초하여 해당 입출력 포맷의 펄스 신호를 생성할 수 있다.
상기와 같이 본 개시의 실시예에 따른 반도체 테스트 장치(1)의 구성에 의하면, 타이밍 생성기에서, 동일한 에지 신호에 대해 파형의 상승 동작 및 하강 동작이 연속적으로 발생하지 않도록 에지의 출력 구조를 개선할 수 있다. 또한, 파형의 상승 동작과 하강 동작 간 타이밍 스큐(skew)를 보상하기 위한 캘리브레이션 처리의 횟수 및 소요 시간을 획기적으로 줄일 수 있다. 이에 따라, 에지 출력 구조를 개선함에 의해 포맷터의 구조를 단순화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로도 실시될 수 있다는 것을 이해할 수 있다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명에 의해 정의되는 기술적 사상의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (8)

  1. 타이밍 신호를 생성하는 타이밍 생성기(Timing Generator); 및
    상기 타이밍 신호를 이용하여 테스트 신호를 생성하고, 상기 테스트 신호를 상기 반도체 디바이스에 인가하는 핀 일렉트로닉스(Pin Electronics)를 포함하고,
    상기 타이밍 생성기는,
    복수의 인터리브 채널을 통해 전달되는 복수의 인터리브 신호를 조합하여 제1 에지 신호를 출력하며, 인입 펄스의 상승 파형의 전달 채널로서 설정되는 제1 에지 생성부;
    상기 제1 에지 생성부와 상이한 복수의 인터리브 채널을 통해 전달되는 복수의 인터리브 신호를 조합하여 제2 에지 신호를 출력하며, 상기 인입 펄스의 하강 파형의 전달 채널로서 설정되는 제2 에지 생성부; 및
    상기 제1 에지 신호 및 상기 제2 에지 신호를 기초로 상기 타이밍 신호를 생성하는 포맷터(Formatter)를 포함하는,
    반도체 테스트 장치.
  2. 제1 항에 있어서,
    상기 타이밍 생성기는,
    상기 상승 파형의 펄스 데이터가 상기 제1 에지 생성부에 입력되도록 스위치를 온하고, 상기 하강 파형의 펄스 데이터가 상기 제1 에지 생성부에 입력되지 않도록 스위치를 오프하는 제1 스위칭 소자; 및
    상기 하강 파형의 펄스 데이터가 상기 제2 에지 생성부에 입력되도록 스위치를 온하고, 상기 상승 파형의 펄스 데이터가 상기 제2 에지 생성부에 입력되지 않도록 스위치를 오프하는 제2 스위칭 소자를 더 포함하는,
    반도체 테스트 장치.
  3. 제1 항에 있어서,
    상기 포맷터는,
    상기 제1 에지 생성부에서 출력되는 상기 상승 파형의 제1 에지 신호와, 상기 제2 에지 생성부에서 출력되는 상기 하강 파형의 제2 에지 신호가 상기 포맷터에 입력되도록 스위치의 온오프를 제어하는 에지 스위칭 소자를 포함하는,
    반도체 테스트 장치.
  4. 제3 항에 있어서,
    상기 포맷터는,
    펄스 데이터의 패턴 값과, 상기 에지 스위칭 소자의 온 오프 동작에 기초하여 특정 포맷의 타이밍 신호를 생성하는,
    반도체 테스트 장치.
  5. 제1 항에 있어서,
    상기 타이밍 생성기는,
    드라이버 포맷(driver format) 조정용 에지 신호를 생성하도록 설정하고,
    상기 제1 에지 생성부는 DRB 에지 신호를 생성하고, 상기 제2 에지 생성부는 DRC 에지 신호를 생성하는,
    반도체 테스트 장치.
  6. 제5 항에 있어서,
    상기 포맷터는,
    상기 드라이버 포맷이 NRZ1으로 설정되면, 드라이버 패턴 값이 1인 구간에서 상기 DRB 에지 신호의 에지 타이밍에 상승 파형이 출력되도록 하고, 상기 드라이버 패턴 값이 0인 구간에서 상기 DRC 에지 신호의 에지 타이밍에 하강 파형이 출력되도록 하는,
    반도체 테스트 장치.
  7. 제1 항에 있어서,
    상기 타이밍 생성기는,
    입출력 포맷(I/O format) 조정용 에지 신호를 생성하도록 설정하고,
    상기 제1 에지 생성부는 IOD 에지 신호를 생성하고, 상기 제2 에지 생성부는 MIOD 에지 신호를 생성하는,
    반도체 테스트 장치.
  8. 제7 항에 있어서,
    상기 포맷터는,
    상기 입출력 포맷이 IOMNRZ1 포맷으로 설정되면, I/O 패턴 값이 1인 구간에서 상기 IOD 에지 신호의 에지 타이밍에 상승 파형이 출력되도록 하고, 상기 I/O 패턴 값이 0인 구간에서 상기 IOD 에지 신호의 에지 타이밍에 하강 파형이 출력되도록 하는,
    반도체 테스트 장치.
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